JPH10327133A - 同時双方向伝送装置 - Google Patents

Abstract

(57)【要約】 【課題】 同時双方向伝送装置において、伝送線路の両
端に接続する入出力回路の電源電圧がばらついた場合で
もノイズマージンを確保する。 【解決手段】 同時双方向伝送装置１は、伝送線路１０
と、その伝送線路１０の両端部にそれぞれ接続されたＬ
ＳＩ３０ａおよびＬＳＩ３０ｂと、それらＬＳＩ３０ａ
およびＬＳＩ３０ｂに接続する基準電位生成用分圧器１
３０とを具備する。前記基準電位生成用分圧器１３０
は、前記ＬＳＩ３０ａおよびＬＳＩ３０ｂの双方の電源
電圧を基に基準電位を生成する。ＬＳＩ３０ａは、前記
基準電位を基に入力回路８０ａの参照出力３８ａのリフ
ァレンス電位を調整するリファレンス電位調整回路１１
０ａを有する（ＬＳＩ３０ｂも同様）。 【効果】 ＬＳＩ間で電源電圧がばらついた場合でも、
最大の入力差分電圧を確保できる。このため、伝送する
信号振幅を小さくしても誤動作しにくくなり、低消費電
力，高速な信号伝送が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同時双方向伝送装
置に関し、さらに詳しくは、電源電圧が異なるＬＳＩチ
ップ間で１本の伝送線路を用いて同時に信号の送受信
（全二重信号伝送）を行う同時双方向伝送装置に関す
る。

【０００２】

【従来の技術】ＬＳＩ中に同時双方向伝送装置の入出力
回路を構成する従来技術として、次に示す３つの従来例
がある。すなわち、 第１の従来例：インターナショナル・ソリッド・ステー
ト・サーキット・コンファレンス（International Soli
d-State Circuit Conference）９５の、ダイジェスト・
オブ・テクニカル・ペーパーズ（Digest of Technical
Papers、1995年２月発行）において第40頁〜第39頁に記
載されたToshiro Takahashi, Makio Uchida等による論
文“A CMOS Gate Array with 600Mb/s Simultaneous Bi
directional I/O Circuits”、 第２の従来例：インターナショナル・ソリッド・ステー
ト・サーキット・コンファレンス（International Soli
d-State Circuit Conference）９５の、ダイジェスト・
オブ・テクニカル・ペーパーズ（Digest of Technical
Papers、1995年2月発行）において第38頁〜第39頁に記
載されたRandy Mooney, Charles Dike, Shekhar Borkar
等による論文“A 900Mb／s Bidirectional Signaling S
cheme”、および、 第３の従来例：特開平7-202675公報 である。

【０００３】同時双方向伝送装置では、通信する相手側
の入出力回路から送られた信号を抽出するために、伝送
線路上の電位から自己の出力回路の出力分だけ差し引く
処理を行なう。上記従来例では、自己の出力分の電位を
リファレンス電位とし、伝送線路上の電位を正入力とし
リファレンス電位を負入力として差動入力増幅器に与
え、正負入力電位の差分（以下、入力差分電圧とよぶ）
を増幅している。入力差分電圧が小さいと、差動入力増
幅器での遅延が増加したり、ノイズが重畳した場合に誤
動作を起こす場合がある。従って、なるべく入力差分電
圧を大きくすることが好ましい。

【０００４】同時双方向伝送装置においては、通常動作
中は伝送線路の両端の出力回路がともに導通状態となる
ため、伝送線路上の電位は双方の出力回路の電源電圧に
依存する。一方、伝送線路の両端に接続されたＬＳＩが
異なる基板上にある場合や、同一基板上でも流れる電流
量に偏りがある場合などは、両端の出力回路の電源電圧
がばらつく可能性がある。よって、リファレンス電位が
固定値である場合や、一方のＬＳＩ上の電源電圧だけに
依存する場合には、入力差分電圧が小さくなることがあ
る。従って、入力差分電圧を大きくするためには、双方
のＬＳＩの電源電圧に応じたリファレンス電位を設定す
ることが望ましい。

【０００５】そこで、第２の従来例においては、双方の
ＬＳＩが搭載されたそれぞれの基板上の電源電圧を基に
して、ＬＳＩ外部で、出力回路のハイ出力およびロー出
力に対応する２種のリファレンス電位を生成している。
基板上の電源電圧は、ＬＳＩの近傍における値であり、
ＬＳＩ内部の直流的な電源電圧と等しいとみなせる。一
方、基板上の電源のインピーダンスは低く、ＬＳＩ内部
の電源に生じる高周波ノイズが伝搬することはほとんど
ないと考えられる。従って、リファレンス電位は直流的
にはＬＳＩ内部の電源に依存するが、高周波ノイズはＬ
ＳＩ内部とは独立である。他方、差動入力増幅器の正入
力には、出力回路を通して電源ノイズが重畳する。特に
複数の出力回路の出力が同時に同じ方向に切り替わる場
合に生じる電源ノイズはかなり大きくなる場合がある。
この状態では、差動入力増幅器の正負の入力に重畳する
ノイズが異なるため、差分が小さくなり、誤動作を起こ
しやすくなる。

【０００６】これに対して、第３の従来例では、出力回
路に給電する電源電圧をＬＳＩ内部で分圧することによ
ってリファレンス電位を生成している。電源に生じるノ
イズがリファレンス電位にも同様に生じるため、入力差
分電圧の減少を抑えることが可能である。このＬＳＩ内
部で分圧器を構成する方法では、ＬＳＩ製造時のばらつ
きによってリファレンス電位に誤差が生じやすい。この
対策として、分圧器を構成するMOS FET のゲート電位を
制御することによって分圧比を調整しているが、ＬＳＩ
間の電源電圧のばらつきについては考慮されていない。

【０００７】また、同時双方向伝送装置においては、出
力回路と伝送線路とをインピーダンス整合することによ
って、反射波の発生を防ぐとともに、伝送線路上の直流
的な電位のずれを防ぎ、入力差分電圧が減少しないよう
にすることが重要である。ＬＳＩ中に入出力回路を構成
する場合、製造時のばらつきにより出力抵抗にかなり誤
差が生じるため、ＬＳＩ製造後に調整する必要がある。
第１の従来例および第２の従来例では、複数のMOS FET
を並列に接続し、オンにするMOS FET を選択することに
よって実効的なゲート幅を変え、出力抵抗を調整してい
る。この出力抵抗の調整方法では、伝送線路の特性イン
ピーダンスに等しい基準抵抗器をＬＳＩの近傍の基板上
に設け、出力回路と同一構成のMOS FET と前記基準抵抗
器とを直列接続し、両者で電源電圧を１対１に分圧する
ように出力抵抗を調整する。

【０００８】ＬＳＩ間で電源電圧がばらつく場合、前述
のように、通常の通信動作中は伝送線路上の電位は双方
の出力回路の電源電圧に依存する。例えば、出力回路の
出力の組み合わせとして、相手がハイ出力で自己がロー
出力の場合は、相手の電源電圧を双方の出力抵抗で分圧
した電位が伝送線路上に生じる。一方、上述した出力抵
抗の調整方法においては、自己の電源電圧を１対１に分
圧した電圧がMOS FETの両端に生じる。従って、通常の
通信動作時と調整時とでは、MOS FET のドレイン−ソー
ス間電圧（以下、Ｖdsと表記する）が異なることにな
る。通常、MOS FET の線形動作領域を動作点として用い
ることにより、Ｖdsが変化しても出力抵抗値が大きく変
化しないように設計される。しかし、完全には線形でな
いため、抵抗値はＶds依存性がある。従って、通常の通
信動作中、出力抵抗値は調整時に合わせた値からずれる
ため、インピーダンス不整合による反射ノイズおよび直
流的な電位のずれが生じ、入力差分電圧が減少する場合
がある。

【０００９】上記従来例に対して、発明者等は、ＬＳＩ
の電源電圧が低電圧化された場合でも高速な信号伝送を
可能とする同時双方向伝送回路を特願平８−３３３３８
１号において出願した。ただし、ＬＳＩ間で電源電圧が
ばらついた場合については考慮されていない。

【００１０】

【発明が解決しようとする課題】上記の従来例では、Ｌ
ＳＩ間で電源電圧にばらつきがある場合に、入力回路の
リファレンス電位や出力回路の出力抵抗にずれが生じ、
入力回路の入力差分電圧が減少するという問題があっ
た。また、ＬＳＩ間の電源電圧のばらつきを考慮して、
ＬＳＩ外部で生成したリファレンス電位を入力回路に印
加する方法では、電源ノイズ等によって誤動作を起こし
やすいという問題があった。そこで、本発明の目的は、
ＬＳＩ間に電源電圧のばらつきがある場合でも、十分な
入力差分電圧を確保し、高速な信号伝送を可能とする同
時双方向伝送装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、第１の伝送線
路と、その伝送線路の両端部にそれぞれ接続された第１
のＬＳＩ（半導体集積回路装置）及び第２のＬＳＩと、
それら第１のＬＳＩおよび第２のＬＳＩに接続された基
準電位生成用分圧器とを具備し、前記基準電位生成用分
圧器は、前記第１のＬＳＩの電源電圧および前記第２の
ＬＳＩの電源電圧を基に基準電位を生成し、前記第１の
ＬＳＩは、前記伝送線路に接続される入出力回路を有
し、その入出力回路は、入力回路と、出力回路と、前記
基準電位を基に前記入力回路のリファレンス電位を調整
するリファレンス電位調整手段または前記基準電位を基
に出力回路の出力抵抗を調整する出力抵抗調整手段の少
なくとも一方を有し、前記第２のＬＳＩは、前記伝送線
路に接続される入出力回路を有し、その入出力回路は、
入力回路と、出力回路と、前記基準電位を基に前記入力
回路のリファレンス電位を調整するリファレンス電位調
整手段または前記基準電位を基に出力回路の出力抵抗を
調整する出力抵抗調整手段の少なくとも一方を有するこ
とを特徴とする同時双方向伝送装置を提供する。上記本
発明の同時双方向伝送装置では、基準電位を基に入力回
路のリファレンス電位を調整するか、又は、基準電位を
基に出力回路の出力抵抗を調整するが、その基準電位を
第１のＬＳＩの電源電圧および第２のＬＳＩの電源電圧
を基に生成している。従って、ＬＳＩ間に電源電圧のば
らつきがある場合でも、十分な入力差分電圧を確保で
き、高速な信号伝送が可能になる。

【００１２】

【発明の実施の形態】以下、図を参照して、本発明の実
施の形態を説明する。なお、基板上の電源電圧は、その
基板上のＬＳＩ内の電源電圧と直流的に等しいとする。
ＬＳＩの出力回路の電源電圧をＬＳＩ外部で参照する場
合には、ＬＳＩの近傍点の電源を利用するということに
留意すれば、同一基板上のＬＳＩ間で電源電圧がばらつ
いていてもよい。

【００１３】−第１の実施形態− 図１は、本発明の第１の実施形態にかかる同時双方向伝
送装置１を示す構成図である。この同時双方向伝送装置
１において、基板２０ａに搭載されているＬＳＩ３０ａ
と基板２０ｂに搭載されているＬＳＩ３０ｂとが伝送線
路１０により接続されている。ＩＯａは、ＬＳＩ３０ａ
の入出力回路５６ａと伝送線路１０の接続点である。Ｉ
Ｏｂは、ＬＳＩ３０ｂの入出力回路（５６ｂ）と伝送線
路１０の接続点である。

【００１４】Ｖddａは、リファレンス電位生成回路１０
０ａを構成するゲート幅可変MOS FET １０２ａ，１０４
ａのゲート端子、差動入力増幅器で構成されている入力
回路８０ａ、差動入力増幅器１１４ａ、ゲート幅制御回
路１１２ａ、インバータ３３ａ等のＬＳＩ３０ａの内部
論理に給電する電源である。Ｖddqaは、出力回路５０ａ
を構成するゲート幅可変MOS FET ５２ａのドレイン端子
およびリファレンス電位生成回路１００ａを構成するゲ
ート幅可変MOS FET１０６ａ，１０２ａのドレイン端子
に給電する電源である。

【００１５】出力回路５０ａのゲート幅可変MOS FET ５
２ａ，５４ａおよびリファレンス電位生成回路１００ａ
のゲート幅可変MOS FET １０２ａ，１０４ａ，１０６
ａ，１０８ａは、制御信号を用いてゲート幅を変えるこ
とにより、抵抗値を変えることが可能なｎチャネルMOS
FET である。ゲート幅可変MOS FET の構成については、
図７を用いて、後で詳述する。

【００１６】自出力が“ハイ”のときにリファレンス電
位生成回路１００ａの参照出力３８ａに生成するリファ
レンス電位を“ハイ側”と呼び、自出力が“ロー”のと
きに参照出力３８ａに生成するリファレンス電位を“ロ
ー側”と呼ぶ。

【００１７】３１ａは、出力回路５０ａへの入力であ
る。８２ａは、入力回路８０ａの出力である。セレクタ
１１６ａは、セレクト信号１１９ａに応じて、端子１４
２ａまたは端子１６２ａのどちらかの基準電位を選択
し、基準入力１１８ａとして差動入力増幅器１１４ａに
入力する。セレクタ１１６ａは、トランスファゲート等
を用いることにより、選択した入力電位と出力電位とで
ずれが生じないような回路構成とする。

【００１８】ＬＳＩ３０ｂの内部構成は、ＬＳＩ３０ａ
と同一である。そこで、以下では、ＬＳＩ３０ａ側とＬ
ＳＩ３０ｂ側とを区別しない場合は、添字ａ，ｂを省略
して表記し、区別が必要な場合のみ添字ａ，ｂを付した
符号を使用する。

【００１９】基準電位生成用分圧器１３０は、基板２０
ａ上の電源Ｖddqaおよび基板２０ｂ上の電源Ｖddqbを基
に端子１４２ａ，１４２ｂに“ハイ側”のリファレンス
電位調整用の基準電位を生成し、端子１６２ａ，１６２
ｂに“ロー側”のリファレンス電位調整用の基準電位を
生成する。伝送線路１４１，１６１ａおよび１６１ｂ
は、伝送線路１０と同一の長さの同一の線材とし、伝送
線路１０と同一の特性インピーダンスＺｏと直流抵抗Ｒ
ｏを持つものとする。抵抗器１４６の抵抗値をＲ１と
し、抵抗器１４４の抵抗値をＲ２とし、抵抗器１４５の
抵抗値をＲ３とし、抵抗器１６４の抵抗値をＲ４とし、
抵抗器１６５の抵抗値をＲ５とする。これら抵抗値Ｒ１
〜Ｒ５の関係については、図２を用いて後述する。

【００２０】差動入力増幅器１１４への基準入力１１８
は、差動入力増幅器１１４を構成するMOS FET のゲート
端子に接続されている。このため、直流電流が流れな
い。従って、基準入力１１８は、基準電位生成用分圧器
１３０の端子１４２，１６２に生成された基準電位と正
確に一致する。

【００２１】リファレンス電位生成回路１００は、基準
電位生成用分圧器１３０で生成した基準電位を基にし
た、リファレンス電位調整回路１１０からの制御信号３
６に応じて、ゲート幅可変MOS FET １０６，１０８によ
る電源電圧Ｖddqaの分圧比を変えて、参照出力３８に生
成するリファレンス電位を調整する。

【００２２】いま、出力回路５０への入力３１をハイと
すると、リファレンス電位生成回路１００のゲート幅可
変MOS FET １０６がオンとなり、ゲート幅可変MOS FET
１０８がオフとなるため、３つのゲート幅可変MOS FET
１０６，１０２，１０４の分圧により、ハイ側のリファ
レンス電位が参照出力３８に生成される。セレクタ１１
６は、端子１４２に生成された基準電位を差動入力増幅
器１１４への基準入力１１８として選択する。ゲート幅
制御回路１１２は、制御信号３６の状態を保持するカウ
ンタをもつ。そのカウンタの値とゲート幅可変MOS FET
１０６，１０８のゲート幅の大きさを対応させることに
より、カウンタの値の増減でゲート幅可変MOS FET １０
６，１０８の抵抗値を制御できる。参照出力３８のリフ
ァレンス電位が基準入力１１８の基準電位より高いとす
ると、差動入力増幅器１１４の出力がハイになる。する
と、ゲート幅制御回路１１２は、ゲート幅可変MOS FET
１０６への制御信号３６に対応するカウンタの値を１つ
ずつ増加させて抵抗値を徐々に大きくする。これによ
り、参照出力３８のリファレンス電位が徐々に低下す
る。そして、参照出力３８のリファレンス電位が基準入
力１１８の基準電位より低くなると、差動入力増幅器１
１４の出力がローに反転する。すると、ゲート幅制御回
路１１２は、ゲート幅可変MOS FET １０６への制御信号
３６に対応するカウンタの値を１つずつ減少させて抵抗
値を徐々に小さくする。これにより、参照出力３８のリ
ファレンス電位が徐々に上昇する。この動作を、クロッ
クに同期する等により一定の時間間隔で、繰り返すこと
によって、参照出力３８のリファレンス電位が１回毎に
基準入力１１８の基準電位の近傍を上下する状態とな
る。どちらかの状態に固定すれば、参照出力３８のリフ
ァレンス電位が端子１４２の基準電位にほぼ一致する。

【００２３】次に、出力回路５０への入力３１をローと
すると、リファレンス電位生成回路１００のゲート幅可
変MOS FET １０６がオフとなり、ゲート幅可変MOS FET
１０８がオンとなるため、３つのゲート幅可変MOS FET
１０２，１０４，１０８の分圧により、ロー側のリファ
レンス電位が参照出力３８に生成される。セレクタ１１
６は、端子１６２に生成された基準電位を差動入力増幅
器１１４への基準入力１１８として選択する。前述と同
様に、ゲート幅制御回路１１２は、ゲート幅可変MOS FE
T １０８への制御信号３６に対応するカウンタの値を増
減させるため、参照出力３８のリファレンス電位が１回
毎に基準入力１１８の基準電位の近傍を上下する状態と
なる。どちらかの状態に固定すれば、参照出力３８のリ
ファレンス電位が端子１６２の基準電位にほぼ一致す
る。

【００２４】図２は、上記第１の実施形態と従来例のノ
イズマージンを比較した説明図である。図２において
は、図１中の電源Ｖddqaの電圧をＶａと表記し、電源Ｖ
ddqbの電圧をＶｂと表記している。なお、図２では、Ｌ
ＳＩ３０ａ，ＬＳＩ３０ｂ間で電源電圧にばらつきがあ
り、Ｖａ＞Ｖｂであるとしている。出力抵抗は伝送線路
１０の特性インピーダンスＺｏに正確に整合していると
する。また、出力回路５０を構成するゲート幅可変MOS
FET ５２，５４の抵抗値の電圧依存性は無視する。ま
た、伝送線路１０の直流抵抗による電圧降下は無視す
る。また、接地電源はインピーダンスが低く、ＬＳＩ３
０ａ，３０ｂ間の接地電位のばらつきはないとする。

【００２５】ＶIＯ[H,H]は出力回路５０ａ，５０ｂが共
にハイであるときのＩＯ点の電位を表し、ＶIＯ[H,L]は
出力回路５０ａがハイであり出力回路５０ｂがローであ
るときのＩＯ点の電位を表し、ＶIＯ[L,H]は出力回路５
０ａがローであり出力回路５０ｂがハイであるときのＩ
Ｏ点の電位を表し、ＶIＯ[L,L]は出力回路５０ａ，５０
ｂが共にローであるときのＩＯ点の電位を表わす。仮
に、ＬＳＩ３０ａ，ＬＳＩ３０ｂ間で電源電圧にばらつ
きがなく、Ｖａ＝Ｖｂ＝Ｖddq であるとすると、次の
（数３）式が成立する。

【００２６】

【数３】

【００２７】ＶrefＨaは出力回路５０ａの出力がハイの
ときの参照出力３８ａのリファレンス電位であり、Ｖre
fＬaは出力回路５０ａの出力がローのときの参照出力３
８ａのリファレンス電位である。また、ＶrefＨbは出力
回路５０ｂの出力がハイのときの参照出力（３８ｂ）の
リファレンス電位であり、ＶrefＬbは出力回路５０ｂの
出力がローのときの参照出力（３８ｂ）のリファレンス
電位である。ΔＶ[H,H]aは、ＶIＯ[H,H]とＶrefＨaの
差、すなわち、出力回路５０ａ，５０ｂが共にハイであ
るときの入力回路８０ａにおける入力差分電圧である。
ΔＶ[H,L]aは、ＶIＯ[H,L]とＶrefＨaの差、すなわち、
出力回路５０ａがハイであり出力回路５０ｂがローであ
るときの入力回路８０ａにおける入力差分電圧である。
また、ΔＶ[H,H]bは、ＶIＯ[H,H]とＶrefＨbの差、すな
わち、出力回路５０ａ，５０ｂが共にハイであるときの
入力回路（８０ｂ）における入力差分電圧である。ΔＶ
[H,L]bは、ＶIＯ[L,H]とＶrefＨbの差、すなわち、出力
回路５０ａがローであり出力回路５０ｂがハイであると
きの入力回路（８０ｂ）における入力差分電圧である。

【００２８】ＬＳＩ３０ａ側の出力がハイの状態におい
てＬＳＩ３０ｂ側の出力を明確に識別するためには、入
力差分電圧ΔＶ[H,H]aとΔＶ[H,L]aを等しくすればよい
から、リファレンス電位ＶrefＨaをＶIＯ[H,H]とＶIＯ
[H,L]の中間に設定すればよい。また、ＬＳＩ３０ａ側
の出力がローの状態においてＬＳＩ３０ｂ側の出力を明
確に識別するためには、入力差分電圧ΔＶ[L,H]aとΔＶ
[L,L]aを等しくすればよいから、リファレンス電位Ｖre
fＬaをＶIＯ[L,H]とＶIＯ[L,L]の中間に設定すればよ
い。同様に、リファレンス電位ＶrefＨbはＶIＯ[H,H]と
ＶIＯ[L,H]の中間に設定すればよく、リファレンス電位
ＶrefＬbはＶIＯ[H,L]とＶIＯ[L,L]の中間に設定すれば
よい。つまり、次の（数４）式，（数５）式が成立すれ
ばよい。

【００２９】

【数４】

【００３０】

【数５】

【００３１】ＬＳＩ３０ａ，ＬＳＩ３０ｂ間で電源電圧
にばらつきがなく、Ｖａ＝Ｖｂ＝Ｖddq であり、前記
（数３）式が成立する場合、リファレンス電位ＶrefＨa
＝ＶrefＨb＝３Ｖddq／４、ＶrefＬa＝ＶrefＬb＝Ｖddq
／４とすれば、前記（数４）式，（数５）式が成立し、
入力差分電圧を確保できる。

【００３２】従来例では、自己の電源電圧をＬＳＩ内部
もしくはＬＳＩ外部で分圧することによって自己のリフ
ァレンス電位を生成している。従って、リファレンス電
位ＶrefＨa＝３Ｖａ／４、ＶrefＬa＝Ｖａ／４となり、
また、リファレンス電位ＶrefＨb＝３Ｖｂ／４、Ｖref
Ｌb＝Ｖｂ／４となる。図２中の従来例として示したリ
ファレンス電位は、これを表している。

【００３３】次に、図２に示すように、ＬＳＩ３０ａ，
ＬＳＩ３０ｂ間で電源電圧にばらつきがあり、Ｖａ＞Ｖ
ｂであるとする。このとき、ＶIＯ[H,H]は、ＬＳＩ３０
ａ側，ＬＳＩ３０ｂ側の出力抵抗で電源電圧Ｖａ，Ｖｂ
を１対１に分圧した電位（Ｖａ＋Ｖｂ）／２となる。ま
た、ＶIＯ[H,L]は、ＬＳＩ３０ａ側の電源電圧Ｖａを１
対１に分圧した電位Ｖａ／２となる。また、ＶIＯ[L,H]
は、ＬＳＩ３０ｂ側の電源電圧Ｖｂを１対１に分圧した
電位Ｖｂ／２となる。ＶIＯ[L,L]は、接地電位に等し
く、ずれがない。ここで、リファレンス電位ＶrefＨa＝
Ｖａ／２＋Ｖｂ／４、ＶrefＬa＝Ｖｂ／４とすれば、上
記（数４）式が成立し、ＶrefＨb＝Ｖｂ／２＋Ｖａ／
４、ＶrefＬb＝Ｖａ／４とすれば、上記（数５）式が成
立し、入力差分電圧を確保できる。図２中に本発明とし
て示したリファレンス電位は、これを表している。そし
て、リファレンス電位ＶrefＨa＝Ｖａ／２＋Ｖｂ／４を
端子１４２ａに出力し、ＶrefＨb＝Ｖｂ／２＋Ｖａ／４
を端子１４２ｂに出力するためには、基準電位生成用分
圧器１３０における抵抗器１４４ａ〜１４６ｂの抵抗値
を次の（数６）式が成立するように設定すればよい。な
お、Ｒを十分な高抵抗とすることで、消費電力を小さく
できる。

【００３４】

【数６】

【００３５】また、ＶrefＬa＝Ｖｂ／４を端子１６２ａ
に出力し、ＶrefＬb＝Ｖａ／４を端子１６２ｂに出力す
るためには、抵抗器１６４ａ〜１６５ｂを次の（数７）
式が成立するように設定すればよい。なお、前記（数
６）式のＲと次の（数７）式のＲを異なる値としてもよ
い。

【００３６】

【数７】

【００３７】伝送線路１０の直流抵抗を無視せずにＲｏ
とし、各出力状態での端子ＩＯａの電位ＶIＯ[H,H]ａ，
ＶIＯ[H,L]ａ，ＶIＯ[L,H]ａを求めると、次の（数８）
式〜（数10）式のようになる。また、ＶIＯ[L,L]ａは、
接地電位であるから、次の（数11）式となる。

【００３８】

【数８】

【００３９】

【数９】

【００４０】

【数10】

【００４１】

【数11】

【００４２】上記（数８）式〜（数11）式の関係下で前
記（数４）式，（数５）式を成立させるリファレンス電
位を求めると、前記（数１）式および（数２）式が得ら
れる。（数１）式および（数２）式のリファレンス電位
は、基準電位生成用分圧器１３０の抵抗値を適切に設定
すれば得られる。なお、上記（数８）式〜（数11）式の
添字ａと添字ｂとを置換すれば、ＬＳＩ３０ｂ側の電位
を表す式になる。

【００４３】ＬＳＩ３０に入出力回路５６が複数ある場
合には、全ての入出力回路５６に対応して１つずつリフ
ァレンス電位調整回路１１０を設けてもよいが、１つの
ＬＳＩ内の複数のMOS FET 間における抵抗値等の製造時
ばらつきは小さいから、複数の入出力回路５６のうちい
くつかだけに代表してリファレンス電位調整回路１１０
を設け、そのリファレンス電位調整回路１１０の調整結
果を制御信号３６を用いて他の入出力回路５６に分配す
るようにしてもよい。

【００４４】入力回路８０に差動入力増幅器１１４を兼
ねさせてもよい。すなわち、ＩＯ点と入力回路８０の入
力点との間にセレクタ１１６を挿入し、ＩＯ点と端子１
４２と端子１６２とをセレクタ１１６の入力とする。そ
して、セレクタ１１６の出力を入力回路８０の入力に接
続する。また、入力回路８０の出力８２をゲート幅制御
回路１１２に入力する。これにより差動入力増幅器１１
４を省略できるため、ＬＳＩ３０の面積を有効利用でき
る。

【００４５】リファレンス電位調整回路１１０およびリ
ファレンス電位生成回路１００は、前記第３の従来例に
おける「リファレンス回路」「電圧調整回路」「基準回
路」と同様の構成を用いてもよい。この場合、MOS FET
のゲート電位を制御することによって抵抗値を変え、リ
ファレンス電位を調整する。

【００４６】図３は、基準電位生成用分圧器の他の構成
例を示す回路図である。この基準電位生成用分圧器１３
０’は、ＬＳＩ３０ａ側に供給するハイ側の基準電位を
端子１４２ａに生成し、ロー側の基準電位を端子１６２
ａに生成する。ＬＳＩ３０ｂ側に供給する基準電位を生
成するための構成は同様であり、図示を省略する。伝送
線路１５１および伝送線路１７１は、伝送線路１０と同
一の長さの同一の線材とし、伝送線路１０と同一の特性
インピーダンスＺｏと直流抵抗Ｒｏを持つものとする。
抵抗器１５４，１７４の抵抗値は、伝送線路１０の特性
インピーダンスＺｏに等しいとする。また、抵抗器１５
５，１５６および１７５，１７６の抵抗値は、伝送線路
１０の特性インピーダンスＺｏの２倍に等しいとする。
この設定にすれば、伝送線路１０の直流抵抗Ｒｏがどん
な値であっても前記（数１）式，前記（数２）式が満た
されるから、伝送線路１０の長さによって変わる直流抵
抗Ｒｏにいちいち対応して抵抗値を設定する必要がなく
なり、設計を簡便化できる。

【００４７】図４は、基準電位生成用分圧器のさらに他
の構成例を示す回路図である。この基準電位生成用分圧
器１３０”は、ＬＳＩ３０ａ側に供給するハイ側の基準
電位を端子１４２ａに生成し、ロー側の基準電位を端子
１６２ａに生成する。ＬＳＩ３０ｂ側に供給する基準電
位を生成するための構成は同様であり、図示を省略す
る。伝送線路１８１〜１８３は、伝送線路１０と同一の
長さの同一の線材とし、伝送線路１０と同一の特性イン
ピーダンスＺｏと直流抵抗Ｒｏとを持つものとする。ゲ
ート幅可変MOS FET １８４〜１８６および１８８は、出
力回路５０の電源側のゲート幅可変MOS FET ５２と同一
の構成である。また、ゲート幅可変MOS FET１８７およ
び１８９は、出力回路５０の接地側のゲート幅可変MOS
FET ５４と同一の構成である。抵抗器１９０と１９１の
抵抗比を１対１とする。また、抵抗器１９２と１９３の
抵抗比も１対１とする。抵抗器１９０〜１９３の抵抗値
を伝送線路１０の特性インピーダンスＺｏに比べて十分
に高くすると、抵抗器１９０〜１９３は通常の通信動作
にほとんど影響を与えない。

【００４８】ゲート幅可変MOS FET １８４〜１８９の設
定は、まず伝送線路１０の特性インピーダンスＺｏに整
合するように出力回路５０のゲート幅可変MOS FET ５
２，５４を調整し、次にゲート幅可変MOS FET ５２のゲ
ート幅の設定をゲート幅可変MOS FET １８４〜１８６お
よび１８８に反映し、さらにゲート幅可変MOS FET ５４
のゲート幅の設定をゲート幅可変MOS FET １８７および
１８９に反映する。これにより、（数４）式および（数
５）式を成立させることが出来る。

【００４９】なお、図１に示した基準電位生成用分圧器
１３０および図３に示した基準電位生成用分圧器１３
０’では、出力抵抗が正確にＺｏに調整されている場合
にのみ、ＬＳＩ間の電源電圧のばらつきによる入力差分
電圧の減少を回避できるが、図４の基準電位生成用分圧
器１３０”では、出力抵抗を大体Ｚｏに調整した場合で
も、ＬＳＩ間の電源電圧のばらつきによる入力差分電圧
の減少を回避できる利点がある。

【００５０】図４の基準電位生成用分圧器１３０”の変
形として、伝送線路１８２および１８３を共通にして１
本で構成し、ゲート幅可変MOS FET １８６と１８９を組
にし、ゲート幅可変MOS FET １８７と１８８を組にして
もよい。この場合、各組を出力回路として利用し、伝送
線路を介して通常の通信動作を行なうことも可能にな
る。また、伝送線路１８１の両端に接地側のゲート幅可
変MOS FET を追加してゲート幅可変MOS FET １８４，１
８５とそれぞれ組にし、各組を出力回路として利用し、
伝送線路１８１を介して通常の通信動作を行なうように
してもよい。また、上記の構成とした上で、基板２０ａ
と同様に基板２０ｂの方にも抵抗器を接続し、伝送線路
１８２および１８３を共通にした伝送線路および伝送線
路１８１の２本でＬＳＩ３０ａ側およびＬＳＩ３０ｂ側
の両方のハイ側およびロー側の基準電位を生成するよう
にしてもよい。上記のようにすれば、基準電位生成用分
圧器１３０”のゲート幅可変MOS FETおよび伝送線路を
通信にも利用できるため、実装空間の利用効率を向上で
き、部品数を削減することも可能になる。

【００５１】出力抵抗が特性インピーダンスＺｏに整合
するように調整されることが保証されている場合には、
ゲート幅可変MOS FET １８４〜１８９を特性インピーダ
ンスＺｏに等しい抵抗器に置き換えてもよい。

【００５２】図１０は、図４の基準電位生成用分圧器１
３０”を更に変形した基準電位生成用分圧器１３０"xの
回路図である。この基準電位生成用分圧器１３０"xは、
伝送線路１０と概ね等しい直流抵抗値Ｒｏをもつ伝送線
路１８１と、その伝送線路１８１の第１の端部およびＬ
ＳＩ３０ａの出力回路の電源Ｖddqaに接続する第１の抵
抗器１００１と、前記伝送線路１８１の第２の端部およ
びＬＳＩ３０ｂの出力回路の電源Ｖddqbに接続する第２
の抵抗器１００２と、前記伝送線路１８１の第１の端部
と前記伝送線路１０の第１の端部の間に直列に接続する
第３の抵抗器１９０および第４の抵抗器１９１と、前記
伝送線路１０の第１の端部と接地電源の間に直列に接続
する第５の抵抗器１９２および第６の抵抗器１９３とを
有する。前記伝送線路１０の特性インピーダンスをＺｏ
とするとき、前記第１の抵抗器１００１と前記第２の抵
抗器１００２は概ねＺｏの抵抗値をもち、前記第３の抵
抗器１９０と前記第４の抵抗器１９１は概ね等しく且つ
Ｚｏに比べて十分高い抵抗値をもち、前記第５の抵抗器
１９２と前記第６の抵抗器１９３は概ね等しく且つＺｏ
に比べて十分高い抵抗値をもつ。そして、前記第３の抵
抗器１９０と前記第４の抵抗器１９１の接続点１４２ａ
からＬＳＩ３０ａの出力回路がハイ出力のときに用いる
基準電位を生成し、前記第５の抵抗器１９２と前記第６
の抵抗器１９３の接続点１６２ａから前記ＬＳＩ３０ａ
の出力回路がロー出力のときに用いる基準電位を生成す
る。

【００５３】−第２の実施形態− 図５は、本発明の第２の実施形態にかかる同時双方向伝
送装置２を示す構成図である。なお、図１中の構成要素
と同一の構成要素には同一符号を付している。また、入
力回路８０とリファレンス電位生成回路１００は図示を
省略している。さらに、判り易くするため、出力回路５
０のゲート幅可変MOS FET ５２，５４を分けて示し、伝
送線路１０は重複して示している。

【００５４】まず、伝送線路１０の直流抵抗を無視でき
るものとして説明する。基準電位生成用分圧器１３０の
抵抗器２２の抵抗値をＲ１とし、抵抗器２０４の抵抗値
をＲ２とし、抵抗器２０５の抵抗値をＲ３とし、抵抗器
２３４の抵抗値をＲ４とし、抵抗器２３５の抵抗値をＲ
５とするとき、次の（数12）式を満たすように抵抗値を
設定すれば、端子２０２ａにはハイ側の基準電位Ｖddqa
／２が生成され、端子２３２ａにはロー側の基準電位Ｖ
ddqb／２が生成され、端子２０２ｂにはハイ側の基準電
位Ｖddqb／２が生成され、端子２３２ｂにはロー側の基
準電位Ｖddqa／２が生成される。なお、Ｒ２〜Ｒ５を十
分な高抵抗とすることで、消費電力を小さくできる。

【００５５】

【数12】

【００５６】この同時双方向伝送装置２では、基準電位
生成用分圧器１３０で生成した基準電位を基に、次のよ
うにして出力回路５０の出力抵抗の調整を行なう。ま
ず、ハイ側出力抵抗調整回路６０ａのゲート幅可変MOS
FET ６６ａと抵抗値Ｒ１ａ＝Ｚｏの抵抗器２２ａとで電
源電圧Ｖddqaを分圧した電位と、端子２０２ａに生成し
たＶddqa／２の基準電位とを差動入力増幅器６４ａで比
較し、両者が一致するようにゲート幅制御回路６２ａで
ゲート幅可変MOS FET ６６ａのゲート幅を調整する。調
整結果として得られたゲート幅可変MOS FET ６６ａのゲ
ート幅の設定を、制御信号３２ａを用いて伝達すること
により、ゲート幅可変MOS FET５２ａの出力抵抗もＺｏ
となる（ゲート幅可変MOS FET ６６は、出力回路５０の
電源側MOS FET ５２と同一の構成とする）。同様にし
て、ＬＳＩ３０ｂ側でも、ゲート幅可変MOS FET ５２ｂ
の出力抵抗をＺｏに調整する。次に、ＩＯａ点の電位
と、端子２３２ａに生成したＶddqb／２の基準電位とを
差動入力増幅器７４ａで比較し、両者が一致するように
ゲート幅制御回路７２ａでゲート幅可変MOS FET ５４ａ
のゲート幅の調整する。これにより、ゲート幅可変MOS
FET ５４ａの出力抵抗がＺｏになる。同様にして、ＬＳ
Ｉ３０ｂ側でも、ゲート幅可変MOS FET ５４ｂの出力抵
抗をＺｏに調整する。以上により、出力抵抗の値は常に
Ｚｏとなり、次の（数13）式が正確に成り立ち、［Ｈ，
Ｌ］および［Ｌ，Ｈ］の出力状態のドレイン−ソース間
電圧Ｖdsが調整時と実際の通信時で一致し、ＬＳＩ間の
電源電圧のばらつきにより入力差分電圧が減少すること
を回避できる。なお、ＬＳＩ間の電源電圧のばらつきを
考慮していない従来例では、調整時と実際の通信時のド
レイン−ソース間電圧Ｖdsの違いにより、次の（数13）
式から電位がずれてしまい、入力差分電圧が減少するこ
とがあった。

【００５７】

【数13】

【００５８】次に、伝送線路１０の直流抵抗を無視でき
ない場合を考える。この場合、伝送線路１０の直流抵抗
Ｒｏを加味したＩＯａ点の電位は、前記（数８）式〜
（数11）式で表されるから、基準電位を（数９）式のＶ
IＯ[H,L]ａおよび（数10）式のＶIＯ[L,H]ａに一致させ
ればよい。そのためには、抵抗器２２ａおよび抵抗器２
０４ａ，２０５ａ，２３４ａ，２３５ａの値を次の（数
14）式〜（数16）式のように設定すればよい。なお、Ｌ
ＳＩｂ側の抵抗器２２ｂ，２０４ｂ，２０５ｂ，２３４
ｂ，２３５ｂの値は次の（数14）式〜（数16）式におい
て添字ａを添字ｂに置き換えればよい。

【００５９】

【数14】

【００６０】

【数15】

【００６１】

【数16】

【００６２】差動入力増幅器７４ａを図１に示した入力
回路８０ａに兼ねさせてもよい。すなわち、ＩＯａ点と
入力回路（８０ａ）の入力点との間にセレクタ１１６を
挿入し、ＩＯａ点と端子２３２ａとをセレクタ１１６の
入力とする。そして、セレクタ１１６の出力を入力回路
（８０ａ）の入力に接続する。また、入力回路（８０
ａ）の出力（８２ａ）をゲート幅制御回路７２ａに入力
する。これにより差動入力増幅器７４ａを省略できるた
め、ＬＳＩ３０ａの面積を有効利用できる。ＬＳＩ３０
ｂ側でも同様である。

【００６３】図５の抵抗器２２ａを基板２０ｂ上に設
け、抵抗器の一端を伝送線路（直流抵抗Ｒｏ）を介して
６８ａ点と接続し、他端を基板２０ｂ上の接地電源に接
続することにより、（数14）式の抵抗値を得てもよい。

【００６４】図６は、基準電位生成用分圧器の他の構成
例を示す回路図である。この基準電位生成用分圧器１３
０’は、ＬＳＩ３０ａ側に供給するハイ側の基準電位を
端子２０２ａに生成し、ロー側の基準電位を端子２３２
ａに生成する第１の分圧回路と、ＬＳＩ３０ｂ側に供給
するハイ側の基準電位を端子２０２ｂに生成し、ロー側
の基準電位を端子２３２ｂに生成する第２の分圧回路か
ら構成されている。第１の分圧回路の伝送線路２４１
は、伝送線路１０と同一の長さの同一の線材とし、伝送
線路１０と同一の特性インピーダンスＺｏと直流抵抗Ｒ
ｏを持つものとする。第１の分圧回路の抵抗器２４４，
２４５の抵抗値は、伝送線路１０の特性インピーダンス
Ｚｏに等しくする。

【００６５】第２の分圧回路の伝送線路２４２は、伝送
線路１０と同一の長さの同一の線材とし、伝送線路１０
と同一の特性インピーダンスＺｏと直流抵抗Ｒｏを持つ
ものとする。第２の分圧回路の抵抗器２４６，２４７の
抵抗値は、伝送線路１０の特性インピーダンスＺｏに等
しいとする。

【００６６】以上の設定にすれば、伝送線路１０の直流
抵抗Ｒｏがどんな値であっても前記（数８）式，（数
９）式の電位に等しいリファレンス電位を生成できる。
よって、伝送線路１０の長さによって変わる直流抵抗Ｒ
ｏにいちいち対応して抵抗値を設定する必要がなくな
り、設計を簡便化できる。

【００６７】図７は、図１，図４，図５において用いた
ゲート幅可変MOS FET の詳細を示す回路図である。ゲー
ト幅可変MOS FET は、並列に接続された複数のｎチャネ
ルMOS FET １２４〜１２６からなる。Ｉｎは、ｎチャネ
ルMOS FET １２４〜１２６への入力信号である。また、
Ｃ１〜Ｃ３は、ｎチャネルMOS FET １２４〜１２６のオ
ン／オフを制御する制御信号である。Ｉｎがゲート幅可
変MOS FET のゲート端子に相当し、１２７がドレイン端
子に相当し、１２８がソース端子に相当し、Ｃ１〜Ｃ３
が制御端子に相当する。制御端子は、例えば図１で制御
信号３６が入力される端子であり、図１のゲート幅可変
MOS FET ５２ａ，５４ａにおいては図示を省略してあ
る。なお、ｎチャネルMOS FET の代りにｐチャネルMOS
FET を用いてもよい。

【００６８】−第３の実施形態− 図８は、本発明の第３の実施形態にかかる同時双方向伝
送装置３を示す構成図である。この同時双方向伝送装置
３は、第１の実施形態と第２の実施形態を組み合わせた
構成になっている。なお、図１中の構成要素と同一の構
成要素には同一符号を付している。

【００６９】Ｚ・Ｖref調整中央制御装置２７８は、出力
抵抗とリファレンス電位の調整手順を一括して制御する
ための装置であり、システム内の１つのＬＳＩに設けれ
ばよく、例えばＳＶＰ（サービスプロセッサ）２７０内
に設けてある。Ｚ・Ｖref調整中央制御装置２７８は、出
力抵抗やリファレンス電位の調整が不要なＴＴＬ等のイ
ンタフェースを用い、信号線２７２を介して、制御信号
を各ＬＳＩ中のＺ・Ｖref調整制御回路２６０に伝達す
る。制御信号CTLMODE ２７４は、出力抵抗とリファレン
ス電位を調整する処理のモードと通常の通信動作のモー
ドを切り替えるのに用いる制御信号である。制御信号SE
QCTL２７６は、出力抵抗やリファレンス電位の調整を行
なう際に出力の組み合わせ（[H,L]および[L,H]）を切り
替えるタイミングを制御するために用いる。Ｚ・Ｖref調
整中央制御装置２７８は、時間的な制御のためのカウン
タを持ち、このカウンタを用いて、予め設定したタイミ
ングで、制御信号CTLMODE ２７４およびSEQCTL２７６を
切り替える。

【００７０】Ｚ・Ｖref調整制御回路２６０は、ＬＳＩ内
の出力抵抗とリファレンス電位の調整処理を制御するた
めの回路であり、各ＬＳＩに１つ設けてある。Ｚ・Ｖref
調整制御回路２６０は、自ＬＳＩ内のハイ側出力抵抗調
整回路６０，ロー側出力抵抗調整回路７０，リファレン
ス電位調整回路１１０を制御するために信号２５９を用
いる。また、通常の通信動作の信号と制御信号２５７と
をセレクタ２５６で切り替える制御のためにセレクト信
号２５８を用いる。また、出力抵抗やリファレンス電位
の調整を行なうため、出力の組み合わせ（[H,L]および
[L,H]）を切り替えるのに制御信号２５７を用いる。

【００７１】ＳＥＱ２６２は、出力回路５０がハイかロ
ーのどちらを先に出力するかを決めるためのフラグであ
る。１本の伝送線路１０の両端に接続する入出力回路に
対応するフラグＳＥＱ２６２がそれぞれ同じ値にならな
いように、一方を“０”とすると、他方を“１”に設定
する。１つのＬＳＩが複数のＬＳＩと接続している場合
は、対応するＬＳＩ毎にフラグＳＥＱ２６２を備えるの
が好ましい。変数ＣＮＴ２６４は、現在の状態を保持す
るために用い、出力を切り替える毎に値を切り替える。

【００７２】通常論理２５２，２５４は、通常の通信動
作時に用いられるＬＳＩの内部論理を表す。

【００７３】出力抵抗とリファレンス電位を調整する処
理は、システムのパワーオン時などの通信を行なってい
ない時期に行なう。まず、Ｚ・Ｖref調整中央制御装置
２７８は、制御信号CTLMODE ２７４を“０”から“１”
への切り替え、一定期間“１”に保持する。そして、そ
の一定期間中に、制御信号SEQCTL２７６を一定間隔で
“０”−“１”−“０”と切り替えて、出力の組み合わ
せを切り替えるタイミングを制御する。そして、上記制
御信号により、Ｚ・Ｖref調整制御回路２６０が図９のフ
ローチャートのように動作する。

【００７４】図９は、Ｚ・Ｖref調整制御回路２６０の動
作のフローチャートである。ステップ３０２では、制御
信号CTLMODE ２７４の“０”から“１”への切り替わり
を待ち、切り替わりを検出すると、ステップ３０４へ進
む。ステップ３０４では、変数ＣＮＴ２６４の値を
“０”に初期化する。ここで、記号“：＝”は右辺の値
を左辺に代入することを表す。ステップ３０６では、第
２の実施形態で説明したように、基準電位生成用分圧器
１３０で端子２０２に生成した基準電位を基に出力回路
５０ａのハイ側の出力抵抗を調整する。ステップ３０８
では、Ｚ・Ｖref調整中央制御装置２７８からの制御信号
SEQCTL２７６が“０”か否かを判定し、“０”の間は前
記ハイ側出力抵抗の調整（ステップ３０６）を継続し、
“１”になるとステップ３１２へ進む。

【００７５】ステップ３１２では、変数ＣＮＴ２６４の
値を反転する。ここで、記号“〜”は否定を表す。最初
は変数ＣＮＴ２６４は“０”から“１”へ反転する。ス
テップ３１４では、変数ＣＮＴ２６４の値が“１”か否
かを判定し、“１”ならばステップ３１６へ進み、
“０”ならばステップ３１８へ進む。

【００７６】ステップ３１６では、フラグＳＥＱ２６２
の値が“０”か否かを判定し、“０”ならばステップ３
２０へ進み、“１”ならばステップ３３０へ進む。

【００７７】ステップ３１８では、フラグＳＥＱ２６２
の値が“０”か否かを判定し、“０”ならばステップ３
３０へ進み、“１”ならばステップ３２０へ進む。

【００７８】ステップ３２０では、変数ＣＮＴ＝１且つ
フラグＳＥＱ＝０、又は、変数ＣＮＴ＝１且つフラグＳ
ＥＱ＝１の状態で、出力回路をロー出力とする。ステッ
プ３２２では、第１の実施形態および第２の実施形態で
説明したように、ロー側リファレンス電位の調整（３２
４）および出力抵抗の調整（３２６）を順に又は並列に
実行する。ステップ３２７では、制御信号CTLMODE ２７
４の値が“１”か否かを判定し、“１”ならばステップ
３２８へ進み、“０”ならばステップ３３６へ進む。最
初は制御信号CTLMODE ２７４の値が“１”に保持されて
いるので、ステップ３２８へ進む。ステップ３２８で
は、制御信号SEQCTL２７６の値が変数ＣＮＴの値と等し
いか否かを判定する。等しいならば、前記ステップ３２
２へ戻り、ロー側リファレンス電位の調整（３２４）お
よび出力抵抗の調整（３２６）を続ける。等しくないな
らば、前記ステップ３１２へ戻る。

【００７９】ステップ３３０では、変数ＣＮＴ＝０且つ
フラグＳＥＱ＝０、又は、変数ＣＮＴ＝１且つフラグＳ
ＥＱ＝１の状態で、出力回路をハイ出力とする。ステッ
プ３３２では、第１の実施形態および第２の実施形態で
説明したように、ハイ側リファレンス電位の調整を実行
する。ステップ３３３では、制御信号CTLMODE ２７４の
値が“１”か否かを判定し、“１”ならばステップ３３
４へ進み、“０”ならばステップ３３６へ進む。最初は
制御信号CTLMODE ２７４の値が“１”に保持されている
ので、ステップ３３４へ進む。ステップ３３４では、制
御信号SEQCTL２７６の値が変数ＣＮＴの値と等しいか否
かを判定する。等しいならば、前記ステップ３３２へ戻
り、ハイ側リファレンス電位の調整を続ける。等しくな
いならば、前記ステップ３１２へ戻る。

【００８０】ステップ３３６では、通常の通信動作に戻
す。

【００８１】以上の処理により、システム内の全ての同
時双方向伝送装置３の出力抵抗とリファレンス電位の調
整が可能である。

【００８２】なお、Ｚ・Ｖref調整中央制御装置２７８
は、制御信号CTLMODE ２７４のみを出力し、制御信号SE
QCTL２７６は出力せず、各ＬＳＩ内のＺ・Ｖref調整制御
回路２６０は、カウンタを持ち、それぞれが予め決めら
れた時間間隔で出力の切り替えを行なう、という構成に
してもよい。

【００８３】

【発明の効果】本発明の同時双方向伝送装置によれば、
入力回路のリファレンス電位の調整または出力回路の出
力抵抗の調整を行なう基となる基準電位を、通信する双
方のＬＳＩの電源電圧を考慮して生成するので、ＬＳＩ
間で電源電圧がばらついた場合でも、最大の入力差分電
圧を確保できる。このため、伝送する信号振幅を小さく
しても誤動作しにくくなり、低消費電力，高速な信号伝
送が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態にかかる同時双方向伝
送装置を示す構成図である。

【図２】第１の実施形態と従来例のノイズマージンを比
較した説明図である。

【図３】第１の実施形態における基準電位生成用分圧器
の他の構成例を示す回路図である。

【図４】第１の実施形態における基準電位生成用分圧器
のさらに他の構成例を示す回路図である。

【図５】本発明の第２の実施形態にかかる同時双方向伝
送装置を示す構成図である。

【図６】第２の実施形態における基準電位生成用分圧器
の他の構成例を示す回路図である。

【図７】ゲート幅可変MOS FET の詳細を示す回路図であ
る。

【図８】本発明の第３の実施形態にかかる同時双方向伝
送装置を示す構成図である。

【図９】第３の実施形態におけるＺ・Ｖref調整制御回路
２６０の動作のフローチャートである。

【図１０】図４の基準電位生成用分圧器の変形例の回路
図である。

【符号の説明】

１，２，３…同時双方向伝送装置 ２０ａ，２０ｂ…基板、 ３０ａ，３０ｂ…ＬＳＩ、 １３０，１３０’，１３０”１３０”ｘ…基準電位生成
用分圧器、 １０，１４１，１６１ａ，１６１ｂ，１５１，１７１，
１８１，１８２，１８３，２３１ａ，２３１ｂ，２４
１，２４２…伝送線路、 ５２ａ，５４ａ，６６ａ，１０２ａ，１０４ａ，１０６
ａ，１０８ａ，１８４〜１８９…ゲート幅可変MOS FE
T、 ５６ａ，（５６ｂ）…入出力回路、 ５０ａ，５０ｂ…出力回路、 ６０ａ，６０ｂ…ハイ側出力抵抗調整回路、 ７０ａ，７０ｂ…ロー側出力抵抗調整回路、 ８０ａ，（８０ｂ）…入力回路、 １００ａ…リファレンス電位生成回路、 １１０ａ…リファレンス電位調整回路、 １１６ａ…セレクタ、 ２６０ａ，２６０ｂ…Ｚ・Ｖref調整制御回路、 ２７８…Ｚ・Ｖref調整中央制御回路、 ＶrefＨa，ＶrefＬa，ＶrefＨb，ＶrefＬb…リファレン
ス電位。

フロントページの続き (72)発明者 山際 明 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部 (72)発明者 秋元 一泰 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の伝送線路と、その伝送線路の両端
   部にそれぞれ接続された第１のＬＳＩ（半導体集積回路
   装置）および第２のＬＳＩと、それら第１のＬＳＩおよ
   び第２のＬＳＩに接続された基準電位生成用分圧器とを
   具備し、 前記基準電位生成用分圧器は、前記第１のＬＳＩの電源
   電圧および前記第２のＬＳＩの電源電圧を基に基準電位
   を生成し、 前記第１のＬＳＩは、前記伝送線路に接続される入出力
   回路を有し、その入出力回路は、入力回路と、出力回路
   と、前記基準電位を基に前記入力回路のリファレンス電
   位を調整するリファレンス電位調整手段または前記基準
   電位を基に出力回路の出力抵抗を調整する出力抵抗調整
   手段の少なくとも一方を有し、 前記第２のＬＳＩは、前記伝送線路に接続される入出力
   回路を有し、その入出力回路は、入力回路と、出力回路
   と、前記基準電位を基に前記入力回路のリファレンス電
   位を調整するリファレンス電位調整手段または前記基準
   電位を基に出力回路の出力抵抗を調整する出力抵抗調整
   手段の少なくとも一方を有することを特徴とする同時双
   方向伝送装置。
2. 【請求項２】 請求項１に記載の同時双方向伝送装置に
   おいて、前記入出力回路は、リファレンス電位生成回路
   を含み、そのリファレンス電位生成回路は、ゲート幅可
   変MOS FET を有し、そのゲート幅可変MOS FET は、並列
   に接続した複数のMOS FET を有し、 前記リファレンス電位調整回路は、前記ゲート幅可変MO
   S FET の複数のMOS FET の中でオンにするMOS FET を制
   御信号により選択して前記ゲート幅可変MOS FET の抵抗
   値を制御し、前記リファレンス電位生成回路で生成する
   リファレンス電位を前記基準電位に一致させるように調
   整することを特徴とする同時双方向伝送装置。
3. 【請求項３】 請求項１に記載の同時双方向伝送装置に
   おいて、前記出力回路は、ゲート幅可変MOS FET を有
   し、そのゲート幅可変MOS FET は、並列に接続した複数
   のMOS FET を有し、 前記出力抵抗調整回路は、前記ゲート幅可変MOS FET の
   複数のMOS FET の中でオンにするMOS FET を制御信号に
   より選択して前記ゲート幅可変MOS FET の抵抗値を制御
   し、出力回路の出力電位を前記基準電位に一致させるよ
   うに調整することを特徴とする同時双方向伝送装置。
4. 【請求項４】 請求項２に記載の同時双方向伝送装置に
   おいて、前記第１のＬＳＩの出力回路の電源電圧をＶdd
   qaとし、前記第２のＬＳＩの出力回路の電源電圧をＶdd
   qbとし、前記伝送線路の特性インピーダンスをＺｏと
   し、直流抵抗値をＲｏとし、前記第１のＬＳＩの出力回
   路がハイ出力のときに用いる前記基準電位をＶrefＨaと
   し、ロー出力のときに用いる前記基準電位をＶrefＬaと
   するとき、 【数１】 【数２】 が概ね成り立つことを特徴とする同時双方向伝送装置。
5. 【請求項５】 請求項１，請求項２または請求項４に記
   載の同時双方向伝送装置において、前記基準電位生成用
   分圧器は、前記第１のＬＳＩの出力回路がハイ出力のと
   きに用いる前記基準電位を生成するハイ用基準電位生成
   回路と、前記第１のＬＳＩの出力回路がロー出力のとき
   に用いる前記基準電位を生成するロー用基準電位生成回
   路とからなり、 前記ハイ用基準電位生成回路は、前記第１の伝送線路と
   概ね等しい直流抵抗値をもつ第２の伝送線路と、その第
   ２の伝送線路の第１の端部に接続する第１の抵抗器回路
   と、前記第２の伝送線路の第２の端部に接続する第２の
   抵抗器回路とを有し、 前記第１の抵抗器回路は、前記第２の伝送線路の前記第
   １の端部および前記第１のＬＳＩの出力回路の電源に接
   続する第１の抵抗器を有し、前記第１の伝送線路の特性
   インピーダンスをＺｏとするとき、前記第１の抵抗器が
   概ねＺｏの抵抗値をもち、 前記第２の抵抗器回路は、前記第２の伝送線路の前記第
   ２の端部および前記第２のＬＳＩの出力回路の電源に接
   続する第２の抵抗器と、前記第２の伝送線路の前記第２
   の端部および接地電源に接続する第３の抵抗器を有し、
   前記第２の抵抗器と前記第３の抵抗器が概ね２Ｚｏの抵
   抗値をもち、 前記第２の伝送線路の前記第１の端部に基準電位を生成
   し、 前記ロー用基準電位生成回路は、前記第１の伝送線路と
   概ね等しい直流抵抗値をもつ第３の伝送線路と、その第
   ３の伝送線路の第１の端部に接続する第３の抵抗器回路
   と、前記第３の伝送線路の第２の端部に接続する第４の
   抵抗器回路とを有し、 前記第３の抵抗器回路は、前記第３の伝送線路の前記第
   １の端部および接地電源に接続する第４の抵抗器を有
   し、その第４の抵抗器が概ねＺｏの抵抗値をもち、 前記第４の抵抗器回路は、前記第３の伝送線路の前記第
   ２の端部および前記第２のＬＳＩの出力回路の電源に接
   続する第５の抵抗器と、前記第３の伝送線路の前記第２
   の端部および接地電源に接続する第６の抵抗器を有し、
   前記第５の抵抗器と前記第６の抵抗器が概ね２Ｚｏの抵
   抗値をもち、 前記第３の伝送線路の前記第１の端部に基準電位を生成
   することを特徴とする同時双方向伝送装置。
6. 【請求項６】 請求項１，請求項２または請求項４に記
   載の同時双方向伝送装置において、前記基準電位生成用
   分圧器は、前記第１の伝送線路と概ね等しい直流抵抗値
   をもつ第２の伝送線路と、その第２の伝送線路の第１の
   端部および前記第１のＬＳＩの出力回路の電源に接続す
   る第１の抵抗器と、前記第２の伝送線路の第２の端部お
   よび前記第２のＬＳＩの出力回路の電源に接続する第２
   の抵抗器と、前記第２の伝送線路の第１の端部と前記第
   １の伝送線路の第１の端部の間に直列に接続する第３の
   抵抗器および第４の抵抗器と、前記第１の伝送線路の第
   １の端部と接地電源の間に直列に接続する第５の抵抗器
   および第６の抵抗器とを有し、前記第１の伝送線路の特
   性インピーダンスをＺｏとするとき、 前記第１の抵抗器と前記第２の抵抗器は概ねＺｏの抵抗
   値をもち、 前記第３の抵抗器と前記第４の抵抗器は概ね等しく且つ
   Ｚｏに比べて十分高い抵抗値をもち、 前記第５の抵抗器と前記第６の抵抗器は概ね等しく且つ
   Ｚｏに比べて十分高い抵抗値をもち、 前記第３の抵抗器と前記第４の抵抗器の接続点から前記
   第１のＬＳＩの出力回路がハイ出力のときに用いる前記
   基準電位を生成し、 前記第５の抵抗器と前記第６の抵抗器の接続点から前記
   第１のＬＳＩの出力回路がロー出力のときに用いる前記
   基準電位を生成することを特徴とする同時双方向伝送装
   置。
7. 【請求項７】 請求項１または請求項３に記載の同時双
   方向伝送装置において、前記基準電位生成用分圧器は、
   第１の分圧回路と、第２の分圧回路とからなり、 前記第１の分圧回路は、前記第１の伝送線路と概ね等し
   い直流抵抗値をもつ第２の伝送線路と、その第２の伝送
   線路の第１の端部および前記第１のＬＳＩの出力回路の
   電源に接続する第１の抵抗器と、前記第２の伝送線路の
   第２の端部および前記第２のＬＳＩの接地電源に接続す
   る第２の抵抗器とを有し、前記第１の伝送線路の特性イ
   ンピーダンスをＺｏとするとき、前記第１の抵抗器およ
   び前記第２の抵抗器が概ねＺｏの抵抗値をもち、前記第
   １のＬＳＩの出力回路がハイ出力のときに用いる前記基
   準電位を前記第１の端子に生成し、前記第２のＬＳＩの
   出力回路がロー出力のときに用いる前記基準電位を前記
   第２の端子に生成し、 前記第２の分圧回路は、前記第１の伝送線路と概ね等し
   い直流抵抗値をもつ第３の伝送線路と、その第３の伝送
   線路の第１の端部および前記第１のＬＳＩの接地電源に
   接続する第３の抵抗器と、前記第３の伝送線路の第２の
   端部および前記第２のＬＳＩの出力回路の電源に接続す
   る第４の抵抗器とを有し、前記第１の伝送線路の特性イ
   ンピーダンスをＺｏとするとき、前記第３の抵抗器およ
   び前記第４の抵抗器が概ねＺｏの抵抗値をもち、前記第
   １のＬＳＩの出力回路がロー出力のときに用いる前記基
   準電位を前記第３の端子に生成し、前記第２のＬＳＩの
   出力回路がハイ出力のときに用いる前記基準電位を前記
   第４の端子に生成することを特徴とする同時双方向伝送
   装置。