CN116935922A - 具有自校正的数字缓冲器装置 - Google Patents

Abstract

具有自校正的数字缓冲器装置，其包括第一缓冲器电路、侦测电路和校正电路。第一缓冲器电路具有用于接收输入信号的缓冲器输入端及作为数字缓冲器装置的输出的缓冲器输出端。侦测电路包括至少一个第二缓冲器电路，用以接收至少一个参考信号并产生表示至少一个第二缓冲器电路的电路特性变异的至少一个侦测信号。至少一个第二缓冲器电路与第一缓冲器电路属于相同类型的缓冲器。校正电路具有用于接收输入信号的校正输入端和耦接于缓冲器输出端的校正输出端。校正电路用以根据输入信号与至少一个侦测信号来校正第一缓冲器电路以产生输出信号。

Description

具有自校正的数字缓冲器装置

技术领域

本发明涉及一种数字缓冲器装置，特别涉及一种具有自校正的数字缓冲器装置。

背景技术

存储系统，例如根据双倍数据速率(double-data-rate，DDR)系列或低功耗DDR系列存储器技术的存储器装置，采用数字缓冲器装置对信号进行缓冲，使缓冲后的信号能被存储器系统的内部电路正确处理。如果信号为指令、时钟或数据信号且缓冲信号的信号品质下降，则内部电路可能会错误解读缓冲信号，从而导致存储器系统的操作出现问题。

例如，数字缓冲器容易受到工艺变异的影响，并且工艺变异可能导致缓冲信号的上升边缘或下降边缘出现偏差。电路设计者设计数字缓冲器以保证数字缓冲器的信号品质是困难并耗时的。

发明内容

本发明的目的在于提供一种具有自校正的数字缓冲器装置。所述数字缓冲器装置能够侦测包括在数字缓冲器装置中的一种类型的多个缓冲器电路的电路特性变异，并能够根据输入信号和侦测结果来校正所述多个缓冲器电路之一，以产生输出信号。

为至少达到上述目的，本发明提供一种具有自校正的数字缓冲器装置，所述装置包括第一缓冲器电路、侦测电路和校正电路。所述第一缓冲器电路具有用于接收输入信号的缓冲器输入端，以及作为数字缓冲器装置的输出的缓冲器输出端。所述侦测电路包括至少一个第二缓冲器电路，用以接收至少一个参考信号，并产生用以表示至少一个第二缓冲器电路的电路特性变异的至少一个侦测信号。所述至少一个第二缓冲器电路与所述第一缓冲器电路属于相同类型的缓冲器。所述校正电路具有用于接收输入信号的校正输入端，以及具有耦接于所述缓冲器输出端的校正输出端。所述校正电路用以根据所述输入信号与所述至少一个侦测信号来校正第一缓冲器电路以产生输出信号。

因此，数字缓冲器装置能够侦测数字缓冲器装置中所包括的一种类型的多个缓冲器电路(例如，第一缓冲器电路和第二缓冲器电路)的电路特性变异，以产生所述至少一个侦测信号，以及依据输入信号和所述至少一个侦测信号来校正第一缓冲器电路，以产生输出信号。因此，数字缓冲器装置的输出信号的信号品质得以强化。

附图说明

图1为例示具有自校正的数字缓冲器装置的示范架构的示意图，其代表本发明的多种实施例；

图2为根据图1中示范架构的数字缓冲器装置的一种实施例的框图；

图3为例示根据图2中数字缓冲器装置的实施例的电路图；

图4为例示图3中所述种缓冲器电路的电路特性变异的范例的示意图；

图5为例示图3中所述种缓冲器电路的输出信号变异的范例的示意图；

图6为例示图3中所述种缓冲器电路的输出信号变异的另一个范例的示意图；以及

图7为例示侦测电路的另一种实施例的框图。

附图标记说明如下：

1、2、2A 数字缓冲器装置

10、10A 第一缓冲器电路

20、20_1、20_1A、20_2 侦测电路

21、21_1-21_P、21_1A-21_4A 第二缓冲器电路

30、30_1、30_1A 校正电路

31_1、31_2 第三缓冲器电路

40、40_1 分压器

CM1-CM4 校正晶体管

DT、DT_1-DT_P 侦测信号

IN 输入信号

LH_1-LH_P 锁存器

LT 线

M11、M12、M31、M32、M33、M34 晶体管

N11 缓冲器输入端

N12 缓冲器输出端

N31 校正输入端

N32 校正输出端

NC_1-NC_P 校正端

OUT 输出信号

RS、RS_1-RS_P 参考信号

RST 复位信号

SW 开关装置

TG_1-TG_P 传输闸

V1、V2、V3、V4 电压值

VDD 电源电压

VI 输入信号

VIL、VIH 电压

VO 输出信号

VT1-VT7 曲线

具体实施方式

为了促进对本发明目的、特征和效果的理解，因此提供用于本发明详细描述的实施例以及附图。

请参阅图1，其例示具有自校正的数字缓冲器装置的示范架构的示意图，其代表本发明的多种实施例。如图1所示，具有自校正的数字缓冲器装置1能够侦测包括在数字缓冲器装置1中的一种类型的多个缓冲器电路的电路特性变异以产生至少一个侦测信号，并能够根据输入信号IN和至少一个侦测信号(即侦测结果)来校正所述多个缓冲器电路之一以产生输出信号OUT。数字缓冲器装置1包括第一缓冲器电路10、侦测电路20和校正电路30。

第一缓冲器电路10具有用于接收输入信号IN的缓冲器输入端N11以及缓冲器输出端N12。

侦测电路20包括至少一个第二缓冲器电路21，用以接收至少一个参考信号RS，并产生至少一个侦测信号以表示至少一个第二缓冲器电路21的电路特性变异，其中至少一个第二缓冲器电路21为与第一缓冲器电路10相同类型的缓冲器。

校正电路30具有用于接收输入信号IN的校正输入端N31，以及耦接于第一缓冲器电路10的缓冲器输出端N12的校正输出端N32。校正电路30用于根据输入信号IN和至少一个侦测信号DT来校正第一缓冲器电路10以产生输出信号OUT，其中第一缓冲器电路10的缓冲器输出端N12作为数字缓冲器装置1的输出。

请参照图2，根据图1的示范架构以框图显示数字缓冲器装置的一实施例。如图2所示，数字缓冲器装置2包括第一缓冲器电路10、侦测电路20_1和校正电路30_1。数字缓冲器装置2的第一缓冲器电路10与数字缓冲器装置1的第一缓冲器电路相同，并且图2中的第一缓冲器电路10与侦测电路20_1之间的连接方式与图1中对应部分之间的连接方式类似。

与图1相比，图2进一步说明数字缓冲器装置2的侦测电路20_1和校正电路30_1的电路配置以及连接的实施例。

在图2中，侦测电路20_1包括多个第二缓冲器电路21_1-21_P。第二缓冲器电路21_1-21_P用以接收多个不同的参考信号RS_1-RS_P，并产生多个侦测信号DT_1-DT_P以表示多个第二缓冲器电路21_1-21_P的电路特性变异，其中P为大于1的整数。在此实施例中，多个第二缓冲器电路21_1-21_P与第一缓冲器电路10属于相同类型的缓冲器。因此，侦测信号DT_1-DT_P也可用于表示第一缓冲器电路10的电路特性变异。

校正电路30_1具有校正输入端N31、多个校正端NC_1-NC_P以及校正输出端N32。校正输入端N31用以接收输入信号IN。多个校正端NC_1-NC_P分别用于接收多个侦测信号DT_1-DT_P。校正输出端N32耦接于第一缓冲器电路10的缓冲器输出端N12。因此，校正电路30_1用以根据输入信号IN与多个侦测信号DT_1-DT_P，校正第一缓冲器电路10以产生输出信号OUT。

如上所示，数字缓冲器装置2利用侦测电路20_1来侦测一种类型的多个缓冲器电路(例如第二缓冲器电路21_1-21_P)的电路特性变异，以产生侦测信号DT_1-DT_P，而由于第二缓冲器电路21_1-21_P与第一缓冲器电路10属于相同类型的缓冲器，故侦测信号DT_1-DT_P表示第一缓冲器电路10的电路特性变异。数字缓冲器装置2利用校正电路30_1，根据输入信号IN和侦测信号DT_1-DT_P来校正第一缓冲器电路10以产生输出信号OUT。如图2所示，第一缓冲器电路10的缓冲器输出端N12耦接于校正电路30的校正输出端N32，可作为数字缓冲器装置2的输出端，以产生输出信号OUT。

再者，第一缓冲器电路10与多个第二缓冲器电路21_1-21_P为同种类型的缓冲器，表示这些缓冲器电路是以相同或相似的结构制造，和/或以相同或相似的工艺制造等等。在一个范例中，第一缓冲器电路10和第二缓冲器电路21_1-21_P是基于相同缓冲器电路的电路架构，且在一个晶片中通过相同或相似的工艺制造而成。因此，第二缓冲器电路21_1-21_P表现出与第一缓冲器电路10相同或相似的电路特性变异，使得第二缓冲器电路21_1-21_P所产生的侦测信号DT_1-DT_P可被配置为适当且准确地表示第一缓冲器电路10的电路特性变异。当然，在一些实施例中，第二缓冲器电路是同类型的缓冲器，而第一缓冲器电路可用相同或不同的尺寸实现。

在一些实施例中，可根据图1的架构来实现数字缓冲器装置作为反相缓冲器、非反相缓冲器或三态数字缓冲器。在一些范例中，数字缓冲器装置1或2可实现为三态数字缓冲器，例如高有效(active high)三态数字缓冲器、低有效(active low)三态数字缓冲器或反相三态数字缓冲器。

在一些实施例中，可根据图1的架构将数字缓冲器装置实现为集成电路(IC)或实现在IC中，作为区块或IC的一部分。例如，基于数字缓冲器装置1或2的输入缓冲器可在存储器装置中实现，例如符合DDR系列存储器技术或低功率DDR(low power DDR，LPDDR)系列存储器技术的存储器装置。

在基于DDR甚至LPDDR系列存储器技术的存储器系统的高数据速率信号传输场景中，信号品质对存储器系统的稳健性至关重要。信号品质劣化可能会严重地发生于一或多个工艺角落(process corner)。

就此而言，数字缓冲器装置1的架构可配置成通过数字缓冲器装置1的侦测电路20，来侦测数字缓冲器装置1(以及IC)被制造时的工艺角落。在基于图2的范例中，数字缓冲器装置2的侦测电路20_1可实现为根据多个不同参考信号RS_1-RS_P产生侦测信号DT_1-DT_P，这些参考信号代表同一类型缓冲器的缓冲器电路的输入范围内，处于不同信号电平(例如，从较低电平到较高电平)的多个输入信号。侦测信号DT_1-DT_P表示所述类型的缓冲器电路相对于不同信号电平的多个输入信号的对应输出信号电平(或逻辑值)。如此一来，侦测信号DT_1-DT_P可用于表示所述类型的缓冲器电路的电路特性变异，且所述电路特性变异可与工艺角落相关联。

再者，数字缓冲器装置(例如，数字缓冲器装置1或2)可配置成通过数字缓冲器装置(例如，数字缓冲器装置1或2)的校正电路(例如，校正电路30或30_1)，来校正第一缓冲器电路(其可能受对应工艺角落的工艺、电压和温度(process,voltage,temperature；PVT)变异的影响)。校正电路(例如，校正电路30或30_1)可配置成根据输入信号IN和侦测信号DT_1-DT_P确定是否针对侦测到的电路特性变异(其对应于工艺角落)来校正第一缓冲器电路10，和/或确定在校正电路(例如，校正电路30或30_1)中提供的多个校正(或称补偿)操作中哪一个可被使能(enable)以校正第一缓冲器电路10来产生输出信号OUT。例如，对于使得第一缓冲器电路10可能输出建立时间(setup time)和/或保持时间(hold time)不符合要求的信号的特定工艺角落，校正电路(例如，校正电路30或30_1)可配置成在侦测到特定工艺角落时使能上拉和/或下拉电压，以校正第一缓冲器电路10来产生输出信号OUT。以此方式，输出信号OUT例如可通过改进建立时间和/或保持时间以符合要求来增强。

一般而言，使得信号品质可能不符合要求的特定工艺角落，可通过计算机模拟或实验而发现。当一个或多个这种特定工艺角落被发现时，电路设计者可通过配置侦测电路(例如，侦测电路20或20_1)和校正电路(例如，校正电路30或30_1)，将数字缓冲器装置(例如，数字缓冲器装置1或2)设计为能够对第一缓冲器电路10进行校正(或称为自校正)。

下面展示如何通过配置侦测电路(例如侦测电路20或20_1)和校正电路(例如，校正电路30或30_1)，来实现数字缓冲器装置能够对缓冲器电路10进行校正(或自校正)的示范实施例。

请参照图3，其显示根据图2以电路图例示数字缓冲器装置的一种实施例。如图3所示，数字缓冲器装置2A包括第一缓冲器电路10A、侦测电路20_1A和校正电路30_1A。

第一缓冲器电路10A具有用于接收输入信号IN的缓冲器输入端N11以及缓冲器输出端N12。第一缓冲器电路10A包括逻辑反相器，其可以使用任何标准技术制造，例如互补金属氧化物半导体(CMOS)或其他技术。为了说明起见，第一缓冲器电路10A包括逻辑反相器，其为CMOS逻辑反相器。例如，所述逻辑反相器包括晶体管M11(例如，P型金属氧化物半导体场效晶体管(MOSFET)，或PMOS)和晶体管M12(例如，N型MOSFET或NMOS)，其中晶体管M11与M12的控制端(例如闸极)耦接于缓冲器输入端N11，晶体管M11耦接于电源电压VDD与缓冲器输出端N12之间，而晶体管M12耦接于缓冲器输出端N12与接地(或其他电源电压)之间。

请参照图4，以示意图例示图3中那种类型的缓冲器电路(例如第一缓冲器电路10A)的电路特性变异。例如，针对所述类型的第一缓冲器电路10A(例如，包括晶体管M11和晶体管M12的CMOS逻辑反相器)进行工艺角落模拟，其中输入信号VI从0V变化到1.2V，并且针对多个工艺角落中各个来模拟相应的输出信号VO。在图4中，每条曲线VT1-VT7代表与特定工艺角落相对应的一条电压转移曲线的一部分，并且电压转移曲线上VO等于VI的点为所述电压转移曲线的一个过渡阈值，其中表示VO＝VI的线LT与曲线VT1-VT7的交点为对应的多个过渡阈值。下表1列出曲线VT1-VT7的工艺角落和相关条件。

表1

请参照图4，可观察到在一些工艺角落，例如曲线VT1和VT2所表示的那些工艺角落，这些曲线的切换阈值更接近表示电压VIL的边界线。电压VIL为将识别为低输入逻辑电平的最大输入电压，而电压VIL可能是IC产品或标准技术的要求所需要。对于曲线VT1和VT2的情况，如果将如图5所示的输入信号VI施加到逻辑反相器上，当输入信号VI由高电平变为低电平时，逻辑反相器可能会产生在上升边缘具有变异(例如抖动(jitter))的输出信号VO。

请参照图4，也可观察到在一些工艺角落，例如曲线VT6、VT7所表示的那些工艺角落，这些曲线的切换阈值更接近表示电压VIH的边界线。电压VIH为将识别为高输入逻辑电平的最小输入电压，而电压VIH可能是IC产品或标准技术的要求所需要。对于曲线VT6和VT7的情况，如果将如图6所示的输入信号VI施加到逻辑反相器上，当输入信号VI由低电平变为高电平时，逻辑反相器可能会产生在下降边缘具有变异(例如抖动)的输出信号VO。

在更坏的情况下，可能会出现抖动，使得输出信号VO所需的建立时间或保持时间不符合应符合的要求或标准。在此情况下，若输入信号VI为指令、时钟或数据信号，且输出信号VO的信号品质(例如建立时间或保持时间)劣化且未进行校正，则耦接于逻辑反相器的后续电路(例如，存储器系统的内部电路)可能错误地解读输出信号VO，或者在最坏的情况下后续电路可能发生故障。

因此，电路设计者可通过配置侦测电路20_1A和校正电路30_1A，将数字缓冲器装置2A设计为能够对第一缓冲器电路10A(例如逻辑反相器)进行校正(或称为自校正)。

请再参照图3，侦测电路20_1A包括多个第二缓冲器电路21_1A-21_4A。第二缓冲器电路21_1A-21_4A用以接收多个不同的参考信号RS_1-RS_4，并产生多个侦测信号DT_1-DT_4以表示多个第二缓冲器电路21_1A-21_4A的电路特性变异。在此实施例中，多个第二缓冲器电路21_1A-21_4A为与第一缓冲器电路10A相同类型的缓冲器，例如图3所示的包括晶体管M11和M12的逻辑反相器。因此，侦测信号DT_1-DT_4也可用于表示第一缓冲器电路10A的电路特性变异。此外，可实现分压器40以产生多个不同的参考信号RS_1-RS_4。

校正电路30_1A具有校正输入端N31、多个校正端NC_1-NC_4以及校正输出端N32。校正输入端N31用以接收输入信号IN。多个校正端NC_1-NC_4分别用于接收多个侦测信号DT_1-DT_4。校正输出端N32耦接于第一缓冲器电路10A的缓冲器输出端N12。在此方式中，校正电路30_1A用以根据输入信号IN与多个侦测信号DT_1-DT_4来校正第一缓冲器电路10A以产生输出信号OUT。

在一个实施例中，校正电路30_1A可基于与第一缓冲器电路10A属于相同类型的缓冲器的缓冲器电路来实现。例如，如图3所示，校正电路30_1A包括第三缓冲器电路31_1、校正晶体管(例如，上拉晶体管)CM1和校正晶体管(例如，下拉晶体管)CM3。第三缓冲器电路31_1耦接于校正晶体管CM1与CM3之间，与第一缓冲器电路10A属于相同类型的缓冲器。校正晶体管CM1耦接于电源电压VDD(例如1.2V)与第三缓冲器电路31_1之间，校正端NC_1耦接于校正晶体管CM1的控制端，以接收侦测信号DT_1。校正晶体管CM3耦接于第三缓冲器电路31_1与接地(或另一个电源)之间，校正端NC_3耦接于校正晶体管CM3的控制端，以接收侦测信号DT_3。当然，在一些实施例中，第三缓冲器电路是同类型的缓冲器，第一缓冲器电路可用相同或不同的尺寸实现。

例如，如图3所示，校正电路30_1A另外包括第三缓冲器电路31_2、校正晶体管(例如，上拉晶体管)CM2和校正晶体管(例如，下拉晶体管)CM4。第三缓冲器电路31_2耦接于校正晶体管CM2与CM4之间，与第一缓冲器电路10A属于相同类型的缓冲器。校正晶体管CM2耦接于电源电压VDD(例如1.2V)与第三缓冲器电路31_2之间，校正端NC_2耦接于校正晶体管CM2的控制端，以接收侦测信号DT_2。校正晶体管CM4耦接于第三缓冲器电路31_2与接地(或另一个电源)之间，校正端NC_4耦接于校正晶体管CM4的控制端，以接收侦测信号DT_4。

此外，如图3所示，第三缓冲器电路31_1与31_2的缓冲器输入端用以接收输入信号IN，例如耦接于校正输入端N31，并且第三缓冲器电路31_1与31_2的缓冲器输出端耦接于校正输出端N32。在一个范例中，第三缓冲器电路31_1和31_2并联耦接于校正输入端N31与校正输出端N32之间。

请再次参照图4，为了根据输入信号IN和多个侦测信号DT_1-DT_4校正第一缓冲器电路10A以产生输出信号OUT，电路设计者可考虑到可能发生一种或多种更坏情况并且需要执行校正的工艺角落，来设计不同的参考信号。因此，例如选择多个电压值V1、V2、V3、V4(例如，0.54V、0.57V、0.63V、0.66V)并分别由图4中所示虚线表示，分别作为启动校正的阈值。

下面讨论作为启动校正的阈值的电压值V1-V4。请参照图4，上述曲线VT1(或VT2)的切换阈值靠近表示电压VIL的边界线，导致较大抖动。为了减少抖动，数字缓冲器装置2A在曲线VT1(或VT2)的情况下，需要校正第一缓冲器电路10A，使得校正后的第一缓冲器电路10A(或视为在缓冲器输出端N12产生输出信号OUT的数字缓冲器装置2A)的电压转移曲线的切换阈值向右侧偏移，并接近电压VIL与VIH之间的中间电压。电压VIL和VIH可根据电源电压VDD来设定；例如，如果VDD＝1.2V、VIL＝0.35*VDD＝0.42V并且VIH＝0.65*VDD＝0.78V，中间电压为0.6V。因此，电压V1、V2(例如0.54V、0.57V)可分别选择作为参考信号RS_1和RS_2的电压电平。若逻辑反相器(例如，第二缓冲器电路21_2A)于输入信号VI为0.57V时输出表示逻辑0的输出信号VO，则表示校正电路30_1A需要校正第一缓冲器电路10A，使得校正后的第一缓冲器电路10A的电压转移曲线的切换阈值向右偏移。若逻辑反相器(例如，第二缓冲器电路21_1A)于输入信号VI为0.54V时输出表示逻辑0的输出信号VO，则表示校正电路30_1A需要大幅校正第一缓冲器电路10A(例如在曲线VT1或VT2的情况下)，使得校正后的第一缓冲器电路10A的电压转移曲线的切换阈值向右偏移，例如与曲线VT2关联的箭头A1所示意者。

另一方面，如上所讨论，图4中曲线VT6(或VT7)的切换阈值靠近表示电压VIH的边界线，导致更大的抖动。为了减少抖动，数字缓冲器装置2A在曲线VT6(或VT7)的情况下，需要校正第一缓冲器电路10A，使得校正后的第一缓冲器电路10A的电压转移曲线的切换阈值向左侧偏移，并接近电压VIL与VIH之间的中间电压。因此，可分别选择电压V3、V4(例如0.63V、0.66V)作为参考信号RS_3和RS_4的电压电平。若逻辑反相器(例如，第二缓冲器电路21_3A)于输入信号VI为0.63V时输出表示逻辑1的输出信号VO，则表示校正电路30_1A需要校正第一缓冲器电路10A，使得校正后的第一缓冲器电路10A的电压转移曲线的切换阈值向左偏移。若逻辑反相器(例如，第二缓冲器电路21_4A)于输入信号VI为0.66V时输出表示逻辑1的输出信号VO，则表示校正电路30_1A需要大幅校正第一缓冲器电路10A(例如在曲线VT6或VT7的情况下)，使得校正后的第一缓冲器电路10A的电压转移曲线的切换阈值向左偏移，例如与曲线VT6关联的箭头A2所示意者。

此外，在某些情况下，若逻辑反相器(例如，第二缓冲器电路21_1A-21_4A)表现出如曲线VT3、VT4或VT5所表示的电压转移曲线，则期望数字缓冲器装置2A维持电压转移曲线和校正可能并不必要。

从上面关于图4的讨论，数字缓冲器装置2A需要校正的情况可从输入缓冲器电路10A(例如，逻辑反相器)的工艺角落模拟而推导得出。另外，电压值V1-V4可确定并与用于启动校正的阈值相关联。为实现校正，参考信号RS_1-RS_4可分别设定为电压值V1-V4，使侦测电路20_1A产生相应的侦测信号DT_1-DT_4，以表示这种类型的缓冲器电路的电路特性变异，其中侦测电路20_1A的第二缓冲器电路21_1A-21_4A与第一缓冲器电路10A的缓冲器类型相同。校正电路30_1A可实现为包括多个第三缓冲器电路(例如，第三缓冲器电路31_1和31_2)和多个校正晶体管(例如，校正晶体管CM1-CM4)。因此，鉴于以上关于图4的校正的讨论，校正电路30_1A能够根据输入信号IN和侦测信号DT_1-DT_4进行校正。数字缓冲器装置2A对校正的实现可总结为下表2。在表2中，电路特性变异可分为5种情况，并且数字缓冲器装置2A提供5种校正模式，其中每一种校正模式对应于校正电路30_1A提供的校正操作之一。再者，在表2中，将侦测信号DT_1-DT_4、参考信号RS_1-RS_4以及校正晶体管CM1-CM4的导通或断开关联起来并加以指明，其中“L”表示逻辑0或低逻辑电平，而“H”表示逻辑1或高逻辑电平。

表2

请参照表2，当侦测电路20_1A输出分别对应逻辑值L、L、L、L的侦测信号DT_1-DT_4时，表示第一缓冲器电路10A的电压转移曲线的切换阈值更接近表示电压VIL的边界线。在这种情况下，侦测电路20_1A根据侦测信号DT_1-DT_4配置成处于校正模式1，其中校正晶体管CM1和CM2会在校正晶体管CM3和CM4断开时导通。当施加到第一缓冲器电路10A、第三缓冲器电路31_1和31_2的输入信号IN从高电压电平转变为低电压电平时，第一缓冲器电路10A的晶体管M11、第三缓冲器电路31_1的晶体管M31和第三缓冲器电路31_2的晶体管M33导通，而第一缓冲器电路10A的晶体管M12、第三缓冲器电路31_1的晶体管M32和第三缓冲器电路31_2的晶体管M34断开。由于第一缓冲器电路10A的缓冲器输出端N12通过校正输出端N32耦接于第三缓冲器电路31_1和31_2的缓冲器输出端，因此在输入信号IN由高电平转变为低电平后，通过校正晶体管CM1和CM2导通产生的上拉电压可施加到缓冲器输出端N12，从而使缓冲器输出端N12的电压电平上升得更快，从而减少输出信号OUT上升边缘的抖动。反之，当输入信号IN由低电压电平转变为高电压电平时，第一缓冲器电路10A的晶体管M11、第三缓冲器电路31_1的晶体管M31和第三缓冲器电路31_2的晶体管M33会在第一缓冲器电路10A的晶体管M12导通时断开。同时，因为校正晶体管CM3和CM4在校正模式1中断开，所以第三缓冲器电路31_1的晶体管M32和第三缓冲器电路31_2的晶体管M34断开。如此一来，当输入信号IN由低电压电平转变为高电压电平时，侦测电路20_1A不会在校正模式1下进行校正操作。整体而言，侦测电路20_1A在输入信号IN由高电压电平转变为低电压电平后，在校正模式1下执行校正操作。因此，校正后的第一缓冲器电路10A的电压转移曲线可向右移动，以获得正电压值(例如，约60mV)。

请参照表2，当侦测电路20_1A输出分别对应逻辑值H、L、L、L的侦测信号DT_1-DT_4时，说明第一缓冲器电路10A的电压转移曲线的切换阈值接近表示电压VIL的边界线。在这种情况下，侦测电路20_1A根据侦测信号DT_1-DT_4配置成处于校正模式2，其中校正晶体管CM2会在校正晶体管CM1、CM3和CM4断开时导通。因此，因为校正晶体管CM1和CM3在校正模式2中关闭，所以第三缓冲器电路31_1断开。当输入信号IN由高电压电平转变为低电压电平时，第一缓冲器电路10A的晶体管M11和第三缓冲器电路31_2的晶体管M33会在第一缓冲器电路10A的晶体管M12和第三缓冲器电路31_2的晶体管M34断开时导通。由于第一缓冲器电路10A的缓冲器输出端N12通过校正输出端N32耦接于第三缓冲器电路31_1和31_2的缓冲器输出端，因此在输入信号IN由高电平转变为低电平后，通过校正晶体管CM2导通产生的上拉电压可施加到缓冲器输出端N12，从而使缓冲器输出端N12的电压电平上升得更快，而减少输出信号OUT上升边缘的抖动。反之，当输入信号IN由低电压电平转变为高电压电平时，第一缓冲器电路10A的晶体管M11和第三缓冲器电路31_2的晶体管M33会在第一缓冲器电路10A的晶体管M12导通时断开。同时，因为校正晶体管CM4在校正模式2中关闭，所以第三缓冲器电路31_2断开。如此一来，当输入信号IN由低电压电平转变为高电压电平时，侦测电路20_1A不会在校正模式2下进行校正操作。整体而言，侦测电路20_1A在输入信号IN由高电压电平转变为低电压电平后，在校正模式2下执行校正操作。因此，校正后的第一缓冲器电路10A的电压转移曲线可向右移动，以获得正电压值(例如，约30mV)。

请参考表2，当侦测电路20_1A输出分别对应于逻辑值H、H、L、L的侦测信号DT_1-DT_4时，这表示第一缓冲器电路10A的电压转移曲线与图3所示的曲线VT3、VT4或VT5所表示的一样正常。在这种情况下，侦测电路20_1A根据侦测信号DT_1-DT_4配置成处于校正模式3，其中校正晶体管CM1、CM2、CM3和CM4全都断开。因此，在校正模式3中，第三缓冲器电路31_1和31_2断开。在校正模式3中，侦测电路20_1A对于第一缓冲器电路10A不会进行校正操作(或称特殊校正操作)。换句话说，在校正模式3中，侦测电路20_1A执行内部校正操作，以维持第一缓冲器电路10A的电压转移曲线。因此，在校正模式3中，第一缓冲器电路10A的电压转移曲线得以维持。

请参照表2，当侦测电路20_1A输出分别对应逻辑值H、H、H、L的侦测信号DT_1-DT_4时，说明第一缓冲器电路10A的电压转移曲线的切换阈值接近表示电压VIH的边界线。在这种情况下，侦测电路20_1A根据侦测信号DT_1-DT_4配置成处于校正模式4，其中校正晶体管CM3会在校正晶体管CM1、CM2和CM4断开时导通。因此，因为校正晶体管CM2和CM4在校正模式4中关闭，所以第三缓冲器电路31_2断开。当输入信号IN由高电压电平转变为低电压电平时，第一缓冲器电路10A的晶体管M11导通。第三缓冲器电路31_1断开是因为第三缓冲器电路31_1的晶体管M31由于校正晶体管CM1在校正模式4中断开而断开，并且第三缓冲器电路31_1的晶体管M32在输入信号IN由高电压电平转变为低电压电平后断开。如此一来，当输入信号IN由高电压电平转变为低电压电平时，侦测电路20_1A不会在校正模式4下进行校正操作。反之，当输入信号IN由低电压电平转变为高电压电平时，第一缓冲器电路10A的晶体管M11和第三缓冲器电路31_1的晶体管M31会在第一缓冲器电路10A的晶体管M12和第三缓冲器电路31_1的晶体管M34导通时断开。由于第一缓冲器电路10A的缓冲器输出端N12通过校正输出端N32耦接于第三缓冲器电路31_1和31_2的缓冲器输出端，因此在输入信号IN由低电平转变为高电平后，通过校正晶体管CM3导通产生的下拉电压可施加到缓冲器输出端N12，从而使缓冲器输出端N12的电压电平下降得更快，而减少输出信号OUT下降边缘的抖动。整体而言，侦测电路20_1A在输入信号IN由低电压电平转变为高电压电平后，在校正模式4下执行校正操作。因此，校正后的第一缓冲器电路10A的电压转移曲线可向左移动，以获得正电压值(例如，约30mV)。

请参照表2，当侦测电路20_1A输出分别对应逻辑值H、H、H、H的侦测信号DT_1-DT_4时，说明第一缓冲器电路10A的电压转移曲线的切换阈值更接近表示电压VIH的边界线。在这种情况下，侦测电路20_1A根据侦测信号DT_1-DT_4配置成处于校正模式5，其中校正晶体管CM1和CM2会在校正晶体管CM3和CM4导通时断开。当输入信号IN由高电压电平转变为低电压电平时，第一缓冲器电路10A的晶体管M11会在第一缓冲器电路10A的晶体管M12断开时导通。同时，第三缓冲器电路31_1和31_2断开是因为第三缓冲器电路31_1的晶体管M31和第三缓冲器电路31_2的晶体管M33由于校正晶体管CM1和CM2在校正模式5下断开而断开，而第三缓冲器电路31_1的晶体管M32和第三缓冲器电路31_2的晶体管M34在输入信号IN由高电压电平转变为低电压电平后断开。如此一来，当输入信号IN由高电压电平转变为低电压电平时，侦测电路20_1A不会在校正模式5下进行校正操作。反之，当输入信号IN由低电压电平转变为高电压电平时，第一缓冲器电路10A的晶体管M11、第三缓冲器电路31_1的晶体管M31和第三缓冲器电路31_2的晶体管M33会在第一缓冲器电路10A的晶体管M12、第三缓冲器电路31_1的晶体管M32和第三缓冲器电路31_2的晶体管M34导通时断开。由于第一缓冲器电路10A的缓冲器输出端N12通过校正输出端N32耦接于第三缓冲器电路31_1和31_2的缓冲器输出端，因此在输入信号IN由低电平转变为高电平后，通过校正晶体管CM3和CM4导通产生的下拉电压可施加到缓冲器输出端N12，从而使缓冲器输出端N12的电压电平下降得更快，而减少输出信号OUT下降边缘的抖动。整体而言，侦测电路20_1A在输入信号IN由低电压电平转变为高电压电平后，在校正模式5下执行校正操作。因此，校正后的第一缓冲器电路10A的电压转移曲线可向左移动，以获得正电压值(例如，约60mV)。

在数字缓冲器装置2A的实施中，第三缓冲器电路的数量由设计者针对校正目的而确定。在一些实施例中，可使用一个、两个或更多个第三缓冲器电路。此外，设计者还可根据校正目的确定校正晶体管(例如上拉或下拉晶体管或具有相同功能的其他电路组件)的数量。例如，校正晶体管CM1-CM4是可选的，并且校正电路30_1A可仅包括一个、两个或三个校正晶体管。在基于数字缓冲器装置2A的一些范例中，校正电路30_1A可实现为包括三个或更多个第三缓冲器电路且具有四个以上校正晶体管的，而侦测电路20_1A可实现为提供相应侦测信号，用于选择性控制校正晶体管以用于校正目的，方式类似于上面针对图3的范例所说明的方式。

此外，数字缓冲器装置(例如，1、2或2A)可进一步以针对侦测电路的省电机制来实施。请参考图7，以框图例示侦测电路(例如，侦测电路20、20_1或20_1A)的另一个实施例。与侦测电路20、20_1或20_1A相比较，图7中的侦测电路20_2进一步包括用于省电的传输闸和存储电路(例如锁存器)。

如图7所示，侦测电路20_2包括多个第二缓冲器电路21_1-21_P、多个传输闸TG_1-TG_P以及包括多个锁存器LH_1-LH_P的存储电路。多个第二缓冲器电路21_1-21_P中每一者都耦接于对应的传输闸和锁存器。多个第二缓冲器电路21_1-21_P用以分别接收多个不同的参考信号RS_1-RS_P，并产生多个侦测信号DT_1-DT_P，以表示多个第二缓冲器电路21_1-21_P的电路特性变异，其中P为大于1的整数。多个第二缓冲器电路21_1-21_P与第一缓冲器电路10属于相同类型的缓冲器。因此，侦测信号DT_1-DT_P也可用于表示第一缓冲器电路10的电路特性变异。第二缓冲器电路21_1-21_P产生各自的输出信号(例如，侦测信号DT_1-DT_P)，并且当施加到传输闸TG_1-TG_P的复位信号，如图7下半部的波形所示，是处于作用状态(asserted)(例如，高电压电平或逻辑1)时，传输闸TG_1-TG_P输出各自的输出信号。当施加到锁存器LH_1-LH_P的使能信号EN处于作用状态(例如，高电压电平或逻辑1)时，第二缓冲器电路21_1-21_P各自的输出信号会由锁存器LH_1-LH_P存储，并且锁存器LH_1-LH_P输出侦测信号DT_1-DT_P。在锁存器LH_1-LH_P输出侦测信号DT_1-DT_P且校正电路(例如30_1或30_1A)根据侦测信号DT_1-DT_P进行校正操作后，产生多个参考信号RS_1-RS_P的装置(例如，图3中的分压器40)可被切断，然后第二缓冲器电路21_1-21_P也可被断开。例如，如图7所示，开关装置SW耦接于电源电压VDD与分压器40_1之间。图7中的分压器40_1可根据图3的分压器40来实现。开关装置SW受复位信号RST控制。例如，在复位信号RST经历上升边缘和下降边缘之后，如图7下半部的波形所示，开关元件SW可设定为断开，使得分压器40_1被切断，而第二缓冲器电路21_1-21_P也可断开。以此方式，图7中的侦测电路20_2除了执行与图2中侦测电路20类似的功能外，还可进一步节省电力。例如，开关装置SW可由逻辑电路来实现。

在图7的上述实施例中，传输闸是可选的并且锁存器可耦接于具有或不具有传输闸的第二缓冲器电路，或者可应用其他实现方式以存储侦测信号。此外，开关装置SW和分压器40_1的功能可通过其他合适的电路配置来修改或实现。

此外，在上述实施例中，为了控制、省电或其他目的，缓冲器电路(例如，如上例示的第一缓冲器电路和第二缓冲器电路)可实现为反相三态缓冲器电路。例如，可将一些逻辑电路添加到缓冲器电路(例如，如上例示的第一缓冲器电路和第二缓冲器电路)，以通过一个或多个控制信号使能或禁能(disable)缓冲器电路。例如，可将一些逻辑电路添加到缓冲器电路(例如，如上例示的第一缓冲器电路和第二缓冲器电路)，通过一个或多个控制信号将电源电压传递至缓冲器电路的操作予以使能或禁能来省电。

在更进一步的实施例中，用于接收时钟使能信号的输入缓冲器可根据数字缓冲器装置(例如，1、2或2A)来实现，以满足双倍数据速率(DDR)系列存储器标准(例如，DDR1、DDR2、DDR3、DDR4、LPDDR1、LPDDR2、LPDDR3、LPDDR4标准之一者)的需求。数字缓冲器装置可实现为反相缓冲器，时钟使能信号当成输入信号IN。当然，本发明的实现并不限于上述范例。

如上所述，数字缓冲器装置的实施例能够侦测包括在数字缓冲器装置中一种类型的多个缓冲器电路的电路特性变异，以产生一个或多个侦测信号，并根据输入信号及一个或多个侦测信号校正所述多个缓冲器电路之一者，以产生输出信号。因此，数字缓冲器装置的输出信号的信号品质能得以强化。在一些实施例中，数字缓冲器装置可进一步以省电机制来实现。

尽管已通过特定实施例描述本发明，但是本领域普通技术人员可在不脱离申请专利范围内所揭示本发明范围和精神的情况下，对其进行多种修改、组合和变型。

Claims (12)

1.一种具有自校正的数字缓冲器装置，其特征在于，包括：

第一缓冲器电路，其具有用于接收输入信号的缓冲器输入端以及缓冲器输出端；

侦测电路，其包括至少一个第二缓冲器电路，用以接收至少一个参考信号并产生用以表示所述至少一个第二缓冲器电路的电路特性变异的至少一个侦测信号，其中所述至少一个第二缓冲器电路为与所述第一缓冲器电路相同类型的缓冲器；以及

校正电路，其具有用于接收所述输入信号的校正输入端以及具有耦接于所述缓冲器输出端的校正输出端，所述校正电路用于根据所述输入信号和所述至少一个侦测信号来校正所述第一缓冲器电路以产生输出信号，其中所述缓冲器输出端作为所述数字缓冲器装置的输出。

2.根据权利要求1的数字缓冲器装置，其特征在于，所述侦测电路包括多个第二缓冲器电路，所述多个第二缓冲器电路用于接收多个不同的参考信号并产生用以表示所述多个第二缓冲器电路的电路特性变异的多个侦测信号，其中所述多个第二缓冲器电路为与所述第一缓冲器电路相同类型的缓冲器；以及所述校正电路用以根据所述输入信号和所述多个侦测信号来校正所述第一缓冲器电路以产生所述输出信号。

3.根据权利要求2的数字缓冲器装置，其特征在于，所述多个不同的参考信号对应于最大输入电压及最小输入电压之间的多个电压值，所述最大输入电压为识别为所述数字缓冲器装置的低输入逻辑电平，所述最小输入电压为识别为所述数字缓冲器装置的高输入逻辑电平。

4.根据权利要求2的数字缓冲器装置，其特征在于，所述校正电路还具有用于接收所述多个侦测信号的多个校正端。

5.根据权利要求1的数字缓冲器装置，其特征在于，所述校正电路包括第三缓冲器电路以及至少一个校正晶体管，其中所述第三缓冲器电路耦接于所述至少一个校正晶体管并用以接收所述输入信号，所述第三缓冲器电路耦接于所述校正输出端，并且所述第三缓冲器电路与所述至少一个校正晶体管用以根据所述输入信号与所述至少一个侦测信号来校正所述第一缓冲器电路以产生所述输出信号。

6.根据权利要求5的数字缓冲器装置，其特征在于，所述第三缓冲器电路为与所述第一缓冲器电路相同类型的缓冲器。

7.根据权利要求1的数字缓冲器装置，其特征在于，所述侦测电路包括多个第二缓冲器电路，所述多个第二缓冲器电路用于接收多个不同的参考信号并产生用以表示所述多个第二缓冲器电路的电路特性变异的多个侦测信号，其中所述多个第二缓冲器电路为与所述第一缓冲器电路相同类型的缓冲器。

8.根据权利要求7的数字缓冲器装置，其特征在于，所述校正电路包括多个第三缓冲器电路以及多个校正晶体管，其中所述多个第三缓冲器电路的各个耦接于所述多个校正晶体管中至少一对应者并用以接收所述输入信号，所述多个第三缓冲器电路的各个耦接于所述校正输出端，并且所述多个第三缓冲器电路与所述多个校正晶体管用以根据所述输入信号与所述多个侦测信号来校正所述第一缓冲器电路以产生所述输出信号。

9.根据权利要求8的数字缓冲器装置，其特征在于，所述多个第三缓冲器电路为与所述第一缓冲器电路相同类型的缓冲器。

10.根据权利要求1的数字缓冲器装置，其特征在于，所述侦测电路还包括存储电路，其中所述存储电路耦接于所述至少一个第二缓冲器电路；所述至少一个第二缓冲器电路配置成在所述存储电路存储对应于所述至少一个第二缓冲器电路的所述至少一个侦测信号之后，关断以省电。

11.根据权利要求10的数字缓冲器装置，其特征在于，所述侦测电路还包括分压器，所述分压器用于产生所述至少一个参考信号，其中所述分压器配置成在所述存储电路存储对应于所述至少一个第二缓冲器电路的所述至少一个侦测信号之后，关断以省电。

12.根据权利要求1的数字缓冲器装置，其特征在于，所述第一缓冲器电路包括逻辑反相器。