TWI259477B - Impedance adjustment circuits and methods using replicas of variable impedance circuits - Google Patents

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I2594s787P,doc 九、發明說明： 【發明所屬之技術領域】 利申請案之交 於夕ί申請案主張藤年1Q月11日向韓國智慧財產局申 :㈣專利巾請魏1G_2GG4__ii()9之優先權，j：所 揭不的整體内容加入本申請案中作為參考。 〃 产發明涉及-種4導體(積體電路)裝置，特別是涉及 φ 牛導體裝置用之阻抗調整電路和方法。 【先前技術】 二通¥，一種終端電阻(其電阻值等於一傳輸通道之特性 連接至半導體裝置之接收端或傳輸端。藉由使接收端 或傳輪端之阻抗對該傳輸通道之特性阻抗形成匹配，則此 終端電阻可使經由傳輸通道而傳送的信號的反射下降。傳 統上-終端電阻典型上是安裝在半導體晶片之外部。然 而近年來種女I在半導體晶片内部的晶粒上' 終端器 (ODTs，on-die terminators)已取代上述的終端電阻。典型的 籲ODT所需的功率小於終端電阻，這是因為其使用一種切換 (switching)電路以切換方式來控制流經〇dt之電流。然 而’ ODT之兒阻可對一過程，電壓和溫度(NT)中之變化 起反應而改變。因此，0DT之電阻典型上是需校準的。〇DT 用之阻抗，配電路描述在美國專利USN〇._〇2ii號中。 圖1疋經由一通道20而連接至一晶片組30之半導體 裝置10之電路圖。半導體裝置10經由通道20而與晶片組 30相連通。圖1中，Z〇是通道2〇之特性阻抗，Cp是通道

I2594XU 20之寄生阻抗。來 輸入接收哭u和t體裝置1G包含〆輸出驅動器11，一 上拉_哪)電路^内部電路13。輸出驅動器11包含：一 R1 ;以及其包含一 PM0S電晶體P和一電阻 電阻R2。輸出^ P，其包含—NM〇S電晶體N和一 OOT。輸出驅11使資料信號輸出且另可用作 於特性阻抗Z〇。°° 之輸出節點〇上的阻抗基本上是等 參考圖2，卷兮认 PMOS帝曰f#田衊輸出驅動器11操作成一種驅動器時， 信電晶體n之一會對内部之資料 阻抗是由上拉==通。在此種情況下，輸出節點d之 上拉電路1M=4和下拉電路15之阻抗來決定。因此， 相匹配^路15之阻妹佳是與赌阻抗A pmos電晶體/^器11操作成〇DT時，此二個電晶體 下，輸出節點D 電上體N都導通。在此種情況 抗之並聯组人Λ 和下拉電路15之阻 抗。電壓以用來校準該輸出驅㈣11之阻 輸出節點D之下拉電路15之阻抗須校準以調整該 作時，此輸出;t二至: 卿/2。 ^ D上所產生之電壓通常不是 虽内部食料信號D0UT處於高邏輯位準時，PM〇s電 12594¾ pif.doc 晶體P關閉且NMOS電晶體N導通。產生於輸出驅動器 11之輸出節點D1上的電壓Voutl是：

Voutl 二 Vout2x _下拉電路15之阻抗_ 下拉電路15之阻抗以及終端器31¾沮抗7?3和7M之並^^^^ …⑴ 當内部資料信號DOUT處於低邏輯位準時，pm〇S電 晶體P導通且NMOS電晶體N關閉。產生在輸出節點 上的電壓Voutl是

Vout 1=[(VDD-Vout2) χ ___終端器31之阻抗们和之並聯和(ram) 上拉職闷且抗以及終端之並涵]+Vout2 ........(2) 當内部資料信號DOUT處於低邏輯位準時，由方程式 (2)所得到的電壓Voutl是1.2V。 如上所述，當輸出驅動器11操作時，輸出節點D1上所 產生的電壓Vout是0.3V或12V，即，v〇ut不是〇 75v(即， WD/2)。因此’當輪出驅動器11(其阻抗係使用VDD/2作為 參考電壓來校準)操作時’此輸出驅動器11之I-V(電流-電壓) 特性可能受到破壞。 圖3A是輸出驅動器之操作特性的圖解，其阻抗係使 =傳，的方法來校準。圖3A中曲線A1至A3指出該輸 下拉電路之特性，此輸出·動器之「且抗係 ，用一傳統的方法來校準。曲線B1至B3指出該輸出驅動 -之上拉兒路之4寺性，此輸出驅動器之阻抗係使用一 傳、、先的方去來彳父準。又，曲線A1和βΐ指出該輪出驅動器 I2594l76pi,d0c 在最佳操作情況下之I-V特性。曲線as和B3 驅動器在最壞操作情況下之P特性。曲線A2 該輪出驅動器在普通操作情況下< 出 V荷性。由於^ 山 動器之阻抗係使用一傳統的方法（印，你W輸出驅 丨1文用~種來去间、、 來校準，則在使用VDD/2(例如，〇·75ν)時曲/可电壓） 會相交，且當使用VDD/2(例如，〇.75v)“= 5至A3 亦會相交。 、、1至B3 圖犯是-種模擬結果’其中輪出驅動器之 用-傳統的方法來校準。詳言之，圖3B是 2使 VDD/2W^a ^ 〇·75ν)Η#^Λ^2〇 ^電容CP t值來顯示已傳輸之信號之偏斜(s = 徑，且下拉電路(其LV特性以圖3A之曲線ai至A3)= 示)之阻抗調整至40歐姆。為了方便之故，下拉電 ^ 特性以圖3A之曲線A1至A3來表示)將分別稱為下拉電 A1至A3。當輸出驅動器之輸出電壓是〇3乂時，則下拉卞 路A1至A3之阻抗分別是38歐姆，％歐姆和32歐姆= 芩考圖SB，寄生電容Cp增加時會使下拉電路ai至μ 之偏斜增加，但會使孔徑減小。在模擬過程中當寄生電〜 Cp 是 2.0PF、2.5PF、3.0pF 和 3.5pF 時，下拉電路 Αι 2 A3之偏斜的變化ups、3ps、2ps和_。即，上述 化值小於4Ps。又，當寄生電容Cp是2鄭F、2 5pF、3 〇沖 和3.5PF時，則下拉電路A1至A3之孔徑中的變化值分列 是9mv、13nw、14mV和12mv。即，這些變化值小於15mv。 輸出驅動器之阻抗較佳是受到校準，使各輸出驅動器之俺 9 I259m,. 斜和孔徑的變化可下降而與輸出驅動器之μν情況無關。 ^如上所述，傳統上一輸出驅動器之阻抗係使用一參考 2壓來校準，此參考電壓是與該輸出·義器操作時所產生 、出電壓無關。此輸出·可能使已傳輸的信號之孔徑 和偏斜增加且破壞此輸出驅動器之操作特性。 【發明内容】 在本發明的-些實施例中，控制一可變阻抗電路之阻 t所用的阻抗調整電路包括-校準電路，其包含—可變阻 !^路讀製品且其構造獨—參考電流起反應以依據該 二文阻抗電路之複製品上職生的電壓來產生該可變阻抗 講用的阻抗控·號。此校準電路可在構造上進行组構 二衣據其_合之-參考電_產生—參考電流。特別是 制=電路可在構造上進行組構以與該可變阻抗電路之複 ^中的電流和該參考電阻中的電流相匹配 變阻抗電路之複製品上產生電壓。 在4了 或4ίΐΓΓ ’可變阻抗電路包括一上拉電路及/ 體電路裝置之外部信號節點之上拉電路 2 = ，電路之複製品可包括—上拉電路之複製品C下3 產=電路可在構造上組構成在該下拉電： ::一中產生電流且對該下拉電路之複製品中的 反應以依據訂拉電路之複製品上所產生^^ 抗控制信號施加至下拉電路和此下拉電路之複：5一； 校準電路更可在構造上組構成在該上拉電路中； 10 12594¾ if.doc 中的電流起反應以_ 加至上拉電壓使第二阻抗控制信號施 電路例如；被二在二之複製品中。上拉電路和下拉 晶粒上-終端輸出驅動器中及/或被包含在-種 在本發_另-實_巾，鮮電 上可組構成與該參考電阻中的電流二 號】生：旻電流相匹配;以及一第一阻抗控制信 產生C信號，使下拉電路之複= ttfr 同。此校準電路更可包括：第二 二鏡、、在構造上可組構成與該參考電阻中的電流-及上 =路之複製品中的電流相匹配；以及—第二阻抗控制传 ，產生器’其在構造上組構成可對上拉電路之複製品之二 塾起反應以產生第二阻抗控制信电 之電壓與第二參考電壓相同。^虹拉電路之複製品 =實施例中，第一阻抗控制信號產生器可包含： Γ:ϊ在構造上組構成可對下拉電路之複製品之 第一暫存器，其在構造上组構成可對J 一比= 控Γ虎增力，減小。第二阻抗 可比較器’其在構造上組構成 之複製品之電塵和第二參考電壓的比較結果 反應以產生第二比較信號；以及第二暫存器，其在構造 I2594X7 Pif.doc 第二錄錢起反應錢第二阻抗控制信號 壓中考電壓可包含高邏輯參考電壓和低邏輯參考電 邏輯失者二爹考電壓可包含高邏輯參考電屋和低 2LfI之第二個。在本發明的某些實施例中，下 含羅r'!:路包ΐ在輪出驅動器中，第—參考電壓包 在其ΐ::制Ϊ壓’第ί參考電壓包含高邏輯參考電壓。 第二二二’:拉電路和上拉電路包含在ODT中， 邏輯:考：包含南邏輯參考電屡’第二參考電壓包含低 梦b貫施例巾，該校準電路包含：一電流 二' 冓二可組構成與該參考電阻中的電流-及可變阻 :=:Γ的電流拍匹配;以及-阻抗控制信號產 t 上組構成可對該可變阻抗電路之複製品之 ，：：以生阻抗控制信號，使可變阻抗電路之複製 二之電壓與-參考電壓㈣。阻抗控制信號產生器可包 ^一比較㈡’其在構造上組構成可對該可變阻抗電路之 =品之電壓和-參考健的比較結果起反應以產生一比 ^5虎二以及—暫存器，其在構造上組構成可對該比較信 ί起反應喊阻抗控制錢增加及/或減小。該崎器可包 :弟：==1該電流鏡可包含：第-電流源，其組構成 :對電▲控制㈣起反紅產生該參考電阻巾的電流；第 =%抓源其纪構成可對電流控制信號起反應以產生該可 變阻抗電路之複製品中的電流；第二比㈣，其在構造上 12 ^594¾ if.doc 組構成可對該參考電阻上由於對該參考電阻中的電流起反 應所產生之電壓和—參考電壓的比較結果起反應以產生一 邊流控制信號。 ^在其它的實施例中，該比較器包含一第一比較器，該 ^考電I包含第—參考電壓，電流鏡包含··第—電流源， =造上可對電流控制信號起反應以產生該參考電阻中 白勺電流；第二電流源，其在構造上可對電流控制信號起反 :以產生該可變阻抗電路之複製品中的電流；第二比較 為，其在構造上組構成可對該參考電阻上由於對該參考電 阻中的電流起反應所產生之電壓和一第二參考的 結果起反肋產生—種雜㈣㈣。 %依據本發明的其它外觀，一種積體電路裝置包括：一 可艾阻抗下拉魏和—可變阻抗上拉電路，其输至外部 3號節點ϋ準電路，其在構造上組構成可產生該 。艾^抗下拉電路和上拉電路各別所需的第一和第二阻抗 控制信號；第二校準電路，其在構造上組構成可產生該 下拉電路和上拉電路各朗㈣第三和第四阻抗控 制H上述之積體電路裝置更包括一種選擇電路， 冓ΐ可接收第一、第二、第三和第四阻抗控制信 旒可化加弟一和第三阻抗控制信號至各別之可變阻 =電:和下拉電路以對—選擇控制信號之第—狀態起反 心且可施加第二和第四阻抗控制信號至各別之可變阻抗 ^拉電路和下拉電路以對該選擇控制信號 應。該選擇控制信號之第-狀態是指：可變阻抗上拉= 13 1259477 1 S08fepif.doc 矛下拉笔路操作成—Μ[· Φ SIS- -gx π± , A Ub 信號之第-狀能4 該選擇控制 在某些實施例中，第一校準帝 -複製品和該上拉電路的： 〃下拉黾路之第 在構造上組構成可； ^ 士弟芩考電流起反應以依據哕下：^+ 衣口口且此弟一杈準電路組構成可對第_夂老f、A^硬 以依據該下拉電路之第二複製品和電=起= 品上所各別產生的電壓勺弟—硬4 信號。在本發明的其它實施例；控！ -ms!上爾第-阻抗控制信號；以及！ 反相叩’其在構成上可接收已儲存的第—阻抗控 且使已儲存的第一阻抗控制信號反相:二 信號。第二校準電路包括U 阻抗&制 存第三阻抗控制信號；以及第’ #、在構成上可儲 收已儲存的第三阻抗控制信號且使構成切接 信號反相以產生第喊抗控制錢。.Η弟二阻抗控制 在本發明的方法之某些實施㈣ 路之阻抗進行控制。在該可變阻抗電路^種 製品上的電虔而產生該可;;可變阻抗電路之複 夺ι路所需的阻抗控制信 14 ^59 •pif.doc 電*考電阻以產生上述的參考電流。對-灸考 時；包括：= 亥可變阻抗電路之複製品上產生-種電壓 與該參考電阻中變阻抗電路之複製… 複製品上產生電壓Γ ，以便在該可變阻抗電路之

H =又阻抗A路可包括—祕至積體電路裝置之外部 下拉電路和上拉電路，此可變阻抗電路之複製 括該下拉電路之複製品和上拉電路之複製品，且: Γ更可包ΐ:在訂拉電狀㈣品巾產生電流，對 ^立電路之複製品巾的f流起反應魏據此下拉電路之 =衣口口上所產生的電壓，使第—阻抗控制信號施加至下拉 1和此下拉電_複製品；在該上㈣路之複製品中產 生電流，對此上拉電路之複製品巾的電流起反應以依據此 ^拉電路之複製品上所產生的電壓，使第二阻抗控制信號 %加至該上拉電路和該上拉電路的複製品。

依據本發明的某些實施例，其提供一種阻抗校準電 路，包括：校準電路，其供應一内部電壓至連接至校準端 之外部電阻以產生一種參考電流，且對該參考電流，第一 麥考電壓，第二參考電壓，第一阻抗控制信號和第二阻抗 控制彳g 5虎起反應以輸出第一校準信號和第二校準信號；第 一暫存器，其對第一校準信號起反應以使第一阻抗控制信 號之值增加或減少，以及第二暫存器，其對第二校準信號 起反應以使第二阻抗控制信號之值增加或減少。 依據本發明的其它實施例，其提供一種具有阻抗校準 15 pif.doc 電路之積體·，此秘校準t路純 路，第二阻抗校準電路以及-種選擇控制電路;= =第括校準電路，其施加-内部·: 種連接至弟-杈準端之第一外部電阻以 :第第一參考電壓，第二參她

以使第-阻抗控制信號之值增加或減少; 器，其對第二校準信號起反應 =曰存 :=另;卜：;，抗校準= 和弟㈣弟-暫存器儲存著由 ==第二

加内部至-種連接:二::::㊁準:路’其施 三鮮信號和第四輪，第 及第四暫存器，其虎之值增加或減少；以 暫存器，存著接:： 16 12594¾ 6pif.doc 12594¾ 6pif.doc

=三阻抗控制信號，且使已儲存的第三阻抗控制信號輸 出；第二反㈣，其㈣三阻抗控制信號反相且使此已反 ^的信號輸出以作為第四阻抗控制信號。上述之選擇控制 選擇控制信號’第—和第二控制邏輯信號以及第 第四阻抗控制信號起反應以輸出第—和第二選擇信 决二該輸出驅_之±拉電路之阻抗可由第—選擇信號來 ^決^輸出驅動器之下拉電路之阻抗可由第二選擇信 心4ί=明？另一實施例’提供—種輸出驅動器之阻 趣動包括：當該輪出驅動器操作成一種 ^ ’猎由施加—種内部電壓至連接於第—校準端之

第—失產生第—參考電流；使用第-參考電流， 作，及第二參考電壓以進行第—阻抗校準操 第產擇信·使該輸出驅動器之阻抗調整至 ，虽该輪出驅動器操作成一種ODT時，_由施加 第種至連接於第二校準端之第二外轉 四表考i广，使用第二參考電流’第三參考電壓以及第 衆使該行第二阻抗校準操作’且產生第二選擇信 輪出驅動器之阻抗調整至第二值。 來對述以及其它外觀和優點在參考所附的圖式 丁口只轭例作描述之後將更清楚。 易懂為ΐίΐΓ之上述和其他目的、特徵和優點能更明顯 明如下。“較佳實施例’並配合所_式，作詳細說 17 I2594K pi f.doc 【實施方式】

f發明特^的實施例以下將參考各圖式來描述。秋 而，^發明的實施例可有很多不同的形式，這些不同的形、 式不能視為對此處之實施_—種限制。反之，提供各丄 施例’使其所揭科⑽很齊全且完整，且使此行的專^ 可完全知悉本發明的範圍。各圖式中，類似的符號表示類 似的兀件。可理解的是若―元件被指出係，，連接，，或輕合，: 至另一元件，則其可直接連接或耦合至另一元件或可出°現 一些中間元件。又，此處所使用的，，連接，，或耦合，，可 線式之’’連接，，或耦合”。 3…

此處所用的術語(terminology)只用來描述特殊的實施 例而不疋用來限制本發明。在此處所使用的情況下，單數 的形式”a”、“an”和，，the，，亦可包含多數的形式，除非另外說 明，，。.其它可了解的是此種名詞”includes”，“including,，及/ 或’’mcluding，”用在本說明書中時可指明所述的特徵，整 體，步驟’操作元件及/或成份等的出現，但亦不排除其它 一種或多種賊、整體、步驟、操作、元件、成份及/或上 述這些物件之組合之出現或加入。 ，除非另外疋義’此處所用之全部之術語（包括技術上和 科學上的術語)都具有與本發明有社此行的專家通常所 可理解之在意義上相_意義。另外，亦可理解的是上述 各術語(例如，定義在通常所用的詞典中者)應解釋成在意 義上與其在相關技術之上下文及本說日月書巾的意義相一致 且在理想情況下或正^情況下將不再轉，除㈣有說明。 18 if.doc 須理解的是，_各種術語第—次 =料各種不同的元件，但這些元件 =疋。這些術語只用來使—元件可與另一元件相區 因此’第-項目可以第二項目之術語來稱呼，同樣， =一項I可以第—項目之術語來稱呼而未脫離本發明 ^”/術語”及/或”包含-個或多個相關表列之項目 之任何組δ和全部之組合。符號，v”可

整用之阻抗校準祕4中)之阻抗調 包含一校準雷路im 一―塊圖。此阻抗調整電路1〇〇 哭im “路弟一暫存器102以及一第二暫存 〇〇 1〇3。此校準電路101包括第一校準電路削和 第，校準電路110包括第-電流源112，ΐ: mV第電流源114’下拉電路115,第二比較器 116々弟―-切換電路117以及第二切換電路118。

ill二供應—參考電流1a連接至—校準端 * 电Rz’且在對—比較信號COM起反應時可 使=流1r増加或下降。第—比較器113使校準端 所的第一輪出電壓VI可與一參考電壓V0L·或Von 相比Ϊ帝且輪出該比較信號C〇M以指出該比較後的結果。 °亥V〇L是當〇DT/輪出驅動器操作時由0DT/輪 出驅°°所輸出的信號之最小電壓（即，一種低邏輯參考電 此參考電1 V〇H是當〇DT/輸出驅動器操作時 别出驅動盗所輸出的信號之最大電壓（即，一種高 19 if.doc 邏輯參考，壓）。當第—輸出電壓V1大於此參考電壓 ，V(^H時，則由第一比較器113所輸出之比較信號c 處於向邏輯位準中。

、第二電流源114在與第一電流源112 一起形成一種 板產生第-鏡電流Iml且對該比較信號CQM起反應 而，第-鏡電流Iml增加或減少。下拉電路115之阻抗^ 由第阻抗控制信號FIS1所決定，此信號fisi亦用來 ODTV輸出驅動器之下拉電路之阻抗。㈤…輸出驅動 口口之下拉包路所具有的構造基本上是與下拉電路115之構 造相同，此，下拉電路115是㈤τ/輸出驅動器之下拉 電路之複製品。當第一阻抗控制信號^^之值改變時，下 拉電路115之阻抗亦改變。此下拉電路115在第一控 點CN1上藉由使第一鏡電流Iml導通至接地處而產生第二 輸出=壓V2。第二比較器116對第二輸出電壓V2與該參 考電【VQL或VQH進行比較，且輸出第—校準信號Fcsi 、才曰出此比車乂之結果。更特別之處是當第二輸出電壓

大㈣參考電壓V0L或v〇H時，由第二比較器ιΐ6所輸 出的第準信號FCS1變高。相同的參考電壓施加至第 一和第二比較器113和116。 …第-暫存ϋ 102對-種校準控制信號CAL缺應而致 能或去能(chsabled)。第-暫存器搬對第一校準信號FCS工 起反應使已儲存之第-阻抗控制信號 FIS1之值增加或下 降二特別是第一阻抗控制信號ns丨之起始值儲存在第一暫 存為102巾。當第—校準信號FCS1是在高邏輯位準時， 20 f.doc I2594Mpif. 第暫存态丨〇2對一種時脈信號clk之邊緣起反應使第一 ，抗控制信號FIS1之值增加1位元。當第一校準信號FCS1 疋在低邏輯位準時，第一暫存器1〇2對一種時脈信號CLK 之邊，起反應使第一阻抗控制信號nsl之值減少1位元。 ^第一切換電路117連接至第一電流源112和一内部電 壓VDD且對該校準控制信號CAL起反應而導通或關閉。 第二校準電路120包括第三電流源121，上拉電路 122 電流鏡電路123，第三比較器丨24和第三切換電路 125^第二電流源121在與第一電流源η] 一起形成電流鏡 之6況下產生第二鏡電流Im2，且對一比較信號c〇M起反 應j使第二鏡電流u增加或下降。上拉電路122之阻抗 由第—阻抗控制信號舰所決定，此信號F脱亦控制 0DT/輪出之上拉電路(其在構造上基本上是鱼上拉 ^路122相同）之阻抗，此上拉電路122用作〇dt/輸出驅 動為之上拉電路之複製品。因此，第二阻抗 之值之變化會造成此上拉電路122之阻抗之變化。 123勺連接至第二控制節點⑽。電流鏡電路 —^121 二Λ電ί體则之没極和源極分別連接至 = l電壓娜。NM〇S電晶體丽2之 f極㈣極分料接至第三㈣節點CN2和接地κ SS。當第—鏡電流u供應至電流鏡電二二 ，電路123產生第三鏡電流U且在第二控制== 產生第三輸出電壓V3。第一鏡 “、、占CN2上 弟一鏡电級Im2由弟三電流源121 21 12594¾ if.doc 經由NMOS電晶體NM1而流至接地端，且第三鏡電流工3 由上拉電路122經由NMOS電晶體NM2而流至接^^山01。 第二比較器124使第三輸出電壓V3來與該參考電壓乂沉 或VOH相比較，且輸出第二校準信號FCS2以指出此比較 之結果。 詳言之’當第三輸出電壓V3大於該參考電壓v〇h或 VO>L時，由第三比較器124所輸出的第二校準信號fcs2 變高。在此種情況下，輸入至第三比較器、124之該參 壓不同於輸入至第一和第二比較器113和116之參考^ 壓。例如，當該參考電壓V〇L輸入至第一和第二二較= 113和116中時，此參考電壓v〇H輸入至第三比較器 且反之亦然。 、第二^存器103對該校準控制信號CAL起反應而致能 或去能。第二暫存H 1()3對第二校準信號FCS2起反靡使 已儲存的第二阻抗控制健FIS2之值增加或下降。詳言 之，第二阻抗控翁號FIS2之起始值儲存在第二暫存器 103中。當第二校準信號FCS2在高邏輯位準時，第二暫 器103對-種時脈信號CLK之邊緣起反應使第二阻抗控制 k#uFIS2之值增加1位元。當第二校準信號fcs2在低邏 輯位準時，第二暫_ 1G3對-種時脈錢clk之邊緣起 反應使第二阻抗控制信號FIS 2之值減少！位元。第三切換 氣路125連接在第二電流源、121和内部電壓vdd之間且 對該校準控制信號CAL起反應而導通或關閉。 當使用一種阻抗校準電路1吏0DT/輸出驅動器操 22 〇c I25947Jpif.d 〜種驅動器時一種對ODT/輸出驅動器之阻抗進行校

1、方法將插述於下。在此種情況下，該參考電壓v〇L

^加至第一和第二比較器113和116且另一參考電壓v〇H 也口至第三比較器124。校準端111連接至外部電阻Rz。 、σ卩笔阻Rz之值設定成等於该0DT7輸出驅動器所期望 的阻抗值。例如，當ODT/輸出驅動器之下拉電路之阻抗 ^準至40歐姆時，此外部電阻Rz須選擇成4〇歐姆。當

亥杈準控制信號CAL致能時，第一至第三切換電路， 矛125導通，且第一和第二暫存器1〇2和1〇3致台匕 电髮VDD施加在第一電流源112和外部電阻rz之 間’且該校準端111產生第一輸出電壓VI。此第一輪屮㊉ 壓Vi » 柳1 電 由弟一電流源112所產生的參考電流Ir和外部電随 尺2之電阻所決定。 第一比較器113對第一輸出電壓VI和該參考電壤 V〇L進行比較，且使一比較信號c〇M輸出。第一電流& 112對該比較信號COM起反應使參考電流lr增加或減少， 且第一輪出電壓VI是與此參考電流lr成比例而增加或域 少。第一電流源112控制該參考電壓使第一輸出電壓Vl 等於該參考電壓V0L。在此種情況下，第二電流源114調 整該第一鏡電流I m 1，直至其對該比較信號C 〇 M起反應而 等於上述之參考電流Ir時為止。第三電流源121亦調整謗 第二鏡電流I m 2，直至其對該比較信號c 〇 M起反應而等於 上述之參考電流ir時為止。下拉電路115之阻抗使用第〜 阻抗控制信號HS1之起始值以調整至一預定的值。此下扱 if.doc ，路115使第-鏡電流Imi導通至接地端，且在第 郎點CN1上產生第二輸出電壓V2。 二制 第二輸出電壓V2由第-鏡電流u和下拉 :抗:=。由於該參考電流爾在一預定的位準，5 、弟龢私机Iml亦保持在一預定的位準。因此 路11^之阻抗的改變會使第二輸出電壓V2改變。 电 第二比較器116肖第二輪出電壓V2和該參 VOL進行味，且使第—校準信號Fcsi輸出，第= 信號FCS1依據比較結果而成為高或低位準。#第亡栗 信號FCS1處於高邏輯位準時，第一暫存器1〇2田對^月 信號CLK起反應使第-阻抗控齡號刪之值增加= 第一校準信號FCS1處於低邏輯位準時，第一暫^器1〇田 對該時脈信號CLK起反應使帛—阻抗㈣錄咖之值 下降。第-阻抗控制信號FIS1之值增加時會使下拉電路 115之阻抗下降’第一阻抗控制信冑刪之值下降時:使 下拉電路115之阻抗增加。第一暫存器1〇2保持著第二阻 抗控制信號FIS1，使下拉電路115之阻抗控制在一固定值 處且使第二輸出電壓V2等於該參考電壓v〇L。結果， 輸出驅動器之下拉電路之阻抗對該第一阻抗控制信號 FIS1起反應而成為與下拉電路115之已校準的阻抗相^ 電流鏡電路123產生第三鏡電流Im3(其基本上等於第 二鏡電流Im2)且使第三輸出電壓V3輸出至第二控制節點 CN2。第三輸出電壓V3基本上等於由内部電壓VDD減去 一種由上拉電路122所劃分(divided)的電壓。此劃分後的 24 12594¾ if.doc 電壓由第三鏡電流Im3和上拉電路122之阻抗所決定。由 於第二鏡電流Im2保持在-預定的值，則第三鏡電流 亦保持在-預疋的值。因此，當上拉電路122之阻抗改變 時，第三輸出電壓V3亦改變。 第二比較器124對第三輪出電壓V3與該參考電壓 VOH進行比較，且使第二校準信號FCS2輸出，第二校準 b號FCS2依據比較結果而成為高或低位準◦當第二校準 ㈣rcs2變成高位準時’第二暫存器1G3對該時脈信號 CLK起反應使第二阻抗控制信號ns2之值增加。又，當 ^二校準信號FCS2變成低位準時，第二暫存器1〇3對i 時脈信號CLK起反應使第二阻抗控制信號之值減 ^。、第二阻抗控制信號FIS2增加時會使上拉電路122之阻 抗增加，且第二阻抗控制信號ns2減小時會使上拉電路 =2之阻抗削、。第二暫存器1G3保持著第二阻抗控制信 一υ S2使上拉電路丨22之阻抗控制在一固定值處且使第 =出電壓V3等於該參考電壓ν〇Η。結果，㈤τ/輪出驅 扣之上拉電路之阻抗對該第二阻抗控制信號FIS2起反 w而，為與上拉電路I〕〕之已校準的阻抗相等。 田使用種阻抗校準電路1〇〇使〇D丁/輸出驅動器操 的㈣輯QDT/輸出驅肺之阻抗進行校準 哭下。此種操作類似於上述0dt/輸出驅動 Lt成—種驅動器時對0D τ/輸出驅動器之阻抗進行校 說m因此’以下只針對此二種方法之間的差異來 /輸出驅動器操作成一種〇DT時為了對〇DT/ 25 1259411 6pif.doc 輸出驅動器進行阻抗的校準， 至第-和第二比較器113 * 116 ^另V〇H須施加 124〇^ ' ^ V〇L^ 之值設定成等於咖11之外部電阻rz 阻抗。例如’當 ::卜部電阻須選擇成120歐 ^姆 作成-種㈤T時，〇DT/輸出驅_之下動， 阻抗通常不同於〇〇丁/輸出驅動哭欠 电斤』王的 fi,IE動為之下拉電路所期望的阻抗。因此，須選取此外 部電阻Rz之電阻值使等於該下拉電路所期望的阻^此外 圖5是圖4之下拉電路115之詳細 t〇DT/輸出驅動器之下拉電路）。圖5之下拉 括弟-至弟二次_)下拉電路咖至削。下拉電路ιΐ5 之次下拉電路之數目可依據QDT/輸出 之次下拉電路之數目來改變。第一至第三次㈣ PD1至PD3之每一個都包含多個觀⑽電晶體m至服 和多個電阻rd1至RdK(k是大於2之整數）。nm〇s電晶 體N1至NK依據第一阻抗控制信號FIS1之位準DBi = DBK而導通或關閉。包含在第—至第三次⑽)下拉電路 PD1至PD3中的NM0S電晶體之數目和電阻之數目等於 第一阻抗控制信號FIS1之位元之數目。例如，當第一阻抗 控制信號FIS1包含5個位元（即，DB1至DB5)時，第一至 第三次(sub)下拉電路PD1至PD3之每一個都包含5個 NM0S電晶體N1至奶和5個電阻Rd1至尺〆。電阻 26 if.doc 至Rd5之值可依下式來決定：

Rd2=2Rd15

Rd3=4Rd1，

Rd4=8Rd1，

Rd5 二 16Rd1 ...(3)

例如，當操作成驅動器之ODT/輸出驅動器之阻抗被 校準且第一阻抗控制信號FIS1之值DB1至DB5起初設定 成00100時，則第一至第三次(sub)下拉電路至Pd3 _ 之母一個之中只有NM0S電晶體N3導通且其它的nm〇S 電晶體N1、N2、N4和N5關閉。在此種情況下，第二控 制節點CN2上所產生的第二輸出電壓V2是由第一至第三 次(sub)下拉電路PD1至PD3之每一個中之電阻Rd3所決 定。當值DB1至DB5增加至00101時，只有第一至第二 次(sub)下拉電路PD1至PD3之每一個中之nm〇S電晶體 N3和N5導通且其它之NM0S電晶體N1、N2和N4 在此種情況下’第二輸出電壓V2會下降，此乃因美是由 • 小於電阻尺!^之電阻值（即，電阻RD3和Rd5之阻抗=並 聯之組合)所決定。當此值DB1至DB5下降至ooou時， 只有第一至第三次(sub)下拉電路PDi至PD3之每〜個中 之NM0S電晶體N4和N5導通且其它之NM〇s電晶體

Nl、N2和N3關閉。 曰曰旦 在此種情況下，第二輸出電壓V2增加，此乃因其是 由大於RD3之電阻值（即，電阻Rd4和Rd5之阻抗的並= 組合)所決定。當對作為0DT用之〇DT/輪出驅動器之阻^ 27 12594¾ if.doc 進行校準時，則可使各切換電路(未顯示）關閉，以使第一 阻抗控制信號FIS1之值DB1至DB5只輸入至第一次(sub) 下拉電路PD1而不是輸入至第二和第三次(sub)下拉電路 PD2 和 PD3 中。 圖6是圖4之上拉電路122之詳細的電路圖（及相對應 的ODT/輸出驅動器之上拉電路）。上拉電路122包括第— 至第二次(sub)上拉電路PU1至PU3。ODT/輸出驅動器之 上拉電路之次上拉電路之數目可依據上拉電路122之次上 拉電路之數目來改變。第一至第三次(sub)上拉電路ρυι至 PU3之每一個都包含多個pM〇s電晶體ρι至卩尺和多個電 阻Rul至RuK^PMOS電晶體P1至PK依據第二阻抗控制 信號HS2之位準UB1至UBK而導通或關閉。包含在第_ 至第三次(sub)上拉電路PU1至PU3中的pM〇s電晶體之 數目和電阻之數目等於第二阻抗控制信號FIS2之位元 UB1至UB12之數目。例如，當第二阻抗控制信號ns2 包=5個位元（即，UB1至UB5)時，第一至第三次(sub)上 拉迅路PU1至PU3之每一個都包含5個PM0S電晶體P1 至P5和5個電阻Ru至Ru5。電阻Rul至心5之值可依 下式來決定：

Ru2=2Rul5

Ru3 二 4心1，

Ru4 二 8Rul， ⑷ 例如，當ODT/輸出驅動器之阻抗被校準且第二阻抗 28 l2594J〇Z，d〇c 控制信號FIS2之值UB1至UB5起初設定成11011時，則 第一至第三次(sub)上拉電路PU1至PU3之每一個之中只 有PMOS電晶體P3導通且其它的pm〇s電晶體pi、p2、 Η和P5關閉。在此種情況下，内部電壓VDD和第二控制 節點CN2之間的阻抗是由次(su|3)上拉電路pui至pug之 母個中之電阻Ru3所決定。當值UB1至UB5增加至 11100時，第一至第三次(sub)上拉電路ρυι至pu3之每一 個中之PMOS電晶體P4和P5導通，其它之pM〇s電晶體 1 和P3關閉。在此種情況下，内部電壓vdd和第 -才工制喊點CN2之間的阻抗會上升，此乃因其是由大於電 阻Ru3之電阻值（即，電阻心4和Ru5之阻抗之並聯之和) 所決定。當此值UB1至UB5下降至11〇1〇時，第一至第 = 上拉電路PU1至pu3之每一個中之pM〇s電晶 " P5 $通且其它之PM0S電晶體PI、P2和P4關閉。 =此種情況下，内部電壓VDD和第二㈣節點⑽ 會下降’此乃因其是由小於電阻W之電阻值 為OD^ η D4 ^ R〇5之阻抗的並聯之和)所決定。當對作 T/輸出軸11之阻抗進行校料，則可使 i UB1 未顯口示）關閉三以使第二阻抗控制信號FIS2之 B5只輸入至第一次(sub)上拉電路則中。 圖。實施例之阻抗校準電路·之方塊 ⑽準^路2〇0包括：校準電路2〇1，第一暫存器 校準電路.阻抗校準電路·和圖4之阻抗 中相似的兀件以相似的參考數字來表示，且 29 f.doc 12594¾ 在圖4已有描述下這些相似元件將不再作說明。阻抗校準 電路中第一至第三電流源212,214和221以及第一至第二 切換電路217，218和225是PMOS電晶體所構成。〜 圖8是本發明某些實施例之半導體裝置3〇〇之詳細電 路圖，其具有一阻抗調整電路400。半導體裝置3〇〇包括· 0DT/輸出驅動器310 ’輸入接收器320，内部電路33〇以 及阻抗調整電路400。在對第一校準控制信號CAL1和第 二校準控制信號CAL2起反應時，阻抗調整電路4〇〇進行 一種阻抗調整且輸出第一選擇信號UF1至UFK，US1至 USK以及UT1至UTK，以及輸出第二選擇信號DF1至 DFK，DS1至DSK以及DT1至DTK。0DT/輸出驅動器 310包括：第一至第三上拉電路311至313以及第一至第 三下拉電路314至316。第一至第三上拉電路311至313 並聯至一輸出節點Nout，且第一至第三下拉電路314至316 亦«至此輸出節點Nout。第一至第三上拉電路扣至阳 之每一個都包含PM0S電晶體psi至pSK以及電阻 至RPK。第一至第三下拉電路314至316之每一個都包含 NM〇f兒曰曰體NS1至NSK以及電阻rn1至RnK。

、第—上拉電路311之pM〇S電晶體PS1至PSK對第 擇h#bUFl i UFK起反應而導通或關閉。第二上拉 Γ 了=2之樹〇8電晶體PS1至PSK對第一選擇信號仍1 命日舰起反應而導通或關閉。第三上拉電路313之PM0S 至PSK對第一選擇信#bUT1至㈣起反應而 v通或關閉。第一至第三上拉電路川至313中之每一個 30 Ι2594Π pif.doc 之電阻RP1至RpK之間的關係可以下式來表示： RP2 二 2RP1，

Rp3 二 4RP1， RPK-2k-]Rp1 (5) 第一下拉電路314之NMOS電晶體NS1至NSK對第 二選擇彳§號DF1至DFK起反應而導通或關閉。第二下拉 電路315之NMOS電晶體NS1至NSK對第二選擇信號 DS1至DSK起反應而導通或關閉。第三下拉電路316之 NMOS電晶體NS1至NSK對第二選擇信號DT1至DTK 起反應而導通或關閉。第一至第三下拉電路314至316中 之每一個之電阻RN1至rnK之間的關係可以下式來表示： Rn2=2R]S[1?

Rn3 二 4Rn1，

RnK-2k']Rn1 (6) 圖9是本發明另一實施例之阻抗調整電路401之方塊 圖。阻抗調整電路401包括：第一阻抗校準電路410，第 一阻抗校準電路420以及選擇控制電路430。第一阻抗校 準電路410包括：驅動校準電路411，第一暫存器412以 31 12594¾ if.doc ，第二暫存器413。驅動校準電路4U以及第—和第二暫 ΓΓ對第—校準控制信號CAL1起反應而致能 =去二，校準電路411以及第一和第二暫存器412和 乂之構，和操作類似於圖4之校準電路1(^及第一和 使vm 4純錢路411致能時，其 m職以進行—種校準操作且輸出 弟峨號FCS1，，。當麵輸出驅動器 種驅動器時，各參考電麗v〇l和醫 位進二=不的輸出節點NGUt上所產生的電壓vo之最小 用作二，準。此參考電壓贿是當0DT/輸出驅動器 斤日守在輸出節點Nout上所產生的電塵v〇之最大 出第二存器412對第一校準信號FCS1起反應以輸 作號FCS2几號FIS1 ’且第二暫存器413 _二校準 口儿斤-起反應以輸出第二阻抗控制信號ns2。 -封^阻抗校準電路420包括：㈤丁校準電路42卜第 ^^22以及第四暫存器423。0DT校準電路421， Γ 422 “A第四暫存11 423對第二校準控制信號 已、應而〃致能或去能。0DT校準電路421，第三暫 4 及第四暫存器423之構造和操作分別類似於圖 ΟΤΤΓ二淮兒路101以及第一和第二暫存器、102和103。當 y包路421致能時，其使用該參考電壓V0L和VOH 丁&種扠準刼作且輸出第三和第四校準信號FCS3和 。Μ暫存器422對第三校準信號fcs3起反應以輸 -阻抗控制信號FIS3，且第四暫存器423對第四校準 32 T 8T086pif.doc k號FCS4起反應以輸出第四阻抗控制信號FIS4。 该選擇控制電路430對第一至第四阻抗控制信號FIS 1 至FIS4，一選擇控制信號〇DTS，第一和第二邏輯控制信 號CLG1和CLG2以及一内部資料信號RDAT起反應，以 輸出第一選擇信號UF1至UFK，US1至USK以及UT1至 UTK ’以及輸出第二選擇信號DF1至dfk，DS1至DSK 以及DT1至DTK。 圖10係可用在圖9之電路中之選擇控制電路430之電 路圖。此選擇控制電路43()包括：第一邏輯電路431，第 二邏輯電路432以及第三邏輯電路433。第一邏輯電路431 包含多工器441和442，反或閘443，反及閘444，反相器 445和446。多工器441對該選擇控制信號〇DTS起反應 以輸出第一和第二邏輯控制信號Clgi和CLG2中之一。 更特殊的是，當該選擇控制信號〇DTS致能時，多工器441 輸出第一邏輯控制信號CLG1，當該選擇控制信號ODTS 去能時，多工器441輸出第二邏輯控制信號CLG2。在此 種情況下γ較佳是使第一邏輯控制信號CLGi處於高位準 且第二邏輯控制信號CLG2處於低位準。當〇DT/輸出驅 動器310用作0DT時，該選擇控制信號〇DTS致能。 多工器442對該選擇控制信號〇DTs起反應以輸出第 一和第二邏輯控制信號CLG1和CLG2中之一。特別是， 當該選擇控制信號〇DTS致能時H 442輸出第二邏 輯控制CLG2，當該選擇控制信號㈤TS去能時，多 工為442輸出第一邏輯控制信號cLGi。 33 125^J pif.doc 反或閘443對由多工器441所輸出的信號，内部資料 、=虎RDAT或第二邏輯控制信號CLG2起反應以輸出一種 璉輯信號G1。當ODT/輸出驅動器310用作〇DT且進入

:種高阻抗狀態中日夺’第二邏輯控制信號CLG2(不是内部 =信號RDAT)輸入至反或閑443中。# 〇DT/輸出驅動 為310用作驅動器時，内部資料信號]1〇八了輸入至反或閘 443中。當0DT/輸出驅動器310用作0DT時，反或閘443 輪出一種低邏輯位準之邏輯信號G1。反相器445使邏輯信 號G1反相且輸出一種反相後的第一控制信號乙工。 、、丄反及閘444對一由多工器442所輸出的信號，内部資 料k號RDAT或第一邏輯控制信號CLG1起反應以輸出一 ^輯k號G2。當0DT/輸出驅動器310用作qdt且進入 =種咼阻抗狀態中時，第一邏輯控制信號CLG1(不是内部 資料信號RDAT)輸入至反及閘444中。又，當〇DT/輸出 驅動器310用作驅動器時，内部資料信iRD Ατ輸入至反

及閘444中。當0DT/輸出驅動器310用作〇DT時，反及 閘444輸出一種向邏輯位準之邏輯信號G2。反相器 使邏輯G2反相且輸出—種反相後的第二控制信號 L2。 σ 第二邏輯電路432包括第一和第二選擇電路451和 452以及第一至第三輪出電路，454和455。第一和第 二選擇電路451和452中的每一電路都包含多工器M1至 MK。第一選擇電路451之多工器Ml至MK對該選擇控 制信號0DTS起反應以分別選取_且輸出第二阻抗控制^ 34 f.doc 12594¾ 號nS2之位元FDRB1至FDRBK或第二邏輯控制信號 CLG2。详吕之’當選擇控制信號〇dts致能時，第一選 擇電路451之多工器Ml至MK選取-且輸出第二邏輯控制 信號CLG2。第二選擇電路452之多工器M1至河尺對該 遥擇彳工制彳a號ODTS起反應以分別選取_且輸出第二阻抗 控制信號FIS2之位元FDRB1至FDRBK或第四阻抗控制 仏號FIS4之位元F0DB1至F〇DBK。詳言之，當選擇控 制仏號ODTS致能時，第二選擇電路452之多工器至 MK遠取-且輸出第四阻抗控制信號Η%之位元fqdbi至 FODBK。第一至第三輸出電路453，454和455中的每一 個都包含反及閘NA1至NAK。第一輸出電路453之反及 閘NA1至NAK接收第-選擇電路4 5 j所輸出的信號和第 -控制信號L1且分別輸出第—選擇信號咖至υτκ。第 二輸出電路454之反及閘NA1至ΝΑΚ對由第一選擇電路 451所輸出的信號和第—控制信號u起反應，以輸出第一 虎US1 S USK。第三輸出電路455之反及間购 U ^ f由弟二選擇電路45 2戶斤輸出的信號和第-㈣ 起反應’以分別輸出第—選擇信號UF1至UFK。 虽ODT/輸出驅動器310用作〇DT時， 路453所輸出的第一選擇传卢 ' >、、隹；Μ + ^伴1口就UT1至UTK保持在高邏輯 USK ’亦出電路454所輸出的第一選擇信號US1至 擇電路位準。又，某些錢(其對由第二選 擇電路452所輸出的信號起反應而由第三輸 出）及第-控號U處於低邏輯鱗且其它錢仍處: 35 12594^ pif.doc 高位準。結果，〇DT/輸出驅動器31〇之第二和第三上拉電 路M2和313之全部的pMOS電晶體ρ§1至psK都關閉， 且第一上拉電路311之一些pMos電晶體psi至psK導 通。 第三邏輯電路433包括第一和第二選擇電路461和 462以及第一至第三輸出電路463，464和465。第一和第 一述擇電路461和462包括多工器Ml至MK。第一選擇 電路461之多工器Ml至MK對該選擇控制信號0DTS起 反應，以分別選取-且輸出第一阻抗控制信號FIS1之位元 SDRB1至SDRBK或第一邏輯控制信號CLG1。當該選擇 控制信號ODTS致能時，第一選擇電路461之多工器M1 至MK選取-且輸出第一邏輯控制信號CLG1。第二選擇電 路462之多工器M1至皿尺對該選擇控制信號〇DTs起反 應’以分別選取-且輸出第一阻抗控制信號FIS1之位元 SDRB1至SDRBK或第三阻抗控制信號FIS3之位元 S0DB1至SODBK。當該選擇控制信號〇DTS致能時，第 • 二選擇電路462之多工器Ml至MK選取-且輸出第三阻抗 控制信號FIS3之位元S0DB1至SODBK。 第一至第三輸出電路463,464和465中的每一個都包 括反或閘NR1至NRK。第一輸出電路463之反或閘NR1 至NRK接收由第一選擇電路461所輸出的相對應之信號 和第二控制信號L2，且分別輸出第二選擇信號DT1至 DTK。第二輸出電路464之反或閘NR1至NRK接收由第 一選擇電路461所輸出的相對應之信號和第二控制信號 36 if.doc L2 ’且分別輸出第二選擇信號DS1至DSK。第三輸出電 路465之反或閘聰至NRK接收由第二選擇電路462所 輸出的相對應之信號和第二控制信號L 2，且分別輸出 選擇信號DF1至DFK。 當ODT/輸出驅動器310用作〇DT時，由第一輸出電 路463所輸出的第二選擇信號如至腿保持在低邏輯 位準，由第二輸出電路464所輸出的第二選擇信號dsi至 DSK亦保持在低邏輯位準。又，某些對第二選擇電路似 所輸出的仏號起反應而由第三輸出電路465所輪出二 選擇信號DFUDFK及第二控制信?紅2處於高邏輯^ ^其它2號仍處於低位準。結果，QDT/輸出驅動器训之 第-和第二下拉電路315和316之全部的NM〇s電晶體 服至NSK都關閉’且第一下拉電路314之一 電晶體NS1至NSK導通。 一 圖1^1係本發明另一實施例之阻抗調整電路術之方塊 圖阻抗调整電路402包括：第一阻抗校準電路训，第 520以及選擇控制電路530。第一阻抗校 準电路510包括第一暫存器、⑴和反相器犯。第-暫存 益m經由而由外部控制裝置(未顯示)所接收的第 二阻抗控制信號FIS1被儲存著且可輸出。反相器512使第 Γ阻抗控制信號FIS1反相且使反相後之第二阻抗控制信 ，FIS2輸出。第一和第二阻抗控制信號咖和肥2之值 等於使用圖9之第一阻抗校準電路410來進行校準摔作時 所得到的第—和第二阻抗控制信號順和FIS2 ^。第 1259477 1 矣〇《6pif_doc =阻^^電路520包括第二暫存器521和反相器奶。 _ —曰存益521使經由通道而由外部控制裝置所接收的 :控制信號㈣被儲存著且可輸出。反相器切 控制信號FIS3反相且使反相後之第四阻抗控制信 ς S4輸出。第三和第四阻抗控制信號FIS3和FIS4之值 用圖9之第二阻抗校準電路伽來進行校準操作時 =到的第三和第四阻抗控制信號FIS3# Fm之值。此 j控制電路53〇之構造和操作類似於圖9和圖Μ之選擇 匕制電路430，因此，此處不再作進一步之描述。 OTYrl/v上所4，本發料些實_之阻抗鮮電路使用該 〇DT/輪出鶴器操作時所產生的電 可使已傳輸的錢中的偏斜(Skew)下降。 圖=係依據本發明之某些實施例來校準—輸出驅動 ，阻抗時該輸出驅動器之電流-電壓(ι_ν)特性之圖解。圖 曲線El SE3以及曲線！^分別顯示各輸出驅 下拉f路和上拉電路之電流·電壓特性，其中該輸出 =益之阻抗已依據本發明之_實_巾所建議的方式來 二=言ί、1曲線EH°F1顯示各輪出驅動器在最佳操 哭二机-電壓特性’曲線阳口 F3顯示各輸出驅動 作情糾之電流_電壓特性。曲線E2和F2顯示 = 特性。就像 =抗係使用該參考電壓v〇L和_由中== 至E3在使用該參考電壓VOL(例如’ 0.3V)時相交， 38 doc 且曲Ξ ΐ施加該參考電壓v(^時亦相h 本發明之某些操作成驅動器之實mt 枚準各輪出驅動哭 只知例來 〇.3v之電壓時的模擬結果。在模擬圖中，當 Μ B _ 輸出驅動器輸出且下拉電路(其J V牡 姆S二傳至E3所指出者)之阻抗校準成:〇歐 上之寄生孔徑^係相對於 下拉電路(其電°以下，為了方便之故，各個 別稱為下拉電vEri ί =線Ei至E3 _ ^ :=歐:：]至"之阻抗分別是42歐姆 路斜^_圖13 ’寄生電容Ci'增加時會使下拉電 扁斜率增加但會使下拉電路之孔徑下降。 參閱圖13，當寄生雷&Γ θ p 。 和 3.5 pF 時，下拉=Z〇pF、2.5 奸、3.0 PF W、〇ps、1PS和〗电 至E3之偏斜率的變化分別是 生電容c日:VPS。即’偏斜率的變化小於2ps。當寄 =谷 CP 疋 2.0pF、2 5 pF、3 〇 pF 和 3. 。即，二孔從的變化分別是〇mV、W、2-以及 例中各幹出^化小於4mV。因此，本發明某些實施 之偏斜且抗校!用的技術可使各輸出驅 作Ή 1、:之受化大大地下降而與各輸出驅動器之操 之^= ’每與使用傳統方法(參閱圖3Β)時不同。圖13 ^在各種與串钟围缝)有_問題被排除時之 孔:的變:可=二輸出驅動器操作時，其偏斜率和 39 I2594Z7P,dc 圖丨4係依據本發明某些操作成〇DTs之實施例來校準 ^ ^ %動器之阻抗時之模擬結果。在此種模擬中，當 性曰史電壓VOH由輸出驅動器輸出且下拉電路(其μν特 姆12之曲線E1至E3所指出者)之阻抗校準成12〇歐 上免已傳輸的化號之偏斜率和孔徑的變化係相對於通道 哭^生電容&來進行測量。當聊之電壓由輸出驅動 時，下拉電路E1至E3之阻抗分別是72歐姆，1〇8 pF、3°n114歐姆。參閱圖14’當寄生電容CP是2.0PF、2.5 化分別3、.;PF時’下拉電路E1至E3之偏斜率的變 3ps。卷免:，和2pS。即，偏斜率的變化小於 p均寄生電容CP是2.〇pF、25nF、in以〇 下拉電路E E P : PF 3.〇PF和3.5PF時， 19mVj^18 v g從的變化分別是18mV、20mV、 當圖H i二果二孔徑的變化率小於_。因此’ 將更明顯 5減較時，本發明之潛在效果 圖15係使用各種輪出 果’其以圖Μ之模擬結果:f為〇DTs時之模擬結

當〇.3V之電壓慨由輪出驅動$。在圖15之模擬中， 特性是圖12之曲線E1至Ε3^動;;輪出且下拉電路(其I-V 歐姆時，已傳輸的信號之偏斜^扣出者)之阻抗校準成120 道上之寄生電容CP來進行測、=孔徑的變化係相對於通 動器輸出日寺，下拉電路El至^3 § 0·75ν之電壓由輪出驅 156歐姆和168歐姆。夂閱 之随抗分別是126歐姆， >叫團15，咯今，二 ^ 2·5 PF、3·〇 PF 和 3·5 pF 時， 田可生電容 CP 是 2.0pF、 、 杈龟路E1至E3之偏斜率 40 'if.doc 的變化分別是9PS、5ds、$ 小於咖。當寄生電容。即’偏斜率的變化 PF 時，下拉電路心 EP3 〇PF、2.5PF、3.〇PF#°3.5 λ/、 £3之孔徑的變化分別是20mv、 a 14中二玄以及16mV。即，孔徑的變化率小於29mV。 z ㈣鱗㈣15情示者小很多。 驅動器用作0DT且在對該輸出驅動器之

使用二几進订校準時’使用該參考電壓VOH時較 使用6亥茶考電麼v〇L時更有利。 且亡^所逑，本發明之各種實施例中之阻抗校準電路， 對一於屮㈣％知體電路以及使用此阻抗校準電路來 說/ 一為之阻抗進行校準所用的方法對由該輸出驅 信號可敎偏料之下降是有_，因此允許該 pp ^ rt本& $已以較佳貫施例揭露如上，然其並非用以 ϋ本發明’任何熟習此者，在不脫

，圍内，當可作些許之更動與潤飾，因此本發= 軏圍當視後附之申請專利範圍所界定者為準。 ’、 【圖式簡單說明】 裝置傳統上一種經由通道而連接至晶片組之半導體 圖2係圖1之輪出驅動器之操作的圖解。 圖3Α係輸出驅動器之電流-電壓(〗_ν)特性之 輪出驅動器之阻抗係使用傳統方法來校準。 曰， 圖3Β係一種模擬的結果，其中輸出驅動器之阻抗係 41 l25947.7P,doc 使用傳統方法來校準。 圖。圖4係本發明之某些實關之阻抗校準電路之方塊 圖5係可用在圖4之電路中之下拉電路之圖解。 圖6係可用在圖4之電路中之上拉電路之圖解。 圖7係本發明另一實施例之阻抗校準電路之方塊圖。 =8係本發明另一實施例中具有阻抗調整電路之； 腿I置之電路圖。 τπ 圖9係本發明另—實施例之阻抗調整電路之 圖。之電路中之選擇控制電路=路 =11係本發明另—實關之阻抗難電路之方 器之二Γ據本發明之某些實施例來校準之“ 器之依據本發明之某些實施例來校準之—^ 圖14係依據本發明之某些其 驅動器之模擬結果。 杈準之輪出 ，15係使用各種輸出鶴器作為〇 果，其以圖14之模擬結果作為對比。 仗包擬結 【主要元件符號說明】 100 101 102 阻抗校準電路 校準電路 第一暫存器 42 12594¾ 6pif.doc

103 第二暫存器 110 第一校準電路 111 校準端 112 第一電流源 113 第一比較器 114 第二電流源 115 下拉電路 116 第二比較器 117 第一切換電路 118 第二切換電路 120 第二校準電路 121 第三電流源 122 上拉電路 123 電流鏡電路 124 第三比較器 125 第三切換電路 200 阻抗校準電路 201 校準電路 212 > 214 > 221 電流源 217、218、225 切換電路 300 半導體裝置 310 晶粒上-終端器（ODT)/輸出驅動器 311 、 312 、 313 上拉電路 314 、 315 、 316 下拉電路 43 Ι2594Ώ pif doc Ι2594Ώ pif doc

320 330 400 、 401 、 402 410 、 420 411 412 413 421 422 423 430 43卜 432、433 441 、 442 443 444 445 45卜 452 453、454、455 46卜 462 463 、 464 、 465 510 、 520 511 512 521 輸入接收器 内部電路 阻抗調整電路 阻抗校準電路 驅動校準電路 第一暫存器 第二暫存器 0DT校準電路 第三暫存器 第四暫存器 選擇控制電路 邏輯電路 多工器 反或閘 反及閘 反相器 選擇電路 輸出電路 選擇電路 輸出電路 阻抗校準電路 第一暫存器 反相器 第二暫存器 44 f.doc 12594¾. 522 530 反相器 選擇控制電路

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Claims (1)

1. I2594JJ6pifM〇c 十、 申請專利範圍·· 包括1··一種控制可變阻抗電路之阻抗用的阻抗調整電路， 造包含該可變阻抗電路之複製品且在構 品上所產生的電;應以依據該可變阻抗電路之複製 號。β來產生該可變阻抗電路用的阻抗控制信 -與其相麵合的參考電阻;產;==構造上可依據 阻/用圍第2項所述之控制可變阻抗電路之 整：，其中該校準電路在構造上可與該 匹配。％不星衣°°中的電流和該參考電阻中的電流相 阳/田如申請專利範圍第2項所述之控制可變阻抗電路之 人=的阻抗調整電路’其中該可變阻抗電路包含一種耦 二積體電路裝置之外部信號節點上的上拉電路及 拉電路。 5·如申明專利範圍第2項所述之控制可變阻抗電路之 阻抗用的阻抗調整電路，其中該可變阻抗電路包含一種連 接至一^號節點的下拉電路和上拉電路，其在構造上可連 接至外部的(信號)源及/或負載； 可變阻抗電路之複製品包含該下拉電路之複製品和該 上拉電路之複製品； 46 125947J6 6pif.doc 该校準電路在構造上可在下拉電路之複製 二：及可施加第一阻抗控制信號至該下拉電路且對該； 拉电路之複製品中之電流起反應以依據該τ拉電 品上所產生的電壓來複製該下拉電路；以及 昱衣 該校準電路在構造上更可在上拉電路之· 電抓，以及可施加第二阻抗控制信號至該上 衣印上所產生的電壓來複製該上拉電路。 6.如申請專利範圍第5項所述 ，抗用的阻抗調整電路，其中該上拉電路且 3在—輪出驅動器及/或一晶粒上-終端器（0DT)中。已 7·如申請專利範圍第6項所述抻 阻抗用的阻抗調整電路，其:===阻抗電路之 第一電流鏡，其在構造上可盥該夹老帝 該下拉電路之複製品中的電流她i考禮中的電流和 路之生造r對該下拉電 拉電路之複製品之電壓實質上等於第:以:唬’使下 該上苡=鏡制其在構造上可與該參考電阻中的電流和 亥上^路之複製品中的電流相匹配；以及 路生”冓造上可對該上拉電 拉電8路 =品上，，上:使上 ’ ° °月專利乾圍第7項所述之控制可變阻抗電路之 47 ^594¾ if.doc 阻抗用的阻抗調整電路，其中第一阻抗控制信號產生器包 括： 第一比較器，其在構造上可對該下拉電路之複製品之 電壓和第一參考電壓之比較結果起反應以產生第一比較信 號； 弟θ存為’其在構造上可對第一比較信號起反應使 第一阻抗控制信號增加及/或減小； 鲁 第二阻抗控制信號產生器包括： 一第二比較器，其在構造上可對該上拉電路之複製品之 迅壓和第二參考電壓之比軾結果起反應以產生第二比較信 號；以及 —第一暫存為，其在構造上可對第二比較信號起反應使 第二阻抗控制信號增加及/或減小。 9·如申請專利範圍第7項所述之控制可變阻抗電路之 阻抗用的阻抗調整電路，其中該第一參考電壓包含高邏輯 f考電壓和低邏輯參考電塵中之第一個，且第二參考電壓 馨&含南邏輯參考電壓和低邏輯參考電壓中之第二個。 1〇·如申睛專利範圍第9項所述之控制可變阻抗電路 =阻抗用的阻抗調整電路，其中該下拉電路和上拉電路包 ^在二輸出驅動器中，第一參考電壓包含低邏輯參考電 壓，第二參考電壓包含高邏輯參考電壓。 U·如申請專利範圍第9項所述之控制可變阻抗電路 $阻抗用的阻抗調整電路，其中該下拉電路和上拉電路包 含在一 ODT中，第一參考電壓包含高邏輯參考電壓，第 48 6pif.doc Ι2594ιΙ〇7ί 二參考電壓包含低邏輯參考電壓。 12. 如申請專利範圍帛2項所述 之阻抗用的阻抗調整電路，其中該校準電路包^抗講 ▲ 一電流鏡，其在構造上可與該參考電阻中的電流和該 可變阻抗電路之複製品中的電流相匹配；以及 人

   -阻抗控紹f號產U ’其在構造上可對該可變 電路之複製品之電壓起反應以產生阻抗控制㈣，使 阻抗電路之複製品上之電壓實f上科—參考電壓。 13. 如申明專利範圍第12項所述之控制可變阻抗電 f阻抗㈣阻抗輕電路’其中該阻抗控翁號產生器包 號；以及 -比較器’其在構造上可對該可變阻抗電路之複製品 ，電塵和該參考電壓之比較結果起反應以產生一比較信 -暫存器，其在構造上可賴比較錢起反應使阻抗 控制信號增加及/或減小。 14.如申請專利範圍第12項所述之控制可變阻抗電路 ^阻抗用的阻抗調整電路’其中該比較器包含第一比較 為’該電流鏡包括： 、第-電流源’其在構造上可對—電流控制信號起反應 以便在該參考電阻中產生一種電流； 第二電流源，其在構造上可對該電流控制信號起反應 以便在該可變阻抗電路之複製品中產生―種電流；以及 第一比幸乂為’其在構造上可對該參考電壓和”對該參考 49 I2594.7J pif.doc 的電流起反應後在該參考電阻上所產生的電壓，，之 比孕父、、.。果起反應以產生—電流控制信號。 如申請專利範圍帛u項所述之控制可變阻抗電路 =用的阻抗調整電路，其中該比較器包含第一比較 益’ 電壓包含第一參考電壓，且該電流鏡包括： 二電流源，其在構造上可對一電流控制信號起反應 便，5亥苓考電阻中產生一種電流； ⑽^電流源，其在構造上可對㈣流控·號起反應 便t可變阻抗電路之複製品中產生-種電流；以及 老带f :比較器，其在構造上可對第二參考電壓和，，對該參 ^ 的笔机起反應後在該參考電阻上所產生的電壓，， 之比較結果起反應以產生一電流控制信號。 夕阳!6.如申料利範15第2項所述之控制可變阻抗電路 抗用_抗輕電路，其中每—可變阻抗電路和可變 阻抗電路之複製品都包含多個電阻，這些電阻在 對阻抗控制錢起反應㈣擇性地並聯㈣接著。 7.如申5月專利範圍第2項所述之控 抗調整電路’其中該校準電路包含在；： 路，置巾，此校準電路在構造上可_至該積體電路裝 置之外部終端上的參考電阻。 1 二8:—種積體電路，其包含如申請專利範圍第1項所述 阻周整電路以及可變阻抗電路之組合，此可變阻抗電 =包含-_接至積财路之外部錢節狀下拉^* /或上拉電路。 吩汉 50 12594¾ if. doc 裡積體電路裝置，包括· 部之拉電路和可變阻抗上拉電路，其_至外 第一权準電路，其在構造上 拉電路和該可變阻抗上 產生该可變阻抗下 號； 电路用之弟-和弟二阻抗控制信 拉準電路，其在構造上可分別產生該可變阻抗下 變阻抗上拉電路用之第三和第四阻= 携電路，其在構造上可接收第_，第二 :阻抗控制信號，且可對該選 :二 應以施加第—和第三 市心虎之弟一狀悲起反 電路和下拉電路，;;及可===別的可變阻抗上拉 弟四阻抗控制信號至各別的可變阻抗上 中該選擇控制項所述之積體電路裝置，其 上拉電路操作“出驅:可=抗下拉電路和 第二壯能mA 吋的狀恶，該選擇控制信號之 咖_狀=於可變阻抗下拉電路和上拉電路操作成 中該:二;所述之積體電路裝置，其 電路之第3下拉電路之第—複製品和該上拉 依據下二广品且在構造上可對第—參考電流起反應以 據下拉％路之第-複製品上和上拉電路之第一複製品 I2594K pif.doc ^各^產生的電壓來各別地產生第—和第二阻抗控制信 拉電包r下拉電路之第二複製品和該上 以依據下衣Γ構造上可對第二參考電流起反應 电之弟一複製品上和上拉電路之第二複製品 號。另1所產生的電壓來各別地產生第三和第四阻抗控制: 中該2第21項所述之碰電路裝置，其 的第一 μ :^電路在構造上可依據與其各別相輕合 、和弟一翏考電阻而產生第一和第二參考電流。 中镇專利範圍第22項所述之積體電路裝置，其 、又；黾路在構造上可與下拉電路之第一複勢品中沾 ^流以及第—參考電阻中的電流相匹配且可對下拉電路之 第一複製品中的電流起反應以依據下拉電路之第一複製品 上所^生的電壓而產生第-阻抗控制信號；衣°° 第枝準電路在構造上更可與上拉電路之第一複赞 :的咖及第-參考電阻中的電流相匹配且;對= 品中的電流起反應以依據上拉電路之第^ 衣口口亡所產生的電壓而產生第二阻抗控制信號； 二，電路在構造上可與下拉電路之第°二複製品中 、=机以及第二參考電阻中的電流相匹配且可對下拉電路 製品中的電流起反應以依據下拉電路之第二複製 口口# 一生的電壓而產生第三阻抗控制信號；以及 Π 口 Π 弟二校準電路在構造上更可與上拉電路之第二複製 52 •pif.doc 中的，流以及第二參考電阻中的電流相匹配且可對上拉電 路之第二複製品中的電流岐細依據上拉電路之第二: 衣口π上所產生的電壓而產生第四阻抗控制信號。 24.如申請專利範圍第19項所述之積體電 盆 中第一校準電路包括： /、 ^ ΐ存為’其在構造上可儲存第一阻抗控制信號； 糾反相11，其在構造切触已儲存的帛-阻抗控 已儲存的第一阻抗控制信號— 其中第二校準電路包括： 以及第二暫存器’其在構造上可儲存第三阻抗控制信號； 制信相器’其在構造上可接收已儲存的第三阻抗控 抗已儲存的第三阻抗控制信號反相以產生第四阻 25·一種可變阻抗電路之阻抗的控制方法，包括·· =一參考電流起反應以在一可變阻抗電路之複製品上 生-種電壓；以及 、口口 阻據⑦可變阻抗電路之複製品上的電壓以產生該可變 几兒路用的阻抗控制信號。 抗的申請專補圍第25項所述之可變阻抗電路之阻 考電^方法，其中更包含：依據—參考電阻以產生該參 7·如申請專利範圍第26項所述之可變阻抗電路之阻 53 f.doc 12594¾ 抗的控制方法，其中對一參考電流起反應以便在 抗電路之複製品上產生一種電璧，此種反應包括：使可辯 阻抗電路之複製品中的電流與該參考電阻中的電流相^ 配，以在可變阻抗電路之複製品上產生電壓。 汉如申請專利範圍第2S項所述之可變阻抗電路 ’其中可變阻抗電路包含一細妾至積體電 路衣置之外言號節點之下拉電路和上拉電路， 該下拉電路之複製品和該上拉電“ 在該下拉電路之複製品中產生一種電流； 對該：拉電路之複製品中的電流起反應以依據 二下二所f生的電M使第—阻抗控制信號施加至 a下拉電路和該下拉電路之複製品； =上拉電路之複製品中產二種電流；以及 對该上拉電路之複製品中的電流 電路之複製品上所產生的電犀使第_ 依據忒上拉 該上拉電路和該上拉電路之;^ 號施加至 29·如申請專利範圍第28項所述之可變 抗的控制方法，其中該上加」夂阻抗甩路之阻 驅動器及a-日ϋ電和下拉電路包含在一輪出 n口及/或日日粒上'終端器（〇DT)中。 3〇.如申請專利範圍第28項所述之 抗的控制方法，其中包括： 了欠阻抗电路之阻 使該參考電阻中的電流和下拉電 相匹配； 之硬製口口中的電流 54 I2594i7o76pif.doc 對該下拉電路之複製品之電壓起反應而產生第一阻抗 控制“唬，使下拉電路之複製品之電壓 等於第一來 考電壓； 、θ 7 使杯考電阻中的電流和上拉電路之複製品中的電流 相匹配；以及 對該上拉電路之複製品之_起反應而產生第二阻抗 ^制信號，使上拉電路之複製品之電麗實質上等於第二參 考電壓。 專甘利範圍第30項所述之可變阻抗電路之阻 :、羅‘夂老’广中第一參考電壓包含高邏輯參考電壓和 低邏輯蒼考電壓中之筮一. » 參考獅低邏輯參考電壓中考電壓包含高邏輯 抗的销叙可㈣抗電路之阻 驅動器中，第一參考電路和上拉電路包含在-輸出 電壓包含高邏輯參低邏輯參考電壓’第二參考 33.如申請專利範圊笛 抗的控制方法，其中該兩項所述之可變阻抗電路之阻 中，第一失者雷厭、 黾路和上拉電路包含在一 〇DT 含低邏輯參考電壓。 -亏迅土 弟一芩考電壓包 55