KR20090105051A - 출력 드라이버 - Google Patents

출력 드라이버 Download PDF

Info

Publication number
KR20090105051A
KR20090105051A KR1020080030292A KR20080030292A KR20090105051A KR 20090105051 A KR20090105051 A KR 20090105051A KR 1020080030292 A KR1020080030292 A KR 1020080030292A KR 20080030292 A KR20080030292 A KR 20080030292A KR 20090105051 A KR20090105051 A KR 20090105051A
Authority
KR
South Korea
Prior art keywords
loading
pull
control signal
signal
response
Prior art date
Application number
KR1020080030292A
Other languages
English (en)
Inventor
최창규
김경훈
윤대건
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080030292A priority Critical patent/KR20090105051A/ko
Publication of KR20090105051A publication Critical patent/KR20090105051A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Databases & Information Systems (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 데이터신호에 응답하여 구동제어신호를 생성하기 위한 전치구동수단과, 로딩제어신호에 응답하여 상기 구동제어신호가 전달되는 전송경로의 로딩 값을 조절하기 위한 로딩조절수단, 및 상기 전송경로를 통해 전달된 상기 구동제어신호에 응답하여 출력단을 구동하기 위한 메인구동수단을 구비하는 출력 드라이버를 제공한다.
출력 드라이버, 스큐, 슬루 레이트

Description

출력 드라이버{OUTPUT DRIVER}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 출력되는 데이터의 슬루 레이트(slew rate)를 조절하여, 데이터의 무결성(integrity)을 보장해 줄 수 있는 출력 드라이버(output driver)에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 외부클럭신호에 동기화된 내부클럭신호를 이용하여 데이터를 외부로 출력한다. 이때 데이터는 외부클럭신호의 라이징 에지(rising edge)와 폴링 에지(falling edge)에 대응하여 출력되어야 한다. 그래서, 반도체 메모리 소자 내에는 내부클럭신호를 입력받아 데이터를 외부클럭신호에 대응되게 출력하기 위한 출력 드라이버가 설계되어 있다.
도 1은 기존의 출력 드라이버를 설명하기 위한 도면이다.
도 1을 참조하면, 출력 드라이버는 데이터 다중화부(110)와, 풀업 전치구동부(130)와, 풀업 메인구동부(150)와, 풀다운 전치구동부(170), 및 풀다운 메인구동 부(190)를 구비한다.
데이터 다중화부(110)는 정 데이터클럭신호(0°CLK)와 부 데이터클럭신호(180°CLK)에 응답하여 제1 데이터(DAT1) 또는 제2 데이터(DAT2)를 출력한다. 여기서, 정 데이터클럭신호(0°CLK)와 부 데이터클럭신호(180°CLK)는 내부클럭신호로서 정 데이터클럭신호(0°CLK)는 제1 데이터(DAT1)를 출력하기 위한 클럭신호이고, 부 데이터클럭신호(180°CLK)는 제2 데이터(DAT2)를 출력하기 위한 클럭신호이다. 참고로, 정 데이터클럭신호(0°CLK)와 부 데이터클럭신호(180°CLK)는 서로 반대 위상을 가진다.
풀업 전치구동부(130)는 데이터 다중화부(110)의 출력신호에 응답하여 풀업 구동제어신호(CTR_PU)를 생성하기 위한 것으로, 데이터 다중화부(110)의 출력신호를 입력받는 제1 인버터(INV1)를 구비한다.
풀업 메인구동부(150)는 풀업 구동제어신호(CTR_PU)에 응답하여 출력단(OUT)을 풀 업(pull up) 구동하기 위한 것으로, 외부전원전압단(VDD)과 출력단(OUT) 사이에 소오스-드레인이 연결되고 풀업 구동제어신호(CTR_PU)를 게이트로 입력받는 PMOS 트랜지스터(PM)를 구비한다.
풀다운 전치구동부(170)는 데이터 다중화부(110)의 출력신호에 응답하여 풀다운 구동제어신호(CTR_PD)를 생성하기 위한 것으로, 데이터 다중화부(110)의 출력신호를 입력받는 제2 인버터(INV2)를 구비한다.
풀다운 메인구동부(190)는 풀다운 구동제어신호(CTR_PD)에 응답하여 출력단(OUT)을 풀 다운(pull down) 구동하기 위한 것으로, 출력단(OUT)과 접지전압 단(VSS) 사이에 소오스-드레인이 연결되고 풀다운 구동제어신호(CTR_PD)를 게이트로 입력받는 NMOS 트랜지스터(NM)를 구비한다.
이하, 간단한 동작을 살펴보도록 한다.
우선, 데이터 다중화부(110)는 정 데이터클럭신호(0°CLK) 또는 부 데이터클럭신호(180°CLK)에 응답하여 제1 데이터(DAT1) 또는 제2 데이터(DAT2)를 출력한다. 예컨대, 데이터 다중화부(110)의 출력신호가 논리'하이(high)'인 경우 풀업 구동제어신호(CTR_PU)와 풀다운 구동제어신호(CTR_PD)는 논리'로우'가 되고, 풀업 메인구동부(150)의 PMOS 트랜지스터(PM)가 턴 온(turn on)된다. 이에 따라 출력단(OUT)에는 풀 업 동작이 수행된다. 이어서, 데이터 다중화부(110)의 출력신호가 논리'로우'인 경우 풀업 구동제어신호(CTR_PU)와 풀다운 구동제어신호(CTR_PD)는 논리'하이'가 된다. 이에 따라 풀다운 메인구동부(190)의 NMOS 트랜지스터(NM)가 턴 온되어 출력단(OUT)에는 풀 다운 동작이 수행된다.
그러므로, 출력단(OUT)에서 출력되는 데이터는 풀업 메인드라이버(150)에 의하여 논리'로우'에서 논리'하이'로 천이하는 풀업 슬루 레이트(full-up slew rate)가 결정되고, 풀다운 메인드라이버(190)에 의하여 논리'하이'에서 논리'로우'로 천이하는 풀다운 슬루 레이트(full-down slew rate)가 결정된다.
한편, 외부로 출력되는 데이터는 외부클럭신호의 라이징 에지와 폴링 에지에 동기화되어 출력되어야 하고, 외부클럭신호는 일반적으로 50:50의 듀티 비(duty rate)를 가지고 반도체 메모리 소자에 인가된다. 때문에, 각각의 데이터는 외부클럭신호의 듀티 비에 맞게 출력되어야 한다. 하지만, 출력단(OUT)에서 출력되는 데 이터의 슬루 레이트는 PVT(Process, Voltage, Temperature)에 따라 스큐(skew)가 발생할 수 있으며, 이는 데이터가 외부클럭신호의 듀티 비에 맞게 출력되지 못함을 의미한다.
예컨대, 풀업 전치구동부(130)가 PVT에 의한 영향으로 느리게 동작하는 경우 풀업 구동제어신호(CTR_PU)가 이에 대한 영향을 받게 되고, 출력단(OUT)의 풀업 슬루 레이트가 작아지게 된다. 반대로, 풀다운 전치구동부(170)가 느리게 동작하는 경우 풀다운 구동제어신호(CTR_PD)가 이에 대한 영향을 받게 되고 출력단(OUT)의 풀다운 슬루 레이트가 작아지게 된다. 출력단(OUT)의 풀업 슬루 레이트가 작아지거나 풀다운 슬루 레이트가 작아진다는 것은 출력되는 데이터가 외부클럭신호에 정확하게 동기화되지 못할 여지를 제공한다. 즉, 데이터의 무결성을 보장받을 수 없게 된다.
결국, 기존의 출력 드라이버는 출력되는 데이터의 무결성을 보장해 줄 수 없으므로, 반도체 메모리 소자의 신뢰성 및 정확성을 떨어뜨리는 요인으로 작용한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 출력되는 데이터의 슬루 레이트를 조절하여 데이터의 무결성을 확보할 수 있는 출력 드라이버를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 출력 드라이버는 데이터신호에 응답하여 구동제어신호를 생성하기 위한 전치구동수단; 로딩제어신호에 응답하여 상기 구동제어신호가 전달되는 전송경로의 로딩 값을 조절하기 위한 로딩조절수단; 및 상기 전송경로를 통해 전달된 상기 구동제어신호에 응답하여 출력단을 구동하기 위한 메인구동수단을 구비할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 출력 드라이버는 데이터신호에 응답하여 풀업 및 풀다운 구동제어신호를 생성하기 위한 전치구동수단; 제1 로딩제어신호에 응답하여 상기 풀업 구동제어신호가 전달되는 제1 전송경로의 로딩 값을 조절하기 위한 제1 로딩조절수단; 제2 로딩제어신호에 응답하여 상기 풀다운 구동제어신호가 전달되는 제2 전송경로의 로딩 값을 조절하기 위한 제2 로딩조절수단; 및 상기 제1 및 제2 전송경로를 통해 전달된 상기 풀업 및 풀다운 구동제어신호에 응답하여 출력단을 구동하기 위한 메인구동수단을 구비할 수 있다.
본 발명은 로딩제어신호에 응답하여 제1 전송경로와 제2 전송경로의 로딩 값을 조절함으로써, 이를 통해 전달되는 풀업 구동제어신호와 풀다운 구동제어신호의 슬루 레이트를 조절할 수 있다. 때문에, 풀업 구동제어신호와 풀다운 구동제어신호에 대응하여 출력되는 데이터의 슬루 레이트를 조절할 수 있다.
본 발명은 출력되는 데이터의 슬루 레이트를 조절함으로써, 데이터의 무결성을 보장해 줄 수 있고, 나아가 반도체 메모리 소자의 신뢰성 및 정확성을 높여줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 출력 드라이버를 설명하기 위한 도면이다.
도 2를 참조하면, 출력 드라이버는 데이터 다중화부(210)와, 전치구동부(220, 230)와, 제1 로딩조절부(240)와, 제2 로딩조절부(250), 및 메인구동부(260, 270)를 구비할 수 있다.
데이터 다중화부(210)는 정 데이터클럭신호(0°CLK)와 부 데이터클럭신호(180°CLK)에 응답하여 제1 데이터(DAT1) 또는 제2 데이터(DAT2)를 출력한다. 여 기서, 정 데이터클럭신호(0°CLK)와 부 데이터클럭신호(180°CLK)는 내부클럭신호로서, 정 데이터클럭신호(0°CLK)는 제1 데이터(DAT1)를 출력하기 위한 클럭신호이고, 부 데이터클럭신호(180°CLK)는 제2 데이터(DAT2)를 출력하기 위한 클럭신호이다. 참고로, 정 데이터클럭신호(0°CLK)와 부 데이터클럭신호(180°CLK)는 서로 반대 위상을 가지며, 제1 데이터(DAT1)는 정 데이터클럭신호(0°CLK)의 라이징 에지에 출력되고, 제2 데이터(DAT2)는 부 데이터클럭신호(180°CLK)의 라이징 에지에 출력될 수 있다.
전치구동부(220, 230)는 풀업 전치구동부(220)와, 풀다운 전치구동부(230)를 구비할 수 있다. 풀업 전치구동부(220)는 데이터 다중화부(210)의 출력신호에 응답하여 풀업 구동제어신호(CTR_PU)의 소오스(source)가 되는 풀업 소오스신호(SRC_PU)를 생성하기 위한 것으로, 데이터 다중화부(210)의 출력신호를 입력받는 제1 인버터(INV1)를 구비할 수 있다. 이어서, 풀다운 전치구동부(230)는 데이터 다중화부(210)의 출력신호에 응답하여 풀다운 구동제어신호(CTR_PD)의 소오스가 되는 풀다운 소오스신호(SRC_PD)를 생성하기 위한 것으로, 데이터 다중화부(210)의 출력신호를 입력받는 제2 인버터(INV2)를 구비할 수 있다.
제1 로딩조절부(240)는 제1 로딩제어신호(CTR_LD1, CTR_LD1b)에 응답하여 풀업 구동제어신호(CTR_PU)가 전달되는 제1 전송경로의 로딩 값을 조절하기 위한 것으로, 제1 로딩제어신호(CTR_LD1, CTR_LD1b)에 응답하여 풀업 소오스신호(SRC_PU)를 풀업 구동제어신호(CTR_PU)로써 풀업 메인구동부(260)에 전달하는 제1 전달부(TG1)를 구비할 수 있다. 여기서, 제1 전송경로는 풀업 소오스신호(SRC_PU)가 풀 업 구동제어신호(CTR_PU)로 전달되는 경로를 말한다. 즉, 제1 전달부(TG1)는 제1 전송경로 상에 삽입될 수 있고, 제1 로딩제어신호(CTR_LD1, CTR_LD1b)에 응답하여 제1 전송경로의 로딩 값 조절 및 풀업 소오스신호(SRC_PU)를 풀업 구동제어신호(CTR_PU)로 전달하는 역할을 할 수 있다.
제2 로딩조절부(250)는 제2 로딩제어신호(CTR_LD2, CTR_LD2b)에 응답하여 풀다운 구동제어신호(CTR_PD)가 전달되는 제2 전송경로의 로딩 값을 조절하기 위한 것으로, 제2 로딩제어신호(CTR_LD2, CTR_LD2b)에 응답하여 풀다운 소오스신호(SRC_PD)를 풀다운 구동제어신호(CTR_PD)로써 풀다운 메인구동부(270)에 전달하는 제2 전달부(TG2)를 구비할 수 있다. 여기서, 제2 전송경로는 풀다운 소오스신호(SRC_PD)가 풀다운 구동제어신호(CTR_PD)로 전달되는 경로를 말한다. 즉, 제2 전달부(TG2)는 제2 전송경로 상에 삽입될 수 있고, 제2 로딩제어신호(CTR_LD2, CTR_LD2b)에 응답하여 제2 전송경로의 로딩 값 조절 및 풀다운 소오스신호(STR_DN)를 풀다운 구동제어신호(CTR_PD)로 전달하는 역할을 할 수 있다. 제1 전달부(TG1)와 제2 전달부(TG2) 각각은 해당하는 로딩제어신호를 입력받는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성될 수 있다.
메인구동부(260, 270)는 풀업 메인구동부(260)와 풀다운 메인구동부(270)를 구비할 수 있다. 풀업 메인구동부(260)는 풀업 구동제어신호(CTR_PU)에 응답하여 출력단(OUT)을 풀 업 구동하기 위한 것으로, 외부전원전압단(VDD)과 출력단(OUT) 사이에 소오스-드레인이 연결되고 풀업 구동제어신호(CTR_PU)를 게이트로 입력받는 PMOS 트랜지스터(PM)를 구비할 수 있다. 참고로 메인구동부(260, 270)의 보다 안정 적인 동작을 위하여 PMOS 트랜지스터(PM)와 출력단(OUT) 사이에 제1 저항(R1)을 구비할 수 있다.
풀다운 메인구동부(270)는 풀다운 구동제어신호(CTR_PD)에 응답하여 출력단(OUT)을 풀 다운 구동하기 위한 것으로, 출력단(OUT)과 접지전압단(VSS) 사이에 소오스-드레인이 연결되고 풀다운 구동제어신호(CTR_PD)를 게이트로 입력받는 NMOS 트랜지스터(NM)를 구비할 수 있다. 참고로 메인구동부(260, 270)의 보다 안정적인 동작을 위하여 NMOS 트랜지스터(NM)와 출력단(OUT) 사이에 제2 저항(R2)을 구비할 수 있다.
도 3은 도 2의 제1 및 제2 로딩제어신호(CTR_LD1, CTR_LD1b, CTR_LD2, CTR_LD2b)를 생성하는 로딩제어신호 생성부를 설명하기 위한 블록도이다.
도 3을 참조하면, 로딩제어신호 생성부(310)는 제1 및 제2 로딩제어신호 생성부(312, 314)를 구비할 수 있다.
제1 로딩제어신호 생성부(312)는 풀업 로딩정보신호(INF_LD_PU)를 입력받아 이에 대응하는 전압레벨을 가지는 제1 로딩제어신호(CTR_LD1, CTR_LD1b)를 생성하고, 제2 로딩제어신호 생성부(314)는 풀다운 로딩정보신호(INF_LD_PD)를 입력받아 이에 대응하는 전압레벨을 가지는 제2 로딩제어신호(CTR_LD2, CTR_LD2b)를 생성한다. 여기서, 풀업 및 풀다운 로딩정보신호(INF_LD_UP, INF_LD_DN)는 모드 레지스터 셋(mode register set)이나 외부 테스트 신호에 의해서 제공받을 수 있으며, 다수의 코드(code) 신호일 수 있다. 제1 및 제2 로딩제어신호 생성부(312, 314)는 일반적인 디지털 아날로그 컨버터(digital analog converter)로 설계될 수 있으며, 다 수의 코드 신호에 대응하는 전압레벨을 가지는 제1 및 제2 로딩제어신호(CTR_LD1, CTR_LD1b, CTR_LD2, CTR_LD2b)를 생성할 수 있다.
본 발명에 따르면, 제1 로딩제어신호(CTR_LD1, CTR_LD1b)의 전압레벨에 응답하여 제1 전송부(TG1, 도 2참조)의 턴 온 정도가 결정되고, 이에 따라 제1 전송경로의 로딩 값이 결정된다. 또한, 제2 로딩제어신호(CTR_LD2, CTR_LD2b)의 전압레벨에 응답하여 제2 전송부(TG2, 도 2참조)의 턴 온 정도가 결정되고, 이에 따라 제2 전송경로의 로딩 값이 결정된다.
참고로, 제1 로딩제어신호(CTR_LD1, CTR_LD1b)는 제1 정 로딩제어신호(CTR_LD1)와 제1 부 로딩제어신호(CTR_LD1b)를 포함하며, 제1 정 로딩제어신호(CTR_LD1)와 제1 부 로딩제어신호(CTR_LD1b)는 전압레벨이 서로 반대 방향으로 변하는 것이 바람직하고, 제2 로딩제어신호(CTR_LD2, CTR_LD2b)의 제2 정 로딩제어신호(CTR_LD2)와 제2 부 로딩제어신호(CTR_LD2b)도 전압레벨이 서로 반대 방향으로 변하는 것이 바람직하다.
다시 도 2를 참조하여 간단한 동작을 살펴보도록 한다.
우선, 데이터 다중화부(210)는 정 데이터클럭신호(0°CLK) 또는 부 데이터클럭신호(180°CLK)에 응답하여 제1 데이터(DAT1) 또는 제2 데이터(DAT2)를 출력한다. 예컨대, 데이터 다중화부(210)의 출력신호가 논리'하이'인 경우 풀업 소오스신호(SRC_PU)와 풀다운 소오스신호(SRC_PD)는 논리'로우'가 된다. 이때, 제1 로딩제어신호(CTR_LD1, CTR_LD1b)의 전압레벨에 따라 제1 전송경로의 로딩 값이 변화하기 때문에 풀업 소오스신호(SRC_PU)는 슬루 레이트가 조절된 풀업 구동제어신 호(CTR_PU)가 된다. 이어서, 풀업 메인구동부(260)의 PMOS 트랜지스터(PM)는 풀업 구동제어신호(CTR_PU)에 응답하여 출력단(OUT)을 풀 업 구동한다. 즉, 출력단(OUT)의 풀업 슬루 레이트를 제1 전송경로의 로딩 값으로 조절할 수 있다.
한편, 데이터 다중화부(210)의 출력신호가 논리'로우'인 경우 풀업 소오스신호(SRC_PU)와 풀다운 소오스신호(SRC_PD)는 논리'하이'가 된다. 이때, 제2 로딩제어신호(CTR_LD2, CTR_LD2b)의 전압레벨에 따라 제2 전송경로의 로딩 값이 변화하기 때문에 풀다운 소오스신호(SRC_PD)는 슬루 레이트가 조절된 풀다운 구동제어신호(CTR_PD)가 된다. 이어서, 풀다운 메인구동부(270)의 NMOS 트랜지스터(NM)는 풀다운 구동제어신호(CTR_PD)에 응답하여 출력단(OUT)을 풀 다운 구동한다. 즉, 출력단(OUT)의 풀다운 슬루 레이트를 제2 전송경로의 로딩 값으로 조절할 수 있다.
그러므로, 출력단(OUT)에서 출력되는 데이터는 풀업 슬루 레이트와 풀다운 슬루 레이트가 조절될 수 있다. 다시 말하면, 본 발명에 따른 출력 드라이버는 PVT가 변하더라도 제1 및 제2 전송경로의 로딩 값을 조절하여 출력단(OUT)에서 출력되는 데이터의 풀업 및 풀다운 슬루 레이트를 조절할 수 있다. 결국 데이터는 외부클럭신호의 라이징 에지와 폴링 에지에 동기화되어 출력될 수 있다. 이는 데이터의 무결성을 보장해 줄 수 있으며, 반도체 소자의 신뢰성 및 정확성을 높여주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 제1 및 제2 전달부(TG1, TG2) 각각이 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되는 전달 게이트(transfer gate)를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 하나의 트랜지스터를 사용하는 경우에도 적용될 수 있다. 다시 말하면, 제1 및 제2 전달부(TG1, TG2)는 원하는 로딩 값을 설정할 수 있는 회로이기만 하면 된다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 기존의 출력 드라이버를 설명하기 위한 도면.
도 2는 본 발명에 따른 출력 드라이버를 설명하기 위한 도면.
도 3은 도 2의 제1 및 제2 로딩제어신호(CTR_LD1, CTR_LD1b, CTR_LD2, CTR_LD2b)를 생성하는 로딩제어신호 생성부를 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 데이터 다중화부 220 : 풀업 전치구동부
230 : 풀다운 전치구동부 240 : 제1 로딩조절부
250 : 제2 로딩조절부 260 : 풀업 메인구동부
270 : 풀다운 메인구동부

Claims (16)

  1. 데이터신호에 응답하여 구동제어신호를 생성하기 위한 전치구동수단;
    로딩제어신호에 응답하여 상기 구동제어신호가 전달되는 전송경로의 로딩 값을 조절하기 위한 로딩조절수단; 및
    상기 전송경로를 통해 전달된 상기 구동제어신호에 응답하여 출력단을 구동하기 위한 메인구동수단
    을 구비하는 출력 드라이버.
  2. 제1항에 있어서,
    로딩정보신호에 대응하는 전압레벨을 가지는 상기 로딩제어신호를 생성하는 로딩제어신호 생성수단을 더 구비하는 것을 특징으로 하는 출력 드라이버.
  3. 제2항에 있어서,
    상기 로딩정보신호는 모드 레지스터 셋(mode register set)에서 제공되는 것을 특징으로 하는 출력 드라이버.
  4. 제2항에 있어서,
    상기 로딩정보신호는 다수의 코드 신호를 포함하는 것을 특징으로 하는 출력 드라이버.
  5. 제1항에 있어서,
    상기 로딩조절수단은 상기 전송경로 상에 삽입되며, 상기 로딩제어신호에 대응하는 로딩 값을 가지는 것을 특징으로 하는 출력 드라이버.
  6. 제1항에 있어서,
    데이터클럭신호에 응답하여 제1 데이터신호 또는 제2 데이터신호를 상기 데이터신호로서 출력하는 다중화수단을 더 구비하는 것을 특징으로 하는 출력 드라이버.
  7. 데이터신호에 응답하여 풀업 및 풀다운 구동제어신호를 생성하기 위한 전치구동수단;
    제1 로딩제어신호에 응답하여 상기 풀업 구동제어신호가 전달되는 제1 전송경로의 로딩 값을 조절하기 위한 제1 로딩조절수단;
    제2 로딩제어신호에 응답하여 상기 풀다운 구동제어신호가 전달되는 제2 전송경로의 로딩 값을 조절하기 위한 제2 로딩조절수단; 및
    상기 제1 및 제2 전송경로를 통해 전달된 상기 풀업 및 풀다운 구동제어신호에 응답하여 출력단을 구동하기 위한 메인구동수단
    을 구비하는 출력 드라이버.
  8. 제7항에 있어서,
    상기 제1 로딩조절수단은 상기 제1 전송경로 상에 삽입되며, 상기 제1 로딩제어신호에 대응하는 로딩 값을 가지는 것을 특징으로 하는 출력 드라이버.
  9. 제7항에 있어서,
    상기 제1 로딩조절수단은,
    상기 제1 로딩제어신호에 응답하여 상기 풀업 구동제어신호를 상기 메인구동수단에 전달하는 전달부를 구비하는 것을 특징으로 하는 출력 드라이버.
  10. 제7항에 있어서,
    상기 제2 로딩조절수단은 상기 제2 전송경로 상에 삽입되며, 상기 제2 로딩 제어신호에 대응하는 로딩 값을 가지는 것을 특징으로 하는 출력 드라이버.
  11. 제7항에 있어서,
    상기 제2 로딩조절수단은,
    상기 제2 로딩제어신호에 응답하여 상기 풀다운 구동제어신호를 상기 메인구동수단에 전달하는 전달부를 구비하는 것을 특징으로 하는 출력 드라이버.
  12. 제7항에 있어서,
    로딩정보신호에 대응하는 전압레벨을 가지는 상기 제1 및 제2 로딩제어신호를 생성하는 로딩제어신호 생성수단을 더 구비하는 것을 특징으로 하는 출력 드라이버.
  13. 제12항에 있어서,
    상기 로딩정보신호는 모드 레지스터 셋(mode register set)에서 제공되는 것을 특징으로 하는 출력 드라이버.
  14. 제12항에 있어서,
    상기 로딩정보신호는 다수의 코드 신호를 포함하는 것을 특징으로 하는 출력 드라이버.
  15. 제7항에 있어서,
    상기 메인구동수단은,
    상기 풀업 구동제어신호에 응답하여 상기 출력단을 풀 업 구동하기 위한 풀업구동부와,
    상기 풀다운 구동제어신호에 응답하여 상기 출력단을 풀 다운 구동하기 위한 풀다운구동부를 구비하는 것을 특징으로 하는 출력 드라이버.
  16. 제7항에 있어서,
    데이터클럭신호에 응답하여 제1 데이터신호 또는 제2 데이터신호를 상기 데이터신호로서 출력하는 다중화수단을 더 구비하는 것을 특징으로 하는 출력 드라이버.
KR1020080030292A 2008-04-01 2008-04-01 출력 드라이버 KR20090105051A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080030292A KR20090105051A (ko) 2008-04-01 2008-04-01 출력 드라이버

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080030292A KR20090105051A (ko) 2008-04-01 2008-04-01 출력 드라이버

Publications (1)

Publication Number Publication Date
KR20090105051A true KR20090105051A (ko) 2009-10-07

Family

ID=41534807

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080030292A KR20090105051A (ko) 2008-04-01 2008-04-01 출력 드라이버

Country Status (1)

Country Link
KR (1) KR20090105051A (ko)

Similar Documents

Publication Publication Date Title
KR100744039B1 (ko) 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100656470B1 (ko) 반도체 메모리의 드라이버 제어장치 및 방법
JP4987458B2 (ja) 半導体記憶装置のデータ出力回路及び方法
US7772883B2 (en) Level shifter
US9071247B2 (en) Semiconductor device for performing preemphasis operation
US20130076395A1 (en) Semiconductor device
KR100967099B1 (ko) 반도체 메모리 장치와 그의 구동 방법
KR20140146330A (ko) 구동 장치
US8441283B2 (en) Integrated circuit
KR100942972B1 (ko) 출력 드라이버
US20130113523A1 (en) Semiconductor device
US9484931B2 (en) Delay locked loop circuit and operation method thereof
US7994835B2 (en) Duty control circuit and semiconductor device having the same
KR102021336B1 (ko) 반도체 장치 및 그 동작방법
US8004314B2 (en) Semiconductor device
US8754688B2 (en) Signal output circuit and semiconductor device including the same
KR20170064842A (ko) 송신 회로 및 반도체 장치
US8890583B2 (en) Data transmission circuits and system having the same
US7492190B2 (en) Semiconductor memory device capable of adjusting effective data period
KR20090105051A (ko) 출력 드라이버
KR101206499B1 (ko) 집적 회로
KR20090114959A (ko) 반도체 소자의 출력 드라이버
US20120105139A1 (en) Integrated circuit
KR100933799B1 (ko) 듀티 사이클 보정 회로와 그의 구동 방법
JP2004254312A (ja) オープンドレイン出力バッファ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application