JP2003179481A - 適応型出力ドライバを有する半導体記憶装置 - Google Patents
適応型出力ドライバを有する半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 外部印加電圧、温度などの変化に応じて出力
ドライバの駆動力を変化させることのできる適応型出力
ドライバを有する半導体記憶装置を提供する。 【解決手段】 半導体記憶装置において、出力ドライバ
に複数のプルアップトランジスタと複数のプルダウント
ランジスタを備え、出力ドライバの出力レベルを所定の
基準電圧と比較して、その誤差が小さくなるまで、シフ
トレジスタによって複数のプルアップトランジスタと複
数のプルダウントランジスタのターンオンする数を順次
変化させ、誤差が所定の小ささになったところで、その
状態をラッチすることによって、ターンオンしたトラン
ジスタの数を固定し、出力ドライバの駆動力を所定のレ
ベルに維持する。
ドライバの駆動力を変化させることのできる適応型出力
ドライバを有する半導体記憶装置を提供する。 【解決手段】 半導体記憶装置において、出力ドライバ
に複数のプルアップトランジスタと複数のプルダウント
ランジスタを備え、出力ドライバの出力レベルを所定の
基準電圧と比較して、その誤差が小さくなるまで、シフ
トレジスタによって複数のプルアップトランジスタと複
数のプルダウントランジスタのターンオンする数を順次
変化させ、誤差が所定の小ささになったところで、その
状態をラッチすることによって、ターンオンしたトラン
ジスタの数を固定し、出力ドライバの駆動力を所定のレ
ベルに維持する。
Description
【０００１】
【発明が属する技術分野】この発明は、半導体記憶装置
に関し、特に、電圧及び温度に応じて出力ドライバの駆
動力(drivability)を変化させることのできる適応型出
力ドライバを有する半導体記憶装置に関する。
に関し、特に、電圧及び温度に応じて出力ドライバの駆
動力(drivability)を変化させることのできる適応型出
力ドライバを有する半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置における出力ドライバ
は、メモリの読出し動作の際にＤＲＡＭと外部素子との
間のインタフェースをなす部分であって、製造工程、電
圧、温度によるＤＣ特性及びＡＣ特性の変化が少なくな
ければならない。このことは、特に高速動作をするデバ
イスにおいて切実に要求される。まず、ＩＢＩＳ(Input
/Output Buffer Information Specification)（入／出
力バッファ情報仕様）、ＩＯＨ（ハイ出力電流＝Output
High Current）、ＩＯＬ（ロー出力電流＝OutputLow C
urrent）等で代表されるＤＣ特性は、全ての動作電圧範
囲において、出力ドライバのインピーダンスを一定の範
囲内に制限している。しかし、製造工程、電圧、温度の
変化に対する補償回路がなければ、出力ドライバのイン
ピーダンスを一定範囲内に収めることは困難である。ま
た、スルーレート(Slew rate)やデータ間のスキュー(Sk
ew)は、出力ドライバの主要なＡＣ特性であって、出力
ドライバの製造工程、電圧、温度などにより変化する。
このパラメータは、信号の保全性(Signal Integrity)だ
けでなく、所望の仕様に対するマージン（許容誤差）に
も大きく影響する。
は、メモリの読出し動作の際にＤＲＡＭと外部素子との
間のインタフェースをなす部分であって、製造工程、電
圧、温度によるＤＣ特性及びＡＣ特性の変化が少なくな
ければならない。このことは、特に高速動作をするデバ
イスにおいて切実に要求される。まず、ＩＢＩＳ(Input
/Output Buffer Information Specification)（入／出
力バッファ情報仕様）、ＩＯＨ（ハイ出力電流＝Output
High Current）、ＩＯＬ（ロー出力電流＝OutputLow C
urrent）等で代表されるＤＣ特性は、全ての動作電圧範
囲において、出力ドライバのインピーダンスを一定の範
囲内に制限している。しかし、製造工程、電圧、温度の
変化に対する補償回路がなければ、出力ドライバのイン
ピーダンスを一定範囲内に収めることは困難である。ま
た、スルーレート(Slew rate)やデータ間のスキュー(Sk
ew)は、出力ドライバの主要なＡＣ特性であって、出力
ドライバの製造工程、電圧、温度などにより変化する。
このパラメータは、信号の保全性(Signal Integrity)だ
けでなく、所望の仕様に対するマージン（許容誤差）に
も大きく影響する。
【０００３】一般に、出力ドライバには種々の種類があ
るが、代表的に、トライステートＣＭＯＳ(Tri-state C
MOS)出力ドライバとオープンドレイン(Open Drain)出力
ドライバとが挙げられ、ここでは前者を例に取って説明
する。
るが、代表的に、トライステートＣＭＯＳ(Tri-state C
MOS)出力ドライバとオープンドレイン(Open Drain)出力
ドライバとが挙げられ、ここでは前者を例に取って説明
する。
【０００４】図８〜９は、従来の技術に係るトライステ
ートＣＭＯＳ出力ドライバの回路図であり、図１０は、
その出力ドライバの内部信号の波形図である。
ートＣＭＯＳ出力ドライバの回路図であり、図１０は、
その出力ドライバの内部信号の波形図である。
【０００５】データピンに連結されたデータ出力ドライ
バは、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトラ
ンジスタＭＮ１からなり、入力バッファおよびパッドＰ
ＡＤを共有するように構成される。また、ＰＭＯＳトラ
ンジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１のゲ
ートには、それぞれアップ信号UPおよびダウン信号DNが
入力される。アップ信号UPおよびダウン信号DNは、図１
０にそれぞれ示すように、パッドＰＡＤでハイインピー
ダンスを保持し得る波形を呈してデータを伝送する。
バは、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトラ
ンジスタＭＮ１からなり、入力バッファおよびパッドＰ
ＡＤを共有するように構成される。また、ＰＭＯＳトラ
ンジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１のゲ
ートには、それぞれアップ信号UPおよびダウン信号DNが
入力される。アップ信号UPおよびダウン信号DNは、図１
０にそれぞれ示すように、パッドＰＡＤでハイインピー
ダンスを保持し得る波形を呈してデータを伝送する。
【０００６】一方、基準電圧Ｖrefが外部から印加さ
れ、その電圧は、Ｖextq／２の値を有し、パッドＰＡＤ
に連結された直列ターミネーション用抵抗Ｒｓを介し
て、さらに並列ターミネーション用抵抗Ｒｔを介して、
ＤＲＡＭの外部でターミネーション電圧Ｖttに接続され
ている。ターミネーション電圧Ｖttは、基準電圧Ｖref
±０．０４Ｖであって、外部から印加される。
れ、その電圧は、Ｖextq／２の値を有し、パッドＰＡＤ
に連結された直列ターミネーション用抵抗Ｒｓを介し
て、さらに並列ターミネーション用抵抗Ｒｔを介して、
ＤＲＡＭの外部でターミネーション電圧Ｖttに接続され
ている。ターミネーション電圧Ｖttは、基準電圧Ｖref
±０．０４Ｖであって、外部から印加される。
【０００７】データマスキング（ＤＭ）ピンの場合、書
込みの際にのみ用いるため、入力バッファのみ存在する
が、データストローブ(Data Strobe)とローディング(Lo
ading)とをマッチングさせるため、ダミー出力ドライバ
(Dummy Output Driver)を用いることになる。ダミー出
力ドライバは、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳ
トランジスタＭＮ２とから構成されており、ＰＭＯＳト
ランジスタＭＰ２のゲートは、外部印加電源電圧Ｖextq
に、ＮＭＯＳトランジスタＭＮ２のゲートは、グラウン
ド電圧Ｖssqにそれぞれ接続されて、ダイオードによる
負荷抵抗の役割をしている。
込みの際にのみ用いるため、入力バッファのみ存在する
が、データストローブ(Data Strobe)とローディング(Lo
ading)とをマッチングさせるため、ダミー出力ドライバ
(Dummy Output Driver)を用いることになる。ダミー出
力ドライバは、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳ
トランジスタＭＮ２とから構成されており、ＰＭＯＳト
ランジスタＭＰ２のゲートは、外部印加電源電圧Ｖextq
に、ＮＭＯＳトランジスタＭＮ２のゲートは、グラウン
ド電圧Ｖssqにそれぞれ接続されて、ダイオードによる
負荷抵抗の役割をしている。
【０００８】しかし、このような構造では、出力ドライ
バの内部インピーダンスに関連しての駆動力が電圧や温
度の変化に対して調整可能でないので、その電流及び電
圧の変化を制御することができない。
バの内部インピーダンスに関連しての駆動力が電圧や温
度の変化に対して調整可能でないので、その電流及び電
圧の変化を制御することができない。
【０００９】
【発明が解決しようとする課題】そこで、この発明は、
上記のような問題点を解決するため、外部から印加され
る電圧や動作温度などの変化に適応させて出力ドライバ
の駆動力を最適条件に変化させることのできる適応型出
力ドライバを有する半導体記憶装置を提供することを目
的とする。
上記のような問題点を解決するため、外部から印加され
る電圧や動作温度などの変化に適応させて出力ドライバ
の駆動力を最適条件に変化させることのできる適応型出
力ドライバを有する半導体記憶装置を提供することを目
的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、この発明の適応型出力ドライバを有する半導体記憶
装置は、出力ドライバのレベルを制御するための制御信
号を発生させるシフトレジスタ手段と、出力ドライバの
レベルと比較する基準電圧を発生させるデータマスキン
グバッファ手段と、前記シフトレジスタ手段の制御信号
に応じて駆動力を異にする出力ドライバと、前記データ
マスキングバッファ手段から出力される基準電圧と前記
駆動力とによって変わる前記出力ドライバのレベルを比
較して、前記シフトレジスタ手段のシフトするか否かを
決定する信号を発生させる比較手段とを備えてなること
を特徴とする。
め、この発明の適応型出力ドライバを有する半導体記憶
装置は、出力ドライバのレベルを制御するための制御信
号を発生させるシフトレジスタ手段と、出力ドライバの
レベルと比較する基準電圧を発生させるデータマスキン
グバッファ手段と、前記シフトレジスタ手段の制御信号
に応じて駆動力を異にする出力ドライバと、前記データ
マスキングバッファ手段から出力される基準電圧と前記
駆動力とによって変わる前記出力ドライバのレベルを比
較して、前記シフトレジスタ手段のシフトするか否かを
決定する信号を発生させる比較手段とを備えてなること
を特徴とする。
【００１１】また、上記目的を達成するため、この発明
の前記出力ドライバは、前記シフトレジスタ手段の制御
信号とプリドライバの制御信号とに応じて出力端をプル
アップ駆動するため、出力線と電源線との間に並列に接
続された複数のプルアップトランジスタと、前記シフト
レジスタ手段の制御信号とプリドライバの制御信号とに
応じて出力端をプルダウン駆動するため、前記出力線と
接地線との間に並列に接続された複数のプルダウントラ
ンジスタとを含んでなることを特徴とする。
の前記出力ドライバは、前記シフトレジスタ手段の制御
信号とプリドライバの制御信号とに応じて出力端をプル
アップ駆動するため、出力線と電源線との間に並列に接
続された複数のプルアップトランジスタと、前記シフト
レジスタ手段の制御信号とプリドライバの制御信号とに
応じて出力端をプルダウン駆動するため、前記出力線と
接地線との間に並列に接続された複数のプルダウントラ
ンジスタとを含んでなることを特徴とする。
【００１２】また、この発明の前記複数のプルアップト
ランジスタは、前記シフトレジスタ手段の制御信号に応
じてオンオフされる４個のＰＭＯＳトランジスタを含む
ことを特徴とする。
ランジスタは、前記シフトレジスタ手段の制御信号に応
じてオンオフされる４個のＰＭＯＳトランジスタを含む
ことを特徴とする。
【００１３】また、この発明の前記４個のＰＭＯＳトラ
ンジスタは、前記比較部の比較結果に応じてターンオフ
されるトランジスタの数が増加されることを特徴とす
る。
ンジスタは、前記比較部の比較結果に応じてターンオフ
されるトランジスタの数が増加されることを特徴とす
る。
【００１４】また、この発明の前記複数のプルダウント
ランジスタは、前記シフトレジスタ手段の制御信号に応
じてオンオフされる４個のＮＭＯＳトランジスタを含む
ことを特徴とする。
ランジスタは、前記シフトレジスタ手段の制御信号に応
じてオンオフされる４個のＮＭＯＳトランジスタを含む
ことを特徴とする。
【００１５】また、この発明の前記４個のＮＭＯＳトラ
ンジスタは、前記比較部の比較結果に応じてターンオフ
されるトランジスタの数が増加されることを特徴とす
る。
ンジスタは、前記比較部の比較結果に応じてターンオフ
されるトランジスタの数が増加されることを特徴とす
る。
【００１６】また、この発明の前記シフトレジスタ手段
は、前記出力ドライバ内の複数のプルアップトランジス
タを制御する信号を発生させるため、前記比較部のシフ
トするか否かの決定信号を受けるプルアップ用シフトレ
ジスタと、前記出力ドライバ内の複数のプルダウントラ
ンジスタを制御する信号を発生させるため、前記比較部
のシフトするか否かの決定信号を受けるプルダウン用シ
フトレジスタとを含むことを特徴とする。
は、前記出力ドライバ内の複数のプルアップトランジス
タを制御する信号を発生させるため、前記比較部のシフ
トするか否かの決定信号を受けるプルアップ用シフトレ
ジスタと、前記出力ドライバ内の複数のプルダウントラ
ンジスタを制御する信号を発生させるため、前記比較部
のシフトするか否かの決定信号を受けるプルダウン用シ
フトレジスタとを含むことを特徴とする。
【００１７】また、この発明の前記データマスキングバ
ッファ手段は、直列接続された複数のＰＭＯＳトランジ
スタからなるＰＭＯＳトランジスタ群と、直列接続され
た複数のＮＭＯＳトランジスタからなるＮＭＯＳトラン
ジスタ群とを、上下対称になるように直列に接続し、前
記ＰＭＯＳトランジスタ群と前記ＮＭＯＳトランジスタ
群との接続部はターミネーション電圧に接続されたこと
を特徴とする。
ッファ手段は、直列接続された複数のＰＭＯＳトランジ
スタからなるＰＭＯＳトランジスタ群と、直列接続され
た複数のＮＭＯＳトランジスタからなるＮＭＯＳトラン
ジスタ群とを、上下対称になるように直列に接続し、前
記ＰＭＯＳトランジスタ群と前記ＮＭＯＳトランジスタ
群との接続部はターミネーション電圧に接続されたこと
を特徴とする。
【００１８】また、この発明の前記ＰＭＯＳトランジス
タ群と前記ＮＭＯＳトランジスタ群とは、各々ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとを３個ずつ備え
ることを特徴とする。
タ群と前記ＮＭＯＳトランジスタ群とは、各々ＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとを３個ずつ備え
ることを特徴とする。
【００１９】また、この発明の前記ＰＭＯＳトランジス
タ群の内の一部のＰＭＯＳトランジスタのゲートとドレ
インとの間に抵抗が接続され、前記ＮＭＯＳトランジス
タ群の内の一部のＮＭＯＳトランジスタのゲートとドレ
インとの間に抵抗が接続すされていることを特徴とす
る。
タ群の内の一部のＰＭＯＳトランジスタのゲートとドレ
インとの間に抵抗が接続され、前記ＮＭＯＳトランジス
タ群の内の一部のＮＭＯＳトランジスタのゲートとドレ
インとの間に抵抗が接続すされていることを特徴とす
る。
【００２０】この発明は、出力ドライバにＮＭＯＳトラ
ンジスタ及びＰＭＯＳトランジスタをそれぞれ複数個備
えて、複数のトランジスタの内のターンオンされるトラ
ンジスタの個数を、基準電圧と出力レベルとの差に応じ
てシフトレジスタにより制御することによって、電圧及
び温度に適応させて出力ドライバの駆動力を変化させ、
もってデータ出力のレベルを一定の誤差範囲内に抑えよ
うというものである。−１０℃〜９０℃の温度変化に対
応するターミネーション電圧Ｖttに対する基準電圧Ｖre
fnの変化は、極めて小さいため、温度変化に対する補正
は、動作範囲内で正確に制御でき、その結果、温度及び
電圧に応じて出力ドライバの駆動力を変化させる。
ンジスタ及びＰＭＯＳトランジスタをそれぞれ複数個備
えて、複数のトランジスタの内のターンオンされるトラ
ンジスタの個数を、基準電圧と出力レベルとの差に応じ
てシフトレジスタにより制御することによって、電圧及
び温度に適応させて出力ドライバの駆動力を変化させ、
もってデータ出力のレベルを一定の誤差範囲内に抑えよ
うというものである。−１０℃〜９０℃の温度変化に対
応するターミネーション電圧Ｖttに対する基準電圧Ｖre
fnの変化は、極めて小さいため、温度変化に対する補正
は、動作範囲内で正確に制御でき、その結果、温度及び
電圧に応じて出力ドライバの駆動力を変化させる。
【００２１】例えば、外部印加電圧が上がる場合、出力
ドライバのサイズを減らして全体的な駆動力が小さくな
る方向にシフトレジスタを動かし、外部印加電圧が下が
る場合、出力ドライバのサイズを増加させて全体的な駆
動力が増大される方向にシフトレジスタを動かす。
ドライバのサイズを減らして全体的な駆動力が小さくな
る方向にシフトレジスタを動かし、外部印加電圧が下が
る場合、出力ドライバのサイズを増加させて全体的な駆
動力が増大される方向にシフトレジスタを動かす。
【００２２】
【発明の実施の形態】以下、添付する図面を参照しなが
らこの発明を説明する。
らこの発明を説明する。
【００２３】図１は、この発明による半導体記憶装置に
おける適応型出力ドライバの全体ブロック図である。こ
の発明の適応型出力ドライバは、出力ドライバ内のプル
アップトランジスタ群及びプルダウントランジスタ群を
制御するための制御信号を発生させるシフトレジスタ部
２１０と、出力ドライバのレベルと比較する基準電圧を
発生させるデータマスキングバッファ部２２０と、シフ
トレジスタ部の制御信号に応じてプルアップトランジス
タ群及びプルダウントランジスタ群内のターンオンされ
るプルアップトランジスタ及びプルダウントランジスタ
の数が変わる第１出力ドライバ２３０と、データマスキ
ングバッファ部２２０から出力される基準電圧と第１出
力ドライバ２３０内のターンオンされるプルアップトラ
ンジスタ及びプルダウントランジスタの数によって変わ
る出力ドライバのレベルとを比較して、シフトレジスタ
部のシフトをさらにするか否かを決定する信号を発生さ
せる比較部２５０とを備えて構成されている。
おける適応型出力ドライバの全体ブロック図である。こ
の発明の適応型出力ドライバは、出力ドライバ内のプル
アップトランジスタ群及びプルダウントランジスタ群を
制御するための制御信号を発生させるシフトレジスタ部
２１０と、出力ドライバのレベルと比較する基準電圧を
発生させるデータマスキングバッファ部２２０と、シフ
トレジスタ部の制御信号に応じてプルアップトランジス
タ群及びプルダウントランジスタ群内のターンオンされ
るプルアップトランジスタ及びプルダウントランジスタ
の数が変わる第１出力ドライバ２３０と、データマスキ
ングバッファ部２２０から出力される基準電圧と第１出
力ドライバ２３０内のターンオンされるプルアップトラ
ンジスタ及びプルダウントランジスタの数によって変わ
る出力ドライバのレベルとを比較して、シフトレジスタ
部のシフトをさらにするか否かを決定する信号を発生さ
せる比較部２５０とを備えて構成されている。
【００２４】この発明において、適応制御をするための
レベル比較用の第１出力ドライバ２３０は、半導体記憶
装置内の複数の出力ドライバのいずれか一つのみを用い
れば良く、残りの出力ドライバは、レベル比較には利用
せず、全て第２出力ドライバ２４０として、シフトレジ
スタ部から出力されるシフト信号に応じて制御されて、
メモリ回路の読出しのためのドライバとして働くだけで
ある。
レベル比較用の第１出力ドライバ２３０は、半導体記憶
装置内の複数の出力ドライバのいずれか一つのみを用い
れば良く、残りの出力ドライバは、レベル比較には利用
せず、全て第２出力ドライバ２４０として、シフトレジ
スタ部から出力されるシフト信号に応じて制御されて、
メモリ回路の読出しのためのドライバとして働くだけで
ある。
【００２５】この発明は、基本的にデータマスキングピ
ン内のダイオード形態のダミー出力ドライバを変形して
温度、製造工程、電圧に対する変化幅を減らして比較部
２５０で用いられる基準電圧（Ｖrefn、Ｖrefp）を形成
し、これを出力端のピンの内のいずれか一つの出力ドラ
イバ（２３０）と比較する。この場合、比較部２５０内
の比較用の回路としては、差動増幅器を用い、その各イ
ネーブル信号には、プルアップ用シフトレジスタ２１１
及びプルダウン用シフトレジスタ２１３から出力される
信号と関連した/mup信号（mup信号の逆極性信号）及びm
dn信号を用いる。
ン内のダイオード形態のダミー出力ドライバを変形して
温度、製造工程、電圧に対する変化幅を減らして比較部
２５０で用いられる基準電圧（Ｖrefn、Ｖrefp）を形成
し、これを出力端のピンの内のいずれか一つの出力ドラ
イバ（２３０）と比較する。この場合、比較部２５０内
の比較用の回路としては、差動増幅器を用い、その各イ
ネーブル信号には、プルアップ用シフトレジスタ２１１
及びプルダウン用シフトレジスタ２１３から出力される
信号と関連した/mup信号（mup信号の逆極性信号）及びm
dn信号を用いる。
【００２６】比較部２５０から出力されるSHU信号およ
びSHD信号は、出力ドライバ２３０の出力と基準電圧と
の比較結果を表す信号であり、プルアップ用シフトレジ
スタ２１１及びプルダウン用シフトレジスタ２１３にそ
れぞれ供給され、比較結果が未だ不十分を意味していれ
ば、シフトレジスタのシフトを進め、それに応じて出力
ドライバ２３０および２４０内のターンオンされるプル
アップトランジスタ及びプルダウントランジスタの数を
変更し、その状態で第１出力ドライバ２３０からの出力
が比較部２５０に入力されて、再び基準電圧（Ｖrefn、
Ｖrefp）と比較される。シフトレジスタ部２１０のプル
アップ用シフトレジスタ２１１を初期化させる入力信号
M_clkは、モードレジスタセット（ＭＲＳ：Mode Regist
er Set）がパワーシーケンス(power sequence)内に入る
時、外部クロックext. clkに同期して作られ、プルダウ
ンシフトレジスタ２１３を初期化させる入力信号EM_clk
は、拡張モードレジスタセット（ＥＭＲＳ：Extended M
ode Register Set）がパワーシーケンス(power sequenc
e)内に入る時、外部クロックext. clkに同期して作られ
る。シフトレジスタ２１１、２１３のイネーブルの時期
を決定するmup信号とmdn信号とは、各々初期にEM_clkと
M_clkとにより各々イネーブルされ、SHU信号、SHD信号
が「Ｌ」状態を呈している間のみ、イネーブルが維持さ
れ、SHU信号、SHD信号が「Ｈ」状態を呈すれば、ディス
エーブルされ、それ以上の比較を行わない。
びSHD信号は、出力ドライバ２３０の出力と基準電圧と
の比較結果を表す信号であり、プルアップ用シフトレジ
スタ２１１及びプルダウン用シフトレジスタ２１３にそ
れぞれ供給され、比較結果が未だ不十分を意味していれ
ば、シフトレジスタのシフトを進め、それに応じて出力
ドライバ２３０および２４０内のターンオンされるプル
アップトランジスタ及びプルダウントランジスタの数を
変更し、その状態で第１出力ドライバ２３０からの出力
が比較部２５０に入力されて、再び基準電圧（Ｖrefn、
Ｖrefp）と比較される。シフトレジスタ部２１０のプル
アップ用シフトレジスタ２１１を初期化させる入力信号
M_clkは、モードレジスタセット（ＭＲＳ：Mode Regist
er Set）がパワーシーケンス(power sequence)内に入る
時、外部クロックext. clkに同期して作られ、プルダウ
ンシフトレジスタ２１３を初期化させる入力信号EM_clk
は、拡張モードレジスタセット（ＥＭＲＳ：Extended M
ode Register Set）がパワーシーケンス(power sequenc
e)内に入る時、外部クロックext. clkに同期して作られ
る。シフトレジスタ２１１、２１３のイネーブルの時期
を決定するmup信号とmdn信号とは、各々初期にEM_clkと
M_clkとにより各々イネーブルされ、SHU信号、SHD信号
が「Ｌ」状態を呈している間のみ、イネーブルが維持さ
れ、SHU信号、SHD信号が「Ｈ」状態を呈すれば、ディス
エーブルされ、それ以上の比較を行わない。
【００２７】比較の原理は、以下のとおりである。比較
する出力ドライバ２３０の全てのトランジスタが初期状
態でターンオンされ、基準電圧ＶrefnおよびＶrefpと出
力ドライバのレベルとがそれぞれ比較される。例えば、
プルダウン側の場合について比較動作を説明すれば、図
２の上側の信号波形図に示すように、出力ドライバの出
力信号の下縁レベル（波線で示す）が比較する基準電圧
Ｖrefnの下縁レベルより低い場合、比較部２５０の出力
のSHD信号は「Ｌ」状態を呈し、プルダウン用シフトレ
ジスタ２１３を右方に１段シフトして、シフトレジスタ
２１３からの制御出力ビットの内の１ビットを消し、出
力ドライバ内の１個のトランジスタをターンオフさせる
ことにより、ターンオンされたトランジスタの数を低減
することによって、出力ドライバを介して流れる電流量
が低減することになり、これにより、出力ドライバの駆
動力を減らすことになる。以後、その出力をさらに比較
して、図２の下側の信号波形図に示すように、出力ドラ
イバのレベルが基準電圧Ｖrefnより高くなれば、比較部
２５０の出力のSHD信号は「Ｈ」状態を呈し、プルダウ
ン用シフトレジスタ２１３をそれ以上シフトさせず、そ
の状態をラッチすることになる。逆に、プルアップ側に
ついて比較動作を説明すれば、図示しないが、出力ドラ
イバのレベルが比較する基準電圧Ｖrefpより高い場合、
比較部２５０の出力のSHU信号は「Ｌ」状態を呈し、プ
ルアップ用シフトレジスタ２１１を右方に１段シフトし
て、シフトレジスタ２１１からの制御出力ビットの内の
１ビットを消し、出力ドライバ内の１個のトランジスタ
をターンオフさせることにより、ターンオンされたトラ
ンジスタの数を低減することによって、比較する出力ド
ライバを介して流れる電流量が低減することになり、こ
れによって、出力ドライバの駆動力を減らすことにな
る。以後、その出力をさらに比較して、出力ドライバの
レベルが基準電圧Ｖrefpより低くなれば、比較部２５０
の出力のSHU信号は「Ｈ」状態を呈し、プルアップ用シ
フトレジスタ２１１をそれ以上シフトさせず、その状態
をラッチすることになる。シフトレジスタに記憶された
シフト段数がメモリ回路の読出しの正規動作の際に、出
力ドライバの駆動力を決定する因子となる。
する出力ドライバ２３０の全てのトランジスタが初期状
態でターンオンされ、基準電圧ＶrefnおよびＶrefpと出
力ドライバのレベルとがそれぞれ比較される。例えば、
プルダウン側の場合について比較動作を説明すれば、図
２の上側の信号波形図に示すように、出力ドライバの出
力信号の下縁レベル（波線で示す）が比較する基準電圧
Ｖrefnの下縁レベルより低い場合、比較部２５０の出力
のSHD信号は「Ｌ」状態を呈し、プルダウン用シフトレ
ジスタ２１３を右方に１段シフトして、シフトレジスタ
２１３からの制御出力ビットの内の１ビットを消し、出
力ドライバ内の１個のトランジスタをターンオフさせる
ことにより、ターンオンされたトランジスタの数を低減
することによって、出力ドライバを介して流れる電流量
が低減することになり、これにより、出力ドライバの駆
動力を減らすことになる。以後、その出力をさらに比較
して、図２の下側の信号波形図に示すように、出力ドラ
イバのレベルが基準電圧Ｖrefnより高くなれば、比較部
２５０の出力のSHD信号は「Ｈ」状態を呈し、プルダウ
ン用シフトレジスタ２１３をそれ以上シフトさせず、そ
の状態をラッチすることになる。逆に、プルアップ側に
ついて比較動作を説明すれば、図示しないが、出力ドラ
イバのレベルが比較する基準電圧Ｖrefpより高い場合、
比較部２５０の出力のSHU信号は「Ｌ」状態を呈し、プ
ルアップ用シフトレジスタ２１１を右方に１段シフトし
て、シフトレジスタ２１１からの制御出力ビットの内の
１ビットを消し、出力ドライバ内の１個のトランジスタ
をターンオフさせることにより、ターンオンされたトラ
ンジスタの数を低減することによって、比較する出力ド
ライバを介して流れる電流量が低減することになり、こ
れによって、出力ドライバの駆動力を減らすことにな
る。以後、その出力をさらに比較して、出力ドライバの
レベルが基準電圧Ｖrefpより低くなれば、比較部２５０
の出力のSHU信号は「Ｈ」状態を呈し、プルアップ用シ
フトレジスタ２１１をそれ以上シフトさせず、その状態
をラッチすることになる。シフトレジスタに記憶された
シフト段数がメモリ回路の読出しの正規動作の際に、出
力ドライバの駆動力を決定する因子となる。
【００２８】図３は、この発明におけるデータマスキン
グピン内のダミー出力ドライバの変形回路図である。ま
ず、ｎ+ 型半導体（高不純物濃度ｎ型半導体）抵抗とト
ランジスタとの組を４組直列に接続し、その中点がＰＡ
Ｄを介して抵抗ＲsおよびＲtによりターミネーション電
圧Ｖttに連結されることによって、温度に対する出力の
変化を減らすことになる。一般に、ｎ+ 型半導体抵抗の
温度係数は、２０００ｐｐｍ／℃（ｐｐｍは、parts pe
r million）であり、トランジスタの温度係数は、−３
０００ｐｐｍ／℃であるから、ｎ+ 型半導体抵抗をトラ
ンジスタのゲートとドレインとの間に連結すれば、温度
変化に対して補償することになる。ＮＭＯＳトランジス
タＭＮ０と抵抗Ｒ１、ＮＭＯＳトランジスタＭＮ１と抵
抗Ｒ２、ＰＭＯＳトランジスタＭＰ０と抵抗Ｒ４、そし
てＰＭＯＳトランジスタＭＰ１と抵抗Ｒ５がこのような
要求に適合するように組をなしている。グラウンド電圧
Ｖssqに接続された抵抗Ｒ０と、外部印加電圧Ｖextqに
接続された抵抗Ｒ３は、それぞれＮＭＯＳトランジスタ
ＭＮ２とＰＭＯＳトランジスタＭＰ２のゲート電圧によ
る変化を減らすため挿入されている。ＮＭＯＳトランジ
スタＭＮ０のソース側からは基準電圧Ｖrefnが出力さ
れ、ＰＭＯＳトランジスタＭＰ０のソースから基準電圧
Ｖrefpが出力される。この場合、ＮＭＯＳトランジスタ
ＭＮ２とＰＭＯＳトランジスタＭＰ２のゲートに各々接
続されて入力されるmdn信号とmup信号は、正規動作の
際、それぞれ「Ｌ」状態、「Ｈ」状態を保持することに
なるので、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトラ
ンジスタＭＰ２は、ダイオードと同じ機能を果たすこと
になる。
グピン内のダミー出力ドライバの変形回路図である。ま
ず、ｎ+ 型半導体（高不純物濃度ｎ型半導体）抵抗とト
ランジスタとの組を４組直列に接続し、その中点がＰＡ
Ｄを介して抵抗ＲsおよびＲtによりターミネーション電
圧Ｖttに連結されることによって、温度に対する出力の
変化を減らすことになる。一般に、ｎ+ 型半導体抵抗の
温度係数は、２０００ｐｐｍ／℃（ｐｐｍは、parts pe
r million）であり、トランジスタの温度係数は、−３
０００ｐｐｍ／℃であるから、ｎ+ 型半導体抵抗をトラ
ンジスタのゲートとドレインとの間に連結すれば、温度
変化に対して補償することになる。ＮＭＯＳトランジス
タＭＮ０と抵抗Ｒ１、ＮＭＯＳトランジスタＭＮ１と抵
抗Ｒ２、ＰＭＯＳトランジスタＭＰ０と抵抗Ｒ４、そし
てＰＭＯＳトランジスタＭＰ１と抵抗Ｒ５がこのような
要求に適合するように組をなしている。グラウンド電圧
Ｖssqに接続された抵抗Ｒ０と、外部印加電圧Ｖextqに
接続された抵抗Ｒ３は、それぞれＮＭＯＳトランジスタ
ＭＮ２とＰＭＯＳトランジスタＭＰ２のゲート電圧によ
る変化を減らすため挿入されている。ＮＭＯＳトランジ
スタＭＮ０のソース側からは基準電圧Ｖrefnが出力さ
れ、ＰＭＯＳトランジスタＭＰ０のソースから基準電圧
Ｖrefpが出力される。この場合、ＮＭＯＳトランジスタ
ＭＮ２とＰＭＯＳトランジスタＭＰ２のゲートに各々接
続されて入力されるmdn信号とmup信号は、正規動作の
際、それぞれ「Ｌ」状態、「Ｈ」状態を保持することに
なるので、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトラ
ンジスタＭＰ２は、ダイオードと同じ機能を果たすこと
になる。
【００２９】図４は、図３における基準電圧Ｖrefnのタ
ーミネーション電圧Ｖttに対するずれ量（Ｖtt−Ｖref
n）が温度および電圧の変化に対してどのように変化す
るかを示すシミュレーション結果の例示図である。シミ
ュレーション結果によれば、−１０℃から９０℃までの
温度変化に対して、Ｖtt−Ｖrefnの値は２ｍＶ以下の変
化を示し、外部電圧Ｖext が２．３Ｖから２．７Ｖまで
変化すると、ターミネーション電圧Ｖttと基準電圧Ｖre
fnとの差（Ｖtt−Ｖrefn）は、約１００ｍＶ増加する。
ーミネーション電圧Ｖttに対するずれ量（Ｖtt−Ｖref
n）が温度および電圧の変化に対してどのように変化す
るかを示すシミュレーション結果の例示図である。シミ
ュレーション結果によれば、−１０℃から９０℃までの
温度変化に対して、Ｖtt−Ｖrefnの値は２ｍＶ以下の変
化を示し、外部電圧Ｖext が２．３Ｖから２．７Ｖまで
変化すると、ターミネーション電圧Ｖttと基準電圧Ｖre
fnとの差（Ｖtt−Ｖrefn）は、約１００ｍＶ増加する。
【００３０】図５は、この発明における第１出力ドライ
バ２３０の一実施例の回路図であって、ＤＣ比較のため
選定された一つのデータピンの出力ドライバを示す。第
１出力ドライバ２３０は、データピンに用いられるトラ
イステートの出力ドライバであって、プルダウンシフト
レジスタとプルアップシフトレジスタとからそれぞれ出
力された４ビットの信号dn<0>〜dn<3>と４ビットの信号
up<0>〜up<3>とをそれぞれ入力される。前記４ビット信
号dn<0>〜dn<3>の各ビットとプリドライバから出力され
るdr信号とは、各ビットごとのＡＮＤゲートＡＮＤ１〜
ＡＮＤ４それぞれの入力側を形成し、前記４ビット信号
up<0>〜up<3>の各ビットとプリドライバから出力される
ur信号とは、各ビットごとのＯＲゲートＯＲ１〜ＯＲ４
それぞれの入力側を形成する。４ビット信号dn<0>〜dn<
3>の各ビットは、それぞれＡＮＤゲートＡＮＤ１〜ＡＮ
Ｄ４を経て遅延されて、遅延４ビット信号dnd<0>〜dnd<
3>に転換され、４ビット信号up<0>〜up<3>の各ビット
は、それぞれＯＲゲートＯＲ１〜ＯＲ４を経て遅延され
て、遅延４ビット信号upd<0>〜upd<3>に転換される。
バ２３０の一実施例の回路図であって、ＤＣ比較のため
選定された一つのデータピンの出力ドライバを示す。第
１出力ドライバ２３０は、データピンに用いられるトラ
イステートの出力ドライバであって、プルダウンシフト
レジスタとプルアップシフトレジスタとからそれぞれ出
力された４ビットの信号dn<0>〜dn<3>と４ビットの信号
up<0>〜up<3>とをそれぞれ入力される。前記４ビット信
号dn<0>〜dn<3>の各ビットとプリドライバから出力され
るdr信号とは、各ビットごとのＡＮＤゲートＡＮＤ１〜
ＡＮＤ４それぞれの入力側を形成し、前記４ビット信号
up<0>〜up<3>の各ビットとプリドライバから出力される
ur信号とは、各ビットごとのＯＲゲートＯＲ１〜ＯＲ４
それぞれの入力側を形成する。４ビット信号dn<0>〜dn<
3>の各ビットは、それぞれＡＮＤゲートＡＮＤ１〜ＡＮ
Ｄ４を経て遅延されて、遅延４ビット信号dnd<0>〜dnd<
3>に転換され、４ビット信号up<0>〜up<3>の各ビット
は、それぞれＯＲゲートＯＲ１〜ＯＲ４を経て遅延され
て、遅延４ビット信号upd<0>〜upd<3>に転換される。
【００３１】ここで、ＡＮＤゲートＡＮＤ１〜ＡＮＤ４
およびＯＲゲートＯＲ１〜ＯＲ４のそれぞれの入力側に
それぞれｄｒ信号およびｕｒ信号が入力されるのは、正
規動作の際にＮＭＯＳトランジスタＭＮ１０およびＰＭ
ＯＳトランジスタＭＰ１０以外の８個のトランジスタに
対する制御のためである。また、ＮＭＯＳトランジスタ
ＭＮ１０とＰＭＯＳトランジスタＭＰ１０とは、デフォ
ルトサイズである。遅延４ビット信号dnd<0>〜dnd<3>お
よびupd<0>信号〜upd<3>信号は、図示のように順次１ビ
ットずつ別れて、それぞれＮＭＯＳトランジスタＭＮ１
１、ＭＮ１２、ＭＮ１３、ＭＮ１４およびＰＭＯＳトラ
ンジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４の各
ゲートにそれぞれ入力され、各トランジスタのターンオ
ン／ターンオフの制御を行う。
およびＯＲゲートＯＲ１〜ＯＲ４のそれぞれの入力側に
それぞれｄｒ信号およびｕｒ信号が入力されるのは、正
規動作の際にＮＭＯＳトランジスタＭＮ１０およびＰＭ
ＯＳトランジスタＭＰ１０以外の８個のトランジスタに
対する制御のためである。また、ＮＭＯＳトランジスタ
ＭＮ１０とＰＭＯＳトランジスタＭＰ１０とは、デフォ
ルトサイズである。遅延４ビット信号dnd<0>〜dnd<3>お
よびupd<0>信号〜upd<3>信号は、図示のように順次１ビ
ットずつ別れて、それぞれＮＭＯＳトランジスタＭＮ１
１、ＭＮ１２、ＭＮ１３、ＭＮ１４およびＰＭＯＳトラ
ンジスタＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４の各
ゲートにそれぞれ入力され、各トランジスタのターンオ
ン／ターンオフの制御を行う。
【００３２】プリドライバには、データ信号DATAおよび
リ―ドコマンドによるイネーブル信号ENABLEが入力され
る。この第１出力ドライバ２３０のプリドライバは、md
n信号およびmup信号により制御され、これはパワーアッ
プシーケンスの中で、プリドライバを所望のタイミング
でプルダウンまたはプルアップのためにターンオンさせ
るようにセットするために必要である。
リ―ドコマンドによるイネーブル信号ENABLEが入力され
る。この第１出力ドライバ２３０のプリドライバは、md
n信号およびmup信号により制御され、これはパワーアッ
プシーケンスの中で、プリドライバを所望のタイミング
でプルダウンまたはプルアップのためにターンオンさせ
るようにセットするために必要である。
【００３３】図６は、この発明における第２出力ドライ
バ２４０の一実施例の回路図である。第２出力ドライバ
２４０の構成の大部分は、図５の第１出力ドライバ２３
０の構成と同一であるが、プリドライバがmdn信号およ
びmup信号によって制御されない点で異なる。。それ
は、第１出力ドライバ２３０を除く残りの出力ドライバ
２４０の全ては、第１出力ドライバ２３０と一緒に同じ
制御をされるため、不要であるからである。
バ２４０の一実施例の回路図である。第２出力ドライバ
２４０の構成の大部分は、図５の第１出力ドライバ２３
０の構成と同一であるが、プリドライバがmdn信号およ
びmup信号によって制御されない点で異なる。。それ
は、第１出力ドライバ２３０を除く残りの出力ドライバ
２４０の全ては、第１出力ドライバ２３０と一緒に同じ
制御をされるため、不要であるからである。
【００３４】図７は、以上に説明したこの発明における
内部信号の動作タイミング波形図である。シフトレジス
タ部２１０のプルアップ用シフトレジスタ２１１とプル
ダウン用シフトレジスタ２１３の動作は、それぞれM_cl
k信号とEM_clk信号により開始される。プルダウン側制
御のための４ビット信号dn<0>〜dn<3>の各ビットは、初
期に「Ｌ」状態に設定されているが、EM_clk信号が入力
されると同時に、全ビットが「Ｈ」状態にイネーブルさ
れる。その後、比較部２５０からの比較結果出力SHD信
号がシフトレジスタ部２１０のプルダウン用シフトレジ
スタ２１３にフィードバックされて、SHD信号が「Ｌ」
状態である場合、シフトレジスタ２１３のdn<3>のビッ
トから順に反転され、以降、反転されるビットが順次シ
フトされる。
内部信号の動作タイミング波形図である。シフトレジス
タ部２１０のプルアップ用シフトレジスタ２１１とプル
ダウン用シフトレジスタ２１３の動作は、それぞれM_cl
k信号とEM_clk信号により開始される。プルダウン側制
御のための４ビット信号dn<0>〜dn<3>の各ビットは、初
期に「Ｌ」状態に設定されているが、EM_clk信号が入力
されると同時に、全ビットが「Ｈ」状態にイネーブルさ
れる。その後、比較部２５０からの比較結果出力SHD信
号がシフトレジスタ部２１０のプルダウン用シフトレジ
スタ２１３にフィードバックされて、SHD信号が「Ｌ」
状態である場合、シフトレジスタ２１３のdn<3>のビッ
トから順に反転され、以降、反転されるビットが順次シ
フトされる。
【００３５】シフトレジスタ部２１０のプルダウン用シ
フトレジスタ２１３は、比較部２５０より出力されたSH
D信号によりシフトするか否かが決定され、SHD信号が
「Ｌ」状態である限り、シフトが行われ、SHD信号が
「Ｈ」状態に変わると、それ以上のシフトは行われず、
レジスタの現状態をラッチし、mdn信号が「Ｌ」に反転
して比較部２５０をディスエーブルさせる。すなわち、
基準電圧Ｖrefnより出力ドライバの出力信号レベルが低
ければシフトが行われ、基準電圧Ｖrefnより出力ドライ
バの出力信号レベルが高くなれば、それ以上のシフトは
行われずにレジスタの現状態をラッチする。
フトレジスタ２１３は、比較部２５０より出力されたSH
D信号によりシフトするか否かが決定され、SHD信号が
「Ｌ」状態である限り、シフトが行われ、SHD信号が
「Ｈ」状態に変わると、それ以上のシフトは行われず、
レジスタの現状態をラッチし、mdn信号が「Ｌ」に反転
して比較部２５０をディスエーブルさせる。すなわち、
基準電圧Ｖrefnより出力ドライバの出力信号レベルが低
ければシフトが行われ、基準電圧Ｖrefnより出力ドライ
バの出力信号レベルが高くなれば、それ以上のシフトは
行われずにレジスタの現状態をラッチする。
【００３６】また、シフトレジスタ部２１０のプルアッ
プ用シフトレジスタ２１１は、比較部２５０から出力さ
れたSHU信号によりシフトするか否かが決定され、４ビ
ット信号up<0>〜up<3>の各ビットは、初期に「Ｈ」状態
に設定されているが、M_clk信号が入力されると、mup信
号が「Ｌ」状態に転換（したがって、/mup信号が「Ｈ」
状態に転換）されると同時に、「Ｌ」状態になって、Ｎ
ＭＯＳトランジスタ（ＭＮ１０、ＭＮ１１、ＭＮ１２、
ＭＮ１３、ＭＮ１４、ＭＮ２０など）がイネーブルされ
る。その後、比較部２５０からの比較結果出力SHU信号
がシフトレジスタ部２１０のプルアップ用シフトレジス
タ２１１にフィードバックされて、SHU信号が「Ｌ」状
態である場合、シフトレジスタ２１１のup<3>のビット
から順に反転され、以降、反転されるビットが順次シフ
トされる。SHU信号が「Ｈ」状態である限り、シフトが
行われ、SHU信号が「Ｌ」状態に変わると、それ以上の
シフトは行われず、レジスタの現状態をラッチし、mup
信号が「Ｈ」に反転して比較部２５０をディスエーブル
させる。すなわち、基準電圧Ｖrefpより出力ドライバの
出力信号レベルが高ければシフトが行われ、基準電圧Ｖ
refpより出力ドライバの出力信号レベルが低くなれば、
それ以上のシフトは行われず、レジスタの現状態をラッ
チしたまま、/mup信号により比較部２５０をディスエー
ブルさせる。
プ用シフトレジスタ２１１は、比較部２５０から出力さ
れたSHU信号によりシフトするか否かが決定され、４ビ
ット信号up<0>〜up<3>の各ビットは、初期に「Ｈ」状態
に設定されているが、M_clk信号が入力されると、mup信
号が「Ｌ」状態に転換（したがって、/mup信号が「Ｈ」
状態に転換）されると同時に、「Ｌ」状態になって、Ｎ
ＭＯＳトランジスタ（ＭＮ１０、ＭＮ１１、ＭＮ１２、
ＭＮ１３、ＭＮ１４、ＭＮ２０など）がイネーブルされ
る。その後、比較部２５０からの比較結果出力SHU信号
がシフトレジスタ部２１０のプルアップ用シフトレジス
タ２１１にフィードバックされて、SHU信号が「Ｌ」状
態である場合、シフトレジスタ２１１のup<3>のビット
から順に反転され、以降、反転されるビットが順次シフ
トされる。SHU信号が「Ｈ」状態である限り、シフトが
行われ、SHU信号が「Ｌ」状態に変わると、それ以上の
シフトは行われず、レジスタの現状態をラッチし、mup
信号が「Ｈ」に反転して比較部２５０をディスエーブル
させる。すなわち、基準電圧Ｖrefpより出力ドライバの
出力信号レベルが高ければシフトが行われ、基準電圧Ｖ
refpより出力ドライバの出力信号レベルが低くなれば、
それ以上のシフトは行われず、レジスタの現状態をラッ
チしたまま、/mup信号により比較部２５０をディスエー
ブルさせる。
【００３７】図５および図６のupd<0>信号〜upd<3>信号
およびdnd<0>信号〜dnd<3>信号によるトランジスタの分
割動作は、上述の実施例で示した４個以外のＮ個に分割
することができる。この場合、電圧によるデータマスキ
ングバッファ部２２０におけるＶrefnおよびＶrefpの変
化幅（resolution）が分割の個数を決定することにな
る。
およびdnd<0>信号〜dnd<3>信号によるトランジスタの分
割動作は、上述の実施例で示した４個以外のＮ個に分割
することができる。この場合、電圧によるデータマスキ
ングバッファ部２２０におけるＶrefnおよびＶrefpの変
化幅（resolution）が分割の個数を決定することにな
る。
【００３８】製造工程が変わる場合に備えて、図３に示
すデータマスキングピン内の変形されたダミー出力ドラ
イバ内のトランジスタであるＮＭＯＳトランジスタ（Ｍ
Ｎ０、ＭＮ１）およびＰＭＯＳトランジスタ（ＭＰ０、
ＭＰ１）がメタルによりトリミングされるように作るこ
とができる。
すデータマスキングピン内の変形されたダミー出力ドラ
イバ内のトランジスタであるＮＭＯＳトランジスタ（Ｍ
Ｎ０、ＭＮ１）およびＰＭＯＳトランジスタ（ＭＰ０、
ＭＰ１）がメタルによりトリミングされるように作るこ
とができる。
【００３９】なお、この発明は、上記実施例に限られる
ものではない。この発明の趣旨から逸脱しない範囲内で
多様に変更実施することが可能である。
ものではない。この発明の趣旨から逸脱しない範囲内で
多様に変更実施することが可能である。
【００４０】
【発明の効果】上述したようになされるこの発明による
と、この発明の構成によって、温度及び電圧に応じて出
力ドライバの駆動力が調節されることによって、電圧に
よる電流変化幅が調節可能であるので、ＩＢＩＳ特性及
びＩＯＨ／ＩＯＬ特性が改善されることによって、出力
ドライバのＤＣ特性が改善される。また、出力ドライバ
のＡＣ特性が改善され、スルーレートの制御が可能にな
って仕様に対するマージンの確保が容易であり、出力ド
ライバを介して流れる電流を制御することができるた
め、ＳＳＯ（Simultaneous Switching Output）ノイズ
が減少される効果がある。
と、この発明の構成によって、温度及び電圧に応じて出
力ドライバの駆動力が調節されることによって、電圧に
よる電流変化幅が調節可能であるので、ＩＢＩＳ特性及
びＩＯＨ／ＩＯＬ特性が改善されることによって、出力
ドライバのＤＣ特性が改善される。また、出力ドライバ
のＡＣ特性が改善され、スルーレートの制御が可能にな
って仕様に対するマージンの確保が容易であり、出力ド
ライバを介して流れる電流を制御することができるた
め、ＳＳＯ（Simultaneous Switching Output）ノイズ
が減少される効果がある。
【図１】 この発明に係る適応型出力ドライバの全体ブ
ロック図である。
ロック図である。
【図２】 図１における比較部の比較結果を示す信号波
形図である。
形図である。
【図３】 この発明に係るデータマスキングピン内のダ
ミー出力ドライバの変形回路図である。
ミー出力ドライバの変形回路図である。
【図４】 図３において異なるＶttについてのＶrefnの
温度変化に対するシミュレーション結果のグラフであ
る。
温度変化に対するシミュレーション結果のグラフであ
る。
【図５】 この発明に係る第１出力ドライバの一実施例
の回路図である。
の回路図である。
【図６】 この発明に係る第２出力ドライバの一実施例
の回路図である。
の回路図である。
【図７】 この発明における内部信号の動作タイミング
波形図である。
波形図である。
【図８】 従来技術に係るトライステートＣＭＯＳ出力
ドライバの回路図である。
ドライバの回路図である。
【図９】 従来技術に係るトライステートＣＭＯＳ出力
ドライバの回路図である。
ドライバの回路図である。
【図１０】 従来技術における内部信号の動作波形図で
ある。
ある。
２１０ シフトレジスタ部
２２０ ＤＭバッファ部
２３０ 第１出力ドライバ部
２４０ 第２出力ドライバ部
２５０ 比較部
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J055 AX08 BX16 CX27 DX22 DX56
DX72 DX73 DX83 EX02 EY01
EY21 EZ00 EZ07 EZ10 EZ22
EZ25
5J056 AA05 BB12 CC09 CC18 DD13
DD29 EE06 EE15 FF07 FF08
GG09 KK01 KK03
5M024 AA24 AA92 BB04 BB33 DD42
DD52 DD55 GG20 PP01 PP03
PP07 PP08
Claims (10)
- 【請求項１】 出力ドライバのレベルを制御するための
制御信号を発生させるシフトレジスタ手段と、 出力ドライバのレベルと比較する基準電圧を発生させる
データマスキングバッファ手段と、 前記シフトレジスタ手段の制御信号に応じて駆動力を異
にする出力ドライバと、 前記データマスキングバッファ手段から出力される基準
電圧と前記駆動力によって変わる前記出力ドライバの出
力レベルを比較して、前記シフトレジスタ手段のシフト
するか否かを決定する信号を発生させる比較手段とを備
えてなることを特徴とする適応型出力ドライバを有する
半導体記憶装置。 - 【請求項２】 前記出力ドライバは、 前記シフトレジスタ手段の制御信号とプリドライバの制
御信号とに応じて出力端をプルアップ駆動するため、出
力線と電源線との間に並列に接続された複数のプルアッ
プトランジスタと、 前記シフトレジスタ手段の制御信号とプリドライバの制
御信号とに応じて出力端をプルダウン駆動するため、出
力線と接地線との間に並列に接続された複数のプルダウ
ントランジスタとを含むことを特徴とする請求項１に記
載の適応型出力ドライバを有する半導体記憶装置。 - 【請求項３】 前記複数のプルアップトランジスタは、 前記シフトレジスタ手段の制御信号に応じてオンオフさ
れる４個のＰＭＯＳトランジスタを含むことを特徴とす
る請求項２に記載の適応型出力ドライバを有する半導体
記憶装置。 - 【請求項４】 前記４個のＰＭＯＳトランジスタは、前
記比較部の比較結果に応じてターンオフされるトランジ
スタの数が増加されることを特徴とする請求項３に記載
の適応型出力ドライバを有する半導体記憶装置。 - 【請求項５】 前記複数のプルダウントランジスタは、 前記シフトレジスタ手段の制御信号に応じてオンオフさ
れる４個のＮＭＯＳトランジスタを含むことを特徴とす
る請求項２に記載の適応型出力ドライバを有する半導体
記憶装置。 - 【請求項６】 前記４個のＮＭＯＳトランジスタは、 前記比較部の比較結果に応じてターンオフされるトラン
ジスタの数が増加されることを特徴とする請求項５に記
載の適応型出力ドライバを有する半導体記憶装置。 - 【請求項７】 前記シフトレジスタ手段は、 前記出力ドライバ内の複数のプルアップトランジスタを
制御する信号を発生させるため、前記比較部のシフトす
るか否かの決定信号を受けるプルアップ用シフトレジス
タと、 前記出力ドライバ内の複数のプルダウントランジスタを
制御する信号を発生させるため、前記比較部のシフトす
るか否かの決定信号を受けるプルダウン用シフトレジス
タとを含むことを特徴とする請求項２に記載の適応型出
力ドライバを有する半導体記憶装置。 - 【請求項８】 前記データマスキングバッファ手段は、 直列連結された複数のＰＭＯＳトランジスタからなるＰ
ＭＯＳトランジスタ群と直列連結された複数のＮＭＯＳ
トランジスタからなるＮＭＯＳトランジスタ群とを上下
対称になるように直列に接続し、前記ＰＭＯＳトランジ
スタ群と前記ＮＭＯＳトランジスタ群との接続部はター
ミネーション電圧に接続されたことを特徴とする請求項
１に記載の適応型出力ドライバを有する半導体記憶装
置。 - 【請求項９】 前記ＰＭＯＳトランジスタ群と前記ＮＭ
ＯＳトランジスタ群とは、各々ＰＭＯＳトランジスタと
ＮＭＯＳトランジスタとを３個ずつ備えることを特徴と
する請求項８に記載の適応型出力ドライバを有する半導
体記憶装置。 - 【請求項１０】 前記ＰＭＯＳトランジスタ群の内の一
部のＰＭＯＳトランジスタのゲートとドレインとの間に
抵抗が接続され、前記ＮＭＯＳトランジスタ群の内の一
部のＮＭＯＳトランジスタのゲートとドレインとの間に
抵抗が接続されることを特徴とする請求項８に記載の適
応型出力ドライバを有する半導体記憶装置。
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|---|---|---|---|---|
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| US7336109B2 (en) * | 2005-10-28 | 2008-02-26 | Atmel Corporation | High voltage tolerant port driver |
| US7728635B2 (en) * | 2005-10-28 | 2010-06-01 | Atmel Corporation | High voltage tolerant port driver |
| KR100813533B1 (ko) * | 2006-09-13 | 2008-03-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 데이터 마스크 방법 |
| US7443193B1 (en) * | 2006-12-30 | 2008-10-28 | Altera Corporation | Techniques for providing calibrated parallel on-chip termination impedance |
| US7771115B2 (en) * | 2007-08-16 | 2010-08-10 | Micron Technology, Inc. | Temperature sensor circuit, device, system, and method |
| JP5386931B2 (ja) * | 2007-11-15 | 2014-01-15 | 株式会社リコー | メモリカード制御装置およびメモリカード制御方法 |
| US7586325B1 (en) * | 2007-12-03 | 2009-09-08 | Lattice Semiconductor Corporation | Integrated circuit having independent voltage and process/temperature control |
| KR100907011B1 (ko) * | 2007-12-10 | 2009-07-08 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 출력 드라이버 |
| KR100920840B1 (ko) * | 2008-03-12 | 2009-10-08 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 버퍼링 회로 |
| KR101009348B1 (ko) * | 2009-07-01 | 2011-01-19 | 주식회사 하이닉스반도체 | 반도체 장치 |
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| JPH07115351A (ja) | 1993-10-19 | 1995-05-02 | Hitachi Ltd | 遅延回路およびそれを用いた信号処理回路、ならびにこの信号処理回路を内蔵した半導体集積回路装置 |
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| US5977796A (en) | 1997-06-26 | 1999-11-02 | Lucent Technologies, Inc. | Low voltage differential swing interconnect buffer circuit |
| KR100252048B1 (ko) | 1997-11-18 | 2000-05-01 | 윤종용 | 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법 |
| US6064230A (en) | 1998-01-28 | 2000-05-16 | Sun Microsystems, Inc. | Process compensated output driver with slew rate control |
| US6087853A (en) | 1998-06-22 | 2000-07-11 | Lucent Technologies, Inc. | Controlled output impedance buffer using CMOS technology |
| KR20000003734A (ko) * | 1998-06-29 | 2000-01-25 | 윤종용 | 반도체 메모리 장치의 출력 드라이버 제어 회로 |
| US6118310A (en) | 1998-11-04 | 2000-09-12 | Agilent Technologies | Digitally controlled output driver and method for impedance matching |
| US6058059A (en) | 1999-08-30 | 2000-05-02 | United Microelectronics Corp. | Sense/output circuit for a semiconductor memory device |
-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020101796A (ja) * | 2018-12-21 | 2020-07-02 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | デバイス、ディスプレイドライバー回路、及びディスプレイドライバー回路を駆動する方法 |
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