CN100593905C - Zq定标电路和具有它的半导体装置 - Google Patents

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Abstract

从与ZQ定标命令不同的来自外部的命令内部生成ZQ定标命令，自动追加实施ZQ定标动作。从输入的命令到下一命令输入的间隔，确保ZQ定标期间。作为该命令，希望是自更新命令。追加ZQ定标动作，ZQ定标间隔缩短，能取得能进行更正确的ZQ定标动作的ZQ定标电路。

Description

ZQ定标电路和具有它的半导体装置
技术领域
本发明涉及半导体装置，特别是涉及调整输出电路的阻抗的ZQ定标电路和具有它的半导体装置。
背景技术
最近的电子系统高速化，构成系统的半导体装置之间的数据转送速度非常高速化。为了实现这些超高速数据转送，数据信号小振幅化，使半导体装置之间的传送路线的阻抗和半导体装置的输出电路的输出阻抗匹配。通过使阻抗匹配，在小振幅的数据信号中不产生变形地传送，使数据转送高速化。当半导体装置之间的传送路线阻抗和半导体装置的输出阻抗不匹配时，在传送中数据波形钝化，产生过冲(overshoot)或负脉冲(undershoot)，从而无法进行高速数据转送。
为了使传送路线的阻抗和输出电路的阻抗一致，有必要调整半导体装置的输出阻抗，与传送路线的阻抗一致。半导体装置的输出阻抗的调整通常使用定标(calibration)电路进行。例如，在半导体装置中，作为ZQ定标用端子，设置ZQ管脚，从外部输入ZQ定标命令(ZQCS、ZQCL)。如果输入ZQ定标命令(ZQCS、ZQCL)，就在由命令规定的一定期间内进行ZQ定标动作。ZQ定标动作中无法使用输出电路，所以禁止对芯片的访问，不进行下一命令的输入。因此，由命令规定的期间中是ZQ定标用的期间，有必要在该期间中使ZQ定标结束。
该ZQ定标用期间决定为(tZQinit＝512*tCK)，tZQCS＝64*tCK，tZQoper＝256*tCK。这里，tCK是时钟的周期，它们的规格规定为时钟数。在AC规格中，电源接通后的初始期间中实施的ZQ定标期间(tZQinit)规定为tZQinit＝512*tCK。在电源接通，初始期间结束后，分别由输入的命令规定。在输入外部ZQ定标命令时(ZQCS)，规定为t ZQCS＝64*tCK，输入外部ZQ定标命令(ZQCL)时，规定为tZQoper＝256*tCK。
在电源接通时，能用长时间实施阻抗调整。而成为初始期间结束后的ZQ定标期间(64*tCK、256*tCK)短的规定。理由是将电源接通时的ZQ定标中调整的阻抗利用于下一个ZQ定标中，能以更短的期间进行调整。ZQ定标期间短，从而能缩短禁止芯片访问的期间。作为短期间的ZQ定标(tZQCS、tZQoper)的使用方法，假定以某程度的频度实施。如果按照器件变动少的状况，具体而言，按照更新周期实施，则性能不会下降地执行ZQ定标(tZQCS)。
可是，阻抗根据器件放置的状况(动作模式、电源电压、温度)变化。即长期间实施自更新时，此后即使实施短时间的ZQ定标(tZQCS、tZQoper)，也没有阻抗调整的保证。如图1所示，即使利用自更新结束后的DLL锁定期间(tDLLK＝512*tCK)，也没有阻抗调整的保证。依据AC规格时，即输入ZQ定标命令后，并且实施短时间的ZQ定标(tZQCS、tZQoper)，阻抗调整的可能性低。
如果输入ZQ定标命令的时刻的输出阻抗和ZQ定标结果近似(或一致)，在短期间中ZQ定标动作结束。而阻抗和ZQ定标结果中存在不同时，有可能在规定ZQ定标期间内不结束。阻抗匹配未顺利结束时，传送路线的阻抗和半导体装置的输出阻抗不匹配。这时，传送中的数据波形钝化，产生过冲或负脉冲，从而存在无法进行高速传送的问题。
关于这些ZQ定标动作或半导体存储器件的更新，有以下的文献。在专利文献1(特开2002-026712号公报)中，公开了通过使与外带终端阻抗匹配，调整输出电路的直通率。在专利文献2(特开平08-335871号公报)中，公开了通过外部控制信号把开关晶体管开关，调整阻抗。在专利文献3(特开2005-065249号公报)中，公开了使用一个外部阻抗调整输入端子的终端阻抗、输出电路的阻抗。此外，在专利文献4中(特表2005-506647号公报)记载在自动更新中使输入缓存器为无效状态，在自动更新结束后进行低电力预充电，实现低电力化的半导体存储器件。
ZQ定标命令输入的时刻的阻抗与ZQ定标结果不同时，有可能在规定的ZQ定标期间内不结束。这时，传送路线的阻抗和半导体装置的输出阻抗不匹配。结果传送中的数据波形钝化，产生过冲或负脉冲，从而存在无法进行高速传送的问题。在所述专利文献中，没有对这些问题的意识，没有任何记载。
发明内容
本发明鉴于所述问题，在半导体装置的动作中追加ZQ定标动作，增加阻抗的调整次数，更正确地进行。具体而言，在自更新结束的时刻，产生ZQ定标命令，追加ZQ定标动作，更正确地调整阻抗。本发明的课题提供通过自动追加ZQ定标动作，更正确地把传送路线的阻抗和半导体装置的输出阻抗匹配的ZQ定标电路和具有ZQ定标电路并且能进行高速数据转送的半导体装置。
本发明为了解决所述课题，基本采用以下的技术。此外，在不脱离该技术宗旨的范围中能进行各种变更的应用技术也包含在本申请中。
本发明的ZQ定标电路的特征在于：从由外部输入的ZQ定标命令以外的命令发行ZQ定标用的控制信号，进行ZQ定标动作。
本发明的ZQ定标电路的特征在于：对计数器输入所述控制信号，进行ZQ定标动作。
在本发明的ZQ定标电路中，其特征在于：对计数器输入所述控制信号，进行负载一侧的ZQ定标动作，在所述负载一侧的ZQ定标动作结束后发行第二控制信号，进行拉拽一侧的ZQ定标动作。
在本发明的ZQ定标电路中，其特征在于：由所述控制信号实施的ZQ定标动作与来自外部的ZQ定标命令输入时的ZQ定标动作相同。
在本发明的ZQ定标电路中，其特征在于：所述ZQ定标命令以外的命令是自更新用命令。
在本发明的ZQ定标电路中，其特征在于：在基于所述自更新用命令的DLL锁定期间中，并行实施ZQ定标动作。
本发明的ZQ定标电路的特征在于，包括：第一负载电路，连接在ZQ定标端子和电源电位之间；第二负载电路，连接在所述电源电位和节点A之间，是输出电路最终级的负载一侧电路的复制电路；节点第一比较器，比较所述ZQ定标端子和基准电位的电位，并输出结果；第一计数器，将所述第一比较器的输出作为输入信号，输出用于设定所述第一以及第二负载电路的阻抗的第一阻抗控制信号；拉拽电路，连接在接地电位和所述节点A之间，是所述输出电路最终级的驱动器一侧电路的复制电路；第二比较器，比较所述节点A和所述基准电位的电位；和第二计数器，将所述第二比较器的输出作为输入信号，输出用于设定所述拉拽电路的阻抗第二阻抗控制信号；响应从外部输入的自更新命令，设定所述第一以及第二负载电路的阻抗，固定所述第一阻抗控制信号，之后，设定所述拉拽电路的阻抗，固定所述第二阻抗控制信号，将固定后的所述第一以及第二阻抗控制信号输出到所述输出电路最终级，设定所述所述输出电路最终级的负载一侧电路以及驱动器一侧电路的阻抗。在本发明的ZQ定标电路中，其特征在于：所述第一负载电路具备多个第一P沟道晶体管，所述多个第一P沟道晶体管的每一个的源极端子公共地与所述电源电位连接，所述多个第一P沟道晶体管的每一个的漏极端子公共地与所述ZQ定标端子经由第一电阻连接，所述第二负载电路具备多个第二P沟道晶体管，所述多个第二P沟道晶体管的每一个的源极端子公共地与所述电源电位连接，所述多个第二P沟道晶体管的每一个的漏极端子公共地与所述节点A经由第二电阻连接，所述拉拽电路具备多个N沟道晶体管，所述多个N沟道晶体管的每一个的源极端子公共地与所述接地电位连接，所述多个N沟道晶体管的每一个的漏极端子公共地与所述节点A经由第三电阻连接，将所述第一阻抗控制信号输入到所述多个第一P沟道晶体管以及所述多个第二P沟道晶体管的每一个的栅极端子，控制所述第一以及第二P沟道晶体管的每一个的动作，响应所述自更新命令，通过生成的第一控制信号开始所述第一计数器的动作，将所述第二阻抗控制信号输入到所述多个N沟道晶体管的每一个的栅极端子，控制所述N沟道晶体管的每一个的动作，响应所述自更新信号，通过生成的第二控制信号开始所述第二计数器的动作。
在本发明的半导体装置中，其特征在于：搭载上述的任意一个发明所述的ZQ定标电路。
本发明的ZQ定标电路从由外部输入的ZQ定标命令以外的命令生成ZQ定标命令，追加实施ZQ定标动作。通过追加实施ZQ定标动作，ZQ定标次数增加，取得能在短时间更正确进行阻抗的匹配的效果。作为该命令，更希望是自更新命令。取得在自更新后自动进行ZQ定标动作的ZQ定标电路。取得具有这些ZQ定标电路，能进行高速数据转送的半导体装置。
附图说明
下面简要说明附图。
图1是以往例的ZQ定标动作的定时图。
图2是本发明的ZQ定标动作的定时图。
图3是ZQ定标电路图。
图4是负载电路图。
图5是拉拽电路图。
图6是ZQ定标动作的定时图。
具体实施方式
参照图2～图6详细说明本发明的最佳形态。图2表示本发明的ZQ定标动作的定时图。图3表示ZQ定标电路图，图4表示负载电路图，图5表示拉拽电路图，图6表示ZQ定标动作的定时图。本发明的ZQ定标电路如图2所示，在自更新结束后自动实施ZQ定标。即使不输入来自外部的ZQ定标命令，在自更新结束后自动实施ZQ定标。在自更新结束后的DLL锁定周期内(tDLLK＝512*tCK)并行实施ZQ定标(tDQoper＝256*tCK)。
图3所示的ZQ定标电路内置在半导体装置中，由负载电路301、302、拉拽电路303、计数器304、305、比较器306、307、电阻308、309构成。来自ZQ定标电路的阻抗控制信号DRZQ提供给输出电路。阻抗控制信号DRZQP(DRZQP1～DRZQP5)作为构成输出电路的最终级负载一侧的晶体管的栅控信号输出。阻抗控制信号DRZQN(DRZQN1～DRZQN5)作为构成输出电路的最终级驱动器一侧的晶体管的栅控信号输出。把各输出电路的负载一侧的阻抗设定为最佳值。
本发明的ZQ定标电路的基本结构与本申请人的申请(特愿2006-203405)同样。与以前的申请的不同点在于：对计数器304、305追加输入计数器控制信号SELFEX1、2。计数器控制信号SELFEX1、2进行与控制信号ACT1、2同样的动作。计数器304在输入控制信号SELFEX1时开始计数动作，实施负载一侧的ZQ定标动作。同样，计数器305在输入控制信号SELFEX2时开始计数动作，实施驱动器一侧的ZQ定标动作。关于其它结构，与以前的申请相同。这里，负载电路301、302、拉拽电路303用5个并联的晶体管构成阻抗调整用晶体管。计数器304、305为5位结构。
半导体装置的ZQ定标用管脚ZQ由外部电阻R与接地电位GND连接。在ZQ定标用管脚ZQ和电源电位VDD之间设置负载电路301。因此，在ZQ定标用管脚ZQ由负载电路301与电源电位VDD连接，由外部电阻R与接地电位GND连接。通过把ZQ定标用管脚ZQ的电位调整为电源电位的一半的VDD/2，使负载电路的阻抗与外部电阻R相等。是电阻308和电阻309串联在电源电位VDD和接地电位GND之间，从2个电阻的连接点输出基准电位Vref的基准电位发生电路。这里，作为基准电位Vref，产生VDD/2。
比较器306比较判定输入的ZQ定标用管脚ZQ的电位和基准电位Vref，把输出COMP1输出。控制信号ACT1或控制信号SELFEX1激活，计数器304按照比较器306的输出COMP1开始计数动作。通过来自计数器304的输出即阻抗控制信号DRZQP(DRZQP1～DRZQP5)，负载电路的晶体管导通或不导通，从而调整阻抗。
计数器304初始化设定为全部高电平(11111)。控制信号ACT1或控制信号SELFEX1激活，用输出COMP1的低电平进行倒计数动作，用输出COMP1的高电平进行正计数动作。从计数器304输出5位的DRZQP(DRZQP1～DRZQP5)。负载电路301、302分别输入阻抗控制信号DRZQP1～DRZQP5，使与各位对应的晶体管导通/不导通，调整阻抗。阻抗控制信号DRZQP1～DRZQP5作为输出电路最终级的负载一侧的晶体管的控制信号输出。
在电源电位VDD和节点A之间设置负载电路302，在节点A和接地电位GND之间设置拉拽电路303，构成复制缓存器。对比较器307输入节点A的电位和基准电位Vref，进行比较判定，输出COMP2。通过控制信号ACT2或控制信号SELFEX2的激活，计数器305开始计数动作。这里，计数器305初始化设定为全低电平(00000)，用输出COMP2的低电平进行倒计数动作，用输出COMP2的高电平进行正计数动作。
从计数器305，作为阻抗控制信号DRZQN，输出5位的DRZQN(DRZQIN1～DRZQIN5)。拉拽电路303输入阻抗控制信号DRZQN1～DRZQN5，使与各位对应的晶体管导通/不导通，调整阻抗。阻抗控制信号DRZQN1～DRZQN5作为输出电路最终级的驱动器一侧的晶体管的控制信号输出。
使用图4说明负载电路301、302的细节。负载电路301、302是同样的结构，因此对负载电路301进行说明。如图4所示，负载电路301(或302)由多个(图4中5个)P沟道晶体管311～315、电阻331构成。各P沟道晶体管311～315的源极与电源电位VDD公共连接，漏极与电阻331的一端公共连接。进一步电阻331的另一端与ZQ定标用管脚ZQ连接。在P沟道晶体管311～315的栅极分别输入相应的阻抗控制信号DRZQP1～DRZQP5。阻抗控制信号DRZQP1～DRZQP5为2进制结构，对应的晶体管的尺寸也为相当于2进制的尺寸。
如果晶体管311的尺寸为W/L，则晶体管312的尺寸为2W/L，晶体管313的尺寸为4W/L，晶体管314的尺寸为8W/L，晶体管315的尺寸为16W/L，变为2的(n-1)次方的尺寸。各晶体管的阻抗比设定为2的(n-1)次方。电阻331的另一端连接在ZQ定标用管脚ZQ上，负载电路301进行把ZQ定标用管脚ZQ的电位在电源电位方向提高的动作(pull up)。
这些负载电路301、302是与输出电路最终级的负载一侧的结构相同的结构，是输出电路最终级的负载一侧的复制电路。此外，后面描述的拉拽电路303是与输出电路最终级的驱动器一侧的结构相同的结构，是输出电路最终级的驱动器一侧的复制电路。因此，负载电路301、302和拉拽电路303分别称作复制电路。此外由负载电路302和拉拽电路303构成的缓存器称作输出电路的复制缓存器。这里，负载电路301、302和拉拽电路303分别是输出电路的复制电路，希望与输出电路相同的结构。可是，没必要完全相同的结构，实质上相同就可以。实质上相同可以是尺寸收缩，可以是电压电流特性同等。
使用图5说明拉拽电路303的细节。如图5所示，拉拽电路303由多个(在图5中5个)N沟道晶体管321～325、电阻332构成。各N沟道晶体管321～325的源极公共连接在接地电位GND上，漏极与电阻332的一端公共连接。电阻332的另一端连接在节点A上。在N沟道晶体管321～325的栅极分别输入相应的阻抗控制信号DRZQN1～DRZQN5。阻抗控制信号DRZQN1～DRZQN5为2进制结构，所以对应的晶体管的尺寸也为相当于2进制的尺寸。
如果晶体管321的尺寸为W/L，则晶体管322的尺寸为2W/L，晶体管323的尺寸为4W/L，晶体管324的尺寸为8W/L，晶体管325的尺寸为16W/L，变为2的(n-1)次方的尺寸。各晶体管的阻抗比设定为2的(n-1)次方。电阻332的另一端连接在节点A上，拉拽电路303进行把节点A的电位在接地电位方向下拉的动作(pull down)。
下面说明本发明的ZQ定标动作。ZQ定标动作是把生成把输出电路的复制电路的阻抗最优化的控制信号的动作。然后通过最优化的控制信号调整输出电路的阻抗。因此，在电源接通时的设定时进行初始的ZQ定标(ZQinit)。此外，为了以更高精度设定，在实际动作中，定期进行ZQ定标(ZQCS、ZQoper)。在本发明中，在自更新结束后也进行ZQ定标动作。
如图3所示，在对ZQ定标用管脚ZQ外加外部电阻R的状态下，实施ZQ定标动作。作为外部电阻R，有必要使用输出电路的所需电阻值。在ZQ定标中，外部电阻R与负载电路301、302的阻抗变为相同地决定阻抗控制信号DRZQP1～DRZQP5。负载电路302和拉拽电路303的阻抗变为相同地决定阻抗控制信号DRZQN1～DRZQN5。通过把这样取得的阻抗控制信号DRZQP1～DRZQP5和阻抗控制信号DRZQN1～DRZQN5作为输出电路的各晶体管的栅控信号，把输出电路的阻抗调整为最佳值。
最初控制信号ACT1(或控制信号SELFEX1)激活，进行连接在ZQ定标用管脚ZQ上的负载一侧的阻抗调整。调整负载电路301的阻抗，以变为与连接在ZQ定标用管脚ZQ上的外部电阻R相等的阻抗。如果调整结束，就固定这时的阻抗控制信号，提供给负载电路301、302以及输出电路最终级的负载一侧的晶体管的栅极。然后，控制信号ACT2(或控制信号SELFEX2)激活，进行连接在A点上的拉拽电路的阻抗调整。
通过由外部命令指示ZQ定标动作，或输入自更新命令(这里SELFEXIT)，开始ZQ定标动作。接着，控制信号ACT1(或控制信号SELFEX1)激活，开始计数器304的计数动作。这时，控制信号ACT2或控制信号SELFEX2为非激活状态。作为计数器304的初始化，阻抗控制信号DRZQP1～DRZQP5为全部高电平(11111)，负载电路301的晶体管设定为全断开状态。ZQ定标用管脚ZQ的电位为接地电位GND，比基准电位Vref低，所以比较器306的输出COMP1是低电平。计数器304倒计数，输出阻抗控制信号DRZQP(11110)。
通过阻抗控制信号DRZQP(11110)，负载电路301、302的晶体管311变为导通状态，晶体管312、313、314、315变为断开状态。晶体管311的尺寸是最小单位的W/L，驱动能力小，ZQ定标用管脚ZQ的电位变为比接地电位GND稍高的电位。可是，依然比基准电位Vref低，所以比较器306的输出COMP1保持低电平，计数器304进一步倒计数，输出阻抗控制信号DRZQP(11101)。
输入阻抗控制信号DRZQP(11101)的负载电路301、302的晶体管312变为导通状态，晶体管311、313、314、315变为断开状态。晶体管312的尺寸是2W/L，ZQ定标用管脚ZQ的电位变为比阻抗控制信号DRZQP(11110)的状态高的电位，但是变为比基准电位Vref低的电位。因此，比较器306的输出COMP1保持低电平，计数器304进一步倒计数，输出阻抗控制信号DRZQP(11100)。
通过重复这些动作，计数器304倒计数，负载电路301的大尺寸的晶体管变为导通状态。伴随着计数动作进展，负载电路301的阻抗渐渐下降，ZQ定标用管脚ZQ的电位渐渐上升。通过重复，ZQ定标用管脚ZQ的电位如果变为比基准电位Vref大，比较器306的输出变为高电平，计数器304相反进行正计数。根据ZQ定标用管脚ZQ的电位和基准电位Vref的大小，比较器306的输出变为低电平/高电平，计数器304倒计数/正计数。结果ZQ定标用管脚ZQ的电位在基准电位Vref(＝VDD/2)附近稳定。
如果ZQ定标用管脚ZQ的电位在基准电位Vref(＝VDD/2)附近稳定，则控制信号ACT1(或控制信号SELFEX1)变为不激活。通过控制信号ACT1(或控制信号SELFEX1)的不激活，计数器304停止计数动作，计数值固定。阻抗控制信号DRZQP1～DRZQP5的电平确定，负载电路的阻抗调整结束，固定。这时的负载电路301、302的阻抗固定为与外部阻抗R相等。在负载电路固定的状态下，控制信号ACT2(或控制信号SELFEX2)激活，接着进行拉拽电路的阻抗调整。
如果负载电路301的ZQ定标动作结束，控制信号ACT2(或控制信号SELFEX2)就激活，开始计数器305的计数动作。作为初始设定，把计数器305为全低电平(00000)，拉拽电路303的晶体管设定为断开状态。因此，节点A的电位变为电源电位VDD，比较器307的输出COMP2变为高电平，计数器305正计数，输出阻抗控制信号DRZQIN(00001)。
通过来自计数器305的阻抗控制信号DRZQN(00001)，拉拽电路303的晶体管321变为导通状态，晶体管322、323、324、325变为断开状态。晶体管321的尺寸是最小单位的W/L，驱动能力小，节点A的电位变为比电源电位VDD稍低的电位。节点A的电位比基准电位Vref高，所以比较器307的输出COMP2保持高电平，计数器305进一步正计数，输出阻抗控制信号DRZQN(00010)。
输入阻抗控制信号DRZQN(00010)的拉拽电路303的晶体管322变为导通状态，晶体管321、323、324、325变为断开状态。晶体管322的尺寸是2W/L，节点A的电位变为比位信号DRZQN(00001)的状态低的电位，但是变为比基准电位Vref高的电位。因此，所以比较器307的输出COMP2保持高电平，计数器305进一步正计数，输出阻抗控制信号DRZQN(00011)。
通过重复这些动作，计数器305正计数，拉拽电路303的大尺寸晶体管为导通状态。伴随着计数动作进展，拉拽电路303的阻抗渐渐下降，节点A的电位渐渐下降。通过重复，节点A的电位如果变为比基准电位Vref小，比较器307的输出变为低电平，计数器305相反倒计数。根据节点A的电位和基准电位Vref的大小，比较器307的输出变为高电平/低电平，计数器305正计数/倒计数。结果，节点A的电位在基准电位Vref(＝VDD/2)附近稳定。
如果节点A的电位在基准电位Vref(＝VDD/2)附近稳定，则控制信号ACT2(或控制信号SELFEX2)变为不激活。通过控制信号ACT2(或控制信号SELFEX2)的不激活，计数器305停止计数动作，计数值固定。阻抗控制信号DRZQN1～DRZQN5的电平确定，拉拽电路阻抗调整结束。控制信号ACT2(或控制信号SELFEX2)变为不激活，全部固定。
在控制信号ACT1(或控制信号SELFEX1)激活时，负载电路301、302的阻抗固定为与外部电阻R相等的值。控制信号ACT2(或控制信号SELFEX2)激活时，拉拽电路303固定在负载电路302的阻抗。结果，负载电路301、302、拉拽电路303都把阻抗设定为与外部电阻R相等的值。把阻抗控制信号DRZQP、DRZQN分别作为输出电路的控制信号，调整输出电路的阻抗。取得具有阻抗匹配的输出电路，能进行高速的数据转送的半导体装置。
如上所述，在控制信号SELFEX1，也与控制信号ACT1同样开始ZQ定标。通过控制信号SELFEX2实施拉拽一侧的ZQ定标动作。因此，本发明的ZQ定标电路能通过与控制信号ACT1、2不同的控制信号SELFEX1、2实施ZQ定标。在发行自更新命令SELFEXIT后，从内部电路自动发行控制信号SELFEX1。如果负载一侧的ZQ定标动作结束，就从内部电路自动发行控制信号SELFEX2，实施拉拽一侧的ZQ定标动作。接着自更新动作，自动追加ZQ定标。
使用图6的定时图说明本发明的ZQ定标电路的动作。通常，如果从外部发行ZQ定标命令，控制信号ACT1就激活，开始ZQ定标动作。在本发明中，作为执行与控制信号ACT1相同控制的信号，输入SELFEX1。自更新用的外部命令SELFENTRY被记载，开始自更新。通过外部命令SELFEXIT，自更新期间结束。
如果发行外部命令SELFEXIT，控制信号SELFEX1就激活(在图6中以高电平激活)，开始负载一侧的ZQ定标动作。负载一侧的ZQ定标动作如上所述。最初，通过控制信号SELFEX1，实施负载一侧的ZQ定标。通过计数器的动作，ZQ定标专用管脚ZQ电平渐渐上升，在VDD/2电平附近稳定。此后，控制信号SELFEX1变为不激活(在图中，不激活为低电平)，阻抗控制信号DRZQP固定。
控制信号SELFEX1变为不激活，控制信号SELFEX2激活(在图中，高电平)，开始拉拽一侧的ZQ定标动作。拉拽一侧的ZQ定标动作与所述动作同样。通过计数器的计数动作，节点A的电平渐渐下降，在VDD/2电平附近稳定。然后，控制信号SELFEX2(在图中，不激活为低电平)，阻抗控制信号DRZQN固定，结束ZQ定标。
在本发明中，通过自更新用的外部命令SELFEXIT，自动开始ZQ定标动作。在负载一侧的ZQ定标结束后，自动进行拉拽一侧的ZQ定标动作。在自更新结束时，作为DLL锁定期间(TDLLK＝512*tCK)，512时钟不输入外部命令。利用该期间，并行实施ZQ定标动作。因此，对来自外部的访问禁止期间不带来影响。此外，DLL锁定期间(TDLLK＝512*tCK)结束后，能输入命令，到此ZQ定标结束，所以，在定标中即使输入ZQ定标命令，也忽略这些命令，因为能满足规格TZQOPER＝256*tCK，tZQCS＝64*tCK，所以与以往的规格不矛盾。
自更新结束后，自动进行ZQ定标。DLL锁定期间为512周期，是充分的ZQ定标期间，能正确进行ZQ定标动作。在基于来自外部的ZQ定标命令的ZQ定标动作之外，追加ZQ定标动作，ZQ定标动作次数增加。因此，ZQ定标的间隔缩短，能更正确进行ZQ定标。取得在自更新后，自动进行ZQ定标动作的ZQ定标电路。取得具有这些ZQ定标电路，能进行高速的数据转送的半导体装置。
以上，详细描述本发明的实施例，但是本申请并不限定在本实施例，在不脱离本发明的宗旨的范围中能进行各种变更实施，它们也包含在本发明中。
例如在所述实施例中，利用自更新命令，自动实施ZQ定标动作。可是，也可以从自更新命令，通过内部动作，发行ZQ命令，实施ZQ定标动作。此外，自更新命令未特别限制。对于由外部命令指定的动作期间长，下一命令输入之前的时钟数大时的命令能应用。

Claims (4)

1.一种ZQ定标电路，其特征在于，
所述ZQ定标电路包括：
第一负载电路，连接在ZQ定标端子和电源电位之间；
第二负载电路，连接在所述电源电位和节点A之间，是输出电路最终级的负载一侧电路的复制电路；
第一比较器，比较所述ZQ定标端子和基准电位的电位，并输出结果；
第一计数器，将所述第一比较器的输出作为输入信号，输出用于设定所述第一以及第二负载电路的阻抗的第一阻抗控制信号；
拉拽电路，连接在接地电位和所述节点A之间，是所述输出电路最终级的驱动器一侧电路的复制电路；
第二比较器，比较所述节点A和所述基准电位的电位；和
第二计数器，将所述第二比较器的输出作为输入信号，输出用于设定所述拉拽电路的阻抗的第二阻抗控制信号；
所述ZQ定标电路，在通过响应从外部输入的自更新命令和设定所述第一以及第二负载电路的阻抗而固定所述第一阻抗控制信号之后，
设定所述拉拽电路的阻抗，从而固定所述第二阻抗控制信号，
将固定后的所述第一以及第二阻抗控制信号输出到所述输出电路最终级，设定所述输出电路最终级的负载一侧电路以及驱动器一侧电路的阻抗。
2.根据权利要求1所述的ZQ定标电路，其特征在于：
所述第一负载电路具备多个第一P沟道晶体管，所述多个第一P沟道晶体管的每一个的源极端子公共地与所述电源电位连接，所述多个第一P沟道晶体管的每一个的漏极端子公共地与所述ZQ定标端子经由第一电阻连接，
所述第二负载电路具备多个第二P沟道晶体管，所述多个第二P沟道晶体管的每一个的源极端子公共地与所述电源电位连接，所述多个第二P沟道晶体管的每一个的漏极端子公共地与所述节点A经由第二电阻连接，
所述拉拽电路具备多个N沟道晶体管，所述多个N沟道晶体管的每一个的源极端子公共地与所述接地电位连接，所述多个N沟道晶体管的每一个的漏极端子公共地与所述节点A经由第三电阻连接，
在所述ZQ定标电路中，
所述第一阻抗控制信号被输入到所述多个第一P沟道晶体管以及所述多个第二P沟道晶体管的每一个的栅极端子，从而控制所述第一以及第二P沟道晶体管的每一个的动作，
通过响应所述自更新命令而生成的第一控制信号来开始所述第一计数器的动作，
所述第二阻抗控制信号被输入到所述多个N沟道晶体管的每一个的栅极端子，从而控制所述N沟道晶体管的每一个的动作，
通过响应所述自更新命令而生成的第二控制信号来开始所述第二计数器的动作。
3.一种半导体装置，具备ZQ定标电路，
其特征在于：
所述ZQ定标电路具备：
第一负载电路，连接在ZQ定标端子和电源电位之间；
第二负载电路，连接在所述电源电位和节点A之间，是输出电路最终级的负载一侧电路的复制电路；
第一比较器，比较所述ZQ定标端子和基准电位的电位，并输出结果；
第一计数器，将所述第一比较器的输出作为输入信号，输出用于设定所述第一以及第二负载电路的阻抗的第一阻抗控制信号；
拉拽电路，连接在接地电位和所述节点A之间，是所述输出电路最终级的驱动器一侧电路的复制电路；
第二比较器，比较所述节点A和所述基准电位的电位；和
第二计数器，将所述第二比较器的输出作为输入信号，输出用于设定所述拉拽电路的阻抗的第二阻抗控制信号；
所述ZQ定标电路：
在通过响应从外部输入给所述半导体装置的自更新命令和进行所述ZQ定标电路的定标动作而固定所述第一阻抗控制信号之后，固定所述第二阻抗控制信号，
通过所述固定后的第一以及第二阻抗控制信号，设定所述输出电路最终级的负载一侧电路以及驱动器一侧电路的阻抗。
4、一种半导体装置，具备ZQ定标电路，其特征在于：
所述ZQ定标电路具备：
第一负载电路，连接在ZQ定标端子和电源电位之间；
第二负载电路，连接在所述电源电位和节点A之间，是输出电路最终级的负载一侧电路的复制电路；
第一比较器，比较所述ZQ定标端子和基准电位的电位，并输出结果；
第一计数器，将所述第一比较器的输出作为输入信号，输出用于设定所述第一以及第二负载电路的阻抗的第一阻抗控制信号；
拉拽电路，连接在接地电位和所述节点A之间，是所述输出电路最终级的驱动器一侧电路的复制电路；
第二比较器，比较所述节点A和所述基准电位的电位；和
第二计数器，将所述第二比较器的输出作为输入信号，输出用于设定所述拉拽电路的阻抗的第二阻抗控制信号；
所述第一负载电路具备多个第一P沟道晶体管，所述多个第一P沟道晶体管的每一个的源极端子公共地与所述电源电位连接，所述多个第一P沟道晶体管的每一个的漏极端子公共地与所述ZQ定标端子经由第一电阻连接，
所述第二负载电路具备多个第二P沟道晶体管，所述多个第二P沟道晶体管的每一个的源极端子公共地与所述电源电位连接，所述多个第二P沟道晶体管的每一个的漏极端子公共地与所述节点A经由第二电阻连接，
所述拉拽电路具备多个N沟道晶体管，所述多个N沟道晶体管的每一个的源极端子公共地与所述接地电位连接，所述多个N沟道晶体管的每一个的漏极端子公共地与所述节点A经由第三电阻连接，
在所述ZQ定标电路中，
所述第一阻抗控制信号被输入到所述多个第一P沟道晶体管以及所述多个第二P沟道晶体管的每一个的栅极端子，从而控制所述第一以及第二P沟道晶体管的每一个的动作，
通过响应从外部输入到所述半导体装置的自更新命令而生成的第一控制信号来开始所述第一计数器的动作，按照所述第一以及第二负载电路的阻抗成为设定的值的方式来固定所述第一阻抗控制信号，
所述第二阻抗控制信号被输入到所述多个N沟道晶体管的每一个的栅极端子，从而控制所述N沟道晶体管的每一个的动作，
在通过响应所述自更新命令而生成的第二控制信号来开始所述第二计数器的动作、并固定所述第一阻抗控制信号之后，按照所述拉拽电路的阻抗成为设定的值的方式固定所述第二阻抗控制信号，
通过所述固定后的第一以及第二阻抗控制信号，设定所述输出电路最终级的负载一侧电路以及驱动器一侧电路的阻抗。
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