KR20080066238A

KR20080066238A - 오실레이터

Info

Publication number: KR20080066238A
Application number: KR1020070003435A
Authority: KR
Inventors: 김승봉
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-01-11
Filing date: 2007-01-11
Publication date: 2008-07-16
Also published as: KR100873615B1

Abstract

본 발명의 오실레이터는 공급 전원을 인가 받아 일정한 전압을 발생시키는 바이어스부; 바이어스부의 출력이 인가되는 로직 게이트에 의해 오실레이션 동작을 수행하는 링 오실레이션부; 및 로직 게이트 사이에 위치하여 바이어스부의 출력에 따라 캐패시턴스가 가변되는 캐패시터들로 구성된 딜레이부를 포함한다.

오실레이터, 오실레이션 주기

Description

오실레이터{Oscillator}

도 1은 종래 기술에 따른 오실레이터를 나타낸 회로도,

도 2는 본 발명에 따른 오실레이터의 블록도,

도 3은 도 2에 도시한 오실레이터에 구동부를 추가한 블록도,

도 4는 도 2에 도시한 링 오실레이션부의 일 실시예를 나타낸 블록도,

도 5는 도 2에 도시한 바이어스부의 일 실시예를 나타낸 블록도,

도 6은 도 3에 도시한 오실레이터의 일 실시예를 나타낸 상세 회로도,

도 7은 도 6에 도시한 오실레이터의 전원 전압 변화에 대한 오실레이션 주기 변화량을 나타낸 그래프이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 바이어스부 110 : 풀업부

120 : 풀다운부 130 : 엔바이어스부

140 : 피바이어스부 200 : 링 오실레이션부

210 : 발진부 220 : 전원 공급 통로

230 : 전원 패스 통로 300 : 딜레이부

400 : 구동부 500 : 출력 버퍼

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 오실레이터에 관한 것이다.

종래의 링 오실레이터는 기본적으로 다수개의 인버터를 로직 게이트로 하여 직렬로 연결되는 폐회로를 구성하여, 인가되는 신호를 발진시키고 있는 것으로 홀수개의 인버터를 사용하고 있다. 여기서, 각 인버터들의 시정수로서 지연 시간을 조절하여 발진 주파수를 얻고 있다.

도 1은 종래 기술에 따른 오실레이터를 나타낸 상세 회로도이다.

도시한 것과 같이, 인에이블 신호(SREN)에 따라 상기 오실레이터를 구동시키는 구동부(400), 상기 오실레이터에 흐르는 전류량을 조절하는 바이어스부(100), 오실레이션을 수행하는 링 오실레이션부(200), 상기 링 오실레이션부의 주기 및 딜레이를 조절하는 캐패시터들로 구성된 딜레이부(300) 및 상기 링오실레이션부(200)의 출력을 버퍼링하는 출력 버퍼(500)로 구성된다.

도 1에 도시한 오실레이터의 동작 원리는 다음과 같다.

상기 인에이블 신호(SREN)가 하이 이면 상기 구동부(400)의 엔모스 트랜지스터(NM1,NM2)와 피모스 트랜지스터(PM1,PM2,PM3)가 턴온되어 상기 링 오실레이션부(200)내의 인버터들(IV1~IV5)의 출력을 하이 또는 로우 레벨로 고정시켜준다. 따라서 상기 제3 피모스 트랜지스터(PM3)가 턴온되므로 상기 링 오실레이션부(200)내의 제5 인버터(IV5)의 출력은 하이 레벨이므로 상기 오실레이터의 출력(OSC)은 상 기 출력 버퍼(500)를 통해 로우 레벨로 고정된다.

상기 인에이블 신호(SREN)가 로우 이면 상기 최종단의 인버터(IV5)의 출력이 최선단의 인버터(IV1)의 입력으로 인가되어 상기 링 오실레이션부내(200)의 인버터들(IV1~IV5)의 출력 신호가 로우와 하이를 반복하므로 상기 오실레이터는 일정 주기를 갖는 신호를 생성한다.

종래 기술의 문제점은 오실레이터 신호(OSC)를 일정한 주기로 만들기 위해 디램 내부 전원 중에 하나인 코아 전압(Vcore)을 상기 바이어스부(100)와 상기 링 오실레이션부(200)에 공급하지만 제품에 공급되는 전압이 점점 더 낮아짐에 따라 상기 코아 전압(Vcore)이 약간만 변동해도 소자 특성에 변화가 심해 오실레이터 신호(OSC)의 주기가 크게 변화되는 현상이 발생된다(도 7 참조). 그에 따라 셀프 리프레쉬 특성을 조절하기가 용이하지 않다.

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 공급 전압의 변동이 발생되더라도 주기 변동이 작은 오실레이터를 제공하는데 목적이 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 오실레이터는 공급 전원을 인가 받아 일정한 전압을 발생시키는 바이어스부; 상기 바이어스부의 출력이 인가되는 로직 게이트에 의해 오실레이션 동작을 수행하는 링 오실레이션부; 및 상기 로직 게이트 사이에 위치하여 상기 바이어스부의 출력에 따라 캐패시턴스가 가변되는 캐패시터들로 구성된 딜레이부를 포함한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.

도 2는 본 발명에 따른 오실레이터의 블록도이다.

도시한 것과 같이, 본 발명에 따른 오실레이터는 바이어스부(100), 링 오실레이션부(200) 및 딜레이부(300)로 구성된다.

상기 바이어스부(100)는 공급 전원(Vint)을 인가 받아 일정한 전압(V1,V2)을 발생시켜 상기 링 오실레이션부(200)에 공급한다. 상기 링 오실레이션부(200)의 전류량은 상기 바이어스부(100)에서 공급되는 전압(V1,V2)에 의해 조절할 수 있다. 상기 바이어스부(100)는 일정 전압을 출력하는 일반적인 바이어스 회로로 구현할 수 있다.

상기 링 오실레이션부(200)는 순차적으로 연결된 로직 게이트를 포함하고 상기 링 오실레이션부(200)의 출력이 상기 링 오실레이션부(200)의 입력으로 인가되는 폐회로로 구성된다. 따라서, 상기 링 오실레이션부(200)는 로우 레벨과 하이 레벨의 일정 주기를 갖고 반복하는 신호를 생성한다. 상기 링 오실레이션부(200)는 예를 들면, 홀수개의 인버터로 폐회로를 구성하여 구현할 수 있다.

상기 딜레이부(300)는 상기 바이어스부(100)의 출력을 공급받는 캐패시터로 구성되고, 상기 링 오실레이션부(200)내의 상기 로직 게이트 사이에 위치한다. 상기 딜레이부(300)는 상기 공급 전원(Vint)에 의해 영향을 받는 바이어스부(100)의 출력을 공급받으므로 상기 공급 전원(Vint)의 변동에 따라 상기 딜레이부(300)내의 캐패시턴스의 변동이 생긴다. 따라서, 상기 딜레이부(300)는 상기 공급 전원(Vint) 이 높은 경우에는 캐패시턴스를 크게 하여 상기 오실레이터의 주기가 상기 공급 전원(Vint)에 의해서 빠르게 되는 것을 지연시키고, 상기 공급 전원(Vint)이 낮은 경우에는 캐패시턴스를 작게 하여 상기 오실레이터의 주기가 상기 공급 전원(Vint)에 의해서 느리게 되는 것을 막아주는 역할을 하게 되어, 결국, 상기 공급 전원(Vint) 변화에 따른 오실레이터의 주기의 변화를 작게 한다.

도 3은 도 2에 도시한 오실레이터에 구동부(400)를 추가한 블록도이다.

상기 구동부(400)는 제어 신호(EN)에 따라 상기 링 오실레이션부(200)를 구동시킨다. 상기 제어 신호(EN)가 인에이블됨에 따라 상기 구동부(400)에 의해 상기 링 오실레이션부(200)는 로우와 하이를 반복하는 신호를 발생시키고 상기 제어 신호(EN)가 디스에이블됨에 따라 상기 구동부(400)에 의해 상기 링 오실레이션부(200)는 로우 또는 하이로 고정된다.

도 4는 도 2에 도시된 링 오실레이션부(200)의 일 실시예를 나타낸 블록도이다.

상기 링 오실레이션부(200)는 발진부(210), 전원 공급 통로(220) 및 전원 패스 통로(230)로 구성된다.

상기 발진부(210)는 홀수개의 인버터를 순차적으로 연결하고 최종단의 인버터의 출력을 최선단의 인버터의 입력에 연결하여 구성한다. 따라서, 상기 발진부(210)는 로우와 하이를 반복하는 일정 주기의 신호를 생성하게 된다.

상기 전원 공급 통로(220)는 상기 바이어스부(100)의 출력(V2)을 입력 받아 그에 따라 상기 공급 전원(Vint)으로부터 상기 발진부(210)에 전류를 유입시키고, 상기 전원 패스 통로(230)는 상기 바이어스부(100)의 출력(V1)을 입력 받아 그에 따라 상기 발진부(210)로부터 상기 접지 라인으로 전류 패스를 제공한다. 즉, 상기 전원 공급 통로(220) 및 상기 전원 패스 통로(230)는 상기 바이어스부(100)의 출력 레벨에 따라 상기 발진부(210)에 공급하는 전류량을 증감시킬수 있다.

도 5는 도 2에 도시된 바이어스부(100)의 일 실시예를 나타낸 블록도이다.

상기 바이어스부(100)는 풀업부(110), 풀다운부(120), 엔바이어스부(130) 및 피바이어스부(140)로 구성된다.

상기 풀다운부(120)는 상기 바이어스부(100)의 출력인 제1 전압(V1)을 풀다운시키는 엔모스 트랜지스터로 구성하고, 상기 풀업부(110)는 상기 제1 전압(V1)을 풀업시키는 피모스 트랜지스터로 구성한다. 상기 풀다운부(120)와 상기 풀업부(110)는 일반적인 바이어스 회로로 구현할 수 있다. 예를 들면, 상기 풀업부(120)는 피모스 트랜지스터를 직렬 연결하여 구성하고, 상기 풀다운부(110)는 엔모스 트랜지스터를 직렬 연결하여 구성하면, 상기 풀업부(120)와 상기 풀다운부(110)의 각각의 구동 능력에 따라 상기 제1 전압(V1)의 레벨이 결정된다.

상기 엔바이어스부(130)는 상기 제1 전압(V1)을 게이트에 입력 받고 접지 라인에 소스가 연결된 엔모스 트랜지스터로 구성한다. 상기 엔바이어스부(130)는 상기 링 오실레이션부(200)에 상기 제1 전압(V1)을 공급한다.

상기 피바이어스부(140)는 상기 엔바이어스부(130)의 엔모스 트랜지스터의 드레인에 드레인이 연결되고 게이트와 드레인을 연결하고 상기 공급 전원(Vint)을 소스에 입력받는 피모스 트랜지스터로 구성한다. 상기 피바이어스부(140)는 상기 링 오실레이션부(200)에 상기 피바이어스부(140)내의 피모스 트랜지스터의 게이트 전압인 즉, 제2 전압(V2)을 공급한다.

도 6은 도 3에 도시된 오실레이터의 일 실시예를 나타낸 상세 회로도이다.

상기 바이어스부(100)는 게이트와 드레인이 연결되고 소스를 접지 라인에 연결하고 드레인에서 상기 제1 전압(V1)을 출력하는 제1 엔모스 트랜지스터(NM1)로 구성된 풀다운부(120), 상기 제1 엔모스 트랜지스터(NM1)의 드레인 전압을 게이트에 인가받고 접지 라인을 소스에 연결한 제2 엔모스 트랜지스터(NM2)로 구성된 엔바이어스부(130), 상기 제2 엔모스 트랜지스터(NM2)의 드레인과 드레인이 연결되고, 게이트와 드레인이 연결되고 소스에 상기 공급 전원(Vint)을 공급받아 드레인에서 상기 제2 전압(V2)을 출력하는 제1 피모스 트랜지스터(PM1)로 구성된 피바이어스부(140), 및 게이트에 접지 라인을 연결하고, 상기 제1 엔모스 트랜지스터(NM1)의 드레인과 상기 공급 전원(Vint) 사이에 직렬 연결된 복수의 피모스 트랜지스터(PM2,PM3,...,PMx)로 구성된 풀업부(110)로 구현한다.

상기 발진부(210)는 상기 홀수개의 인버터(IV1~IV5)를 순차적으로 연결하고 최종단의 인버터(IV5)의 출력을 최선단의 인버터(IV1)의 입력에 연결하여 구성한다.

상기 전원 공급 통로(220)는 상기 각각의 인버터(IV1~IV5)내의 피모스 트랜지스터의 소스단과 상기 공급 전원(Vint)에 소스-드레인을 연결하고 상기 바이어스부(100)의 출력인 상기 제2 전압(V2)을 게이트에 인가받는 피모스 트랜지스터(PM11~PM15)들로 구성된다.

상기 전원 패스 통로(230)는 상기 각각의 인버터(IV1~IV5)내의 엔모스 트랜지스터의 소스단과 상기 접지 라인에 소스-드레인을 연결하고 상기 바이어스부(100)의 출력인 상기 제1 전압(V1)을 게이트에 인가받는 엔모스 트랜지스터(NM3~NM7)로 구성된다.

상기 구동부(400)는 상기 제어 신호(EN)와 상기 제어 신호의 반전 신호를 각각 입력 받아 상기 링오실레이션부(200)의 인버터(IV1~IV5)의 출력단을 번갈아 가면서 풀다운과 풀업시키는 엔모스 트랜지스터(NM8,NM9)와 피모스 트랜지스터(PM16~PM18)로 구성된다.

상기 딜레이부(300)는 게이트 단자에 상기 엔바이어스부(130)의 출력인 상기 제1 전압(V1)을 입력받고 상기 발진부(210)내의 각각의 인버터(IV1~IV4)의 출력단에 소스-드레인을 연결한 피모스 트랜지스터(PM19~PM22)와 게이트 단자에 상기 피바이어스부(140)의 출력인 상기 제2 전압(V2)을 입력받고 상기 발진부(210)내의 각각의 인버터(IV1~IV4)의 출력단에 소스-드레인을 연결한 엔모스 트랜지스터(NM10~NM13)로 구성된다.

도 6에 도시한 오실레이터의 동작 원리는 다음과 같다.

상기 제어 신호(EN)가 하이인 경우에 상기 구동부(400)의 풀다운과 풀업 시키는 엔모스와 피모스 트랜지스터(NM8,NM9,PM16~PM18)에 의해 각각의 인버터(IV1~IV5)의 출력은 하이 또는 로우 레벨로 고정된다. 따라서, 상기 오실레이터의 출력(OSC)은 상기 출력 버퍼(500)를 통해 로우 레벨로 고정된다.

상기 발진부(210)는 상기 제어 신호(EN)가 로우인 경우 상기 바이어스 부(100)에 의해 발생한 상기 제1 전압(V1)과 상기 제2 전압(V2)을 상기 전원 패스 통로(230) 및 상기 전원 공급 통로(220)에 공급 받아 오실레이션 동작을 수행한다.

상기 딜레이부(300)에 공급 되는 전압은 바이어스부(100)의 출력인 상기 제1 전압(V1)과 상기 제2 전압(V2)이므로 상기 공급 전원(Vint)의 변동이 생기더라도 상기 오실레이터의 주기의 변동은 종래 기술에 비해 작게 된다.

즉, 공급 전원(Vint)이 낮아질수록 소자들의 특성 변화가 심해져 오실레이터의 주기를 결정하는 저항값의 변동이 심해진다. 이로 인해 상기 오실레이터의 주기 변동이 심해진다. 따라서, 본 발명에 의한 상기 딜레이부(300)는 이를 보상하기 위해 상기 바이어스부(100)의 출력(V1,V2)을 공급 받아 저항값이 커지는 경우(상기 공급 전원이 감소하는 경우)에는 캐패시턴스의 값을 작게 하고, 저항값이 작은 경우(상기 공급 전원이 증가하는 경우)에는 캐패시턴스 값을 크게 함으로써 상기 공급 전원(Vint) 변동에 따른 RC 딜레이를 일정하게 하는 것이다.

도 7은 도 6에 도시한 오실레이터의 전원 전압(Vint) 변화에 대한 오실레이션 주기 변화량을 종래 기술과 비교하여 나타낸 그래프이다.

도시한 것과 같이, 종래 기술(S1 그래프)에 비해 본 발명(S2 그래프)에 의한 오실레이터는 상기 전원 전압(Vint) 변화에 대한 주기 변화량이 적음을 알수 있다.

즉, 종래 기술에 의해 상기 딜레이부(300)내의 모스 캐패시터의 공급 전압은 피모스 트랜지스터인 경우 상기 전원 전압(Vint)이고, 엔모스 트랜지스터인 경우 접지 전압인 경우에 비해 본 발명에 의해 상기 딜레이부(300)내의 모스 캐패시터의 공급 전압은 피모스 트랜지스터(PM19~PM22)인 경우 상기 엔바이어스부(130)의 출 력(V1)이고, 엔모스 트랜지스터(NM10~NM13)인 경우 상기 피바이어스부(140)의 출력(V2)으로 상기 전원 전압(Vint)의 변동에 따라 상기 오실레이터의 출력신호(OSC)의 주기 변화율이 적음을 알 수 있다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.

그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

본 발명에 따른 오실레이터는 공급 전원의 변동이 발생하더라도 오실레이터의 주기의 변동이 적은 안정적인 오실레이션을 동작을 수행하는 효과가 있다.

Claims

공급 전원을 인가 받아 일정한 전압을 발생시키는 바이어스부;

상기 바이어스부의 출력이 인가되는 로직 게이트에 의해 오실레이션 동작을 수행하는 링 오실레이션부; 및

상기 로직 게이트 사이에 위치하여 상기 바이어스부의 출력에 따라 캐패시턴스가 가변되는 캐패시터들로 구성된 딜레이부를 포함하는 오실레이터.
제 1 항에 있어서,

제어 신호에 따라 상기 링 오실레이션부를 구동시키는 구동부를 더 포함하는 것을 특징으로 하는 오실레이터.
제 1 항에 있어서,

상기 딜레이부는,

소스와 드레인 단자가 상기 링 오실레이션부 내의 상기 로직 게이트의 출력단과 연결되고 게이트 단자가 상기 바이어스부의 출력 전압을 인가받는 모스 트랜지스터로 구성된 것을 특징으로 하는 오실레이터.
제 1 항에 있어서,

상기 링 오실레이션부는,

홀수개의 인버터가 순차적으로 연결되고 최종단의 인버터의 출력이 최선단의 인버터의 입력에 연결되는 발진부;

상기 바이어스부의 출력에 따라 상기 공급 전원으로부터 상기 발진부로 흐르는 전류량을 가변시키는 전원 공급 통로; 및

상기 바이어스부의 출력에 따라 상기 발진부로부터 접지 라인으로 흐르는 전류량을 가변시키는 전원 패스 통로로 구성되는 것을 특징으로 하는 오실레이터.
제 4 항에 있어서,

상기 바이어스부는,

제1 전압을 풀다운시키는 엔모스 트랜지스터로 구성된 풀다운부;

상기 제1 전압을 풀업시키는 피모스 트랜지스터로 구성된 풀업부;

상기 전원 패스 통로에 상기 제1 전압을 공급하는 엔모스 트랜지스터로 구성된 엔바이어스부; 및

상기 전원 공급 통로에 제2 전압을 공급하는 피모스 트랜지스터로 구성된 피바이어스부로 구성된 것을 특징으로 하는 오실레이터.
제 5 항에 있어서,

상기 딜레이부는,

게이트 단자에 상기 제1 전압이 인가 되고 소스와 드레인 단자가 상기 링 오실레이션부 내의 상기 각각의 인버터의 출력단과 연결되는 피모스 트랜지스터로 구 성된 것을 특징으로 하는 오실레이터.
제 5 항에 있어서,

상기 딜레이부는,

게이트 단자에 상기 제2 전압이 인가 되고 소스와 드레인 단자가 상기 링 오실레이션부 내의 상기 각각의 인버터의 출력단과 연결되는 엔모스 트랜지스터로 구성된 것을 특징으로 하는 오실레이터.
제 5 항에 있어서,

상기 엔바이어스부는,

상기 제1 전압을 게이트에 인가받고 접지 전압을 소스에 인가받는 엔모스 트랜지스터로 구성된 것을 특징으로 하는 오실레이터.
제 8 항에 있어서,

상기 피바이어스부는,

상기 엔모스 트랜지스터의 드레인에 드레인이 연결되고, 게이트와 드레인이 연결되며 소스에 상기 공급 전원을 공급받아 드레인에서 상기 제2 전압을 출력하는 피모스 트랜지스터로 구성된 것을 특징으로 하는 오실레이터.
제 4 항에 있어서,

상기 전원 공급 통로는,

상기 제2 전압을 각각의 게이트에 인가받고 상기 공급 전원을 소스에 인가받고 상기 인버터 내의 피모스 트랜지스터의 소스에 드레인이 연결된 피모스 트랜지스터로 구성된 것을 특징으로 하는 오실레이터.
제 4 항에 있어서,

상기 전원 패스 통로는,

상기 제1 전압을 각각의 게이트에 인가받고 상기 접지 전압을 소스에 인가받고 상기 인버터 내의 엔모스 트랜지스터의 소스에 드레인이 연결된 엔모스 트랜지스터로 구성된 것을 특징으로 하는 오실레이터.
제 2 항에 있어서,

상기 구동부는,

상기 제어 신호와 상기 제어 신호의 반전 신호를 각각 입력 받아 상기 링오실레이션부내의 상기 로직 게이트의 출력단을 번갈아 가면서 풀다운과 풀업 시키는 엔모스 트랜지스터와 피모스 트랜지스터로 구성된 것을 특징으로 하는 오실레이터.
제 1 항에 있어서,

상기 링 오실레이션부의 출력을 버퍼링하는 출력버퍼를 추가로 구비하는 것을 특징으로 하는 오실레이터.