TWI358203B - Zq calibration circuit and semiconductor device - Google Patents

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Hideyuki Yoko
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Description

1358203 九、發明說明： 本申請案主張先前日本專利申請案號JP 2005 -3 094 1 9 之優先權，其揭示將結合於本文中供參考》 【發明所屬之技術領域】. 本發明係關於一種半導體裝置，尤其係關於一種用以 調整輸出電路之阻抗的ZQ校正電路以及一種具有此ZQ校 正電路之半導體裝置。 【先前技術】 近代電子系統的速度已增強，且介於形成系統的半導 體裝置之間已達成極高的資料轉移速率，爲了達成此超快 速的資料轉移，將降低資料信號之振幅，進—步地，介於 半導體裝置間之傳輸線的阻抗及半導體裝置之輸出電路的 輸出阻抗將互相匹配。經匹配之阻抗可提供傳輸而不會引 起具有小振幅之資料信號的失真，藉以增強資料轉移速率 ’若介於半導體裝置間之傳輸線的輸出阻抗及半導體裝置 的輸出阻抗彼此不匹配時，則資料波形在傳輸期間會模糊 ’而引起超越量或低越量，使得高速度資料轉移無法執行 〇 爲了要互相匹配傳輸線之阻抗與輸出電路之輸出阻抗 ’必須調整半導體裝置之輸出阻抗以便匹配傳輸線之阻抗 °大致地，校正電路係用以調整半導體裝置之輸出阻抗， 例如，提供ZQ接腳來作爲半導體裝置中之ZQ校正端子， 並且外部ZQ校正命令（ZQCS或ZQCL)被輸入至ZQ接腳之 內。當輸入外部ZQ校正命令（ZQCS或ZQCL)時，ZQ校正 1358203 操作係在此命令所界定之週期內執行，在ZQ校正操作期 間，無法使用輸出電路。所以，禁止對晶片之存取且無法 輸入次一命令。因此，藉由ZQ校正命令所界定之週期係 用於ZQ校正，ZQ校正應在此週期之內完成。
用於ZQ校正之週期係界定如下： tZQinit = 5 12*tCK tZQCS = 64*tCK tZQoper = 2 5 6 *tCK 此處，tCK代表一時脈之循環，此些規格係藉由時脈 的數目所界定，具體上，在AC規格中，在電源導通後之初 始階段期間所執行之用於ZQ校正的ZQ校正週期（tZQinit) 係界定爲tZQinit = 512*tCK。進一步地，在初始階段之後所 執行之用於ZQ校正的ZQ校正週期係根據所輸入之命令來 予以界定。當ZQCS之外部ZQ校正命令輸入時所執行之用 於ZQ校正的ZQ校正週期（tZQCS)係界定成爲tZQCS = 64*tCK。當ZQCL之外部ZQ校正命令輸入時所執行之用 於ZQ校正的ZQ校正週期（tZQoper)係界定成爲tZQ0per = 25 6*tCK。 當電源導通時，阻抗調整可執行一段長的週期時間。 在初始階段之後的ZQ校正週期是短的（64*tCK 256*tCK) 。此係因爲藉由初次Z Q校正所調整的阻抗將使用於隨後 的ZQ校正，且因此，隨後ZQ的校正可在—較短的週期時 間之內完成。此外，因爲隨後的Z Q校正週期短，所以在 禁止晶片之存取的期間，可縮短週期。假設短時間ZQ校 1358203 正（tZQCS，tZQoper)係在某一頻率執行時，當短時間之ZQ 校正係在其中裝置變化小之狀態中執行時，具體上與刷新 循環合作時，則可不減低半導體裝置性能來執行ZQ校正 (tZQCS)。 然而，阻抗會根據裝置設置的狀況來變化，例如操作 模式，電源電壓，及溫度。亦即，在自刷新操作或類似執 行長的週期時間之情形下，即使短時間的ZQ校正（tZQCS 或tZQoper)係在自刷新操作之後執行，並不能保證可調整 阻抗，如第1圖中所示，即使在完成自刷新操作後之DLL 鎖定週期（tDLLK = 512*tCK)係採用於ZQ校正，仍不能保證 可調整阻抗。根據AC規格，亦即在ZQ校正命令已輸入之 後，當執行短時間ZQ校正（tZQCS或tZQoper)時，調整阻 抗的可能性很少。 若在當輸入ZQ命令時ZQ校正結果接近（或等於）輸出 阻抗，貝U ZQ校正操作可在短週期時間內完成。若介於阻 抗及ZQ校正結果之間存在有差異時，則ZQ校正操作不會 在界定的ZQ校正週期之內完成。若阻抗匹配並未成功地 完成時，則傳輸線之阻抗不會匹配半導體裝置之輸出阻抗 。在此情形中，資料波形會在傳輸期間模糊，而引起超越 量或低越量，以致無法執行高速度資料轉移。 以下爲關於ZQ校正操作及半導體記億體的恢復操作 之參考，專利文件1(日本公開待審專利公告第2002-0267 1 2 號）掲示一輸出電路之迴轉率係藉由匹配一外部終止器來 調整。專利文件2 (日本公開待審專利公告第〇 8 - 3 3 5 8 7 1號） 1358203 揭示切換電晶體可藉由外部控制信號來導通及關閉以便調 整阻抗。專利文件3(日本公開待審專利公告第2 00 5 _ 0 65249 號）揭示輸入端子之終止電阻及輸出電路之阻抗係藉由使 用一個外部電阻來調整’專利文件4(日本公開待審專利公 告第2005-506647號）揭示輸入緩衝器在—自動恢復操作期 間設定爲禁能（di able)狀態以及在自動恢復操作之.後設定 爲低功率預充電狀態’藉以降低半導體裝置之功率。 當輸入ZQ校正命令時’若介於Zq校正結果與輸出阻 抗間存在差異時’則ZQ校正操作不會在界定之ZQ校正週 期內完成。在此情形中’傳輸線之阻抗並未匹配半導體裝 置之輸出阻抗’因而’資料波形在傳輸期間模糊，而引起 超越量或低越量’以致無法執行高速度之資料轉移，前述 參考文獻並未考慮這些問題且對這些問題沉默以對。 【發明內容】 本發明係鑑於以上缺點而完成，ZQ校正操作係在半導 體裝置之操作期間自動地加入，以便增加阻抗調整之數目 來供更準確的阻抗調整用，具體上，當完成自刷新操作時 ’產生ZQ校正操作命令以加入ZQ校正操作來供更準確的 阻抗調整用。因此，本發明之一目的在提供一種ZQ校正 電路，能藉由自動地加入ZQ校正操作，而更準確地匹配 傳輸線之阻抗與半導體裝置之輸出阻抗。進一步地，本發 明之另一目的在提供一種半導體裝置，其具有此一 ZQ校 正電路且可執行一高速度之資料轉移。 爲了解決上述問題，本發明基本地採用以下技術。理 1358203 所當然地’本發明將涵蓋應用科技，其中可完成多樣的改 變及修正，而不會違淳本發明之精神。 本發明之第一觀點’提供有一種ZQ校正電路，能更 準確地使傳輸線之阻抗與半導體裝置之輸出阻抗匹配，用 於ZQ校正之控制信號係由不同於外部ZQ校正命令之一命 令所發出，以便執行ZQ校正操作。 該控制信號係可輸入至計數器之內，以便執行該ZQ 校正操作。在此情形中，該控制信號可輸入至該計數器之 內，以便執行上拉ZQ校正操作。一附加的控制信號可在 完成該上拉ZQ操作之後發出，以便執行下拉ZQ校正操作 。進一步地，藉由該控制信號所執行之ZQ校正操作可相 同於當輸入外部ZQ校正命令時所執行之ZQ校正操作。 不同於外部ZQ校正命令之命令可爲用於自刷新操作 之命令。在此情形中，該ZQ校正操作可在藉由用於自刷 新操作的該命令所界定之DLL鎖定週期期間同時地執行。 本發明之第二觀點，提供有一種ZQ校正電路，能更 準確地使傳輸線之阻抗與半導體裝置之輸出阻抗匹配，該 ZQ校正電路包括連接至ZQ校正電路端子之第一上拉電路 、具有第二上拉電路及下拉電路之複製緩衝器、以及輸入 第一控制信號及第二控制信號之第—計數器。該ZQ校正 電路亦包括輸入第三控制信號及第四控制信號之第二計數 器、以及可操作以比較該ZQ校正端子之電位與參考電位 的第一比較器’以及可操作以比較介於該第二上拉電路及 該下拉電路間之接點的電位與該參考電位之第二比較器。 1358203 '該下拉電路間之節點的電位與該參考電位之第二比較器。 第一 ZQ校正操作係執行以回應於該第一控制信號及回應 於根據ZQ校正命令所產生的該第三控制信號，第二ZQ校 正操作係執行以回應於該第二控制信號及回應於根據自刷 新命令所產生之該第四控制信號。 該第一上拉電路、該第一計數器、以及該第一比較器 可構成以執行上拉ZQ校正操作，該複製緩衝器、該第二 計數器、以及該第二比較器可組構以在該上拉ZQ校正操 D 作之後來執行下拉ZQ校正操作。 本發明之第三觀點，提供有一種半導體裝置，其具有 - 前述ZQ校正電路以及可執行高速度之資料轉移。 , 本發明之ZQ校正電路，ZQ校正命令係由來自不同於 外部輸入ZQ校正命令之命令所產生，以便額外地執行ZQ 校正操作。藉由額外地執行ZQ校正操作，該ZQ校正操作 之數目將增加，以使該阻抗之匹配可在更短的週期時間中 更準確地被執行。不同於外部所輸入之ZQ校正命令的命 令係較佳地爲自刷新命令。在此情形中，可獲得在自刷新 操作之後將自動執行ZQ校正操作的ZQ校正電路。進一步 地，可獲得具有此一 ’ZQ校正電路具可執行高速度之資料 轉移的半導體裝置。 本發明之前述及其他目的、特性及優點將於下文結合 附圖之說明中明顯出來，該等附圖係藉由實例來描繪本發 明之較佳實施例。 【實施方式】 -10- 1358203 下。第2圖係本發明之ZQ校正操作的時序圖，第3圖爲 ZQ校正電路之電路圖，第4圖爲上拉電路之電路圖及第5 圖爲下拉電路之電路圖，第6圖爲ZQ校正操作之時序圖 。如第2圖中所示，本發明之該ZQ校正電路在自刷新操 作完成之後自動地執行ZQ校正操作。即使未輸入外部ZQ 校正命令，該ZQ校正電路仍自動地在該自刷新操作完成 之後自動地執行ZQ校正操作。具體上，該ZQ校正電路在 該自刷新操作完成之後在一DLL時脈循環之內（tDLLK = 512*tCK)同時地執行一ZQ 校正操作（tDQoper = 256*tCK)。 第3圖中所示之該ZQ校正電路係合倂於半導體裝置 之內，該ZQ校正電路包含第一上拉電路301、第二上拉電 路302'下拉電.路303、第一計數器304、第二計數器305 、第一比較器306、第二比較器307、以及電阻308及309 。來自該ZQ校正電路之阻抗控制信號DRZQ係供應至輸 出電路，P且抗控制信號DRZQP(DRZQP1至DRZQP5)係輸出 做爲用以形成輸出電路最後級之負載的電晶體之閘極控制 信號，阻抗控制信號DAZQN(DRZQN1至DRZQN5)係輸出 作爲用以形成輸出電路最後級之驅動器的電晶體之閘極控 制信號。輸出電路之負載及驅動器之阻抗係設定爲最佳値 〇 本發明之ZQ校正電路的基本結構與發明人先前之日 本專利申請案第2005 -0 1 1 272號相同，其整體揭示將結合 於此供參考。本發明之ZQ校正電路，不同於先前日本專 利申請案的是，其中額外的計數器控制信號 SELFEX1及 1358203 、利申請案的是，其中額外的計數器控制信號SELFEX1及 SELFEX2係分別輸入至計數器304及305，該等計數器控 制信號SELFEX1及SELFEX2具有相同於控制信號ACT1 及ACT2之功能。當輸入控制信號SELFEX1時，該第一計 數器304亦起動用以執行負載之ZQ校正操作的計數操作 。相似地，當輸入控制信號SELFEX2時，該第二計數器 3 05亦起動用以執行該驅動器之ZQ校正操作的計數操作。 其餘設置則與先前日本專利申請案相同。第一上拉電路301 3 、第二上拉電路302、及下拉電路303各藉由五個並聯連 .接之阻抗調整電晶體來形成，計數器304及3 05各具有5 位元之設置。 半導體裝置具有用於ZQ校正之接腳ZQ，該接腳ZQ 經由外部電阻R連接至接地電位GND，第一上拉電路3 0 1 配置於ZQ校正之接腳ZQ與電源電位VDD之間。因此， 用於ZQ校正之.接腳ZQ係經由第一上拉電路301連接至電 源電位VDD，並且經由外部電阻R連接至接地電位GND。 ^ 藉由調整用於ZQ校正之接腳ZQ的電位以便成爲電源電位 VDD之一半，可使該上拉電路之阻抗等於外部電阻R。電 阻308及309係串聯連接於電源電位VDD與接地電位GND 之間。電阻308及309用作參考電位產生電路，用以自兩 電阻3 0 8及3 0 9之間節點來輸出參考電位Vref，舉例來說 ，電阻308及309可產生VDD/2的電位來做爲參考電位Vre.f 〇
第.一比較器3 06可操作來比較用於ZQ校正之接腳ZQ -12- 1358203 •之輸入電位與參考電位Vref，並產生一輸出COMP1。當控 制信號ACT1或控制信號SELFEX1啓動時，第一計數器304 根據第一比較器306之輸出COMP 1來起動計數操作。在該 上拉電路中之電晶體係藉由來自第一計數器304所輸出之 阻抗控制信號DRZQP(DRZQP1至DRZQP5)而導通或不導 通，藉以調整阻抗》 第一計數器304係初始地設定，以使得所有位元具有 —高的位準（11111)。當啓動控制信號ACT1或控制信號 D SELFEX1時，若輸出COMP1具有低的位準時，第一計數 器執行向下計數操作，並且若輸出COMP1具有高的位準時 ，則執行向上計數操作。第一計數器3 04可輸出五位元信 號DRZQP(DRZQP1至DRZQP5)»上拉電路301及302各供 應有用來使對應之電晶體進入導通或不導通之阻抗控制信 號DRZQP1至DRZQP5，以調整該阻抗。進一步地，阻抗 控制信號DRZQP1至DRZQP5係輸出作爲用以形成該輸出 電路最後級之負載的電晶體之控制信號。 3 此外，第二上拉電路302係配置介於電源電位VDD及 節點A之間，下拉電路3 0 3係配置介於節點A及接地電位 GND之間。因此，第二上拉電路302及下拉電路303形成 複製緩衝器。節點A之電位及參考電位Vref係輸入至第二 比較器3 07，以相互比較此等電位而產生輸出C〇MP2。當 控制信號ACT2或控制信號SELFEX2啓動時，該第二計數 器305起始一計數操作，舉例來說，第二比較器305初始 地被設定使得所有位元具有一低的位準（〇〇〇〇〇)。若輸出 1358203 作’並且若輸出COMP2具有高的位準時，則執行向上計數 操作。 該第二計數器3 0 5輸出5位元阻抗控制信號DRZON (DRZON1至DRZON5)。下拉電路3 03被供應阻抗控制信號 DRZQN1至DRZON5，以使對應之電晶體導通或不導通而 調整阻抗。進一步地，阻抗控制信號DRZQN至DRZQN5 係輸出做爲用於形成在該輸出電路最後一級之驅動器的電 晶體之控制信號。 上拉電路301及302將參照第4圖來予以詳細描述， 因爲第一上拉電路301及第二上拉電路302具有相同結構 ，故僅對第一上拉電路301做以下相關之描述，第4圖係 上拉電路301(或302)之電路圖。如第4圖中所示，上拉電 路301包括複數個P通道電晶體311至315，（第4圖中之 五個電晶體）及一電阻331。P通道電晶體311至315之源 極結合地連接至該電源電位VDD，並且P通道電晶體3 1】 至315之汲極結合地連接至電阻311之第一端。進一步地 ，電阻311之第二端係連接至用於ZQ校正之接腳ZQ。阻 抗控制信號DRZQP1至DRZQP5輸入至P通道電晶體311 至3 15的對應閘極內。阻抗控制信號DRZQP1至DRZQP5 具有二進位元之設置。對應之電晶體的大小係以該二進系 統爲依據。
舉例來說，假設電晶體3 1 1具有W/L之大小’則電晶 體312將具有2W/L的大小。電晶體313具有4W/L的大小 ，電晶體314具有8W/L的大小’並且電晶體313具有16W/L -14- 1358203 的大小。因此，電晶體具有2(N_"W/L的大小，各個電晶體 係設定爲具有之阻抗比。電阻331之第二端係連接至 - 用於ZQ校正之接腳ZQ。上拉電路301使用於ZQ校正之 - 接腳ZQ之電位朝向電源電位上拉。 上拉電路301及3 02具有相同於輸出電路最後級之負 載的設置，因此，上拉電路301及302爲用於輸出電路最 後級之負載的複製電路。進一步地，將於稍後描述之下拉 電路3 03具有相同於該輸出電路最後級之驅動器的相同設 • 置，因此，下拉電路303爲用於該輸出電路的最後一級之 驅動器的複製電路，所以，上拉電路301' 302及下拉電路 303各簡單地稱爲複製電路。藉由第二上拉電路302及下 -- 拉電路303所形成的緩衝器稱爲輸出電路之複製緩衝器。 - 在此，所企望的是，上拉電路301、302及下拉電路303各 爲用於輸出電路之複製電路且具有相同於輸出電路之設置 。然而，上拉電路301、302及下拉電路303可爲各不具有 完全相同於輸出電路之設置，但可實質地具有相同於輸出 電路之設置。只要上拉電路301、302及下拉電路303具有 等效於輸出電路之電壓對電流特性時，則上拉電路301302 及下拉電路303之尺寸可縮減。 下拉電路303將參照第5圖來詳細描述，第5圖係下 • 拉電路303之電路圖。如第5圖中所示，下拉電路303包 - 括複數個N通道電晶體321至325(第5圖中的五個電晶體） 及電阻332。N通道電晶體321至325之源極係結合地連接 至接地電位GND’並且N通道電晶體321至325之汲極係 -15- 1358203 至接地電位GND，並且N通道電晶體321至325之汲極係 結合地連接至電阻332之第一端。進一步地，電阻332的 第二端係連接至節點A。阻抗控制信號DRZON1至DRZON5 係輸入至對應之N通道電晶體321至325的閘極，阻抗控 制信號DRZQN1至DRZQN5具有二進位元設置，因此，對 應之電晶體的大小係以二進系統爲依據。 舉例來說，假設電晶體3 2 1具有W/L的大小，電晶體 3 22具有2 W/L的大小。電晶體3 23具有4 W/L的大小， ) 電晶體4具有8 W/L的大小，且電晶體 3 2 5具有16 W/L 的大小因此，此等電晶體具有2(n_" W/L的大小，電晶 體各係設定以具有2(m之阻抗比，電晶體3 3 2的第二端係 連接至節點A。下拉電路3 03用來使節點A之電位來朝向 接地電位下拉。 本發明之ZQ校正操作將描述於下，校正操作係用以 產生使輸出電路之複製電路的阻抗最佳化的控制信號之操 作。輸出電路之阻抗係藉由最佳化之控制信號來調整。當 3 電源導通時，一初始ZQ校正操作（ZQinit)係執行用以設定 該輸出電路。進一步地，爲了要更準確地設定輸出電路， ZQ校正操作（ZQCS，ZQ〇per)在半導體之實際操作期間將 週期性地執行。再者，本發明，一額外的校正操作亦在完 成自刷新操作之後執行。
如第3圖中所示，一ZQ校正操作在外部電阻R係由 外部附接至用於ZQ校正之接腳ZQ的狀態中來執行。該外 部電阻R應具有滿足該輸出電路之需求的電阻値。在’ZQ -16- 1358203 •校正操作中，決定阻抗控制信號DRZQP1至DRZQP5，使 得外部電阻R與上拉電路301及302之阻抗彼此相等。進 —步地，決定阻抗控制信號DRZQN1至DRZQN5，以使得 第二上拉電路302之阻抗與下拉電路303之阻抗彼此相等 。藉此所獲得之阻抗控制信號DRZQP1至DRZQP5及阻抗 控制信號DRZQN1至DRZQN5係使用做爲輸出電路之電晶 體的閘極控制信號，藉以調整該輸出電路之阻抗至最佳値 〇 ^ 首先，控制信號ACT1(或控制信號_ SELFEX1)被啓動以 便執行連接至用於ZQ校正之接腳ZQ的上拉電路之阻抗調 整。第一上拉電路301之阻抗被調整，以便與連接至用於 ZQ校正之接腳ZQ的外部電阻R相等。在調整完成之後， 此時之阻抗控制信號係固定並供應至上拉電路301及302 ，並供應至形成輸出電路最後級的負載之電晶體的閘級。 然後，該控制信號ACT2(或控制信號SELFEX2)啓動以便執 行連接至節點A之下拉電路的阻抗調整。 」 當藉由一外部命令來命令ZQ校正時或當自刷新操作 〆 · 命令（在本實施例中爲SELFEXIT)輸入時，該ZQ校正操作 將啓動。然後，該控制信號 ACT1(或控制信號 SELFEX1) 啓動，以開始第一計數器3 04之計數操作。此時，控制信 號ACT2與控制信號SELFEX2係在停止啓動狀態中。假設 第一計數器304係初始地設定使得當上拉電路301.之所有 •電晶體在關閉（off)狀態時，所有阻抗控制信號DRZQP1至 DRZQP5具有高的位準（11111)。因爲用於ZQ校正之接腳 1358203 第一比較器306將產生具有低的位準之輸出COMP〗。第一 計數器3 04將執行向下計數操作以便輸出（1 1 1 10)之阻抗控 制信號DRZQP。 (11110)之阻抗控制信號DRZQP使上拉電路301及302 之電晶體311進入導通狀態，並使上拉電路301及302之 電晶體3 1 2、3 1 3、3 1 4及3 1 5進入關閉狀態。電晶體3 1 1 具有W/L之最小尺寸及低的驅動能力。所以用於ZQ校正 之接腳ZQ的電位變成稍微地比接地電位GND更高，但仍 低於參考電位V ref。因此，第一比較器306之輸出C0MP1 仍具有低的位準。所以，第一計數器3 04將進一步地執行 向下計數操作以便輸出（1 1 101)之阻抗控制信號DRZQP。 當（11101)之阻抗控制信號DRZQP輸入至上拉電路301 及3 02之內時，阻抗控制信號DRZQP使電晶體3 12進入導 通狀態，並使電晶體3 1 1、3 1 3、3 1 4及3 1 5進入關閉狀態 ，電晶體312具有2 W/L之大小。所以，用於ZQ校正之 接腳ZQ的電位變成比（1 1 1 10)之阻抗控制信號DRZQP之情 形中之電位更高，然而，用於ZQ校正之接腳ZQ的電位仍 低於參考電位 Vref，所以，輸出第一比較器3 06之輸出 C0MP1仍具有低的位準。因此，第一計數器304將進一步 執行向下計數操作以便輸出（111 00)之阻抗控制信號 DRZQP ◊ 此等步驟係順序地重複使得第一計數器3 04執行向下 計數操作而使第一上拉電路301中之具有更大尺寸之電晶 體進入導通（on)狀態。當計數操作重複時’第一上拉電路 -18- 1358203 •體進入導通（〇n)狀態。當計數操作重複時，第一上拉電'路 301之阻抗會逐漸地降低而用於ZQ校正之接腳ZQ的電位 逐漸地增加。當用於ZQ校正之接·腳ZQ的電位藉由計數操 作之重複變成比參考電位Vref更高時，第一比較器3 06之 輸出COMP1變成高的位準。然後，第一計數器304反向地 執行向上計數操作。因此，比較器306之輸出會根據用於 ZQ校正之接腳ZQ之電位及參考電位Vref的大小來變成低 的位準或高的位準，使得第一計數器304按照此情形來執 ^ 行向下計數操作或向·上計數操作.。因而，使得用於ZQ校 正之接腳ZQ之電位穩定而接近參考電位Vref( = VDD/2)。 . 當用於ZQ校正之接腳ZQ的電位穩定而接近參考電 '壓Vref ( = VDD/2)時，控制信號ACT1(或控制信號SELFEX1) 將不啓動.，控制信號ACT1 (或控制信號SELFEX1)的不啓 動將停止第一計數器304的計數操作且固定計數値。準一 步地，上拉電路的阻抗調整藉由阻抗控制信號DRZQP1至 DRZQP5之位準固定之事實來予以完成及固定，在此時， 3 上拉電路301及302之阻抗係固定以便等於外部電阻R。 當上拉電路藉此而固定時，控制信號 ACT2(或控制信號 SELF EX2)將啓動以執行下拉電路之阻抗調整。
當上拉電路301的ZQ校正操作完成時，控制信號 ACT2(或控制信號SELFEX2)啓動以便起始第二計數器305 的計數操作。假設第二計數器305初始地設定，使得當下 拉電路3 03的所有電晶體在關閉狀態時，所有阻抗控制信 號DRZQN1至DRZQN5具有低的位準（00000)。因爲節點A 1358203 •的電位係電源電位VDD，所以第二比較器3 07產生具有高 的位準之輸出COMP2。第二計數器3 05執行向上計數操作 - 以便輸出（0000 1)之阻抗控制信號DRZQN。 - 來自第二計數器3 05之（00001)的阻抗控制信號DRZQN 使下拉電路303之電晶體321進入導通狀態，並使下拉電 路303之電晶體3 22，3 23，324，325進入關閉狀態。電晶 體321具有W/L之最小的尺寸以及低的驅動能力。因此， _ 節點A之電位變成稍微地比電源電位VDD更低但仍更高於 ) 參考電位Vref，所以，比較器307之輸出COMP2仍具有一 高位準。因此，第二計數器305將Μ —步地執行向上計數 操作以便輸出（000 1 0)之阻抗控制信號DRZQN。 當（000 1 0)之阻抗控制信號DRZQN爲輸入至下拉電路 . 3 0 3之內哼，，阻抗控制信號DRZQN使電晶體322進入導通 狀態，並使電晶體321、323、324、3 25進入關閉狀態。電 晶體322具有2W/L的大小，所以節點A之電位變成比 (0000 1 )之位元信號DRZQN.之情形中的電位更低。然而節 Λ J 點Α之電位仍高於參考電位Vref ’所以第二比較器3〇7之 輸出COMP2仍具有高的位準。因此’第二計數器305進一 步地執行向上計數操作以便輸出（000 1 1 )之阻抗控制信號 爲 DRZQN。 此等步驟係順序地重複執行’使得第二計數器305執 行向上計數操作而使在下拉電路303中的具有更大之大小 的電晶體進入一導通狀態。當計數操作重複時’下拉電路 303之阻抗逐漸地降低而節點A之電位亦逐漸降低。.當節 -20- 1358203 •點A之電位藉由計數操作之重複而變成比參考電位Vref 更低時，第二比較器307之輸出COMP2變成低的位準。然 後，第二計數器305反向地執行向下計數操作。因此，比 -較器307之輸出會根據節點a之電位及參考電位vref之大 小來變成高的位準或低的位準，使得第二比較器305按照 此情形執行向上計數操作或向下計數操作。因而，使節點 A之電位穩定地接近參考電位Vref( = VDD/2)。 當使節點A之電位穩定地接近參考電位Vref(爲VDD/2) 3 時，控制信號ACT2(或控制信號SELFEX2)將不啓動。控制 信號ACT2(或控制信號SELFEX2)之不啓動將停止第二計 數器3 05之計數操作且固定計數値。更進一步地，下拉電 路之阻抗調整藉由控制信號DRZQN1至DRZQN5之位準爲 固定之事實來完成。因此，當控制信號ACT2(或控制信號 SELFEX2)不啓動時，所有狀態均固定。 上拉電路3 0 1及3 02之阻抗係固定，以便在控制信號 ACT1(或控制信號SELFEX1)啓動時，相等於外部電阻R。 ) ' 進一步地，下拉電路3 0 3之阻抗固定，以便控制信號ACT2 (或控制信號SELFEX2)啓動時，相等於上拉電路3 02之阻 抗。因而，所有的上拉電路301，302及下拉電路303係設 定以具有相等於外部電阻R之阻抗。輸出電路之阻抗係藉 由使用阻抗控制信號DRZQP及DRZQN做爲輸出電路之控 制信號來加以調整。因此，可獲得包含具有匹配阻抗之輸 出電路且可執行高速資料轉移的半導體裝置。 如上述，上拉ZQ校正操作係不僅藉由控制信號ACT 1 1358203 -來啓動並且藉由控制信號SELF EX 1來啓動。進一步地，下 拉ZQ校正操作亦藉由控制信號SELFEX2來執行。因此， 本發明之ZQ校正電路可藉由不同於控制信號之ACT 1及 ACT2之控制信號SELFEX1及SELFEX2來執行一ZQ校正 操作。在已發出自行刷新命令SELFEXIT之後，控制信號 SELFEX1係自動地自內部電路所發出。更進一步地，控制 信號SELFEX2係自動地發出，以便在上拉ZQ完成時，執 行下拉ZQ校正操作。因此，在·自刷新操作之後，ZQ校正 ) 操作係自動地增加。 本發明之ZQ校正電路之操作將參照第6圖描述如下 ，第6圖係本發明ZQ校正操作之時序圖。通常地，當外 部ZQ校i操作命令發出時，控制信號ACT1被啓動以便起 動ZQ校正操作。本發明，控制信號SELFEX1被進一步輸 入作爲用以執行相同於控制信號ACT1之控制程序的信號 。而用於自刷新之外部信號SELFENTRY被輸入，以起動 自刷新操作。自刷新週期則藉由外部命令SELFEXIT來結 )束。 當外部命令SELFEXIT發出時，控制信號SELFEX1被 啓動（以第6圖中所示之實例中之高位準），以便起動上拉 ZQ校正操作’該上拉ZQ校正操作如以上所述地來執行。 因此，上拉ZQ校正係首先藉由控制信號SELF EX 1來執行 。用於ZQ校正之接腳ZQ的位準藉由第一計數器3 04之計 數操作來逐漸地增加及穩定地接近位準爲VDD/2»然後， 控制信號S E L F E X 1不啓動（以第6圖所例示之低位準），以 -11- 1358203 -便固定阻抗控制信號DRZQP。 當控制信號SELFEX1不啓動時，控制信號SELFEX2 被啓動（以第6圖中所示實例之高位準），以便起動下拉zq 校正操作，該下拉ZQ校正操作係如以上描述來執行。節 點A之位準係藉由第二計數器305之計數操作來逐漸地降 低及穩定地接近位準爲VDD/2。然後，控制信號SELFEX2 不開啓（以第6圖中所示實例中之低位準），以便固定阻抗 控制信號DRZQN，因此，完成ZQ校正操作。 本發明，ZQ校正操作係自動地藉由用於自動恢復操作 之外部命令SELFELXIT所起動，在上拉ZQ校正完成之後 ，下拉ZQ校正會自動地起動，在自刷新操作之後，沒有外 部命令在512時脈之DLL鎖定週期（TDLLK = 512*tCK)之期 間輸入。ZQ校正操作伴隨此DLL週期來同時執。所以， ZQ校正操作對外部禁止存取期間不具有影響。更進一步地 ，在DLL鎖定週期（tDLL = 512*tCK)完成之後，命令可輸入 。直到DLL鎖定週期完成之後，ZQ校正可予以完成。所 以，在校正操作期間輸入ZQ校正命令之情況中’即使當 忽略 ZQ 校正命令時執行校正操作’此規格 .(tZQoper = 25 6* TCK > tZQOS = 64*tCK)亦會g 滿足。因此’本 發明之ZQ校正操作符合於習知之規格 如上述，在完成自刷新操作之後’ ZQ校正操作會自動 地執行。DLL鎖定週期具有足以供ZQ校正週期用之512 循環，所以，ZQ校正操作可準確地執行。進一步地’除了 藉由外部ZQ校正命令所執行之ZQ校正操作之外’額外的 -23- 1358203 。ZQ校正操作之時距可爲更短，以便更準確地執行校正操 作。因此’可獲得在自刷新操作之後自動地執行Z Q校正 操作的ZQ校正電路，進一步地，可獲得具有此Zq校正電 路且能執行高速資料轉移之半導體裝置。 雖然本發明已參照較佳實施例來予以詳述時，但明顯 地’對於熟習於本項技藝之人士來說，在不博離本發明之 精神及範疇下’可完成許多修正及變化。當然地，本發明 _^將涵蓋此等修正及變化。 舉例來說，在上述實施例中，雖然ZQ校正操作係自 動地伴隨自刷新操作之使用而執行，然而ZQ命令亦可藉 由內部操作從自刷新命令來發出並用以執行ZQ校正操作 ' 。進一步地，此命令並未受限於自刷新命令。本發明可應 用於藉由外部命令所指定之操作週期爲長’且在輸入次一 命令之前具有大量時脈之情況。 【圖式簡單說明】 φ 第1圖係習知ZQ校正操作的時序圖。 第2圖係本發明之ZQ校正操作的時序圖。 第3圖係本發明之ZQ校正電路的電路圖。 第4圖係第3圖所示的ZQ校正電路中之上拉電路的 電路圖。 第5圖係第3圖所示的ZQ校正電路中之下拉電路的 電路圖。 第6圖係本發明之ZQ校正操作的時序圖。 -24 - 1358203 第6圖係本發明之ZQ校芷操作的時序圖。 【主要元件符號說明】 30 1、 3 02 上 拉 電 路 3 03 下 拉 電 路 3 04、 305 計 數 器 3 0 6、 3 07 比 較 器 3 0 8、 3 09、 33 1、 3 3 2、R 電 阻 3 11—315' 32 1〜 325 電 晶 體 A 節 點 3 -25 -

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1358203
校正電路及半導體裝置」專利案 (2011年6月13日修正） 第 095 1 39275 號 ZQ 十、申請專利範圍： 1. 一種ZQ校正電路，其包含： ZQ校正端子；以及 控制電路，耦接於該ZQ校正端子以響應於控制信號 而執行ZQ校正操作； 其中，該控制信號係藉由外部ZQ校正命令並進一步 I 藉由來自該外部ZQ校正命令之不同的外部命令所發 出，以及該不同的外部命令與該ZQ校正命令之每一者係 ' 在沒有該ZQ校正端子的介入而供給。 2.如申請專利範圍第1項之ZQ校正電路，其中 該控制電路包括一耦接於該ZQ校正端子的第一上 拉電路以及校正電路，該校正電路藉由該ZQ校正操作調 整該第一上拉電路的阻抗。 φ 3.如申請專利範圍第2項之ZQ校正電路，其中 該控制電路更包括一具有第二上拉電路與第一下拉 電路的複製緩衝器，該校正電路進一步調整該第二上拉 電路與該第一下拉電路，使得藉由該ZQ校正操作，該第 二上拉電路之阻抗變成大體上相當於該第一上拉電路之 阻抗，以及該第一下拉電路之阻抗變成大體上相當於該 第二上拉電路之阻抗。 4.如申請專利範圍第1項之ZQ校正電路，其中 該不同外部命令係一自行刷新命令。 1358203 修正本 5. 如申請專利範圍第1項之ZQ校正電路，其中 該控制電路包括第一及第二上拉電路以及第一下拉電路； 該ZQ校正操作包括第一、第二與第三操作部分，在該第 —操作部分調整該第一上拉電路之阻抗，在該第一操作部 分後於該第二操作部分調整該第二上拉電路之阻抗，在該 第二操作部分後於該第三操作部分調整該第一下拉電路之 阻抗。 6. —種ZQ校正電路， 在ZQ校正端子與電源電位之間連接第一上拉電路， 在該電源電位與節點A之間連接作爲輸出電路最後 級的負載側電路的複製電路之第二上拉電路， 藉由第一比較器比較該ZQ校正端子與參考電位之 電位，並輸出結果， 具備第一計數器，以該第一比較器之輸出當作輸入 信號，輸出用以設定該第一上拉電路與第二上拉電路之 阻抗的第一阻抗控制信號， 在接地電位與該節點A之間連接作爲該輸出電路最 後級的驅動側電路的複製電路之下拉電路， 具備第二計數器，藉由第二比較器比較該節點A與 該參考電位之電位，並以該第二比較器之輸出當作輸入 信號，輸出用以設定該下拉電路之阻抗的第二阻抗控制 信號， 該ZQ校正電路響應自外部輸入之自行刷新用命令， 1358203 修正本 在設定該第一上拉電路與第二上拉電路之阻抗而固 定該第一阻抗控制信號後， 設定該下拉電路之阻抗而固定該第二阻抗控制信 號， 將已固定之該第一阻抗控制信號及第二阻抗控制信 號輸出至該輸出電路最後級，設定該輸出電路最後級的 負載側電路及驅動側電路的阻抗。 7.如申請專利範圍第6項之ZQ校正電路，其中 該第一上拉電路具備複數個第一 P通道電晶體，該 複數個第一 P通道電晶體的各源極端子共通而連接於該 電源電位，該複數個第一 P通道電晶體的各汲極端子則 共通而透過第一阻抗連接於該ZQ校正端子， 該第二上拉電路具備複數個第二P通道電晶體，該 複數個第二P通道電晶體的各源極端子共通而連接於該 電源電位’該複數個第二P通道電晶體的各汲極端子則 共通而透過第二阻抗連接於該節點A， 該下拉電路具備複數個N通道電晶體，該複數個n 通道電晶體的各源極端子共通而連接於該接地電位，該 複數個N通道電晶體的各汲極端子則共通而透過第三阻 抗連接於該節點A， 在該ZQ校正電路中， 該第一阻抗控制信號被輸入至該複數個第一 p通道 電晶體及該複數個第二P通道電晶體的各閘極端子，以 1358203 修正本 控制該等第一 p通道電晶體及第二p通道電晶體各自的 動作， 依響應該自行刷新命令而產生的第一控制信號，開 始該第一計數器的動作， 該第二阻抗控制信號被輸入至該複數個N通道電晶 體的各閘極端子，以控制該等N通道電晶體各自的動作， 依響應該自行刷新命令而產生的第二控制信號，開 ^ 始該第二計數器的動作。 8. —種半導體裝置，具備ZQ校正電路， 該ZQ校正電路， 在ZQ校正端子與電源電位之間連接第一上拉電路， " 在該電源電位與節點A之間連接作爲輸出電路最後 級的負載側電路的複製電路之第二上拉電路， 藉由第一比較器比較該ZQ校正端子與參考電位之 電位，並輸出結果， # 具備第一計數器，以該第一比較器之輸出當作輸入 信號，輸出用以設定該第一上拉電路與第二上拉電路之 阻抗的第一阻抗控制信號， 在接地電位與該節點A之間連接作爲該輸出電路最 後級的驅動側電路的複製電路之下拉電路， 具備第二計數器，藉由第二比較器比較該節點A與 該參考電位之電位，並以該第二比較器之輸出當作輸入 信號，輸出用以設定該下拉電路之阻抗的第二阻抗控制 1358203 修正本 信號， 該ZQ校正電路， 響應自外部輸入至該半導體裝置之自行刷新用命 令， 進行該ZQ校正電路之校正動作，在固定該第一上拉 該第一阻抗控制信號後，固定該第二阻抗控制信號， 藉由該已固定之第一阻抗控制信號及第二阻抗控制 信號，設定該輸出電路最後級的負載側電路及驅動側電 路的阻抗》 9. 一種半導體電路，具備Zq校正電路， 該ZQ校正電路， 在ZQ校正端子與電源電位之間連接第一上拉電路， 在該電源電位與節點A之間連接作爲輸出電路最後 級的負載側電路的複製電路之第二上拉電路， 藉由第一比較器比較該ZQ校正端子之電位與參考 電位之電位，並輸出結果， 具備第一計數器，以該第一比較器之輸出當作輸入 信號，輸出用以設定該第一上拉電路與第二上拉電路之 阻抗的第一阻抗控制信號， 在接地電位與該節點A之間連接作爲該輸出電路最 後級的驅動側電路的複製電路之下拉電路， 具備第二計數器，藉由第二比較器比較該節點A與 該參考電位之電位，並以該第二比較器之輸出當作輸入 1358203 修正本 信號，輸出用以設定該下拉電路之阻抗的第二阻抗控制 信號， 該第一上拉電路具備複數個第一 p通道電晶體，該 複數個第一 p通道電晶體的各源極端子共通而連接於該 電源電位，該複數個第一 P通道電晶體的各汲極端子則 共通而透過第一阻抗連接於該ZQ校正端子， 該第二上拉電路具備複數個第二P通道電晶體，該 複數個第二P通道電晶體的各源極端子共通而連接於該 電源電位，該複數個第二P通道電晶體的各汲極端子則 共通而透過第二阻抗連接於該節點A， 該下拉電路具備複數個N通道電晶體，該複數個N ' 通道電晶體的各源極端子共通而連接於該接地電位，該 複數個N通道電晶體的各汲極端子則共通而透過第三阻 抗連接於該節點A， 在該ZQ校正電路中， φ 該第一阻抗控制信號被輸入該複數個第一 P通道電 晶體及該複數個第二P通道電晶體的各閘極端子，以控 制該等第一 P通道電晶體及第二P通道電晶體各自的動 作， 依響應自外部輸入該半導體裝置之自行刷新命令而 產生的第一控制信號，開始該第一計數器的動作，固定 該第一阻抗控制信號，以使該第一上拉電路及第二上拉 電路之阻抗成爲設定之値， !358203 修正本 該第二阻抗控制信號被輸入該複數個N通道電晶體 的各閘極端子，以控制該等N通道電晶體各自的動作， 並依響應自行刷新命令而產生的第二控制信號，開始該 第二計數器的動作，且在固定該第一阻抗控制信號後， 固定該第二阻抗控制信號，以使該下拉電路之阻抗成爲 設定之値，
藉由該已固定之第一阻抗控制信號及第二阻抗控制 胃號，設定該輸出電路最後級的負載側電路及驅動側電 路的阻抗。
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