CN117439398A - 死区时间优化电路和方法及其控制电路、推挽输出电路 - Google Patents

Abstract

本申请提供一种死区时间优化电路和方法及其控制电路、推挽输出电路，该死区时间优化电路包括：相位转换电路以及死区控制电路；相位转换电路用于将接收的控制信号转换为相位相反的反相控制信号；死区控制电路用于根据反相控制信号向直流转换芯片的第一逻辑电路输出第一逻辑控制信号，或根据控制信号向直流转换芯片的第二逻辑电路输出第一逻辑控制信号；死区控制电路还用于在预设延迟时间段后，根据第一逻辑控制信号和控制信号向第二逻辑电路/第一逻辑电路输出第二逻辑控制信号；预设延迟时间段小于向逻辑电路输出第一逻辑控制信号的时间点到开关管关闭的时间点之间的第一时间段，从而保证上下管无串通现象的同时，减小死区时间，提高转换效率。

Description

死区时间优化电路和方法及其控制电路、推挽输出电路

技术领域

本申请涉及电路设计技术领域，具体而言，涉及一种死区时间优化电路和方法及其控制电路、推挽输出电路。

背景技术

在直流-直流（DCDC）芯片中，存在高边与低边两个通道形成的推挽输出电路，如果高边与低边驱动时间设计不合理会导致推挽输出结构的两个输出器件（如场效应管等）穿通，从而导致上下管烧毁，因此，需要在DCDC设计中加入死区时间设计，防止穿通现象的发生。

在高压应用中，传统死区时间的控制方法一般采用固定死区时间的方法，例如在下管关闭以后再延迟固定的死区时间再使上管开启/在上管关闭后再延迟固定的死区时间再使下管开启，从而有效避免上下管穿通，但这种方式延迟时间太长，进而造成转换电路效率较低。

发明内容

本申请实施例的目的在于提供一种死区时间优化电路和方法及其控制电路、推挽输出电路，用以解决目前死区时间控制在下管关闭以后再延迟固定的死区时间再使上管开启/在上管关闭后再延迟固定的死区时间再使下管开启，存在的延迟时间太长进而存在的转换电路效率低的问题。

第一方面，本发明提供一种死区时间优化电路，该死区时间优化电路包括：相位转换电路以及死区控制电路；相位转换电路用于将接收的控制信号转换为相位相反的反相控制信号；死区控制电路用于根据反相控制信号向直流转换芯片的第一逻辑电路输出第一逻辑控制信号，或根据控制信号向直流转换芯片的第二逻辑电路输出第一逻辑控制信号；死区控制电路还用于在预设延迟时间段后，根据第一逻辑控制信号和控制信号向第二逻辑电路/第一逻辑电路输出第二逻辑控制信号；其中，第一逻辑控制信号用于控制逻辑电路对应的开关管关闭；第二逻辑控制信号用于控制逻辑电路对应的开关管导通；预设延迟时间段小于第一时间段；第一时间段为向逻辑电路输出第一逻辑控制信号的时间点到开关管关闭的时间点之间的时间段。

上述设计的死区时间优化电路，本方案设计死区控制电路根据反相控制信号向第一逻辑电路输出第一逻辑控制信号，使得第一逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第二逻辑电路输出第二逻辑控制信号，使得第二逻辑电路根据第二逻辑控制信号控制对应的开关管导通。或，根据反相控制信号向第二逻辑电路输出第一逻辑控制信号，使得第二逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第一逻辑电路输出第二逻辑控制信号，使得第一逻辑电路根据第二逻辑控制信号控制对应的开关管导通，从而实现DCDC双通道上下管的开关控制。并且，由于本方案设计的死区控制电路是在预设延迟时间段后发送第二逻辑控制信号，而预设延迟时间段小于输出第一逻辑控制信号的时间点到开关管关闭的时间点，因此，本方案相当于是在开关管关闭之前就已发送第二逻辑控制信号，进而在保证上下管无串通现象的同时，减小死区时间，提高转换效率。

在第一方面的可选实施方式中，该死区控制电路包括：第一转换电路、第一死区时延电路、第二转换电路以及第二死区时延电路；第一转换电路用于根据反相控制信号，向第一逻辑电路以及第一死区时延电路输出第一逻辑控制信号；第一死区时延电路用于在第一预设延迟时间段后，向第二转换电路输出第一逻辑控制信号；第二转换电路用于根据第一逻辑控制信号和控制信号，向第二逻辑电路输出第二逻辑控制信号；第二转换电路还用于根据控制信号，向第二逻辑电路以及第二死区时延电路输出第一逻辑控制信号；第二死区时延电路用于在第二预设延迟时间段后，向第一转换电路输出第一逻辑控制信号；第一转换电路还用于根据第一逻辑控制信号和控制信号，向第一逻辑电路输出第二逻辑控制信号。

上述实施方式，本方案通过第一转换电路、第一死区时延电路、第二转换电路以及第二死区时延电路的简易化结构实现死区控制电路对于死区时间的优化控制。

在第一方面的可选实施方式中，第一转换电路的输入端与相位转换电路的输出端电连接，相位转换电路的输入端与第二转换电路的输入端并联，第一转换电路的输出端与第一死区时延电路的输入端电连接，第一转换电路的输出端还用于与第一逻辑电路的输入端电连接；第一死区时延电路的输出端与第二转换电路的输入端电连接，第二转换电路的输出端与第二死区时延电路的输入端电连接，第二转换电路的输出端还用于与第二逻辑电路的输入端电连接，第二死区时延电路的输出端与第一转换电路的输入端电连接。

在第一方面的可选实施方式中，相位转换电路包括第一反相器，第一转换电路包括第一与非门、第二与非门以及第二反相器；第一与非门的第二输入端与第一反相器的输出端电连接，第一与非门的第一输入端与第二与非门的输出端电连接，第一与非门的第三输入端用于接收一高电平信号，第一与非门的输出端与第二反相器的输入端电连接，第二反相器的输出端与第一死区时延电路的输入端电连接，第二反相器的输出端还用于与第一逻辑电路的输入端电连接；第二与非门的第一输入端与第二死区时延电路的输出端电连接，第二与非门的第二输入端与第一与非门的输出端电连接。

在第一方面的可选实施方式中，第一死区时延电路包括第一死区调节子电路、第一或非门以及第三反相器；第一或非门的第一输入端以及第一死区调节子电路的输入端均与第二反相器的输出端电连接，第一死区调节子电路的输出端与第一或非门的第二输入端电连接，第一或非门的输出端与第三反相器的输入端电连接，第三反相器的输出端与第二转换电路的输入端电连接。

在第一方面的可选实施方式中，第二转换电路包括第三与非门、第四与非门以及第四反相器；第三与非门的第一输入端与第四与非门的输出端电连接，第三与非门的第二输入端用于接收控制信号，第三与非门的第三输入端用于接收一高电平信号，第三与非门的输出端与第四反相器的输入端电连接，第四反相器的输出端与第二死区时延电路的输入端电连接，第四反相器的输出端还用于与第二逻辑电路的输入端电连接；第四与非门的第一输入端用于与第一死区时延电路的输出端电连接，第四与非门的第二输入端与第三与非门的输出端电连接。

在第一方面的可选实施方式中，第二死区时延电路包括第二死区调节子电路，第二或非门以及第五反相器；第二或非门的第一输入端以及第二死区调节子电路的输入端均与第四反相器的输出端电连接，第二死区调节子电路的输出端与第二或非门的第二输入端电连接，第二或非门的输出端与第五反相器的输入端电连接，第五反相器的输出端与第一转换电路的输入端电连接。

第二方面，本发明提供一种控制电路，该控制电路包括第一方面中任一可选实施方式描述的死区时间优化电路、第一逻辑电路以及第二逻辑电路；第一逻辑电路，用于根据接收的第一逻辑控制信号控制对应的开关管关闭，或根据接收的第二逻辑控制信号控制对应的开关管导通；第二逻辑电路，用于根据接收的第二逻辑控制信号控制对应的第二开关管导通，或根据接收的第一逻辑控制信号控制对应的开关管关闭。

上述设计的控制电路，由于其包含前文描述的死区时间优化电路，因此，设计的控制电路可以根据反相控制信号向第一逻辑电路输出第一逻辑控制信号，使得第一逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第二逻辑电路输出第二逻辑控制信号，使得第二逻辑电路根据第二逻辑控制信号控制对应的开关管导通。或，根据反相控制信号向第二逻辑电路输出第一逻辑控制信号，使得第二逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第一逻辑电路输出第二逻辑控制信号，使得第一逻辑电路根据第二逻辑控制信号控制对应的开关管导通，从而实现DCDC双通道上下管的开关控制。并且，由于本方案设计的死区控制电路是在预设延迟时间段后发送第二逻辑控制信号，而预设延迟时间段小于输出第一逻辑控制信号的时间点到开关管关闭的时间点，因此，本方案相当于是在开关管关闭之前就已发送第二逻辑控制信号，进而在保证上下管无串通现象的同时，减小死区时间，提高转换效率。

第三方面，本发明提供一种推挽输出电路，该推挽输出电路包括第二方面中任一可选实施方式描述的控制电路、第一开关管以及第二开关管，第一开关管和第二开关管连接，形成推挽输出结构；第一开关管的栅极与第一逻辑电路的输出端电连接，第二开关管的栅极与第二逻辑电路的输出端电连接。

上述设计的推挽输出电路，由于其包含前文描述的控制电路，因此，设计的推挽输出电路可以根据反相控制信号向第一逻辑电路输出第一逻辑控制信号，使得第一逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第二逻辑电路输出第二逻辑控制信号，使得第二逻辑电路根据第二逻辑控制信号控制对应的开关管导通。或，根据反相控制信号向第二逻辑电路输出第一逻辑控制信号，使得第二逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第一逻辑电路输出第二逻辑控制信号，使得第一逻辑电路根据第二逻辑控制信号控制对应的开关管导通，从而实现DCDC双通道上下管的开关控制。并且，由于本方案设计的死区控制电路是在预设延迟时间段后发送第二逻辑控制信号，而预设延迟时间段小于输出第一逻辑控制信号的时间点到开关管关闭的时间点，因此，本方案相当于是在开关管关闭之前就已发送第二逻辑控制信号，进而在保证上下管无串通现象的同时，减小死区时间，提高转换效率。

第四方面，本发明提供一种死区时间优化方法，该方法应用于第一方面中任一可选实施方式描述的死区时间优化电路，该方法包括：获取控制信号，并将接收的控制信号转换为相位相反的反相控制信号；根据反相控制信号向直流转换芯片的第一逻辑电路输出第一逻辑控制信号，或根据控制信号向直流转换芯片的第二逻辑电路输出第一逻辑控制信号；在预设延迟时间段后，根据第一逻辑控制信号和控制信号向第二逻辑电路/第一逻辑电路输出第二逻辑控制信号；其中，第一逻辑控制信号用于控制逻辑电路对应的开关管关闭，第二逻辑控制信号用于控制逻辑电路对应的开关管导通；预设延迟时间段小于第一时间段，第一时间段为向逻辑电路输出第一逻辑控制信号的时间点到开关管关闭的时间点之间的时间段。

上述设计的死区时间优化方法，可以根据反相控制信号向第一逻辑电路输出第一逻辑控制信号，使得第一逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第二逻辑电路输出第二逻辑控制信号，使得第二逻辑电路根据第二逻辑控制信号控制对应的开关管导通。或，根据反相控制信号向第二逻辑电路输出第一逻辑控制信号，使得第二逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第一逻辑电路输出第二逻辑控制信号，使得第一逻辑电路根据第二逻辑控制信号控制对应的开关管导通，从而实现DCDC双通道上下管的开关控制。并且，由于本方案设计的死区控制电路是在预设延迟时间段后发送第二逻辑控制信号，而预设延迟时间段小于输出第一逻辑控制信号的时间点到开关管关闭的时间点，因此，本方案相当于是在开关管关闭之前就已发送第二逻辑控制信号，进而在保证上下管无串通现象的同时，减小死区时间，提高转换效率。

上述说明仅是本申请技术方案的概述，为了能够更清楚了解本申请的技术手段，而可依照说明书的内容予以实施，并且为了让本申请的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请的具体实施方式。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供的死区时间优化电路的第一结构示意图；

图2为本申请实施例提供的死区时间优化电路的第二结构示意图；

图3为本申请实施例提供的死区时间优化电路的第三结构示意图；

图4为本申请实施例提供的控制电路的结构示意图；

图5为本申请实施例提供的推挽输出电路的结构示意图；

图6为本申请实施例提供的死区时间优化方法的流程示意图。

图标：1-死区时间优化电路；2-控制电路；10-相位转换电路；20-死区控制电路；210-第一转换电路；220-第一死区时延电路；230-第二转换电路；240-第二死区时延电路；A-第一逻辑电路；B-第二逻辑电路；F1-第一反相器；F2-第二反相器；F3-第三反相器；F4-第四反相器；F5-第五反相器；Y1-第一与非门；Y2-第二与非门；Y3-第三与非门；Y4-第四与非门；H1-第一或非门；H2-第二或非门；2210-第一死区调节子电路；2410-第二死区调节子电路；Q1-第一开关管；Q2-第二开关管。

具体实施方式

下面将结合附图对本申请技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本申请的技术方案，因此只作为示例，而不能以此来限制本申请的保护范围。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同；本文中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请；本申请的说明书和权利要求书及上述附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。

在本申请实施例的描述中，技术术语“第一”“第二”等仅用于区别不同对象，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量、特定顺序或主次关系。在本申请实施例的描述中，“多个”的含义是两个以上，除非另有明确具体的限定。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

在本申请实施例的描述中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

在本申请实施例的描述中，术语“多个”指的是两个以上（包括两个），同理，“多组”指的是两组以上（包括两组），“多片”指的是两片以上（包括两片）。

在本申请实施例的描述中，技术术语“中心”“纵向”“横向”“长度”“宽度”“厚度”“上”“下”“前”“后”“左”“右”“竖直”“水平”“顶”“底”“内”“外”“顺时针”“逆时针”“轴向”“径向”“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。

在本申请实施例的描述中，除非另有明确的规定和限定，技术术语“安装”“相连”“连接”“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；也可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请实施例中的具体含义。

在直流-直流（DCDC）芯片中，存在高边与低边两个通道形成的推挽输出电路，如果高边与低边驱动时间设计不合理会导致推挽输出结构的两个输出器件（如场效应管等）穿通，从而导致上下管烧毁，因此，需要在DCDC设计中加入死区时间设计，防止穿通现象的发生。

在高压应用中，传统死区时间的控制方法一般采用固定死区时间的方法，例如在下管关闭以后再延迟固定的死区时间再使上管开启/在上管关闭后再延迟固定的死区时间再使下管开启，从而有效避免上下管穿通，但这种方式延迟时间太长，进而造成转换电路效率较低。

对于上述问题，本申请设计一种死区时间优化电路和方法及其控制电路、推挽输出电路，在下管关闭之前，提前将信号发送，使该提前发送的信号经过死区时间后发送给上管的逻辑电路，使得上管开启，进而在保证上下管无串通现象的同时，减小死区时间，提高转换效率。

基于上述思路，本申请提供一种死区时间优化电路，如图1所示，该死区时间优化电路包括相位转换电路10以及死区控制电路20，其中，该相位转换电路10的输出端与死区控制电路20的输入端电连接，该死区控制电路20的输出端分别与直流转换芯片的第一逻辑电路A和第二逻辑电路B电连接，该第一逻辑电路A与第一开关管Q1的栅极电连接，该第二逻辑电路B与第二开关管Q2的栅极电连接，从而使得第一逻辑电路A可对第一开关管Q1的导通和关闭进行控制，第二逻辑电路B可对第二开关管Q2的导通和关闭进行控制。

上述设计的死区时间优化电路，在使用的情况下，其可接收前端发送的控制信号（例如PWM信号），相位转换电路10用于接收前端发送的控制信号，并将接收的控制信号转换为相位相反的反相控制信号。例如，假设控制信号为高电平信号1，相位转换电路10则将该高电平信号转换为相位相反的低电平信号0。

该死区控制电路20，用于根据反相控制信号向直流转换芯片的第一逻辑电路输出第一逻辑控制信号，在预设延迟时间段后，根据第一逻辑控制信号和控制信号向第二逻辑电路输出第二逻辑控制信号。或者，该死区控制电路20，用于根据控制信号向直流转换芯片的第二逻辑电路输出第一逻辑控制信号，在预设延迟时间段后，根据第一逻辑控制信号和控制信号向第一逻辑电路输出第二逻辑控制信号。其中，该第一逻辑控制信号用于控制逻辑电路对应的开关管关闭，第二逻辑控制信号用于控制逻辑电路对应的开关管导通。预设延迟时间段小于第一时间段；第一时间段为向逻辑电路输出第一逻辑控制信号的时间点到开关管关闭的时间点之间的时间段。

基于前文执行逻辑，以如下举例对其进行说明：

假设前文描述的第一逻辑电路为DCDC双通道的低侧逻辑电路，第二逻辑电路为DCDC双通道的高侧逻辑电路，在初始状态下，低侧逻辑电路对应的第一开关管Q1导通，高侧逻辑电路对应的第二开关管Q2关闭，需要控制第一开关管Q1关闭，第二开关管Q2导通。相位转换电路10接收前端发送的控制信号（例如高电平信号1），并将接收的控制信号转换为相位相反的反相控制信号（低电平信号0），死区控制电路20根据反相控制信号（低电平信号0）向低侧逻辑电路输出第一逻辑控制信号（假设为低电平信号0），低侧逻辑电路通过第一逻辑控制信号控制第一开关管Q1关闭；并且死区控制电路20在小于第一时间段的预设延迟时间段后，根据第一逻辑控制信号和控制信号向高侧逻辑电路输出第二逻辑控制信号（假设为低电平信号0），高侧逻辑电路通过第二逻辑控制信号控制第二开关管Q2导通。

同样地，假设在初始状态下，低侧逻辑电路对应的第一开关管Q1关闭，高侧逻辑电路对应的第二开关管Q2导通，需要控制第一开关管Q1导通，第二开关管Q2关闭。

在此基础上，相位转换电路10接收前端发送的控制信号（例如低电平信号0），并将接收的控制信号转换为相位相反的反相控制信号（高电平信号1），死区控制电路20根据控制信号（例如低电平信号0）向高侧逻辑电路输出第一逻辑控制信号（低电平信号0），高侧逻辑电路通过第一逻辑控制信号控制第二开关管Q2关闭；并且死区控制电路20在小于第一时间段的预设延迟时间段后，根据第一逻辑控制信号和控制信号向低侧逻辑电路输出第二逻辑控制信号（高电平信号1），低侧逻辑电路通过第二逻辑控制信号控制第一开关管Q1导通。

上述设计的死区时间优化电路，本方案设计死区控制电路根据反相控制信号向第一逻辑电路输出第一逻辑控制信号，使得第一逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第二逻辑电路输出第二逻辑控制信号，使得第二逻辑电路根据第二逻辑控制信号控制对应的开关管导通。或，根据反相控制信号向第二逻辑电路输出第一逻辑控制信号，使得第二逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第一逻辑电路输出第二逻辑控制信号，使得第一逻辑电路根据第二逻辑控制信号控制对应的开关管导通，从而实现DCDC双通道上下管的开关控制。并且，由于本方案设计的死区控制电路是在预设延迟时间段后发送第二逻辑控制信号，而预设延迟时间段小于输出第一逻辑控制信号的时间点到开关管关闭的时间点，因此，本方案相当于是在开关管关闭之前就已发送第二逻辑控制信号，进而在保证上下管无串通现象的同时，减小死区时间，提高转换效率。

在本实施例的可选实施方式中，如图2所示，该死区控制电路20包括：第一转换电路210、第一死区时延电路220、第二转换电路230以及第二死区时延电路240。

第一转换电路210的输入端与相位转换电路10的输出端电连接，相位转换电路10的输入端与第二转换电路230的输入端并联，第一转换电路210的输出端与第一死区时延电路220的输入端电连接，第一转换电路210的输出端还用于与第一逻辑电路A的输入端电连接；第一死区时延电路220的输出端与第二转换电路230的输入端电连接，第二转换电路230的输出端与第二死区时延电路240的输入端电连接，第二转换电路230的输出端还用于与第二逻辑电路B的输入端电连接，第二死区时延电路240的输出端与第一转换电路210的输入端电连接。

上述设计的死区控制电路20，在应用的情况下，第一转换电路210根据反相控制信号，向第一逻辑电路A以及第一死区时延电路220输出第一逻辑控制信号；第一死区时延电路220在第一预设延迟时间段后，向第二转换电路230输出第一逻辑控制信号；第二转换电路230根据第一逻辑控制信号和控制信号，向第二逻辑电路B输出第二逻辑控制信号。

在控制信号的相位产生变化的情况下，第二转换电路230还用于根据控制信号，向第二逻辑电路B以及第二死区时延电路240输出第一逻辑控制信号；第二死区时延电路240在第二预设延迟时间段后，向第一转换电路210输出第一逻辑控制信号；第一转换电路210根据第一逻辑控制信号和控制信号，向第一逻辑电路A输出第二逻辑控制信号。

具体地，作为一种可能的实施方式，如图3所示，本方案设计的相位转换电路10可包括第一反相器F1，第一转换电路210包括第一与非门Y1、第二与非门Y2以及第二反相器F2；第一与非门Y1的第二输入端与第一反相器F1的输出端电连接，第一与非门Y1的第一输入端与第二与非门Y2的输出端电连接，第一与非门Y1的第三输入端用于接收一高电平信号drv，第一与非门Y1的输出端与第二反相器F2的输入端电连接，第二反相器F2的输出端与第一死区时延电路220的输入端电连接，第二反相器F2的输出端还用于与第一逻辑电路A的输入端电连接；第二与非门Y2的第一输入端与第二死区时延电路240的输出端电连接，第二与非门Y2的第二输入端与第一与非门Y1的输出端电连接。

请继续参照图3，本方案设计的第一死区时延电路220包括第一死区调节子电路2210、第一或非门H1以及第三反相器F3；第一或非门H1的第一输入端以及第一死区调节子电路2210的输入端均与第二反相器F2的输出端电连接，第一死区调节子电路2210的输出端与第一或非门H1的第二输入端电连接，第一或非门H1的输出端与第三反相器F3的输入端电连接，第三反相器F3的输出端与第二转换电路230的输入端电连接。其中，第一死区调节子电路2210可为任意形式的时间延迟电路，其延迟时间可进行适应性调节。

请继续参照图3，本方案设计的第二转换电路230包括第三与非门Y3、第四与非门Y4以及第四反相器F4；第三与非门Y3的第一输入端与第四与非门Y4的输出端电连接，第三与非门Y3的第二输入端用于接收控制信号，第三与非门Y3的第三输入端用于接收一高电平信号drv，第三与非门Y3的输出端与第四反相器F4的输入端电连接，第四反相器F4的输出端与第二死区时延电路240的输入端电连接，第四反相器F4的输出端还用于与第二逻辑电路B的输入端电连接；第四与非门Y4的第一输入端用于与第一死区时延电路220的输出端（即第三反相器F3的输出端）电连接，第四与非门Y4的第二输入端与第三与非门Y3的输出端电连接。

请继续参照图3，本方案设计的第二死区时延电路240可包括第二死区调节子电路2410，第二或非门H2以及第五反相器F5；第二或非门H2的第一输入端以及第二死区调节子电路2410的输入端均与第四反相器F4的输出端电连接，第二死区调节子电路2410的输出端与第二或非门H2的第二输入端电连接，第二或非门H2的输出端与第五反相器F5的输入端电连接，第五反相器F5的输出端与第一转换电路210的输入端电连接。其中，第二死区调节子电路2410可为任意形式的时间延迟电路，其延迟时间可进行适应性调节。

在上述设计的死区时间优化电路具体结构基础上，本方案可通过如下示例说明死区时间优化电路的控制过程：

假设，初始状态下低侧逻辑电路对应的第一开关管Q1为导通状态，高侧逻辑电路对应的都第二开关管Q2为关闭状态，此时，假设接收到PWM信号为高电平信号1，为高电平信号的PWM信号经过第一反相器F1得到信号为低电平信号0，由于第一与非门Y1的第二输入端输入低电平信号，因此，第一与非门Y1则直接输出高电平信号1，高电平信号1经过第二反相器输出第一逻辑控制信号（即为低电平信号0），该第一逻辑控制信号一方面输出给低侧逻辑电路，使得低侧逻辑电路利用低电平信号的第一逻辑控制信号控制第一开关管Q1关闭；该第一逻辑控制信号另一方面输出给第一或非门H1的第一输入端以及经过第一死区调节子电路2210输出给第一或非门H1的第二输入端，使得第一或非门H1输出高电平信号，再经过第三反相器F3向第四与非门Y4的第一输入端输出低电平信号，此时，由于第四与非门Y4的第二输入端连接第三与非门Y3的输出端，第三与非门Y3无输出，因此，第四与非门Y4的第二输入端输入低电平信号，即第四与非门Y4的两个输入端均输入低电平信号，使得第四与非门Y4输出高电平信号，这样使得第三与非门Y3的三个输入端均输入高电平信号，使得第三与非门Y3输出低电平信号，第三与非门Y3输出的低电平信号经过第四反相器F4输出第二逻辑控制信号（其为高电平信号），该第二逻辑控制信号一方面输出给高侧逻辑电路，使得高侧逻辑电路利用高电平信号的第二逻辑控制信号控制第二开关管Q2导通；另一方面输出给第二或非门H2的第一输入端以及经过第二死区调节子电路2410输出给第二或非门H2的第二输入端，使得第二或非门输出低电平信号，再经过第五反相器F5输出高电平信号给第二与非门Y2，使得第二与非门Y2输出低电平信号形成闭环。

假设接收到PWM信号为低电平信号0，低电平的PWM信号经过第一反相器F1得到高电平信号，由于第一与非门Y1接收到高电平信号，因此，其需要等待第一输入端输入的信号才能输出。低电平的PWM信号同时也输入第三与非门Y3的第二输入端，由于第三与非门Y3接收到低电平信号，其直接输出高电平信号给第四反相器F4，使得第四反相器F4输出低电平信号即第一逻辑控制信号，该第一逻辑控制信号一方面输出给高侧逻辑电路，使得高侧逻辑电路利用低电平信号的第一逻辑控制信号控制第二开关管Q2关闭；另一方面输出给第二或非门H2的第一输入端以及经过第二死区调节子电路2410输出给第二或非门H2的第二输入端，使得第二或非门输出高电平信号，再经过第五反相器F5输出低电平信号给第二与非门Y2，使得第二与非门Y2输出高电平信号，这样，第一与非门Y1的三个输入端均接收高电平信号，使得第一与非门Y1输出低电平信号，经过第二反相器F2之后输出高电平信号（即第二逻辑控制信号），该第二逻辑控制信号一方面输出给低侧逻辑电路，使得低侧逻辑电路利用高电平信号的第二逻辑控制信号控制第一开关管Q1导通；另一方面输出给第一或非门H1的第一输入端以及经过第一死区调节子电路2210输出给第一或非门H1的第二输入端，使得第一或非门H1输出高电平信号给第四与非门Y4的第一输入端，从而形成闭环。

本申请还提供一种控制电路，如图4所示，该控制电路包括前文描述的任一可选实施方式的死区时间优化电路1、第一逻辑电路A以及第二逻辑电路B，其中，第一逻辑电路A，用于根据接收的第一逻辑控制信号控制对应的开关管关闭，或根据接收的第二逻辑控制信号控制对应的开关管导通；第二逻辑电路B，用于根据接收的第二逻辑控制信号控制对应的第二开关管导通，或根据接收的第一逻辑控制信号控制对应的开关管关闭。

上述设计的控制电路，由于其包含前文描述的死区时间优化电路，因此，设计的控制电路可以根据反相控制信号向第一逻辑电路输出第一逻辑控制信号，使得第一逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第二逻辑电路输出第二逻辑控制信号，使得第二逻辑电路根据第二逻辑控制信号控制对应的开关管导通。或，根据反相控制信号向第二逻辑电路输出第一逻辑控制信号，使得第二逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第一逻辑电路输出第二逻辑控制信号，使得第一逻辑电路根据第二逻辑控制信号控制对应的开关管导通，从而实现DCDC双通道上下管的开关控制。并且，由于本方案设计的死区控制电路是在预设延迟时间段后发送第二逻辑控制信号，而预设延迟时间段小于输出第一逻辑控制信号的时间点到开关管关闭的时间点，因此，本方案相当于是在开关管关闭之前就已发送第二逻辑控制信号，进而在保证上下管无串通现象的同时，减小死区时间，提高转换效率。

本申请还提供一种推挽输出电路，如图5所示，该推挽输出电路包含前文描述的控制电路2、第一开关管Q1以及第二开关管Q2，第一开关管Q1和第二开关管Q2连接，形成推挽输出结构；第一开关管Q1的栅极与第一逻辑电路A的输出端电连接，第二开关管Q2的栅极与第二逻辑电路B的输出端电连接。其中，第一开关管Q1和第二开关管Q2均可以为场效应管、晶体管等，第一开关管Q1和第二开关管Q2可以为相同类型的开关管，也可以为不同类型的开关管，具体类型和型号可根据实际应用场景进行适应性调整。

上述设计的推挽输出电路，由于其包含前文描述的控制电路，因此，设计的推挽输出电路可以根据反相控制信号向第一逻辑电路输出第一逻辑控制信号，使得第一逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第二逻辑电路输出第二逻辑控制信号，使得第二逻辑电路根据第二逻辑控制信号控制对应的开关管导通。或，根据反相控制信号向第二逻辑电路输出第一逻辑控制信号，使得第二逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第一逻辑电路输出第二逻辑控制信号，使得第一逻辑电路根据第二逻辑控制信号控制对应的开关管导通，从而实现DCDC双通道上下管的开关控制。并且，由于本方案设计的死区控制电路是在预设延迟时间段后发送第二逻辑控制信号，而预设延迟时间段小于输出第一逻辑控制信号的时间点到开关管关闭的时间点，因此，本方案相当于是在开关管关闭之前就已发送第二逻辑控制信号，进而在保证上下管无串通现象的同时，减小死区时间，提高转换效率。

本申请还提供一种死区时间优化方法，如图6所示，该死区时间优化方法可应用于前文描述的死区时间优化电路，该方法可包括：

步骤S600：获取控制信号，并将接收的控制信号转换为相位相反的反相控制信号。

步骤S610：根据反相控制信号向直流转换芯片的第一逻辑电路输出第一逻辑控制信号，或根据控制信号向直流转换芯片的第二逻辑电路输出第一逻辑控制信号。

步骤S620：在预设延迟时间段后，根据第一逻辑控制信号和控制信号向第二逻辑电路/第一逻辑电路输出第二逻辑控制信号。

在上述实施方式中，第一逻辑控制信号用于控制逻辑电路对应的开关管关闭，第二逻辑控制信号用于控制逻辑电路对应的开关管导通；预设延迟时间段小于第一时间段，第一时间段为向逻辑电路输出第一逻辑控制信号的时间点到开关管关闭的时间点之间的时间段。另外，需要说明的是，上述实施步骤与前文描述的死区时间优化电路的实施过程一致，在这里不再赘述。

上述设计的死区时间优化方法，可以根据反相控制信号向第一逻辑电路输出第一逻辑控制信号，使得第一逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第二逻辑电路输出第二逻辑控制信号，使得第二逻辑电路根据第二逻辑控制信号控制对应的开关管导通。或，根据反相控制信号向第二逻辑电路输出第一逻辑控制信号，使得第二逻辑电路根据第一逻辑控制信号控制对应的开关管关闭，并且死区控制电路在预设延迟时间段后向第一逻辑电路输出第二逻辑控制信号，使得第一逻辑电路根据第二逻辑控制信号控制对应的开关管导通，从而实现DCDC双通道上下管的开关控制。并且，由于本方案设计的死区控制电路是在预设延迟时间段后发送第二逻辑控制信号，而预设延迟时间段小于输出第一逻辑控制信号的时间点到开关管关闭的时间点，因此，本方案相当于是在开关管关闭之前就已发送第二逻辑控制信号，进而在保证上下管无串通现象的同时，减小死区时间，提高转换效率。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围，其均应涵盖在本申请的权利要求和说明书的范围当中。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本申请并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

Claims (10)

1.一种死区时间优化电路，其特征在于，所述死区时间优化电路包括：相位转换电路以及死区控制电路；

所述相位转换电路用于将接收的控制信号转换为相位相反的反相控制信号；

所述死区控制电路用于根据所述反相控制信号向直流转换芯片的第一逻辑电路输出第一逻辑控制信号，或根据控制信号向直流转换芯片的第二逻辑电路输出第一逻辑控制信号；

所述死区控制电路还用于在预设延迟时间段后，根据所述第一逻辑控制信号和所述控制信号向第二逻辑电路/第一逻辑电路输出第二逻辑控制信号；

其中，所述第一逻辑控制信号用于控制逻辑电路对应的开关管关闭；所述第二逻辑控制信号用于控制逻辑电路对应的开关管导通；所述预设延迟时间段小于第一时间段；所述第一时间段为向逻辑电路输出第一逻辑控制信号的时间点到开关管关闭的时间点之间的时间段。

2.根据权利要求1所述的死区时间优化电路，其特征在于，所述死区控制电路包括：第一转换电路、第一死区时延电路、第二转换电路以及第二死区时延电路；

所述第一转换电路用于根据所述反相控制信号，向所述第一逻辑电路以及所述第一死区时延电路输出第一逻辑控制信号；

所述第一死区时延电路用于在第一预设延迟时间段后，向所述第二转换电路输出所述第一逻辑控制信号；

所述第二转换电路用于根据所述第一逻辑控制信号和所述控制信号，向所述第二逻辑电路输出第二逻辑控制信号；

所述第二转换电路还用于根据控制信号，向所述第二逻辑电路以及所述第二死区时延电路输出第一逻辑控制信号；

所述第二死区时延电路用于在第二预设延迟时间段后，向所述第一转换电路输出所述第一逻辑控制信号；

所述第一转换电路还用于根据所述第一逻辑控制信号和所述控制信号，向所述第一逻辑电路输出第二逻辑控制信号。

3.根据权利要求2所述的死区时间优化电路，其特征在于，所述第一转换电路的输入端与所述相位转换电路的输出端电连接，所述相位转换电路的输入端与第二转换电路的输入端并联，所述第一转换电路的输出端与所述第一死区时延电路的输入端电连接，所述第一转换电路的输出端还用于与所述第一逻辑电路的输入端电连接；

所述第一死区时延电路的输出端与所述第二转换电路的输入端电连接，所述第二转换电路的输出端与所述第二死区时延电路的输入端电连接，所述第二转换电路的输出端还用于与所述第二逻辑电路的输入端电连接，所述第二死区时延电路的输出端与所述第一转换电路的输入端电连接。

4.根据权利要求3所述的死区时间优化电路，其特征在于，所述相位转换电路包括第一反相器，所述第一转换电路包括第一与非门、第二与非门以及第二反相器；

所述第一与非门的第二输入端与所述第一反相器的输出端电连接，所述第一与非门的第一输入端与所述第二与非门的输出端电连接，所述第一与非门的第三输入端用于接收一高电平信号，所述第一与非门的输出端与所述第二反相器的输入端电连接，所述第二反相器的输出端与所述第一死区时延电路的输入端电连接，所述第二反相器的输出端还用于与所述第一逻辑电路的输入端电连接；

所述第二与非门的第一输入端与所述第二死区时延电路的输出端电连接，所述第二与非门的第二输入端与所述第一与非门的输出端电连接。

5.根据权利要求4所述的死区时间优化电路，其特征在于，所述第一死区时延电路包括第一死区调节子电路、第一或非门以及第三反相器；

所述第一或非门的第一输入端以及所述第一死区调节子电路的输入端均与所述第二反相器的输出端电连接，所述第一死区调节子电路的输出端与所述第一或非门的第二输入端电连接，所述第一或非门的输出端与所述第三反相器的输入端电连接，所述第三反相器的输出端与所述第二转换电路的输入端电连接。

6.根据权利要求2所述的死区时间优化电路，其特征在于，所述第二转换电路包括第三与非门、第四与非门以及第四反相器；

所述第三与非门的第一输入端与所述第四与非门的输出端电连接，所述第三与非门的第二输入端用于接收控制信号，所述第三与非门的第三输入端用于接收一高电平信号，所述第三与非门的输出端与所述第四反相器的输入端电连接，所述第四反相器的输出端与所述第二死区时延电路的输入端电连接，所述第四反相器的输出端还用于与第二逻辑电路的输入端电连接；

所述第四与非门的第一输入端用于与所述第一死区时延电路的输出端电连接，所述第四与非门的第二输入端与所述第三与非门的输出端电连接。

7.根据权利要求6所述的死区时间优化电路，其特征在于，所述第二死区时延电路包括第二死区调节子电路，第二或非门以及第五反相器；

所述第二或非门的第一输入端以及所述第二死区调节子电路的输入端均与所述第四反相器的输出端电连接，所述第二死区调节子电路的输出端与所述第二或非门的第二输入端电连接，所述第二或非门的输出端与所述第五反相器的输入端电连接，所述第五反相器的输出端与所述第一转换电路的输入端电连接。

8.一种控制电路，其特征在于，所述控制电路包括权利要求1-7中任一项所述的死区时间优化电路、第一逻辑电路以及第二逻辑电路；

所述第一逻辑电路，用于根据接收的第一逻辑控制信号控制对应的开关管关闭，或根据接收的第二逻辑控制信号控制对应的开关管导通；

所述第二逻辑电路，用于根据接收的第二逻辑控制信号控制对应的第二开关管导通，或根据接收的第一逻辑控制信号控制对应的开关管关闭。

9.一种推挽输出电路，其特征在于，所述推挽输出电路包括权利要求8所述的控制电路、第一开关管以及第二开关管，所述第一开关管和第二开关管连接，形成推挽输出结构；

所述第一开关管的栅极与所述第一逻辑电路的输出端电连接，所述第二开关管的栅极与所述第二逻辑电路的输出端电连接。

10.一种死区时间优化方法，其特征在于，所述方法应用于权利要求1-7中任一项所述的死区时间优化电路，所述方法包括：

获取控制信号，并将接收的控制信号转换为相位相反的反相控制信号；

根据所述反相控制信号向直流转换芯片的第一逻辑电路输出第一逻辑控制信号，或根据控制信号向直流转换芯片的第二逻辑电路输出第一逻辑控制信号；

在预设延迟时间段后，根据所述第一逻辑控制信号和所述控制信号向第二逻辑电路/第一逻辑电路输出第二逻辑控制信号；

其中，所述第一逻辑控制信号用于控制逻辑电路对应的开关管关闭，所述第二逻辑控制信号用于控制逻辑电路对应的开关管导通;所述预设延迟时间段小于第一时间段，所述第一时间段为向逻辑电路输出第一逻辑控制信号的时间点到开关管关闭的时间点之间的时间段。