CN116581992A - 一种功率转换器及用于功率转换器的控制电路 - Google Patents

一种功率转换器及用于功率转换器的控制电路 Download PDF

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CN116581992A CN202310268082.7A CN202310268082A CN116581992A CN 116581992 A CN116581992 A CN 116581992A CN 202310268082 A CN202310268082 A CN 202310268082A CN 116581992 A CN116581992 A CN 116581992A
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Abstract

提出了一种用于控制功率转换器中的功率开关的控制电路及包括该控制电路的功率转换器。该开关控制电路配置为用于提供第一开关驱动信号和第二开关驱动信号，并在电流采样信号达到输出反馈信号时使该第一开关驱动信号从置位逻辑状态变化至复位逻辑状态，在该第一开关驱动信号从置位逻辑状态变化至复位逻辑状态的时刻起经过死区时间使该第二开关驱动信号从复位逻辑状态变化至置位逻辑状态。该控制电路进一步配置为包括自适应死区时间调节(ADTA)电路，用于提供携带所述死区时间信息的延时时间信号，并用于自适应地调节所述死区时间随该第一功率开关的电容参数和该第二功率开关的电容参数同向变化，从而实现更精准的零电压切换，优化功率转换器的效率。

Description

一种功率转换器及用于功率转换器的控制电路
技术领域
本发明的实施例涉及集成电路，特别地，涉及功率转换器及其开关控制电路。
背景技术
零电压切换经常应用于采用软切换技术的功率转换器中以降低该功率转换器中用于进行导通和关断切换的晶体管的开关切换损耗并逐周期地优化开关切换的死区时间(也可以被提及为自适应死区时间调节或简称ADTA)。零电压切换检测或者死区时间检测的及时性和精确性对于实现零电压切换控制非常关键。比如在包括半桥(即：包含串联电耦合的高侧晶体管和低侧晶体管)的功率转换器中，用于驱动半桥的栅极驱动电路或控制电路需要提升高侧晶体管驱动和低侧晶体管驱动之间的死区时间检测/调节速度。不及时的死区时间检测/调节外加驱动电路延时会导致高侧晶体管或低侧晶体管错过零电压切换的导通时点，尤其是在开关切换频率越来越高的应用中，这将限制功率转换器的工作频率(或开关频率)并降低功率转换器系统的转换效率。
发明内容
本公开的一个实施例提出了一种用于控制功率转换器中的功率开关的控制电路，该控制电路配置为可以用于提供第一开关驱动信号和第二开关驱动信号，并在电流采样信号达到输出反馈信号时使该第一开关驱动信号从置位逻辑状态变化至复位逻辑状态，其中该电流采样信号表征流过该功率转换器中的第一功率开关或者第二功率开关的开关电流或者表征流过该功率转换器中的电感性储能装置的电感电流，该输出反馈信号表征该功率转换器的输出电压或者输出功率；该控制电路进一步被配置为可以用于在该第一开关驱动信号从置位逻辑状态变化至复位逻辑状态的时刻起经过死区时间，使该第二开关驱动信号从复位逻辑状态变化至置位逻辑状态；该控制电路进一步配置为可以包括自适应死区时间调节(ADTA)电路，用于提供携带所述死区时间信息的延时时间信号，并用于自适应地调节所述死区时间随该第一功率开关的电容参数和该第二功率开关的电容参数同向变化。
根据本公开的一个实施例，该控制电路或其中的ADTA电路可以进一步地被配置为根据所述输出反馈信号自适应调整所述死区时间随所述输出反馈信号反向变化。
根据本公开的一个实施例，该控制电路或其中的ADTA电路可以进一步地被配置为根据所述功率转换器的输入电压自适应调整所述死区时间随所述输入电压同向变化。
根据本公开的一个实施例，所述电流采样信号可以包括未经补偿的电流检测信号，所述ADTA电路可以进一步被配置为对所述输入电压、所述第一功率开关的电容参数和所述第二功率开关的电容参数在该第一功率开关和该第二功率开关的公共连接端处的等效电容值和电流检测系数进行乘法运算后所得的乘积再与所述输出反馈信号进行除法运算以产生所述死区时间，其中所述电流检测系数指该未经补偿的电流检测信号与所述开关电流的比例系数或者该未经补偿的电流检测信号与所述电感电流的比例系数。
根据本公开的一个实施例，所述ADTA电路可以包括：乘法器，用于接收表征该输入电压的数字信号、表征所述等效电容值的数字信号以及表征所述电流检测系数的数字信号，并对这些数字信号进行乘法运算以提供表征该公共连接端处存储的峰值电荷量的数字信号；和除法器，用于接收所述表征该公共连接端处存储的峰值电荷量的数字信号和表征所述输出反馈信号的数字信号，并对这些数字信号进行除法运算以提供表征所述死区时间的数字信号。
根据本公开的一个实施例，所述ADTA电路可以进一步包括：模数转换器，用于接收所述输入电压，并将该输入电压进行模数转换以提供表征所述输入电压的数字信号。
根据本公开的一个实施例，所述模数转换器可以用于进一步接收所述输出反馈信号，并将该输出反馈信号进行模数转换以提供表征所述输出反馈信号的数字信号。
根据本公开的一个实施例，该控制电路可以进一步包括补偿电路，配置为用于接收所述未经补偿的电流检测信号，并将其与补偿信号叠加以产生所述电流采样信号。在这一例子中，所述ADTA电路可以被配置为对所述输入电压、所述公共连接端处的等效电容值和所述电流检测系数进行乘法运算后所得的乘积再与所述输出反馈信号和所述补偿信号的差值信号进行除法运算以产生所述死区时间。
根据本公开的一个实施例，所述ADTA电路可以进一步包括：补偿减法器，用于对所述输出反馈信号与所述补偿信号进行减法运算以提供所述差值信号。在这一例子中，所述除法器，用于接收所述表征该公共连接端处存储的峰值电荷量的数字信号和表征所述差值信号的数字信号(而不再是接收表征所述输出反馈信号的数字信号)，并对这些数字信号进行除法运算以提供表征所述死区时间的数字信号。所述模数转换器可以用于进一步接收所述差值信号(而不再是接收所述输出反馈信号)，并将该差值信号进行模数转换以提供表征所述差值信号的数字信号。
根据本公开的一个实施例，可以将所述死区时间提供用作所述延时时间信号。
根据本公开的一个实施例，该控制电路可以进一步包括：逻辑控制核单元，被配置为用于接收所述第一开关驱动信号和所述延时时间信号，至少部分地基于该第一开关驱动信号和该延时时间信号提供低侧控制信号；和低侧驱动器，用于基于该低侧控制信号产生所述第二开关驱动信号。
根据本公开的一个实施例，所述ADTA电路可以进一步包括：延时减法器，对表征所述死区时间的数字信号与表征所述低侧驱动器的传输延时的数字信号进行减运算后提供减运算结果信号。在这一例子中可以将该减运算结果信号(而不再是将所述死区时间)提供作为所述延时时间信号送至所述逻辑控制核单元。
根据本公开的一个实施例，该逻辑控制核单元配置为响应于所述第一开关驱动信号的每次从置位逻辑状态跳变至复位逻辑状态的跳变边沿，经过所述延时时间信号所表示的时长的延时之后，触发所述低侧控制信号相应地由复位逻辑状态跳变至置位逻辑状态。
本公开的一个实施例还提出了一种功率转换器，包括以上根据本公开各实施例其中之一所述的控制电路。
根据本公开一个实施例的控制电路可以至少基于所述第一功率开关的电容参数和所述第二功率开关的电容参数快速且精确地自适应调节所述死区时间，即可以更快更准地控制所述第一开关驱动信号由置位逻辑状态(如逻辑高)跳变为复位逻辑状态(如逻辑低)的时刻与所述第二开关驱动信号从复位逻辑状态(如逻辑低)跳变为置位逻辑状态的时刻之间的间隔。该死区时间结束时刚好是所述公共连接端处的电压振荡减小至参考地电位时所经历的时间，此时使所述第二开关驱动信号跳变为复位逻辑状态可以立刻将所述第二功率开关导通，从而实现精准的零电压切换，减小开关导通切换损耗并优化功率转换器的效率。
根据本公开一个实施例的控制电路还可以针对不同的具体应用场景，灵活地根据不同具体应用场景的输出电压或输出功率变化而自适应调节所述死区时间。根据本公开一个实施例的控制电路还可以针对不同的具体应用场景，灵活地根据不同具体应用场景的输入电压变化而自适应调节所述死区时间。
根据本公开一个实施例的控制电路可以自适应闭环调节所述死区时间，对该死区时间的调节速度更快且更精确，因而可以允许设置所述死区时间的值更小(比如小于150ns)，从而使该控制电路应用于例如构建功率转换器时可以支持更高(比如高于500kHz)的工作频率(亦或本领域的技术人员通常称为开关频率)的同时实现更精准的零电压切换控制，减小开关导通切换损耗的同时使功率转换器的效率提升。
根据本公开一个实施例的控制电路可以进一步被配置为消除或校正所述低侧驱动器的传输延时对所述死区时间的影响。这样可以使该死区时间通过自适应闭环调节变得更精准，并且对所述死区时间的设置可以不必再考虑该低侧驱动器的传输延时所占用的时长，因而可以允许设置所述死区时间的值更小(比如小于70ns)。在一个示例性实施例中，所述死区时间可以设置至小于等于50ns。
附图说明
下面的附图有助于更好地理解接下来对本发明实施例的描述。为简明起见，不同附图中相同或类似的组件或结构采用相同的附图标记。
图1示意性地示出了根据本公开一实施例的功率转换器100的电路架构示意图。
图2示意出了根据本公开一实施例的控制电路120中部分信号的波形示意图200。
图3示意性地示出了根据本公开一变型实施例的功率转换器300的电路架构示意图。
图4示意性地示出了根据本公开又一变型实施例的功率转换器400的电路架构示意图。
图5示意性地示出了根据本公开再一变型实施例的功率转换器500的电路架构示意图。
具体实施方式
在下面对本发明的详细描述中，为了更好地理解本发明的实施例，描述了大量的电路、元件、方法等的具体细节。本领域技术人员将理解，即使缺少一些细节，本发明同样可以实施。为清晰明了地阐述本发明，一些为本领域技术人员所熟知的细节在此不再赘述。
图1示意性地示出了根据本公开一实施例的功率转换器100的电路架构示意图。功率转换器100可包括半桥开关电路110，其可以包括高侧开关(第一功率开关)QH和低侧开关(第二功率开关)QL。高侧开关QH可具有第一端子、第二端子和控制端子，其中高侧开关QH的第一端子可耦接到功率转换器100的输入端子IN。该输入端子IN可以用于接收输入电压VIN。低侧开关QL也可以具有第一端子、第二端子和控制端子，其中低侧开关QL的第一端子可以耦接到高侧开关QH的第二端子以形成公共连接端SW，低侧开关QL的第二端子可以耦接到功率转换器100的参考地。在一个例子中，该高侧开关QH和该低侧开关QL均可各自包括可控晶体管，例如，图1中示例性地示意为金属氧化物半导体场效应晶体管(MOSFET)。
根据本公开的一个示例性实施例，功率转换器100还可以包括控制电路120，其被构建用于控制所述半桥开关电路110。例如，该控制电路120可以被配置为用于提供高侧开关驱动信号(或称第一开关驱动信号)VGH和低侧开关驱动信号(或称第二开关驱动信号)VGL分别至该控制电路120的输出端子HG和LG。该高侧开关驱动信号VGH可以用于控制所述高侧开关QH的导通和关断切换。该高侧开关驱动信号VGH可具有用于驱动高压侧开关QH关断的复位逻辑状态(如逻辑低)和用于驱动高侧开关QH导通的置位逻辑状态(如逻辑高)。该低侧开关驱动信号VGL可以用于控制所述低侧开关QL的导通和关断切换。该低侧开关驱动信号VGL也可具有用于驱动低侧开关QL关断的复位逻辑状态(如逻辑低)和用于驱动低侧开关QL导通的置位逻辑状态(如逻辑高)。该控制电路120可以具有数字参考接地端DGND，该控制电路120及其中的子电路和通电后产生的信号均以该数字参考接地端DGND处的电位为参考地电位。
根据本公开的一个示例性实施例，功率转换器100还可包括电感性储能装置T，其在图1的示例中被示为具有初级绕组Lp和次级绕组Ls的变压器T。该初级绕组Lp可以耦接于所述高侧开关QH和低压侧开关QL的公共连接端SW和该功率转换器100的初级侧参考地PGND之间。在一个示例性实施例中，所述公共连接端SW通过该初级绕组Lp至所述初级侧参考地PGND的路径上还可以包括谐振槽。例如，图1中示意为该谐振槽可以包括串联耦接的谐振电容Cr和谐振电感Lr。在一个例子中，该谐振电感Lr可以包括该初级绕组Lp的漏感。该初级绕组Lp还具有励磁电感Lm。在谐振电感Lr采用该初级绕组Lp的漏感实现的实施例中，可以无需将该谐振电感Lr单独示意出来，此时可以看作在所述公共连接端SW通过该初级绕组Lp至所述初级侧参考地PGND的路径上串联耦接了谐振电容Cr。在另一例子中，该谐振电感Lr可以进一步包括与该初级绕组Lp的漏感串联的其它感性元件(比如串联电感)。该次级绕组Ls可以耦接于该功率转换器100的输出端子OUT和次级侧参考地SGND之间，在一个示例性实施例中，所述输出端子OUT通过该次级绕组Ls至所述次级侧参考地SGND的路径上还可以包括整流器件(例如，包括二极管或者MOSFET，图1的例子中示意为二极管)。输出容性储能装置Co可以耦接于功率转换器100的输出端子OUT和次级侧参考地SGND之间。因而在图1的示例性实施例中，功率转换器100具有反激式转换器拓扑。本领域的技术人员应该理解，本公开并不限于此，在其它实施例中功率转换器100可以具有其它转换器拓扑结构，比如：LLC转换器拓扑或者其它采用零电压切换(ZVS)控制技术的转换器。
根据本公开的一个示例性实施例，所述控制电路120可以进一步被配置为用于基于电流采样信号Vcs和输出反馈信号Vcomp控制所述高侧开关驱动信号VGH的逻辑状态。在一个例子中，该电流采样信号Vcs可以表征流过所述高侧开关QH或者低侧开关QL的开关电流(例如图1中用IHB表示)。在一个例子中，该电流采样信号Vcs可以表征流过所述电感性储能装置T的电感电流，例如图1例子中流过所述初级绕组Lp的电流Ir。在一个例子中，该输出反馈信号Vcomp可以表征该功率转换器100的输出电压Vout或者输出功率Pout。本领域的技术人员应该理解该输出功率Pout通常由该输出电压Vout与该功率转换器100的输出电流/负载电流Io的乘积决定。
在一个示例性实施例中，所述控制电路120可以进一步被配置为用于在所述电流采样信号Vcs达到所述输出反馈信号Vcomp时使该高侧开关驱动信号VGH从置位逻辑状态(如逻辑高)变化至复位逻辑状态(如逻辑低)，以便控制所述高侧开关QH关断。
根据本公开的一个示例性实施例，所述控制电路120可以包括高侧开关复位控制电路130，用于接收所述电流采样信号Vcs和所述输出反馈信号Vcomp，并对该电流采样信号Vcs和该输出反馈信号Vcomp进行比较以产生高侧复位控制信号HSR。该高侧开关复位控制电路130可以用于在该电流采样信号Vcs达到所述输出反馈信号Vcomp时，例如基于该高侧复位控制信号HSR触发所述高侧开关驱动信号VGH从置位逻辑状态(如逻辑高)变化至复位逻辑状态(如逻辑低)。在图1的例子中，该高侧开关复位控制电路130示意为包括比较器，其同相输入端(图1中用“+”表示)和反相输入端(图1中用“-”表示)分别用于接收所述电流采样信号Vcs和所述输出反馈信号Vcomp，其输出端用于提供所述高侧复位控制信号HSR。本领域的技术人员应该理解图1的例子中将该高侧开关复位控制电路130示意为包括比较器仅为提供一个例子帮助理解，并不用于对本发明进行限定。在其它的实施例中，该高侧开关复位控制电路130可以包括任何能够实现将该电流采样信号Vcs与该输出反馈信号Vcomp进行比较的装置。
根据本公开的一个示例性实施例，所述控制电路120可以进一步包括逻辑控制核单元140。该逻辑控制核单元140可以被配置为用于接收所述高侧复位控制信号HSR，至少部分地基于该高侧复位控制信号HSR提供高侧控制信号CH至高侧驱动器(HS Driver)180。该高侧驱动器180基于该高侧控制信号CH产生所述高侧开关驱动信号VGH。理想情况下，该高侧驱动器180用于增强该高侧控制信号CH的驱动能力(即：将该高侧控制信号CH的逻辑高电平与逻辑低电平之间的幅值差增大)，其输出的高侧开关驱动信号VGH与该高侧控制信号CH的逻辑状态同步/一致。然而，现实电路和实际应用中，该高侧驱动器180具有高侧驱动器传输延时Tdh。也就是说，该高侧控制信号CH的每次逻辑状态跳变(比如由高电平跳变为低电平或者由低电平跳变为高电平)的跳变时刻经该高侧驱动器180增强传输后是经过了/延后了该高侧驱动器传输延时Tdh才转变为/反映为该高侧开关驱动信号VGH的相应逻辑状态跳变时刻。
根据本公开的一个示例性实施例，所述控制电路120可以进一步包括反馈处理电路150，用于接收反应输出电压Vout的信号VFBL并对该信号VFBL进行处理以产生所述输出反馈信号Vcomp。通常对于具体的应用场景，应用参数已经确定的情况下，该输出反馈信号Vcomp可以认为是一个确定的参数。在图1的例子中，示意为通过有源电路121、反馈网络101和光耦102对所述输出电压Vout进行采样以产生所述反应输出电压Vout的信号VFBL。该有源电路121可以集成于所述控制电路120中，其通过设定的电压Vsource选择性地为耦接于该设定的电压Vsource和该控制电路120的反馈端FBL之间的阻性元件RFBL和RFBH供电。所述反馈网络101和光耦102可以为搭建于所述控制电路120外部的电路组件，反馈网络101耦接至所述输出端OUT，并经所述光耦102耦接至该控制电路120的反馈端FBL。在这一例子中，所述输出反馈信号Vcomp随所述输出电压Vout反向变化，即：该输出反馈信号Vcomp随所述输出电压Vout增大而减小，并且随所述输出电压Vout减小而增大。所述输出反馈信号Vcomp随所述输出功率Pout同向变化，即：该输出反馈信号Vcomp随所述输出功率Pout增大而增大，并且随所述输出功率Pout减小而减小。
根据本公开的一个示例性实施例，所述功率转换器100可以进一步包括电流感测电路103，被配置为用于检测流过所述高侧开关QH或者低侧开关QL的开关电流(例如图1中用IHB表示)或者用于检测流过所述电感性储能装置T的电感电流，以提供未经补偿的电流检测信号Vs。该电流感测电路103可以具有电流检测系数或者电流检测增益Kcs。在这样的例子中，所述电流检测系数Kcs可以认为是所述未经补偿的电流检测信号Vs与所述开关电流的比例系数或者所述未经补偿的电流检测信号Vs与所述电感电流的比例系数。例如图1的例子中示意为该电流感测电路103用于检测该电感性储能装置T的所述初级绕组Lp的电流Ir以提供该未经补偿的电流检测信号Vs，则Vs＝Kcs*Ir。在图1的例子中，该未经补偿的电流检测信号Vs可以通过例如所述控制电路120的电流检测端CS被接收从而作为所述电流采样信号Vcs提供至所述高侧开关复位控制电路130。在图1的例子中将该电流感测电路103示例性地示意为包括电流感测电阻Rcs(为简明起见其阻值也用Rcs表示)，耦接于所述所述半桥开关电路110和所述初级侧参考地PGND之间，则在该例子中Kcs＝Rcs。本领域的技术人员应该理解这仅提供一个具体例子以帮助理解，并不用于对本发明进行限定，在其它实施例中该电流感测电路103可以包括其它任何可以实现电流检测功能的电路或元件，例如在另一个例子中该电流感测电路103可以包括电阻和电容网络，在再一个例子中该电流感测电路103可以包括电流检测放大器，这些对本领域技术人员而言均为公知的，本公开不作赘述。
在一个示例性实施例中，继续参考图1示例，所述控制电路120可以进一步被配置为用于在该高侧开关驱动信号VGH从置位逻辑状态(如逻辑高)变化至复位逻辑状态(如逻辑低)的时刻起经过死区时间tdd，使该低侧开关驱动信号VGL从复位逻辑状态(如逻辑低)变化至置位逻辑状态(如逻辑高)，以便控制所述低侧开关QL导通。这样可以实现在所述高侧开关QH关断时刻与所述低侧开关QL导通时刻之间设置所述死区时间tdd，在该死区时间tdd内，所述高侧开关QH和所述低侧开关QL均关断。
根据本公开的一个示例性实施例，所述逻辑控制核单元140可以进一步被配置为基于所述高侧开关驱动信号VGH和所述死区时间tdd控制所述低侧开关驱动信号VGL的逻辑状态。比如，在该高侧开关驱动信号VGH从置位逻辑状态(如逻辑高)变化至复位逻辑状态(如逻辑低)的时刻起经过死区时间tdd，该逻辑控制核单元140使该低侧开关驱动信号VGL从复位逻辑状态(如逻辑低)变化至置位逻辑状态(如逻辑高)。在一个示例性实施例中，该逻辑控制核单元140可以进一步被配置为用于接收所述高侧开关驱动信号VGH和携带所述死区时间tdd信息的延时时间信号Td，至少部分地基于该高侧开关驱动信号VGH和该延时时间信号Td提供低侧控制信号CL至低侧驱动器(LS Driver)190。该低侧驱动器190基于该低侧控制信号CL产生所述低侧开关驱动信号VGL。理想情况下，该低侧驱动器190用于增强该低侧控制信号CL的驱动能力(即：将该低侧控制信号CL的逻辑高电平与逻辑低电平之间的幅值差增大)，其输出的低侧开关驱动信号VGL与该低侧控制信号CL的逻辑状态同步/一致。然而，现实电路和实际应用中，该低侧驱动器190具有低侧驱动器传输延时Tdl(即：该低侧驱动器190进行信号处理或信号传输的延时)。也就是说，该低侧控制信号CL的每次逻辑状态跳变(比如由高电平跳变为低电平或者由低电平跳变为高电平)的跳变时刻经该低侧驱动器190增强传输后是经过了/延后了该低侧驱动器传输延时Tdl才转变为/反映为该低侧开关驱动信号VGL的相应逻辑状态跳变的跳变时刻。这里的相应逻辑状态跳变可以指相应于该低侧控制信号CL的由高电平跳变为低电平，该低侧开关驱动信号VGL相应的由高电平跳变为低电平；相应于该低侧控制信号CL的由低电平跳变为高电平，该低侧开关驱动信号VGL相应的由低电平跳变为高电平。
根据本公开的一个示例性实施例，所述控制电路120还可以进一步被配置为用于自适应地动态调节所述死区时间tdd。在一个示例性实施例中，所述控制电路120还可以进一步包括自适应死区时间调节(ADTA)电路170。在一个示例性实施例中，该控制电路120(或其中的ADTA电路170)被配置为可以根据所述高侧开关QH的电容参数和所述低侧开关QL的电容参数自适应调节所述死区时间tdd。在一个示例性实施例中，所述控制电路120(或其中的ADTA电路170)被配置为可以根据所述输出反馈信号Vcomp(也可以认为是根据所述输出电压Vout或者所述输出功率Pout)自适应调整所述死区时间tdd。在一个示例性实施例中，所述控制电路120(或其中的ADTA电路170)可以进一步被配置为根据所述输入电压VIN自适应调节所述死区时间tdd。
图2示意出了根据本公开一实施例的控制电路120中部分信号的波形示意图200。以下结合图1和图2进行进一步说明。例如，在t0时刻，该控制电路120使所述高侧开关驱动信号VGH由复位逻辑状态(如逻辑低)跳变为置位逻辑状态(如逻辑高)，则该高侧开关驱动信号VGH控制所述高侧开关QH由关断切换至导通。从t0时刻至t1时刻期间，所述输入电压VIN通过该高侧开关QH导通的通路驱动所述电感性储能装置T的初级绕组Lp(例如包括驱动其励磁电感Lm)和所述谐振电感Lr(例如图1的例子中该谐振电感Lr示意为该初级绕组Lp的漏感)，直到t1时刻，所述公共连接端SW处的电压VSW被充电至达到所述输入电压VIN。流经所述初级绕组Lp的电流(以下简称初级侧电流)Ir线性增大，其上升斜率可以用VIN/(Lr+Lm)表示。从t1时刻至t2时刻期间，该初级侧电流Ir持续增大，则所述电流采样信号Vcs也随之持续增大。直至t2时刻，该电流采样信号Vcs达到所述输出反馈信号Vcomp，所述控制电路120使所述高侧开关驱动信号VGH从置位逻辑状态(如逻辑高)跳变至复位逻辑状态(如逻辑低)，用于立刻将所述高侧开关QH关断，此时，所述初级侧电流Ir达到其峰值Ir_peak(以下简称初级侧电流峰值Ir_peak)。由此可见，该输出反馈信号Vcomp的电压幅值决定了所述高侧开关QH的导通期间(即导通持续时间)以及所述初级侧电流峰值Ir_peak。在t2时刻，则有如下表达式(1)和(2)：
Vcs＝Ir_peak*Kcs＝Vcomp (1)
Qpk＝VIN*CSW (2)
上式(1)中Kcs为所述电流检测系数或者电流检测增益，主要取决于所述电流感测电路103的电路结构和参数。通常在功率转换器100或者该控制电路120的设计方案根据应用场景确定时或者在所述控制电路120被应用于具体的实际应用(比如将其用于驱动所述半桥110以搭建所述功率转换器100)以满足特定的应用场景需求时，该电流检测系数Kcs可以认为是设定值或者用户可编程值，总之其可以是一个已知参数。上式(2)中Qpk为所述公共连接端SW处的电压Vsw被充电至达到所述输入电压VIN时在该公共连接端SW处所积累/存储的电荷量(以下简称公共连接端SW处存储的峰值电荷量Qpk)。
继续参考图2示意，所述高侧开关QH关断之后，根据感性元件的电流不可突变原则，流经所述初级绕组Lp的励磁电感Lm和所述谐振电感Lr(例如图1例子中所述初级绕组Lp的漏感)的电流Ir继续保持原方向流动。随后，所述低侧开关QL的体二极管导通，所述励磁电感Lm和所述谐振电感Lr与所述Cr形成谐振腔，使得所述公共连接端SW处的电压Vsw从所述输入电压VIN开始振荡。为了减小开关导通切换损耗并优化功率转换器100的效率，期望在该公共连接端SW处的电压Vsw震荡至初级侧参考地PGND电位时(例如图2中示意为t3时刻)，立刻将所述低侧开关QL导通，以实现精准的零电压切换。则从t2时刻至t3时刻期间即为所述死区时间tdd。由于该t2时刻至t3时刻期间(即所述死区时间tdd)相比于所述励磁电感Lm和所述谐振电感Lr与所述Cr形成的谐振腔的谐振周期而言非常短，因此可以认为在该t2时刻至t3时刻期间内，将所述公共连接端SW处的电压Vsw从所述输入电压VIN开始振荡降低至该初级侧参考地PGND电位(即：将所述公共连接端SW处存储的峰值电荷量Qpk完全释放或释放至零)的放电电流值为所述初级侧电流峰值Ir_peak，则有以下表达式(3)：
tdd＝Qpk/Ir_peak (3)
将式(1)和式(2)代入式(3)可得：
tdd＝VIN*CSW*Kcs/Vcomp (4)
由上式(4)可见，根据本公开的示例性实施例，所述控制电路120(或其中的ADTA电路170)可以进一步被配置为可以根据所述高侧开关QH的电容参数和所述低侧开关QL的电容参数自适应调节所述死区时间tdd。在一个示例性实施例中，该控制电路120(或其中的ADTA电路170)被配置为用于自适应调节该死区时间tdd随该高侧开关QH的电容参数和该低侧开关QL的电容参数在所述公共连接端SW处的等效电容值CSW同向变化，即：该死区时间tdd随该等效电容值CSW增大而增大，随该等效电容值CSW减小而减小。根据本公开的一个示例性实施例，该高侧开关QH的电容参数可以包括该高侧开关QH的栅极与源极之间的寄生电容(简称栅源寄生电容)Cgsh和其源极与衬底之间的寄生电容(简称源衬寄生电容)Csbh，该低侧开关QL的电容参数可以包括该低侧开关QL的漏极与栅极之间的寄生电容(简称漏栅寄生电容)Cdgl和其漏极与衬底之间的寄生电容(简称漏衬寄生电容)Cdbl，则在这一示例性实施例中该等效电容值CSW可以表示为CSW＝Cgsh+Csbh+Cdgl+Cdbl。因而也可以认为该控制电路120(或其中的ADTA电路170)被配置为用于自适应调节该死区时间tdd随该高侧开关QH的电容参数和该低侧开关QL的电容参数同向变化，即：该死区时间tdd随该高侧开关QH的电容参数和该低侧开关QL的电容参数增大而增大，随该高侧开关QH的电容参数和该低侧开关QL的电容参数减小而减小。现有的比如基于检测所述公共连接端SW处的电压VSW的谷底值去调节死区时间(所述高侧开关QH关断后检测到该谷底值时将所述低侧开关QL导通)的方案，由于检测精度受限并且会随所选用的高侧开关QH和低侧开关QL的型号不同而漂移，导致死区时间的调节精度和所允许设定的最小值均受限，还容易导致低侧开关错过零电压切换的导通时点。与此不同，本申请各实施例的控制电路(或其中的ADTA电路)可以基于所述高侧开关QH的电容参数和所述低侧开关QL的电容参数快速且精确地调节该死区时间tdd，即可以更快更准地控制所述高侧开关驱动信号VGH由置位逻辑状态(如逻辑高)跳变为复位逻辑状态(如逻辑低)的时刻(如图2示意图中的t2时刻)与所述低侧开关驱动信号VGL从复位逻辑状态(如逻辑低)跳变为置位逻辑状态(如逻辑高)的时刻(如图2示意图中的t3时刻)之间的间隔。由于该死区时间tdd刚好是从所述高侧开关QH关断时刻(t2时刻)起至所述公共连接端SW处的电压Vsw振荡减小至初级侧参考地PGND电位时(t3时刻)所经历的时间，在该死区时间tdd结束时(即在t3时刻)，使所述低侧开关驱动信号VGL跳变为复位逻辑状态可以立刻将所述低侧开关QL导通，从而实现精准的零电压切换，减小开关导通切换损耗并优化功率转换器100的效率。
在一个示例性实施例中，根据实际应用时所选取的高侧开关QH和低侧开关QL的具体型号,用户可以通过控制电路120的UART端将所述高侧开关QH的电容参数和所述低侧开关QL的电容参数或者其在所述公共连接端SW处的等效电容值CSW输入所述逻辑控制核单元140中，比如由该逻辑控制核单元140中的存储单元(Memory/Register)进行存储后以备调用，例如被送至所述ADTA电路170。图1例子中，用CapList示意存储于该存储单元中的所述高侧开关QH的电容参数和所述低侧开关QL的电容参数或者其在所述公共连接端SW处的等效电容值CSW。在另一示例性实施例中，也可以预先在该逻辑控制核单元140中的存储单元(Memory/Register)中预存储几组推荐使用的具体型号的高侧开关QH和低侧开关QL的电容参数(或其在所述公共连接端SW处的等效电容值CSW)。用户根据实际应用需求从该几组推荐使用的具体型号中选取其中一组具体型号的高侧开关QH和低侧开关QL与该控制电路120配合使用进行具体应用电路的搭建，那么用户可通过UART端的设置命令使所述扩机控制核单元将对应于所选取的该一组具体型号的高侧开关QH和低侧开关QL的电容参数在所述公共连接端SW处的等效电容值CSW送至所述ADTA电路170即可。此处仅为举例并不用于对本公开进行限定，本领域的技术人员应该理解，任何其它可将所述高侧开关QH的电容参数和所述低侧开关QL的电容参数或者其在所述公共连接端SW处的等效电容值CSW输入所述控制电路120或其中的ADTA电路170的实现方式和实现电路均不超出本发明的保护范围。
根据本公开的一个示例性实施例，类似地，所述电流检测系数Kcs、所述低侧驱动器传输延时Tdl等信号/参数也可以由用户通过该控制电路120的UART端输入至该逻辑控制核单元140中，比如由该逻辑控制核单元140中的存储单元(Memory/Register)进行存储后以备调用，例如被送至所述ADTA电路170。或者也可以将所述电流检测系数Kcs、所述低侧驱动器传输延时Tdl等信号/参数预先在该逻辑控制核单元140中的存储单元(Memory/Register)中预存储几组推荐使用的参数设置值。根据实际应用需求，用户可从该几组推荐使用的参数设置值中选取其中一组具体参数设置值，比如可通过UART端的设置命令使所述逻辑控制和单元140将选定的电流检测系数Kcs、低侧驱动器传输延时Tdl参数值送至所述ADTA电路170即可。
根据本公开的一个示例性实施例，该逻辑控制核单元140还可以进一步包含可编程逻辑单元例如可多次编程逻辑单元(MTP)
根据本公开的示例性实施例，所述控制电路120(或其中的ADTA电路170)可以进一步被配置为根据所述输出反馈信号Vcomp(也可以认为是根据所述输出电压Vout或者所述输出功率Pout)自适应调整所述死区时间tdd。在一个示例性实施例中，该控制电路120(或其中的ADTA电路170)被配置为用于自适应调节该死区时间tdd随所述输出反馈信号Vcomp反向变化，即：该死区时间tdd随该输出反馈信号Vcomp增大而减小，并随该输出反馈信号Vcomp减小而增大。在一个示例性实施例中，所述输出反馈信号Vcomp随所述输出电压Vout反向变化，即：该输出反馈信号Vcomp随所述输出电压Vout增大而减小，并且随所述输出电压Vout减小而增大。因而，可以认为该控制电路120(或其中的ADTA电路170)被配置为用于自适应调节该死区时间tdd随所述输出电压Vout同向变化，即：该死区时间tdd随该输出电压Vout增大而增大，并随该输出电压Vout减小而减小。在一个示例性实施例中，所述输出反馈信号Vcomp随输出功率Pout同向变化，即：该输出反馈信号Vcomp随所述输出功率Pout增大而增大，并且随所述输出功率Pout减小而减小。因而，可以认为该控制电路120(或其中的ADTA电路170)被配置为用于自适应调节该死区时间tdd随所述输出功率Pout反向变化，即：该死区时间tdd随该输出功率Pout增大而减小，并随该输出功率Pout减小而增大。如前已述，通常对于具体的应用场景，应用参数(比如所述输出电压Vout、所述输出功率Pout)已经确定的情况下，该输出反馈信号Vcomp可以认为是一个确定的参数。在该功率变换器100的负载所需要的所述输出电压Vout或者所述输出功率Pout恒定的情况下，该输出反馈信号Vcomp实质上几乎是恒定的。对于不同的具体应用场景，根据本公开实施例的控制电路可以灵活地根据不同具体应用场景的输出电压或输出功率变化而自适应调节所述死区时间tdd。
根据本公开的示例性实施例，所述控制电路120(或其中的ADTA电路170)可以进一步被配置为根据所述输入电压VIN自适应调整所述死区时间tdd。在一个示例性实施例中，该控制电路120(或其中的ADTA电路170)被配置为用于自适应调节该死区时间tdd随所述输入电压VIN同向变化，即：该死区时间tdd随该输入电压VIN增大而增大，并随该输入电压VIN减小而减小。通常对于具体的应用场景，该功率变换器100的输入电压VIN是一个确定的参数，实质上几乎是恒定的。对于不同的具体应用场景，根据本公开实施例的控制电路可以灵活地根据不同具体应用场景的输入电压变化而自适应调节所述死区时间tdd。
根据本公开的一个示例性实施例，所述控制电路120(或其中的ADTA电路170)可以进一步被配置为对所述输入电压VIN、所述公共连接端SW处的等效电容值CSW和所述电流检测系数Kcs进行乘法运算后所得的乘积再与所述输出反馈信号Vcomp进行除法运算以产生所述死区时间tdd。如此，可以基于所述公共连接端SW处的等效电容值CSW精确调节该死区时间tdd，即可以精确控制所述高侧开关驱动信号VGH由置位逻辑状态(如逻辑高)跳变为复位逻辑状态(如逻辑低)的时刻(如图2示意图中的t2时刻)与所述低侧开关驱动信号VGL从复位逻辑状态(如逻辑低)跳变为置位逻辑状态(如逻辑高)的时刻(如图2示意图中的t3时刻)之间的间隔。由于该死区时间tdd刚好是从所述高侧开关QH关断时刻(t2时刻)起至所述公共连接端SW处的电压Vsw振荡减小至初级侧参考地PGND电位时(t3时刻)所经历的时间，在该死区时间tdd结束时(即在t3时刻)，使所述低侧开关驱动信号VGL跳变为复位逻辑状态可以立刻将所述低侧开关QL导通，从而实现精准的零电压切换，减小开关导通切换损耗并优化功率转换器100的效率。
根据本公开的示例性实施例，所述延时时间信号Td可以采用所述死区时间tdd信号。在这一例子中，所述逻辑控制核单元140可以被配置为根据所述高侧开关驱动信号VGH和所述死区时间tdd提供所述低侧控制信号CL至低侧驱动器(LS Driver)190。比如，该逻辑控制核单元140可以被配置为响应于所述高侧开关驱动信号VGH的每次从置位逻辑状态(如逻辑高)变化至复位逻辑状态(如逻辑低)的跳变边沿/跳变时刻起，经过所述延时时间信号Td所表示的时长(在这一具体例子中即为该死区时间tdd的时长)的延时之后，触发所述低侧控制信号CL相应地由复位逻辑状态(如逻辑低)跳变至置位逻辑状态(如逻辑高)。本领域的技术人员应该理解，如此形成自适应闭环调节所述死区时间tdd的机制。根据本公开各实施例的自适应闭环调节所述死区时间tdd的方案对该死区时间tdd的调节速度更快且更精确，因而可以允许设置所述死区时间tdd的值更小(比如小于150ns)，从而使该控制电路120应用于例如构建所述功率转换器100时可以支持更高(比如高于500kHz)的工作频率(亦或本领域的技术人员通常称为开关频率，在图1的例子中即使所述高侧开关QH和所述低侧开关QL进行导通与关断切换的开关切换频率)的同时实现更精准的零电压切换控制，减小开关导通切换损耗的同时使功率转换器100的效率提升。
根据本公开的一个示例性实施例，参考图1示意，所述ADTA电路170可以包括模数转换器ADC，用于例如通过所述控制电路120的输入端子(为简明起见也标记为IN)接收所述输入电压VIN(或者表征该输入电压VIN的输入电压采样信号)，并将该输入电压VIN(或该输入电压采样信号)进行模数转换以提供表征该输入电压VIN的数字信号。在一个实施例中，该模数转换器ADC可以集成于所述控制电路120内部。在其它实施例中，该模数转换器ADC也可以不集成于该控制电路120内部，而可以配置于所述控制电路120外部。在一个实施例中，该模数转换器ADC也可以被集成于所述逻辑控制核单元140中，因而在这样的实施例中该ADTA电路170可以不包括该模数转换器ADC。该模数转换器ADC除可以对所述输入电压VIN进行模数转换外，还可以进一步用于对所述输出反馈信号Vcomp进行模数转换以提供表征该输出反馈信号Vcomp的数字信号。根据本公开的一个示例性实施例，所述ADTA电路170可以进一步包括乘法器Multiplier，用于接收所述表征该输入电压VIN的数字信号、表征所述等效电容值CSW的数字信号以及表征所述电流检测系数Kcs的数字信号，并对这些数字信号进行乘法运算以提供表征该公共连接端SW处存储的峰值电荷量Qpk的数字信号。根据本公开的一个示例性实施例，所述ADTA电路170可以进一步包括除法器Divider，用于接收所述表征该公共连接端处存储的峰值电荷量Qpk的数字信号和表征所述输出反馈信号Vcomp的数字信号，并对这些数字信号进行除法运算以提供表征所述死区时间tdd的数字信号。
图3示意出了根据本公开一个示例性实施例的功率转换器300。如上已述，在现实电路和实际应用中，所述低侧驱动器190具有所述低侧驱动器传输延时Tdl。该功率转换器300与所述功率转换器100的差别在于其控制电路320(或其中的ADTA电路370)在所述控制电路120(或其中的ADTA电路170)的基础上可以进一步被配置为消除或校正所述低侧驱动器传输延时Tdl对所述死区时间tdd的影响。例如，该控制电路320中的ADTA电路370可以被进一步配置为基于所述死区时间tdd和所述低侧驱动器传输延时Tdl提供所述延时时间信号Td至所述逻辑控制核单元140。在一个例子中，该ADTA电路370可以被进一步配置为在所述ADTA电路170的基础上进一步包括第一减法器Subtractor 1(或称延时减法器)，对所述死区时间tdd(或表征所述死区时间tdd的数字信号)与所述低侧驱动器传输延时Tdl(或表征所述低侧驱动器传输延时Tdl的数字信号)进行减运算后提供所述延时时间信号Td(在这一例子中该延时时间信号Td为数字信号)至所述逻辑控制核单元140以便进行后续逻辑/数字信号形式的运算处理。其余电路组件、连接关系及相关工作原理与所述功率转换器100中的一致，此处无需重复描述。在这一示例性实施例中，所述延时时间信号Td可以用下式(5)表示。
Td＝tdd-Tdl＝VIN*CSW*Kcs/Vcomp-Tdl (5)
由上式(5)可见，在这一示例性实施例中，通过从所述死区时间tdd中预先减掉所述低侧驱动器传输延时Tdl以提供所述延时时间信号Td，则在所述逻辑控制核单元140根据所述高侧开关驱动信号VGH和该延时时间信号Td提供所述低侧控制信号CL后再经所述低侧驱动器190(相当于又将预先减掉的该低侧驱动器传输延时Tdl叠加回去)输出所述低侧开关驱动信号VGL，刚好可以将消除或校正所述低侧驱动器传输延时Tdl对所述死区时间tdd的影响，这样可以使该死区时间tdd通过自适应闭环调节变得更精准，并且对所述死区时间tdd的设置可以不必再考虑该低侧驱动器传输延时Tdl所占用的时长，因而可以允许设置所述死区时间tdd的值更小(比如小于70ns)。在一个示例性实施例中，所述死区时间tdd可以设置至小于等于50ns。
根据本公开的示例性变型实施例中，也可以将所述未经补偿的电流检测信号Vs进行补偿处理之后再提供所述电流采样信号Vcs，参考图4和图5示意的功率转换器400和500。图4示例中示意的功率转换器400可以看作是基于图1实施例的功率转换器100的变型，其与所述功率转换器100的差别一方面在于其控制电路420相比于所述控制电路120可以进一步包括补偿电路160。该补偿电路160用于接收所述未经补偿的电流检测信号Vs，并将其与补偿信号Vccp叠加以产生所述电流采样信号Vcs。也就是说在这一例子中，Vcs＝Vs+Vccp。本领域的技术人员应该理解所述补偿信号Vccp不限于仅包含一个补偿信号，也可以是两个或者两个以上补偿信号的叠加。在这一示例中，仍旧结合图2波形示意，在t2时刻，有如下表达式(6)：
Vcs＝Ir_peak*Kcs+Vccp＝Vcomp (6)
因此，对于图4的例子，将式(2)和该式(6)代入式(3)可知期望所述死区时间tdd满足如下式(7)：
tdd＝VIN*CSW*Kcs/(Vcomp-Vccp) (7)
由上式(7)可见，根据本公开图4例子所示意的实施例，控制电路420(或其中的ADTA电路470)可以被配置为对所述输入电压VIN、所述公共连接端SW处的等效电容值CSW和所述电流检测系数Kcs进行乘法运算后所得的乘积再与所述输出反馈信号Vcomp和所述补偿信号Vccp的差值信号(Vcomp-Vccp)进行除法运算以产生所述死区时间tdd。所以，图4示例的功率转换器400与图1示例的功率转换器100的差别另一方面在于，其控制电路420中的ADTA电路470在所述控制电路120中的ADTA电路170的基础上进一步包括第二减法器Subtractor 2(或称补偿减法器)，用于对所述输出反馈信号Vcomp与所述补偿信号Vccp进行减法运算以提供该输出反馈信号Vcomp和该补偿信号Vccp的差值信号(Vcomp-Vccp)至所述模数转换器ADC。因而，在图4的例子中所述模数转换器ADC提供表征该差值信号(Vcomp-Vccp)的数字信号代替图1例子中表征所述输出反馈信号Vcomp的数字信号至所述除法器Divider。该功率转换器400中的其余电路组件、连接关系及相关工作原理可以与所述功率转换器100中的一致，此处无需重复描述。本领域的技术人员应该理解，本公开第一、第二等类似用语用于将其所修饰的元件/组件做区分，并不用于表示先后顺序，除非另有特别说明。
图5示例中示意的功率转换器500可以看作是基于图3实施例的功率转换器300的变型。其与所述功率转换器300的差别一方面在于其控制电路520相比于所述控制电路320可以进一步包括所述补偿电路160。以上结合图4实施例对该补偿电路160所做的描述适用于图5实施例，因而上式(7)所述死区时间tdd的表达同样适用于图5实施例。由上式(7)可见，根据本公开图5例子所示意的实施例，控制电路520(或其中的ADTA电路570)可以被配置为对所述输入电压VIN、所述公共连接端SW处的等效电容值CSW和所述电流检测系数Kcs进行乘法运算后所得的乘积再与所述输出反馈信号Vcomp和所述补偿信号Vccp的差值进行除法运算以产生所述死区时间tdd。所以，图5示例的功率转换器500与图3示例的功率转换器300的差别另一方面在于，其控制电路520中的ADTA电路570在所述控制电路320中的ADTA电路370的基础上进一步包括第二减法器Subtractor 2(或称补偿减法器)，用于对所述输出反馈信号Vcomp与所述补偿信号Vccp进行减法运算以提供该输出反馈信号Vcomp和该补偿信号Vccp的差值信号(Vcomp-Vccp)至所述模数转换器ADC。因而，在图5的例子中所述模数转换器ADC提供表征该差值信号(Vcomp-Vccp)的数字信号代替图3例子中表征所述输出反馈信号Vcomp的数字信号至所述除法器Divider。该功率转换器500中的其余电路组件、连接关系及相关工作原理可以与所述功率转换器300中的一致，此处无需重复描述。那么在图5例子中，所述延时时间信号Td满足下式(8)。
Td＝tdd-Tdl＝ VIN*CSW*Kcs/(Vcomp-Vccp)-Tdl (8)
以上虽然详细介绍了本发明的一些实施例，然而应该理解，这些实施例仅用于示例性的说明，并不用于限定本发明的范围。其它可行的选择性实施例可以通过阅读本公开被本技术领域的普通技术人员所了解。

Claims (20)

1.一种用于控制功率转换器中的功率开关的控制电路，其中：
该控制电路配置为用于提供第一开关驱动信号和第二开关驱动信号，并在电流采样信号达到输出反馈信号时使该第一开关驱动信号从置位逻辑状态变化至复位逻辑状态，其中该电流采样信号表征流过该功率转换器中的第一功率开关或者第二功率开关的开关电流或者表征流过该功率转换器中的电感性储能装置的电感电流，该输出反馈信号表征该功率转换器的输出电压或者输出功率；
该控制电路进一步被配置为用于在该第一开关驱动信号从置位逻辑状态变化至复位逻辑状态的时刻起经过死区时间，使该第二开关驱动信号从复位逻辑状态变化至置位逻辑状态；
该控制电路进一步配置为包括自适应死区时间调节(ADTA)电路，用于提供携带所述死区时间信息的延时时间信号，并用于自适应地调节所述死区时间随该第一功率开关的电容参数和该第二功率开关的电容参数同向变化。
2.如权利要求1所述的控制电路，其中所述ADTA电路进一步地被配置为根据所述输出反馈信号自适应调整所述死区时间随所述输出反馈信号反向变化。
3.如权利要求1所述的控制电路，其中所述ADTA电路进一步地被配置为根据所述功率转换器的输入电压自适应调整所述死区时间随所述输入电压同向变化。
4.如权利要求1所述的控制电路，其中所述电流采样信号包括未经补偿的电流检测信号，所述ADTA电路进一步被配置为对所述功率转换器的输入电压、所述第一功率开关的电容参数和所述第二功率开关的电容参数在该第一功率开关和该第二功率开关的公共连接端处的等效电容值和电流检测系数进行乘法运算后所得的乘积再与所述输出反馈信号进行除法运算以产生所述死区时间，其中所述电流检测系数指该未经补偿的电流检测信号与所述开关电流的比例系数或者该未经补偿的电流检测信号与所述电感电流的比例系数。
5.如权利要求4所述的控制电路，其中所述ADTA电路包括：
乘法器，用于接收表征该输入电压的数字信号、表征所述等效电容值的数字信号以及表征所述电流检测系数的数字信号，并对这些数字信号进行乘法运算以提供表征该公共连接端处存储的峰值电荷量的数字信号；和
除法器，用于接收所述表征该公共连接端处存储的峰值电荷量的数字信号和表征所述输出反馈信号的数字信号，并对这些数字信号进行除法运算以提供表征所述死区时间的数字信号。
6.如权利要求5所述的控制电路，其中所述ADTA电路进一步包括：
模数转换器，用于接收所述输入电压，并将该输入电压进行模数转换以提供表征所述输入电压的数字信号。
7.如权利要求6所述的控制电路，其中所述模数转换器用于进一步接收所述输出反馈信号，并将该输出反馈信号进行模数转换以提供表征所述输出反馈信号的数字信号。
8.如权利要求1所述的控制电路，其进一步包括：
补偿电路，配置为用于接收未经补偿的电流检测信号，并将其与补偿信号叠加以产生所述电流采样信号，其中该未经补偿的电流检测信号与所述开关电流的比例系数或者该未经补偿的电流检测信号与所述电感电流的比例系数称为电流检测系数。
9.如权利要求8所述的控制电路，其中所述ADTA电路进一步被配置为对所述功率转换器的输入电压、所述第一功率开关的电容参数和所述第二功率开关的电容参数在该第一功率开关和该第二功率开关的公共连接端处的等效电容值和所述电流检测系数进行乘法运算后所得的乘积再与所述输出反馈信号和所述补偿信号的差值信号进行除法运算以产生所述死区时间。
10.如权利要求9所述的控制电路，其中所述ADTA电路包括：
乘法器，用于接收表征该输入电压的数字信号、表征所述等效电容值的数字信号以及表征所述电流检测系数的数字信号，并对这些数字信号进行乘法运算以提供表征该公共连接端处存储的峰值电荷量的数字信号；
补偿减法器，用于对所述输出反馈信号与所述补偿信号进行减法运算以提供该输出反馈信号和该补偿信号的差值信号；和
除法器，用于接收所述表征该公共连接端处存储的峰值电荷量的数字信号和表征所述差值信号的数字信号，并对这些数字信号进行除法运算以提供表征所述死区时间的数字信号。
11.如权利要求10所述的控制电路，其中所述ADTA电路进一步包括：
模数转换器，用于接收所述输入电压，并将该输入电压进行模数转换以提供表征所述输入电压的数字信号。
12.如权利要求11所述的控制电路，其中所述模数转换器用于进一步接收所述差值信号，并将该差值信号进行模数转换以提供表征所述差值信号的数字信号。
13.如权利要求1至12其中之一所述的控制电路，进一步包括：
逻辑控制核单元，被配置为用于接收所述第一开关驱动信号和所述延时时间信号，至少部分地基于该第一开关驱动信号和该延时时间信号提供低侧控制信号；和
低侧驱动器，用于基于该低侧控制信号产生所述第二开关驱动信号。
14.如权利要求13所述的控制电路，其中所述ADTA电路进一步包括：
延时减法器，对表征所述死区时间的数字信号与表征所述低侧驱动器的传输延时的数字信号进行减运算后提供所述延时时间信号至所述逻辑控制核单元。
15.如权利要求13所述的控制电路，其中：
该逻辑控制核单元配置为响应于所述第一开关驱动信号的每次从置位逻辑状态跳变至复位逻辑状态的跳变边沿，经过所述延时时间信号所表示的时长的延时之后，触发所述低侧控制信号相应地由复位逻辑状态跳变至置位逻辑状态。
16.如权利要求13所述的控制电路，其中所述逻辑核控制单元进一步配置为包括：
存储单元，配置为用于存储所述第一功率开关的电容参数和所述第二功率开关的电容参数或者其在该第一功率开关和该第二功率开关的公共连接端处的等效电容值。
17.如权利要求16所述的控制电路，其中所述存储单元进一步地用于存储电流检测系数和所述低侧驱动器的传输延时。
18.一种功率转换器，包括如权利要求1至12其中之一所述的控制电路。
19.如权利要求18所述的功率转换器，其中所述控制电路进一步包括：
逻辑控制核单元，被配置为用于接收所述第一开关驱动信号和所述延时时间信号，至少部分地基于该第一开关驱动信号和该延时时间信号提供低侧控制信号；和
低侧驱动器，基于该低侧控制信号产生所述第二开关驱动信号。
20.如权利要求19所述的控制电路，其中所述ADTA电路进一步包括：
第一减法器，对表征所述死区时间的数字信号与表征所述低侧驱动器的传输延时的数字信号进行减运算后提供所述延时时间信号至所述逻辑控制核单元。
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