JP3432704B2 - オシレータ装置 - Google Patents
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- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Description
【０００１】
【発明の属する技術分野】本発明はオシレータ装置に関
し、特に互いに異なる周期の出力信号を発生させるオシ
レータ装置に関する。
し、特に互いに異なる周期の出力信号を発生させるオシ
レータ装置に関する。
【０００２】
【従来の技術】図１は、従来のオシレータ装置を示す。
図示されたオシレータ装置は直列接続された第１、第
２、第３、第４、第５インバータ（IV1、IV2、IV3、IV
4、IV5）と、第５インバータIV5の出力端の第１ノード
Ｎ１が第１インバータIV1の入力端に接続するフィード
バックラインと、第５インバータIV5の出力端に接続し
第５インバータIV5の出力信号をバッファリングさせて
出力端に送り出す直列接続した第６、第７インバータ
（IV6、IV7）で構成される。このようなインバータ回路
により構成されたオシレータ回路においては何時も一定
な周期を有する波形だけが出力される。
図示されたオシレータ装置は直列接続された第１、第
２、第３、第４、第５インバータ（IV1、IV2、IV3、IV
4、IV5）と、第５インバータIV5の出力端の第１ノード
Ｎ１が第１インバータIV1の入力端に接続するフィード
バックラインと、第５インバータIV5の出力端に接続し
第５インバータIV5の出力信号をバッファリングさせて
出力端に送り出す直列接続した第６、第７インバータ
（IV6、IV7）で構成される。このようなインバータ回路
により構成されたオシレータ回路においては何時も一定
な周期を有する波形だけが出力される。
【０００３】
【発明が解決しようとする課題】従って、互いに異なる
周期を有する出力波形が必要な場合、既存のオシレータ
の他にさらに他のオシレータの追加が必要になりチップ
の占有面積が増大して電力消費が増加するという問題点
が発生する。
周期を有する出力波形が必要な場合、既存のオシレータ
の他にさらに他のオシレータの追加が必要になりチップ
の占有面積が増大して電力消費が増加するという問題点
が発生する。
【０００４】本発明はこのような問題点を解決するため
創案されたもので、既存のオシレータと、そのオシレー
タを構成する各インバータの出力電位を利用するさらに
他のオシレータで構成される一つのオシレータ装置を具
現し、互いに異なる周期を有する出力信号を発生させる
オシレータ装置を提供することにその目的がある。
創案されたもので、既存のオシレータと、そのオシレー
タを構成する各インバータの出力電位を利用するさらに
他のオシレータで構成される一つのオシレータ装置を具
現し、互いに異なる周期を有する出力信号を発生させる
オシレータ装置を提供することにその目的がある。
【０００５】
【課題を解決するための手段】請求項１記載の発明は、
オシレータ装置において、少なくとも３個以上奇数個の
インバータが直列接続され、最終段のインバータの出力
端が先頭段のインバータの入力端に接続されて、第１の
バッファ手段の入力端に前記最終段のインバータの出力
信号を印加して第１の周期の出力信号を発生させる第１
のリングオシレータと、前記第１のリングオシレータの
最終段のインバータの出力端に接続され、前記最終段の
インバータの出力信号をバッファリングして外部に出力
する、少なくとも２個以上偶数個のインバータが直列接
続された第１のバッファ手段と、少なくとも３個以上奇
数個の遅延手段が直列接続され、この各遅延手段の電源
側が前記第１のリングオシレータの各該当インバータの
出力端に接続されて、最終段の遅延手段の出力端が先頭
段の遅延手段の入力端に接続されることにより第２のバ
ッファ手段の入力端に前記第１の周期より大きい第２の
周期の出力信号を発生させる第２のリングオシレータ
と、前記第２のリングオシレータの最終段の遅延手段の
出力端に接続され、前記最終段の遅延手段の出力信号を
バッファリングして出力する、少なくとも２個以上偶数
個のインバータが直列接続された第２のバッファ手段
と、を備えることを特徴とする。
オシレータ装置において、少なくとも３個以上奇数個の
インバータが直列接続され、最終段のインバータの出力
端が先頭段のインバータの入力端に接続されて、第１の
バッファ手段の入力端に前記最終段のインバータの出力
信号を印加して第１の周期の出力信号を発生させる第１
のリングオシレータと、前記第１のリングオシレータの
最終段のインバータの出力端に接続され、前記最終段の
インバータの出力信号をバッファリングして外部に出力
する、少なくとも２個以上偶数個のインバータが直列接
続された第１のバッファ手段と、少なくとも３個以上奇
数個の遅延手段が直列接続され、この各遅延手段の電源
側が前記第１のリングオシレータの各該当インバータの
出力端に接続されて、最終段の遅延手段の出力端が先頭
段の遅延手段の入力端に接続されることにより第２のバ
ッファ手段の入力端に前記第１の周期より大きい第２の
周期の出力信号を発生させる第２のリングオシレータ
と、前記第２のリングオシレータの最終段の遅延手段の
出力端に接続され、前記最終段の遅延手段の出力信号を
バッファリングして出力する、少なくとも２個以上偶数
個のインバータが直列接続された第２のバッファ手段
と、を備えることを特徴とする。
【０００６】また、請求項２記載の発明は、請求項１記
載のオシレータ装置において、前記各遅延手段は、ＰＭ
ＯＳ型トランジスタのゲート端子とＮＭＯＳ型トランジ
スタのゲート端子が相互接続されて前段の遅延手段の出
力信号により制御され、前記ＰＭＯＳ型トランジスタの
ソース端子と前記ＮＭＯＳ型トランジスタのソース端子
が相互接続され、前記第１のリングオシレータの各イン
バータの出力信号を入力として受け入れ、前記ＰＭＯＳ
型トランジスタのドレイン端子と前記ＮＭＯＳ型トラン
ジスタのドレイン端子が相互接続され、次段の遅延手段
の共通ゲート端子を制御する出力信号を発生させるこ
と、を特徴とし、また、請求項３記載の発明は、請求項
２記載のオシレータ装置において、前記各遅延手段のＰ
ＭＯＳ型トランジスタのソース端子と前記第１のリング
オシレータの各インバータの出力端子の間に接続され、
各ゲートでＰＭＯＳ型トランジスタの基準電位が印加さ
れる別のＰＭＯＳ型トランジスタと、前記各遅延手段の
ＮＭＯＳ型トランジスタのソース端子と前記第１のリン
グオシレータの各インバータの出力端子の間に接続さ
れ、各ゲートにＮＭＯＳ型基準電位が印加される別のＮ
ＭＯＳ型トランジスタとが追加接続されること、を特徴
とし、更にまた、請求項４記載の発明は、請求項２記載
のオシレータ装置において、前記各遅延手段のＰＭＯＳ
型トランジスタのソース端子と前記第１のリングオシレ
ータの各インバータ出力端子の間に接続される第１の抵
抗と、前記各遅延手段のＮＭＯＳ型トランジスタのソー
ス端子と前記第１のリングオシレータの各インバータ出
力端子の間に接続される第２の抵抗とが追加接続される
こと、を特徴とする。
載のオシレータ装置において、前記各遅延手段は、ＰＭ
ＯＳ型トランジスタのゲート端子とＮＭＯＳ型トランジ
スタのゲート端子が相互接続されて前段の遅延手段の出
力信号により制御され、前記ＰＭＯＳ型トランジスタの
ソース端子と前記ＮＭＯＳ型トランジスタのソース端子
が相互接続され、前記第１のリングオシレータの各イン
バータの出力信号を入力として受け入れ、前記ＰＭＯＳ
型トランジスタのドレイン端子と前記ＮＭＯＳ型トラン
ジスタのドレイン端子が相互接続され、次段の遅延手段
の共通ゲート端子を制御する出力信号を発生させるこ
と、を特徴とし、また、請求項３記載の発明は、請求項
２記載のオシレータ装置において、前記各遅延手段のＰ
ＭＯＳ型トランジスタのソース端子と前記第１のリング
オシレータの各インバータの出力端子の間に接続され、
各ゲートでＰＭＯＳ型トランジスタの基準電位が印加さ
れる別のＰＭＯＳ型トランジスタと、前記各遅延手段の
ＮＭＯＳ型トランジスタのソース端子と前記第１のリン
グオシレータの各インバータの出力端子の間に接続さ
れ、各ゲートにＮＭＯＳ型基準電位が印加される別のＮ
ＭＯＳ型トランジスタとが追加接続されること、を特徴
とし、更にまた、請求項４記載の発明は、請求項２記載
のオシレータ装置において、前記各遅延手段のＰＭＯＳ
型トランジスタのソース端子と前記第１のリングオシレ
ータの各インバータ出力端子の間に接続される第１の抵
抗と、前記各遅延手段のＮＭＯＳ型トランジスタのソー
ス端子と前記第１のリングオシレータの各インバータ出
力端子の間に接続される第２の抵抗とが追加接続される
こと、を特徴とする。
【０００７】この請求項１乃至４記載の発明によれば、
少なくとも３個以上奇数個のインバータが直列接続さ
れ、最終段のインバータの出力端が先頭段のインバータ
の入力端に接続されて、第１のバッファ手段の入力端に
前記最終段のインバータの出力信号を印加して第１の周
期の出力信号を発生させる第１のリングオシレータと、
前記第１のリングオシレータの最終段のインバータの出
力端に接続され、前記最終段のインバータの出力信号を
バッファリングして外部に出力する、少なくとも２個以
上偶数個のインバータが直列接続された第１のバッファ
手段と、 少なくとも３個以上奇数個の遅延手段が直列
接続され、この各遅延手段の電源側が前記第１のリング
オシレータの各該当インバータの出力端に接続されて、
最終段の遅延手段の出力端が先頭段の遅延手段の入力端
に接続されることにより第２のバッファ手段の入力端に
前記第１の周期より大きい第２の周期の出力信号を発生
させる第２のリングオシレータと、前記第２のリングオ
シレータの最終段の遅延手段の出力端に接続され、前記
最終段の遅延手段の出力信号をバッファリングして出力
する、少なくとも２個以上偶数個のインバータが直列接
続された第２のバッファ手段とを備えることにより、既
存のオシレータと、そのオシレータを構成する各インバ
ータの出力電位を利用するさらに他のオシレータで構成
される一つのオシレータ装置を具現し、消費電力の増加
やチップの占有面積を増加させずに、異なる周期の出力
信号を自由に発生させることができるようになる。
少なくとも３個以上奇数個のインバータが直列接続さ
れ、最終段のインバータの出力端が先頭段のインバータ
の入力端に接続されて、第１のバッファ手段の入力端に
前記最終段のインバータの出力信号を印加して第１の周
期の出力信号を発生させる第１のリングオシレータと、
前記第１のリングオシレータの最終段のインバータの出
力端に接続され、前記最終段のインバータの出力信号を
バッファリングして外部に出力する、少なくとも２個以
上偶数個のインバータが直列接続された第１のバッファ
手段と、 少なくとも３個以上奇数個の遅延手段が直列
接続され、この各遅延手段の電源側が前記第１のリング
オシレータの各該当インバータの出力端に接続されて、
最終段の遅延手段の出力端が先頭段の遅延手段の入力端
に接続されることにより第２のバッファ手段の入力端に
前記第１の周期より大きい第２の周期の出力信号を発生
させる第２のリングオシレータと、前記第２のリングオ
シレータの最終段の遅延手段の出力端に接続され、前記
最終段の遅延手段の出力信号をバッファリングして出力
する、少なくとも２個以上偶数個のインバータが直列接
続された第２のバッファ手段とを備えることにより、既
存のオシレータと、そのオシレータを構成する各インバ
ータの出力電位を利用するさらに他のオシレータで構成
される一つのオシレータ装置を具現し、消費電力の増加
やチップの占有面積を増加させずに、異なる周期の出力
信号を自由に発生させることができるようになる。
【０００８】請求項５記載の発明は、オシレータ装置に
おいて、少なくとも３個以上奇数個のインバータが直列
接続され、最終段のインバータ出力端を先頭段のインバ
ータの入力端に接続し、出力手段の１入力端で前記最終
段のインバータの第１の周期の出力信号を発生させる第
１のリングオシレータと、少なくとも３個以上奇数個の
遅延手段が直列接続され、前記各遅延手段の電源側が前
記第１のリングオシレータの各該当インバータの出力端
に接続し、最終段の遅延手段の出力端が先頭段の遅延手
段の入力端に接続して前記出力手段の他の入力端に第２
の周期の出力信号を発生させる第２のリングオシレータ
と、前記第１のリングオシレータの第１の周期の出力信
号と、前記第２のリングオシレータの第２の周期の出力
信号を入力にしてモード信号がハイの際に第１の周期の
出力信号を発生させ、前記モード信号がローの際に第２
の周期の出力信号を発生させる出力手段と、を備えるこ
とを特徴とする。
おいて、少なくとも３個以上奇数個のインバータが直列
接続され、最終段のインバータ出力端を先頭段のインバ
ータの入力端に接続し、出力手段の１入力端で前記最終
段のインバータの第１の周期の出力信号を発生させる第
１のリングオシレータと、少なくとも３個以上奇数個の
遅延手段が直列接続され、前記各遅延手段の電源側が前
記第１のリングオシレータの各該当インバータの出力端
に接続し、最終段の遅延手段の出力端が先頭段の遅延手
段の入力端に接続して前記出力手段の他の入力端に第２
の周期の出力信号を発生させる第２のリングオシレータ
と、前記第１のリングオシレータの第１の周期の出力信
号と、前記第２のリングオシレータの第２の周期の出力
信号を入力にしてモード信号がハイの際に第１の周期の
出力信号を発生させ、前記モード信号がローの際に第２
の周期の出力信号を発生させる出力手段と、を備えるこ
とを特徴とする。
【０００９】また、請求項６記載の発明は、請求項５記
載のオシレータ装置において、前記各遅延手段は、ＰＭ
ＯＳ型トランジスタのゲート端子とＮＭＯＳ型トランジ
スタのゲート端子が相互接続されて前段の遅延手段の出
力信号により制御され、前記ＰＭＯＳ型トランジスタの
ソース端子と前記ＮＭＯＳ型トランジスタのソース端子
が相互接続され、前記第１のリングオシレータの各イン
バータの出力信号を入力として受け入れ、前記ＰＭＯＳ
型トランジスタのドレイン端子と前記ＮＭＯＳ型トラン
ジスタのドレイン端子が相互接続され、次段の遅延トラ
ンジスタの共通ゲート端子を制御する出力信号を発生さ
せること、を特徴とする。
載のオシレータ装置において、前記各遅延手段は、ＰＭ
ＯＳ型トランジスタのゲート端子とＮＭＯＳ型トランジ
スタのゲート端子が相互接続されて前段の遅延手段の出
力信号により制御され、前記ＰＭＯＳ型トランジスタの
ソース端子と前記ＮＭＯＳ型トランジスタのソース端子
が相互接続され、前記第１のリングオシレータの各イン
バータの出力信号を入力として受け入れ、前記ＰＭＯＳ
型トランジスタのドレイン端子と前記ＮＭＯＳ型トラン
ジスタのドレイン端子が相互接続され、次段の遅延トラ
ンジスタの共通ゲート端子を制御する出力信号を発生さ
せること、を特徴とする。
【００１０】請求項７記載の発明は、請求項５又は６記
載のオシレータ装置において、前記出力手段は、前記第
１のリングオシレータの出力信号と前記モード信号とを
論理演算して出力するための第１のナンドゲートと、イ
ンバータにより反転したモード信号と前記第２のリング
オシレータの出力信号とを論理演算して出力するための
第２のナンドゲートと、前記モード信号を反転させ、前
記第２のナンドゲートの１入力端子で出力するためのイ
ンバータと、前記第１のナンドゲートの出力信号と前記
第２のナンドゲートの出力信号とを論理演算してオシレ
ータ出力信号を発生する第３のナンドゲートと、を備え
ることを特徴とする。請求項８記載の発明は、請求項６
又は７記載のオシレータ装置において、前記各遅延手段
の内のＰＭＯＳ型トランジスタの各ソース端子と前記第
１のリングオシレータの各インバータ出力端子との間に
接続され、各々のゲートにＰＭＯＳ型トランジスタの基
準電位が印加されるＰＭＯＳ型トランジスタと、前記各
遅延手段の内のＮＭＯＳ型トランジスタの各ソース端子
と前記第１のリングオシレータの各インバータ出力端子
との間に接続され、各々のゲートにＮＭＯＳ型トランジ
スタの基準電位が印加されるＮＭＯＳ型トランジスタと
が追加接続されること、を特徴とする。
載のオシレータ装置において、前記出力手段は、前記第
１のリングオシレータの出力信号と前記モード信号とを
論理演算して出力するための第１のナンドゲートと、イ
ンバータにより反転したモード信号と前記第２のリング
オシレータの出力信号とを論理演算して出力するための
第２のナンドゲートと、前記モード信号を反転させ、前
記第２のナンドゲートの１入力端子で出力するためのイ
ンバータと、前記第１のナンドゲートの出力信号と前記
第２のナンドゲートの出力信号とを論理演算してオシレ
ータ出力信号を発生する第３のナンドゲートと、を備え
ることを特徴とする。請求項８記載の発明は、請求項６
又は７記載のオシレータ装置において、前記各遅延手段
の内のＰＭＯＳ型トランジスタの各ソース端子と前記第
１のリングオシレータの各インバータ出力端子との間に
接続され、各々のゲートにＰＭＯＳ型トランジスタの基
準電位が印加されるＰＭＯＳ型トランジスタと、前記各
遅延手段の内のＮＭＯＳ型トランジスタの各ソース端子
と前記第１のリングオシレータの各インバータ出力端子
との間に接続され、各々のゲートにＮＭＯＳ型トランジ
スタの基準電位が印加されるＮＭＯＳ型トランジスタと
が追加接続されること、を特徴とする。
【００１１】請求項９記載の発明は、請求項６又は７記
載のオシレータ装置において、前記各遅延手段の内のＰ
ＭＯＳ型トランジスタのソース端子と前記第１のリング
オシレータの各インバータの出力端子との間に接続した
第１の抵抗と、前記各遅延手段の内のＮＭＯＳ型トラン
ジスタのソース端子と前記第１のリングオシレータの各
インバータの出力端子との間に接続した第２の抵抗とが
追加接続されること、を特徴とする。
載のオシレータ装置において、前記各遅延手段の内のＰ
ＭＯＳ型トランジスタのソース端子と前記第１のリング
オシレータの各インバータの出力端子との間に接続した
第１の抵抗と、前記各遅延手段の内のＮＭＯＳ型トラン
ジスタのソース端子と前記第１のリングオシレータの各
インバータの出力端子との間に接続した第２の抵抗とが
追加接続されること、を特徴とする。
【００１２】この請求項５乃至９記載の発明によれば、
オシレータ装置において、少なくとも３個以上奇数個の
インバータが直列接続され、最終段のインバータ出力端
を先頭段のインバータの入力端に接続し、出力手段の１
入力端で前記最終段のインバータの第１の周期の出力信
号を発生させる第１のリングオシレータと、少なくとも
３個以上奇数個の遅延手段が直列接続され、前記各遅延
手段の電源側が前記第１のリングオシレータの各該当イ
ンバータの出力端に接続し、最終段の遅延手段の出力端
が先頭段の遅延手段の入力端に接続して前記出力手段の
他の入力端に第２の周期の出力信号を発生させる第２の
リングオシレータと、前記第１のリングオシレータの第
１の周期の出力信号と、前記第２のリングオシレータの
第２の周期の出力信号を入力にしてモード信号がハイの
際に第１の周期の出力信号を発生させ、前記モード信号
がローの際に第２の周期の出力信号を発生させる出力手
段とを備えることにより、既存のオシレータと、そのオ
シレータを構成する各インバータの出力電位を利用する
さらに他のオシレータで構成される一つのオシレータ装
置を具現し、消費電力の増加やチップの占有面積を増加
させずに、外部環境の電圧と温度に影響を受けない一定
のパルス幅の互い異なる周期の出力信号を自由に発生さ
せることができる。
オシレータ装置において、少なくとも３個以上奇数個の
インバータが直列接続され、最終段のインバータ出力端
を先頭段のインバータの入力端に接続し、出力手段の１
入力端で前記最終段のインバータの第１の周期の出力信
号を発生させる第１のリングオシレータと、少なくとも
３個以上奇数個の遅延手段が直列接続され、前記各遅延
手段の電源側が前記第１のリングオシレータの各該当イ
ンバータの出力端に接続し、最終段の遅延手段の出力端
が先頭段の遅延手段の入力端に接続して前記出力手段の
他の入力端に第２の周期の出力信号を発生させる第２の
リングオシレータと、前記第１のリングオシレータの第
１の周期の出力信号と、前記第２のリングオシレータの
第２の周期の出力信号を入力にしてモード信号がハイの
際に第１の周期の出力信号を発生させ、前記モード信号
がローの際に第２の周期の出力信号を発生させる出力手
段とを備えることにより、既存のオシレータと、そのオ
シレータを構成する各インバータの出力電位を利用する
さらに他のオシレータで構成される一つのオシレータ装
置を具現し、消費電力の増加やチップの占有面積を増加
させずに、外部環境の電圧と温度に影響を受けない一定
のパルス幅の互い異なる周期の出力信号を自由に発生さ
せることができる。
【００１３】請求項１０記載の発明は、オシレータ装置
において、モード信号がハイの際、ゲートにインバータ
により反転された前記モード信号が印加され、短周期の
第１の出力信号を発生させるための少なくとも３個以上
奇数個のＭＯＳ型トランジスタで構成された第１の短周
期出力信号発生手段と、ゲートに第１の伝達手段と出力
信号発生手段の接続点上の信号、又は前記出力信号発生
手段と第２の伝達手段の接続点上の信号が印加され、前
記モード信号がローの際、長周期の第１の出力信号を発
生させるための少なくとも３個以上奇数個のＭＯＳ型ト
ランジスタで構成された第１の長周期出力信号発生手段
と、前記第１の長周期出力信号発生手段と前記出力信号
発生手段の間に接続され、前記第１の短周期出力信号発
生手段及び前記第１の長周期出力信号発生手段により伝
えられた電源電圧を、前記出力信号発生手段の接続点に
伝えさせるための少なくとも３個以上奇数個のＭＯＳ型
トランジスタで構成された第１の伝達手段と、前記第１
の伝達手段と第２の伝達手段の間に接続され、第２の出
力信号を発生させるための少なくとも３個以上奇数個の
遅延手段等で構成された出力信号発生手段と、前記出力
信号発生手段と第２の長周期出力信号発生手段の間に接
続され、第２の短周期出力信号発生手段又は第２の長周
期出力信号発生手段により伝えられた接地電圧を、前記
出力信号発生手段の接続点上に伝えさせるための少なく
とも３個以上の奇数個のＭＯＳ型トランジスタで構成さ
れた第２の伝達手段と、前記第２の伝達手段と第２の短
周期出力信号発生手段の間に接続され、モード信号がロ
ーの際、長周期の第１の出力信号を発生させるための少
なくとも３個以上の奇数個のＭＯＳ型トランジスタで構
成された第２の長周期出力信号発生手段と、モード信号
がハイの際、ゲートに前記モード信号が印加され短周期
の第１の出力信号を発生させるための少なくとも３個以
上奇数個のＭＯＳ型トランジスタで構成された第２の短
周期出力信号発生手段と、を備えることを特徴とする。
において、モード信号がハイの際、ゲートにインバータ
により反転された前記モード信号が印加され、短周期の
第１の出力信号を発生させるための少なくとも３個以上
奇数個のＭＯＳ型トランジスタで構成された第１の短周
期出力信号発生手段と、ゲートに第１の伝達手段と出力
信号発生手段の接続点上の信号、又は前記出力信号発生
手段と第２の伝達手段の接続点上の信号が印加され、前
記モード信号がローの際、長周期の第１の出力信号を発
生させるための少なくとも３個以上奇数個のＭＯＳ型ト
ランジスタで構成された第１の長周期出力信号発生手段
と、前記第１の長周期出力信号発生手段と前記出力信号
発生手段の間に接続され、前記第１の短周期出力信号発
生手段及び前記第１の長周期出力信号発生手段により伝
えられた電源電圧を、前記出力信号発生手段の接続点に
伝えさせるための少なくとも３個以上奇数個のＭＯＳ型
トランジスタで構成された第１の伝達手段と、前記第１
の伝達手段と第２の伝達手段の間に接続され、第２の出
力信号を発生させるための少なくとも３個以上奇数個の
遅延手段等で構成された出力信号発生手段と、前記出力
信号発生手段と第２の長周期出力信号発生手段の間に接
続され、第２の短周期出力信号発生手段又は第２の長周
期出力信号発生手段により伝えられた接地電圧を、前記
出力信号発生手段の接続点上に伝えさせるための少なく
とも３個以上の奇数個のＭＯＳ型トランジスタで構成さ
れた第２の伝達手段と、前記第２の伝達手段と第２の短
周期出力信号発生手段の間に接続され、モード信号がロ
ーの際、長周期の第１の出力信号を発生させるための少
なくとも３個以上の奇数個のＭＯＳ型トランジスタで構
成された第２の長周期出力信号発生手段と、モード信号
がハイの際、ゲートに前記モード信号が印加され短周期
の第１の出力信号を発生させるための少なくとも３個以
上奇数個のＭＯＳ型トランジスタで構成された第２の短
周期出力信号発生手段と、を備えることを特徴とする。
【００１４】また、請求項１１記載の発明は、請求項１
０記載のオシレータ装置において、前記第１の短周期出
力信号発生手段のＭＯＳ型トランジスタはＰＭＯＳ型ト
ランジスタであり、電源電圧と前記第１の長周期出力信
号発生手段及び前記第１の伝達手段の接続点の間に接続
されることを特徴とする。
０記載のオシレータ装置において、前記第１の短周期出
力信号発生手段のＭＯＳ型トランジスタはＰＭＯＳ型ト
ランジスタであり、電源電圧と前記第１の長周期出力信
号発生手段及び前記第１の伝達手段の接続点の間に接続
されることを特徴とする。
【００１５】また、請求項１２記載の発明は、請求項１
０又は１１記載のオシレータ装置において、前記第１の
長周期出力信号発生手段は、ＭＯＳ型トランジスタのゲ
ートに、前記第１の伝達手段と前記出力信号発生手段の
接続点上の信号、又は前記出力信号発生手段と前記第２
の伝達手段の接続点上の信号が印加されることにより、
電源電圧が前記第１の伝達手段に伝えられることを特徴
とする。
０又は１１記載のオシレータ装置において、前記第１の
長周期出力信号発生手段は、ＭＯＳ型トランジスタのゲ
ートに、前記第１の伝達手段と前記出力信号発生手段の
接続点上の信号、又は前記出力信号発生手段と前記第２
の伝達手段の接続点上の信号が印加されることにより、
電源電圧が前記第１の伝達手段に伝えられることを特徴
とする。
【００１６】また、請求項１３記載の発明は、請求項１
０、１１又は１２記載のオシレータ装置において、前記
第１の伝達手段は、ＭＯＳ型トランジスタのゲートに、
前記第１の伝達手段と前記出力信号発生手段の接続点上
の信号、又は前記出力信号発生手段と前記第２の伝達手
段の接続点上の信号が印加され、前記第１の長周期出力
信号発生手段と前記出力信号発生手段の間に接続される
ことを特徴とする。
０、１１又は１２記載のオシレータ装置において、前記
第１の伝達手段は、ＭＯＳ型トランジスタのゲートに、
前記第１の伝達手段と前記出力信号発生手段の接続点上
の信号、又は前記出力信号発生手段と前記第２の伝達手
段の接続点上の信号が印加され、前記第１の長周期出力
信号発生手段と前記出力信号発生手段の間に接続される
ことを特徴とする。
【００１７】また、請求項１４記載の発明は、請求項１
０、１１、１２又は１３記載のオシレータ装置におい
て、前記各遅延手段は、ＰＭＯＳ型トランジスタとＮＭ
ＯＳ型トランジスタの１個ずつで構成され、 前記ＰＭＯ
Ｓ型トランジスタのゲート端子と前記ＮＭＯＳ型トラン
ジスタのゲート端子は相互接続されて前段に位置する遅
延手段の出力信号により制御し、前記ＮＭＯＳ型トラン
ジスタのソース端子と前記ＰＭＯＳ型トランジスタのソ
ース端子は相互接続されて次段に位置する遅延手段の共
通ゲートを制御し、前記ＮＭＯＳ型トランジスタのドレ
イン端子は前記第１の伝達手段のＭＯＳ型トランジスタ
のドレイン端子に接続され、前記ＰＭＯＳ型トランジス
タのドレイン端子は前記第２の伝達手段のＭＯＳ型トラ
ンジスタのドレイン端子に接続されることを特徴とす
る。
０、１１、１２又は１３記載のオシレータ装置におい
て、前記各遅延手段は、ＰＭＯＳ型トランジスタとＮＭ
ＯＳ型トランジスタの１個ずつで構成され、 前記ＰＭＯ
Ｓ型トランジスタのゲート端子と前記ＮＭＯＳ型トラン
ジスタのゲート端子は相互接続されて前段に位置する遅
延手段の出力信号により制御し、前記ＮＭＯＳ型トラン
ジスタのソース端子と前記ＰＭＯＳ型トランジスタのソ
ース端子は相互接続されて次段に位置する遅延手段の共
通ゲートを制御し、前記ＮＭＯＳ型トランジスタのドレ
イン端子は前記第１の伝達手段のＭＯＳ型トランジスタ
のドレイン端子に接続され、前記ＰＭＯＳ型トランジス
タのドレイン端子は前記第２の伝達手段のＭＯＳ型トラ
ンジスタのドレイン端子に接続されることを特徴とす
る。
【００１８】また、請求項１５記載の発明は、請求項１
４記載のオシレータ装置において、前記第２の伝達手段
は、ＭＯＳ型トランジスタのゲートに、前記第１の伝達
手段と前記出力信号発生手段の接続点の信号、又は前記
出力信号発生手段と前記第２の伝達手段の接続点上の信
号が印加され、前記出力信号発生手段のＰＭＯＳ型トラ
ンジスタのドレイン端子と前記第２の長周期出力信号発
生手段のＭＯＳ型トランジスタの１端子の間に接続した
ことを特徴とする。
４記載のオシレータ装置において、前記第２の伝達手段
は、ＭＯＳ型トランジスタのゲートに、前記第１の伝達
手段と前記出力信号発生手段の接続点の信号、又は前記
出力信号発生手段と前記第２の伝達手段の接続点上の信
号が印加され、前記出力信号発生手段のＰＭＯＳ型トラ
ンジスタのドレイン端子と前記第２の長周期出力信号発
生手段のＭＯＳ型トランジスタの１端子の間に接続した
ことを特徴とする。
【００１９】また、請求項１６記載の発明は、請求項１
０、１１、１２、１３、１４又は１５記載のオシレータ
装置において、前記第２の長周期出力信号発生手段は、
ＭＯＳ型トランジスタのゲートに、前 記第１の伝達手段
と前記出力信号発生手段の接続点の信号、又は前記出力
信号発生手段と前記第２の伝達手段の接続点上の信号が
印加され、前記第２の伝達手段のＭＯＳ型トランジスタ
のソース端子と接地点との間に接続されることを特徴と
する。
０、１１、１２、１３、１４又は１５記載のオシレータ
装置において、前記第２の長周期出力信号発生手段は、
ＭＯＳ型トランジスタのゲートに、前 記第１の伝達手段
と前記出力信号発生手段の接続点の信号、又は前記出力
信号発生手段と前記第２の伝達手段の接続点上の信号が
印加され、前記第２の伝達手段のＭＯＳ型トランジスタ
のソース端子と接地点との間に接続されることを特徴と
する。
【００２０】また、請求項１７記載の発明は、請求項１
０、１１、１２、１３、１４、１５又は１６記載のオシ
レータ装置において、前記第２の短周期出力信号発生手
段のそれぞれのＭＯＳ型トランジスタは、前記第２の伝
達手段及び前記第２の長周期出力信号発生手段の接続点
と接地点との間に接続されることを特徴とする。
０、１１、１２、１３、１４、１５又は１６記載のオシ
レータ装置において、前記第２の短周期出力信号発生手
段のそれぞれのＭＯＳ型トランジスタは、前記第２の伝
達手段及び前記第２の長周期出力信号発生手段の接続点
と接地点との間に接続されることを特徴とする。
【００２１】請求項１８記載の発明は、請求項１４、１
５、１６又は１７記載のオシレータ装置において、ゲー
トにＮＭＯＳ型トランジスタの基準電位が印加され、前
記第１の伝達手段のＭＯＳ型トランジスタのドレイン端
子と前記出力信号発生手段のＮＭＯＳ型トランジスタの
ドレイン端子の間に接続されるＮＭＯＳ型トランジスタ
と、ゲートにＰＭＯＳ型トランジスタの基準電位が印加
され、前記出力信号発生手段のＰＭＯＳ型トランジスタ
のドレイン端子と前記第２の伝達手段のＭＯＳ型トラン
ジスタのドレイン端子の間に接続されるＰＭＯＳ型トラ
ンジスタとが追加接続されることを特徴とする。
５、１６又は１７記載のオシレータ装置において、ゲー
トにＮＭＯＳ型トランジスタの基準電位が印加され、前
記第１の伝達手段のＭＯＳ型トランジスタのドレイン端
子と前記出力信号発生手段のＮＭＯＳ型トランジスタの
ドレイン端子の間に接続されるＮＭＯＳ型トランジスタ
と、ゲートにＰＭＯＳ型トランジスタの基準電位が印加
され、前記出力信号発生手段のＰＭＯＳ型トランジスタ
のドレイン端子と前記第２の伝達手段のＭＯＳ型トラン
ジスタのドレイン端子の間に接続されるＰＭＯＳ型トラ
ンジスタとが追加接続されることを特徴とする。
【００２２】請求項１９記載の発明は、請求項１４、１
５、１６又は１７記載のオシレータ装置において、前記
第１の伝達手段のＭＯＳ型トランジスタのドレイン端子
と前記出力信号発生手段のＮＭＯＳ型トランジスタのド
レイン端子の間に接続される第１の抵抗と、前記出力信
号発生手段のＰＭＯＳ型トランジスタのドレイン端子と
前記第２の伝達手段のＭＯＳ型トランジスタのドレイン
端子の間に接続される第２の抵抗とが追加接続されるこ
とを特徴とする。
５、１６又は１７記載のオシレータ装置において、前記
第１の伝達手段のＭＯＳ型トランジスタのドレイン端子
と前記出力信号発生手段のＮＭＯＳ型トランジスタのド
レイン端子の間に接続される第１の抵抗と、前記出力信
号発生手段のＰＭＯＳ型トランジスタのドレイン端子と
前記第２の伝達手段のＭＯＳ型トランジスタのドレイン
端子の間に接続される第２の抵抗とが追加接続されるこ
とを特徴とする。
【００２３】この請求項１０乃至１９記載の発明によれ
ば、オシレータ装置が、モード信号がハイの際、ゲート
にインバータにより反転された前記モード信号が印加さ
れ、短周期の第１の出力信号を発生させるための少なく
とも３個以上奇数個のＭＯＳ型トランジスタで構成され
た第１の短周期出力信号発生手段と、ゲートに第１の伝
達手段と出力信号発生手段の接続点上の信号、又は前記
出力信号発生手段と第２の伝達手段の接続点上の信号が
印加され、前記モード信号がローの際、長周期の第１の
出力信号を発生させるための少なくとも３個以上奇数個
のＭＯＳ型トランジスタで構成された第１の長周期出力
信号発生手段と、前記第１の長周期出力信号発生手段と
前記出力信号発生手段の間に接続され、前記第１の短周
期出力信号発生手段及び前記第１の長周期出力信号発生
手段により伝えられた電源電圧を、前記出力信号発生手
段の接続点に伝えさせるための少なくとも３個以上奇数
個のＭＯＳ型トランジスタで構成された第１の伝達手段
と、前記第１の伝達手段と第２の伝達手段の間に接続さ
れ、第２の出力信号を発生させるための少なくとも３個
以上奇数個の遅延手段等で構成された出力信号発生手段
と、前記出力信号発生手段と第２の長周期出力信号発生
手段の間に接続され、第２の短周期出力信号発生手段又
は第２の長周期出力信号発生手段により伝えられた接地
電圧を、前記出力信号発生手段の接続点上に伝えさせる
ための少なくとも３個以上の奇数個のＭＯＳ型トランジ
スタで構成された第２の伝達手段と、前記第２の伝達手
段と第２の短周期出力信号発生手段の間に接続され、モ
ード信号がローの際、長周期の第１の出力信号を発生さ
せるための少なくとも３個以上の奇数個のＭＯＳ型トラ
ンジスタで構成された第２の長周期出力信号発生手段
と、モード信号がハイの際、ゲートに前記モード信号が
印加され短周期の第１の出力信号を発生させるための少
なくとも３個以上奇数個のＭＯＳ型トランジスタで構成
された第２の短周期出力信号発生手段とを備えることに
より、既存のオシレータと、そのオシレータを構成する
各インバータの出力電位を利用するさらに他のオシレー
タで構成される一つのオシレータ装置を具現し、消費電
力の増加やチップの占有面積を増加させず、常時パルス
幅が一定に維持され互い異なる周期の出力信号を自由に
発生させることができるようになる。
ば、オシレータ装置が、モード信号がハイの際、ゲート
にインバータにより反転された前記モード信号が印加さ
れ、短周期の第１の出力信号を発生させるための少なく
とも３個以上奇数個のＭＯＳ型トランジスタで構成され
た第１の短周期出力信号発生手段と、ゲートに第１の伝
達手段と出力信号発生手段の接続点上の信号、又は前記
出力信号発生手段と第２の伝達手段の接続点上の信号が
印加され、前記モード信号がローの際、長周期の第１の
出力信号を発生させるための少なくとも３個以上奇数個
のＭＯＳ型トランジスタで構成された第１の長周期出力
信号発生手段と、前記第１の長周期出力信号発生手段と
前記出力信号発生手段の間に接続され、前記第１の短周
期出力信号発生手段及び前記第１の長周期出力信号発生
手段により伝えられた電源電圧を、前記出力信号発生手
段の接続点に伝えさせるための少なくとも３個以上奇数
個のＭＯＳ型トランジスタで構成された第１の伝達手段
と、前記第１の伝達手段と第２の伝達手段の間に接続さ
れ、第２の出力信号を発生させるための少なくとも３個
以上奇数個の遅延手段等で構成された出力信号発生手段
と、前記出力信号発生手段と第２の長周期出力信号発生
手段の間に接続され、第２の短周期出力信号発生手段又
は第２の長周期出力信号発生手段により伝えられた接地
電圧を、前記出力信号発生手段の接続点上に伝えさせる
ための少なくとも３個以上の奇数個のＭＯＳ型トランジ
スタで構成された第２の伝達手段と、前記第２の伝達手
段と第２の短周期出力信号発生手段の間に接続され、モ
ード信号がローの際、長周期の第１の出力信号を発生さ
せるための少なくとも３個以上の奇数個のＭＯＳ型トラ
ンジスタで構成された第２の長周期出力信号発生手段
と、モード信号がハイの際、ゲートに前記モード信号が
印加され短周期の第１の出力信号を発生させるための少
なくとも３個以上奇数個のＭＯＳ型トランジスタで構成
された第２の短周期出力信号発生手段とを備えることに
より、既存のオシレータと、そのオシレータを構成する
各インバータの出力電位を利用するさらに他のオシレー
タで構成される一つのオシレータ装置を具現し、消費電
力の増加やチップの占有面積を増加させず、常時パルス
幅が一定に維持され互い異なる周期の出力信号を自由に
発生させることができるようになる。
【００２４】
【発明の実施の形態】以下、添付図面を参照しつつ本発
明の実施例を詳細に説明する。 ［第１の実施の形態］ 本発明の第１の実施の形態の構成について説明する。図
２は、本発明の第１の実施の形態に係るオシレータ回路
の構成の概要を記載した図である。
明の実施例を詳細に説明する。 ［第１の実施の形態］ 本発明の第１の実施の形態の構成について説明する。図
２は、本発明の第１の実施の形態に係るオシレータ回路
の構成の概要を記載した図である。
【００２５】図２に図示されるように、第１１、第１
２、第１３、第１４、第１５インバータ（IV11、IV12、
IV13、IV14、IV15）を直列接続し、第１５インバータIV
15の出力端を第１１インバータIV11の入力端に戻す第１
のリングオシレータ１１と、直列接続された５つの遅延
回路１３から成る第２のリングオシレータ１２があり、
各遅延回路１３はＰＭＯＳ型トランジスタとＮＭＯＳ型
トランジスタからなり、ＰＭＯＳ型トランジスタのドレ
イン端子とＮＭＯＳ型トランジスタのドレイン端子を接
続し、前記ＰＭＯＳ型トランジスタのソース端子と前記
ＮＭＯＳ型トランジスタのソース端子を接続して、相互
接続されたソース端子は第１のリングオシレータ１１の
各インバータ出力端に接続されている。
２、第１３、第１４、第１５インバータ（IV11、IV12、
IV13、IV14、IV15）を直列接続し、第１５インバータIV
15の出力端を第１１インバータIV11の入力端に戻す第１
のリングオシレータ１１と、直列接続された５つの遅延
回路１３から成る第２のリングオシレータ１２があり、
各遅延回路１３はＰＭＯＳ型トランジスタとＮＭＯＳ型
トランジスタからなり、ＰＭＯＳ型トランジスタのドレ
イン端子とＮＭＯＳ型トランジスタのドレイン端子を接
続し、前記ＰＭＯＳ型トランジスタのソース端子と前記
ＮＭＯＳ型トランジスタのソース端子を接続して、相互
接続されたソース端子は第１のリングオシレータ１１の
各インバータ出力端に接続されている。
【００２６】また、相互接続されたドレイン端子は次の
段のＰＭＯＳ型とＮＭＯＳ型のトランジスタ共通のゲー
ト端子に連結され、前記ＰＭＯＳ型とＮＭＯＳ型のトラ
ンジスタのゲートは相互接続されて先頭の出力端の信号
を受け、最終端の遅延回路１３の出力端が再び先頭部の
共通ゲートに戻る構造を有する第２のリングオシレータ
１２と、第１のリングオシレータ１１の第１５インバー
タIV15の出力端に接続されて、出力された信号をバッフ
ァリングさせることにより、第１の出力端（out＿s）に
送り出す直列接続した第１６、第１７インバータ（IV1
6、IV17）で構成された第１のバッファ部１４と、第２
のリングオシレータ１２の最終端の遅延回路１３の出力
端に接続し前記接続点に出力された信号をバッファリン
グさせ第２の出力端（out＿l）へ送り出す第１８、第１
９インバータ（IV18、IV19）が直列接続された第２のバ
ッファ部１５で構成される。
段のＰＭＯＳ型とＮＭＯＳ型のトランジスタ共通のゲー
ト端子に連結され、前記ＰＭＯＳ型とＮＭＯＳ型のトラ
ンジスタのゲートは相互接続されて先頭の出力端の信号
を受け、最終端の遅延回路１３の出力端が再び先頭部の
共通ゲートに戻る構造を有する第２のリングオシレータ
１２と、第１のリングオシレータ１１の第１５インバー
タIV15の出力端に接続されて、出力された信号をバッフ
ァリングさせることにより、第１の出力端（out＿s）に
送り出す直列接続した第１６、第１７インバータ（IV1
6、IV17）で構成された第１のバッファ部１４と、第２
のリングオシレータ１２の最終端の遅延回路１３の出力
端に接続し前記接続点に出力された信号をバッファリン
グさせ第２の出力端（out＿l）へ送り出す第１８、第１
９インバータ（IV18、IV19）が直列接続された第２のバ
ッファ部１５で構成される。
【００２７】第１の実施の形態の作用について説明す
る。図２記載の回路において、第１の出力端（out＿s）
には従来のように短い周期の一定な波形が出力され、第
２の出力端（out＿l）には前記第１の出力端（out＿s）
の波形よりパルス幅が大きく長い周期の波形が出力され
る。即ち、互いに異なる周期の信号を有する波形が出力
される。
る。図２記載の回路において、第１の出力端（out＿s）
には従来のように短い周期の一定な波形が出力され、第
２の出力端（out＿l）には前記第１の出力端（out＿s）
の波形よりパルス幅が大きく長い周期の波形が出力され
る。即ち、互いに異なる周期の信号を有する波形が出力
される。
【００２８】これは、インバータと電解効果トランジス
タのサイズ比率によるもので、各遅延回路１３中の電解
効果トランジスタのターンオンサイズを相対的に小さく
して第１のリングオシレータ１１より第２のリングオシ
レータ１２の一つの周期のサイクル時間が長くなるよう
にしたものである。
タのサイズ比率によるもので、各遅延回路１３中の電解
効果トランジスタのターンオンサイズを相対的に小さく
して第１のリングオシレータ１１より第２のリングオシ
レータ１２の一つの周期のサイクル時間が長くなるよう
にしたものである。
【００２９】これをさらに詳細に説明すれば、例えば第
１５インバータIV15の出力端にロー信号が出力され最終
段の遅延回路１３の出力端にハイ信号が出力されたとす
れば、ロー信号が第１１インバータIV11の入力端に、ハ
イ信号が先頭部の遅延回路１３の共通ゲートにそれぞれ
入力される。
１５インバータIV15の出力端にロー信号が出力され最終
段の遅延回路１３の出力端にハイ信号が出力されたとす
れば、ロー信号が第１１インバータIV11の入力端に、ハ
イ信号が先頭部の遅延回路１３の共通ゲートにそれぞれ
入力される。
【００３０】そうすると、第１１インバータIV11の出力
端はハイ、第１２インバータIV12の出力端はロー、第１
３インバータIV13の出力端はハイ、第１４インバータIV
14の出力端はロー、第１５インバータIV15の出力端はハ
イとなり、入力端とは反転した信号が常時第１のリング
オシレータ１１の出力端に発生する。
端はハイ、第１２インバータIV12の出力端はロー、第１
３インバータIV13の出力端はハイ、第１４インバータIV
14の出力端はロー、第１５インバータIV15の出力端はハ
イとなり、入力端とは反転した信号が常時第１のリング
オシレータ１１の出力端に発生する。
【００３１】この際、第１のリングオシレータ１１の出
力信号のサイクル速度は第２のリングオシレータ１２に
比べ速いので、従って、パルス幅も相対的に短くなる。
力信号のサイクル速度は第２のリングオシレータ１２に
比べ速いので、従って、パルス幅も相対的に短くなる。
【００３２】ここに、前記インバータ等の各出力端を電
源側に用いるそれぞれの遅延回路１３は先頭段の遅延回
路１３の共通ゲート端子にハイ信号が印加されＮＭＯＳ
型電界効果トランジスタがターンオンし、従って第１１
インバータIV11の出力端のハイ信号が前記ＮＭＯＳ型電
界効果トランジスタを介し次の端の共通ゲート端子に印
加されるが、ここでＮＭＯＳ型トランジスタのターンオ
ンサイズが非常に小さいために第１１インバータIV11の
出力端がハイであっても、前記先頭段の遅延回路１３の
出力端は速やかにハイに変換できずロー状態で存在する
ことになる。
源側に用いるそれぞれの遅延回路１３は先頭段の遅延回
路１３の共通ゲート端子にハイ信号が印加されＮＭＯＳ
型電界効果トランジスタがターンオンし、従って第１１
インバータIV11の出力端のハイ信号が前記ＮＭＯＳ型電
界効果トランジスタを介し次の端の共通ゲート端子に印
加されるが、ここでＮＭＯＳ型トランジスタのターンオ
ンサイズが非常に小さいために第１１インバータIV11の
出力端がハイであっても、前記先頭段の遅延回路１３の
出力端は速やかにハイに変換できずロー状態で存在する
ことになる。
【００３３】そして、前記先頭段の出力端がロー状態に
あり次の段のＰＭＯＳ型トランジスタがターンオンさ
れ、前記ＰＭＯＳ型トランジスタを介し第１２インバー
タIV12の出力信号が伝えられるが、この際にも同様に前
記ＰＭＯＳ型トランジスタのターンオンサイズが非常に
小さいため出力端に先頭段の遅延回路１３の出力端電圧
よりはもう少し電位が上昇しても、そのままロー状態を
維持するのである。
あり次の段のＰＭＯＳ型トランジスタがターンオンさ
れ、前記ＰＭＯＳ型トランジスタを介し第１２インバー
タIV12の出力信号が伝えられるが、この際にも同様に前
記ＰＭＯＳ型トランジスタのターンオンサイズが非常に
小さいため出力端に先頭段の遅延回路１３の出力端電圧
よりはもう少し電位が上昇しても、そのままロー状態を
維持するのである。
【００３４】結局、第２のリングオシレータ１２の最終
段の出力端がハイであったと仮定した際、前記ハイ信号
がロー信号に変わるためには最終段の遅延回路１３の共
通ゲート端子に入力する電圧がハイに認識される電圧に
到達しなければならず、これに所要される時間は第１の
リングオシレータ１１の種々なサイクル周期に該当す
る。即ち、第１のリングオシレータ１１から発生する信
号は周波数が高く、第２のリングオシレータ１２により
発生する信号は周波数が低く長いパルス幅を有する。こ
こで、図２の回路の動作をより詳しく説明する。遅延回
路１３のＰＭＯＳ型トランジスタがターンオンされる場
合は、その段の遅延回路１３の出力電圧はその段のイン
バータのハイ信号に応じて少しずつ上昇し、ＮＭＯＳ型
トランジスタがターンオンされる場合は、その段の遅延
回路１３の出力電圧はその段のインバータのロー信号に
応じて少しずつ下降することになる。 従って、本回路で
は、先ず先頭段の遅延回路１３のＰＭＯＳ型トランジス
タがターンオンされると、その出力端の電圧は順次上昇
することになり、先頭段の遅延回路１３の出力電圧が第
２段の遅延回路１３のトリップポイントに到達すると、
第２段の遅延回路１３のＮＭＯＳ型トランジスタがター
ンオンされて第２段の遅延回路１３の出力電圧は順次下
降する。第２段の遅延回路１３の出力電圧が第３段の遅
延回路１３のトリップポイントに下降すると、第３段の
遅延回路１３のＰＭＯＳ型トランジスタがターンオンさ
れて第３段の遅延回路１３の出力電圧は順次上昇する。
第３段の遅延回路１３の出力電圧が第４段の遅延回路１
３のトリップポイントに上昇すると、第４段の遅延回路
１３のＮＭＯＳ型トランジスタがターンオンされて第４
段の遅延回路１３の出力電圧は順次下降する。第４段の
遅延回路１３の出力電圧が最終段の遅延回路１３のトリ
ップポイントに下降すると、最終段の遅延回路１３のＰ
ＭＯＳ型トランジスタがターンオンされて最終段の遅延
回路１３の出力電圧は順次上昇することになる。 最終段
の出力電圧は先頭段の遅延回路１３の入力に用いられる
ので、最終段の遅延回路１３の出力電圧がトリップポイ
ントに上昇すると、先頭段の遅延回路１３のＮＭＯＳ型
トランジスタがターンオンされて先頭段の遅延回路１３
の電圧は 順次下降する。以後の各段の動作は前述したも
のと逆の電圧変化で進めることとなり、このような方法
で第２のリングオシレータ１２は長周期パルスを発生す
ることになる。結局、第２のリングオシレータ１２の発
振周期は、第１のリングオシレータ１１の何回かの発振
周期間に、各遅延回路１３がハイからローに遷移される
のかに従って決定されることになる。
段の出力端がハイであったと仮定した際、前記ハイ信号
がロー信号に変わるためには最終段の遅延回路１３の共
通ゲート端子に入力する電圧がハイに認識される電圧に
到達しなければならず、これに所要される時間は第１の
リングオシレータ１１の種々なサイクル周期に該当す
る。即ち、第１のリングオシレータ１１から発生する信
号は周波数が高く、第２のリングオシレータ１２により
発生する信号は周波数が低く長いパルス幅を有する。こ
こで、図２の回路の動作をより詳しく説明する。遅延回
路１３のＰＭＯＳ型トランジスタがターンオンされる場
合は、その段の遅延回路１３の出力電圧はその段のイン
バータのハイ信号に応じて少しずつ上昇し、ＮＭＯＳ型
トランジスタがターンオンされる場合は、その段の遅延
回路１３の出力電圧はその段のインバータのロー信号に
応じて少しずつ下降することになる。 従って、本回路で
は、先ず先頭段の遅延回路１３のＰＭＯＳ型トランジス
タがターンオンされると、その出力端の電圧は順次上昇
することになり、先頭段の遅延回路１３の出力電圧が第
２段の遅延回路１３のトリップポイントに到達すると、
第２段の遅延回路１３のＮＭＯＳ型トランジスタがター
ンオンされて第２段の遅延回路１３の出力電圧は順次下
降する。第２段の遅延回路１３の出力電圧が第３段の遅
延回路１３のトリップポイントに下降すると、第３段の
遅延回路１３のＰＭＯＳ型トランジスタがターンオンさ
れて第３段の遅延回路１３の出力電圧は順次上昇する。
第３段の遅延回路１３の出力電圧が第４段の遅延回路１
３のトリップポイントに上昇すると、第４段の遅延回路
１３のＮＭＯＳ型トランジスタがターンオンされて第４
段の遅延回路１３の出力電圧は順次下降する。第４段の
遅延回路１３の出力電圧が最終段の遅延回路１３のトリ
ップポイントに下降すると、最終段の遅延回路１３のＰ
ＭＯＳ型トランジスタがターンオンされて最終段の遅延
回路１３の出力電圧は順次上昇することになる。 最終段
の出力電圧は先頭段の遅延回路１３の入力に用いられる
ので、最終段の遅延回路１３の出力電圧がトリップポイ
ントに上昇すると、先頭段の遅延回路１３のＮＭＯＳ型
トランジスタがターンオンされて先頭段の遅延回路１３
の電圧は 順次下降する。以後の各段の動作は前述したも
のと逆の電圧変化で進めることとなり、このような方法
で第２のリングオシレータ１２は長周期パルスを発生す
ることになる。結局、第２のリングオシレータ１２の発
振周期は、第１のリングオシレータ１１の何回かの発振
周期間に、各遅延回路１３がハイからローに遷移される
のかに従って決定されることになる。
【００３５】図１１は、図２の回路において、第１の出
力端（out＿s）及び第２の出力端（out＿l）から出力さ
れる各出力信号の出力波形図であり、第１の出力端から
の出力信号波形と第２の出力端からの出力信号波形を比
較してみれば、互いに異なる周期を有する信号が出力さ
れていることが分かる。
力端（out＿s）及び第２の出力端（out＿l）から出力さ
れる各出力信号の出力波形図であり、第１の出力端から
の出力信号波形と第２の出力端からの出力信号波形を比
較してみれば、互いに異なる周期を有する信号が出力さ
れていることが分かる。
【００３６】図２において説明されている回路との相違
点は、外部環境の電圧と温度に影響を受けない一定のパ
ルス幅を有する波形を得られるという点である。即ち、
図２の回路においては、出力波形のパルス幅が外部環境
の電圧、温度により僅かな変化をもたらすので、図３の
回路では、その影響を受けないような回路構成とした。
点は、外部環境の電圧と温度に影響を受けない一定のパ
ルス幅を有する波形を得られるという点である。即ち、
図２の回路においては、出力波形のパルス幅が外部環境
の電圧、温度により僅かな変化をもたらすので、図３の
回路では、その影響を受けないような回路構成とした。
【００３７】図３は、図２における回路に基準電位が追
加されたオシレータ回路図である。ここで、外部環境に
影響を受けない出力波形を得るため電圧及び温度制御部
２２と電圧及び温度制御部２３が追加された。
加されたオシレータ回路図である。ここで、外部環境に
影響を受けない出力波形を得るため電圧及び温度制御部
２２と電圧及び温度制御部２３が追加された。
【００３８】その構成関係は図２の回路と同様であり、
ただ電圧及び温度制御部２２は第２のリングオシレータ
２４のＰＭＯＳ型トランジスタのソース端子と第１のリ
ングオシレータ２１の各インバータ出力端の間に接続
し、ゲートにＰＭＯＳ型トランジスタの基準電位vrpが
印加され、電圧及び温度制御部２３は第２のリングオシ
レータ２４のＮＭＯＳ型トランジスタのソース端子と第
１のリングオシレータ２１の各インバータ出力端の間に
接続し、ゲートにＮＭＯＳ型トランジスタの基準電位vr
nが印加される点が異なるだけである。前記構成による
回路の基本的な動作は、図２の回路と同一なので詳細な
説明は省略する。
ただ電圧及び温度制御部２２は第２のリングオシレータ
２４のＰＭＯＳ型トランジスタのソース端子と第１のリ
ングオシレータ２１の各インバータ出力端の間に接続
し、ゲートにＰＭＯＳ型トランジスタの基準電位vrpが
印加され、電圧及び温度制御部２３は第２のリングオシ
レータ２４のＮＭＯＳ型トランジスタのソース端子と第
１のリングオシレータ２１の各インバータ出力端の間に
接続し、ゲートにＮＭＯＳ型トランジスタの基準電位vr
nが印加される点が異なるだけである。前記構成による
回路の基本的な動作は、図２の回路と同一なので詳細な
説明は省略する。
【００３９】図４は、図２の回路に抵抗が追加されたオ
シレータ回路図である。図４の回路において、外部温度
の影響を受けない抵抗等からなる温度制御部３２、３３
を前記電圧及び温度制御部２２、２３の代わりに接続し
た以外の構成は図３と同じで、そのため図３の回路と動
作も同一なので詳細の説明は省略する。
シレータ回路図である。図４の回路において、外部温度
の影響を受けない抵抗等からなる温度制御部３２、３３
を前記電圧及び温度制御部２２、２３の代わりに接続し
た以外の構成は図３と同じで、そのため図３の回路と動
作も同一なので詳細の説明は省略する。
【００４０】［第２の実施の形態］
図５は、本発明の第２の実施の形態に係るオシレータ回
路図であり、第１のリングオシレータ４１と第２のリン
グオシレータ４２の構成は図２に示す第１の実施の形態
の構成と同一なので説明を省略し、モード周期制御部４
３についてのみ詳細に記述する。
路図であり、第１のリングオシレータ４１と第２のリン
グオシレータ４２の構成は図２に示す第１の実施の形態
の構成と同一なので説明を省略し、モード周期制御部４
３についてのみ詳細に記述する。
【００４１】モード周期制御部４３は、第１のリングオ
シレータ４１の出力信号とモード信号を論理演算して第
４３ナンドゲートＮＤ４３の入力端子に出力するための
第４１ナンドゲートＮＤ４１と、第４６インバータＩＶ
４６により反転されるモード信号と第２のリングオシレ
ータ４２の出力信号を論理演算して第４３ナンドゲー ト
ＮＤ４３のもう一方の入力端子に出力するための第４２
ナンドゲートＮＤ４２と、第４１ナンドゲートＮＤ４１
の出力信号と第４２ナンドゲートＮＤ４２の出力信号を
論理演算して出力端に第１のリングオシレータ４１の出
力信号と、第２のリングオシレータ４２の出力信号を組
み合わせて出力するための第４３ナンドゲートＮＤ４３
で構成される。
シレータ４１の出力信号とモード信号を論理演算して第
４３ナンドゲートＮＤ４３の入力端子に出力するための
第４１ナンドゲートＮＤ４１と、第４６インバータＩＶ
４６により反転されるモード信号と第２のリングオシレ
ータ４２の出力信号を論理演算して第４３ナンドゲー ト
ＮＤ４３のもう一方の入力端子に出力するための第４２
ナンドゲートＮＤ４２と、第４１ナンドゲートＮＤ４１
の出力信号と第４２ナンドゲートＮＤ４２の出力信号を
論理演算して出力端に第１のリングオシレータ４１の出
力信号と、第２のリングオシレータ４２の出力信号を組
み合わせて出力するための第４３ナンドゲートＮＤ４３
で構成される。
【００４２】前記構成でなる本発明の第２の実施の形態
の作用について説明する。第１のリングオシレータ４１
の出力端に図１１に示す第１の出力端（out＿s）の波形
が出力され、第２のリングオシレータ４２の出力端には
図１１に示す第２の出力端（out＿l）の波形が出力さ
れ、これら二つの波形がモード周期制御部４３により組
み合わされて一つの波形が出力端（out）に発生する。
の作用について説明する。第１のリングオシレータ４１
の出力端に図１１に示す第１の出力端（out＿s）の波形
が出力され、第２のリングオシレータ４２の出力端には
図１１に示す第２の出力端（out＿l）の波形が出力さ
れ、これら二つの波形がモード周期制御部４３により組
み合わされて一つの波形が出力端（out）に発生する。
【００４３】先ず、モード信号がハイの際には、第４２
ナンドゲートＮＤ４２の出力端には第２のリングオシレ
ータ４２の出力信号に係らず常時ハイ信号が出力され、
第４１ナンドゲートＮＤ４１の出力端には第１のリング
オシレータ４１の出力信号が反転出力される。この反転
信号と第４２ナンドゲートＮＤ４２の出力信号であるハ
イ信号が第４３ナンドゲートＮＤ４３により論理演算さ
れ、最終出力端（out）には第１のリングオシレータ４
１の出力信号が出力される。即ち、モード信号がハイの
際、最終出力端（out）には第１のリングオシレータ４
１の出力信号が出力される。これは、図１２でモード信
号がハイの際、出力端（out）に示すパルス幅が小さい
部分である。
ナンドゲートＮＤ４２の出力端には第２のリングオシレ
ータ４２の出力信号に係らず常時ハイ信号が出力され、
第４１ナンドゲートＮＤ４１の出力端には第１のリング
オシレータ４１の出力信号が反転出力される。この反転
信号と第４２ナンドゲートＮＤ４２の出力信号であるハ
イ信号が第４３ナンドゲートＮＤ４３により論理演算さ
れ、最終出力端（out）には第１のリングオシレータ４
１の出力信号が出力される。即ち、モード信号がハイの
際、最終出力端（out）には第１のリングオシレータ４
１の出力信号が出力される。これは、図１２でモード信
号がハイの際、出力端（out）に示すパルス幅が小さい
部分である。
【００４４】モード信号がローの際、逆に第４１ナンド
ゲートＮＤ４１の出力端に常時ハイ信号が出力され、第
４２ナンドゲートＮＤ４２の入力端には第４６インバー
タＩＶ４６により反転されたハイのモード信号と第２の
リングオシレータ４２の出力信号が入力され、結局第４
２ナンドゲートＮＤ４２の出力端には第２のリングオシ
レータ４２の出力信号が反転して出力され、第４３ナン
ドゲートＮＤ４３を介し最終出力端（out）には第２の
リングオシレータ４２の出力信号が出力される。図１２
でモード信号がローの際、パルス幅が大きい出力部分で
ある。
ゲートＮＤ４１の出力端に常時ハイ信号が出力され、第
４２ナンドゲートＮＤ４２の入力端には第４６インバー
タＩＶ４６により反転されたハイのモード信号と第２の
リングオシレータ４２の出力信号が入力され、結局第４
２ナンドゲートＮＤ４２の出力端には第２のリングオシ
レータ４２の出力信号が反転して出力され、第４３ナン
ドゲートＮＤ４３を介し最終出力端（out）には第２の
リングオシレータ４２の出力信号が出力される。図１２
でモード信号がローの際、パルス幅が大きい出力部分で
ある。
【００４５】本発明の第２の実施の形態では、一つの出
力波形に互いに異なる周期の出力信号を発生させる場合
である。
力波形に互いに異なる周期の出力信号を発生させる場合
である。
【００４６】図６は、図５の回路に基準電位が追加され
たオシレータ回路図である。図６に示すように、外部環
境の電圧と温度に影響を受けない出力波形を発生させる
ため、第２のリングオシレータ５４のＰＭＯＳ型トラン
ジスタの各ソース端子と第１のリングオシレータ５１の
各インバータの出力端の間にＰＭＯＳ型トランジスタの
基準電位vrpを印加したＰＭＯＳ型トランジスタからな
る第１の電圧及び温度制御部５２が接続され、外部環境
の電圧と温度に影響を受けない出力波形を発生させるた
め第２のリングオシレータ５４のＮＭＯＳ型トランジス
タのソース端子と第１のリングオシレータ５１の各イン
バータ出力端の間にＮＭＯＳ型トランジスタの基準電位
vrnを印加したＮＭＯＳ型トランジスタからなる電圧及
び温度制御部５３が接続される。
たオシレータ回路図である。図６に示すように、外部環
境の電圧と温度に影響を受けない出力波形を発生させる
ため、第２のリングオシレータ５４のＰＭＯＳ型トラン
ジスタの各ソース端子と第１のリングオシレータ５１の
各インバータの出力端の間にＰＭＯＳ型トランジスタの
基準電位vrpを印加したＰＭＯＳ型トランジスタからな
る第１の電圧及び温度制御部５２が接続され、外部環境
の電圧と温度に影響を受けない出力波形を発生させるた
め第２のリングオシレータ５４のＮＭＯＳ型トランジス
タのソース端子と第１のリングオシレータ５１の各イン
バータ出力端の間にＮＭＯＳ型トランジスタの基準電位
vrnを印加したＮＭＯＳ型トランジスタからなる電圧及
び温度制御部５３が接続される。
【００４７】その動作は図５の回路の動作と同一なので
詳細な説明は省略する。出力波形は図１２に示す出力波
形の形状と同一であり、ただ常時パルス幅が一定に維持
される点で第２の実施の形態における出力波形と相違点
がある。
詳細な説明は省略する。出力波形は図１２に示す出力波
形の形状と同一であり、ただ常時パルス幅が一定に維持
される点で第２の実施の形態における出力波形と相違点
がある。
【００４８】図７は、図５の回路に抵抗が追加されたオ
シレータ回路図である。図７の回路は、図５の回路に、
電圧及び温度制御部と接続され、外部温度に影響を受け
ない抵抗等からなる第１及び第２の温度制御部（６２，
６３）を電圧及び温度制御部に連結したのみで、他の構
成関係は図６の回路と同一である。
シレータ回路図である。図７の回路は、図５の回路に、
電圧及び温度制御部と接続され、外部温度に影響を受け
ない抵抗等からなる第１及び第２の温度制御部（６２，
６３）を電圧及び温度制御部に連結したのみで、他の構
成関係は図６の回路と同一である。
【００４９】［第３の実施の形態］
図８は、本発明の第３の実施の形態に係るオシレータ回
路図である。ゲートで第７５インバータにより反転した
モード信号が印加され、電源電圧（Vcc）と長周期出力
信号発生部７６のＰＭＯＳ型トランジスタのドレイン端
子の間に接続され、前記モード信号がハイの際、大きい
サイズにターンオンされ第１の出力端（out＿s）に短周
期出力信号を発生させる短周期出力信号発生部７１と、
ゲートで前段の伝達部７３のＰＭＯＳ型トランジスタの
ドレイン端子に伝えられた信号、又は前段の伝達部７４
のＮＭＯＳ型トランジスタのドレイン端子に伝えられた
信号が印加され、電源電圧と伝達部７３のＰＭＯＳ型ト
ランジスタのソース端子の間に接続されモード信号がロ
ーの際、出力信号発生部７５のＰＭＯＳ型、ＮＭＯＳ型
トランジスタと類似なサイズにターンオンされ第１の出
力端（out＿s）に長周期出力信号を発生させるための長
周期出力信号発生部７６と、ゲートで前段の伝達部７３
のＰＭＯＳ型トランジスタのドレイン端子又は前段の伝
達部７４のＮＭＯＳ型トランジスタのドレイン端子に伝
えられた信号が印加され、長周期出力信号発生部７６の
ＰＭＯＳ型トランジスタのドレイン端子と出力信号発生
部７５のＮＭＯＳ型トランジスタのドレイン端子の間に
接続し短周期出力信号発生部７１、又は長周期出力信号
発生部７６を介して伝えられた信号を次の段の長周期出
力信号発生部（７６、７７）、伝達部（７３、７４）の
ＭＯＳ型トランジスタのゲート及び出力信号発生部７５
のＮＭＯＳ型トランジスタのドレイン端子とＰＭＯＳ型
トランジスタのドレイン端子に伝えさせる伝達部７３
と、５個の遅延回路が直列接続し前記各遅延回路はＮＭ
ＯＳ型トランジスタのソース端子とＰＭＯＳ型トランジ
スタのソース端子が接続し、前記ＮＭＯＳ型トランジス
タのドレイン端子は伝達部７３のＰＭＯＳ型トランジス
タのドレイン端子に接続し、前記ＰＭＯＳ型トランジス
タは伝達部７４のＮＭＯＳ型トランジスタのドレイン端
子に接続し、前記ＮＭＯＳ型トランジスタのゲートと前
記ＰＭＯＳ型トランジスタのゲートが相互接続して前段
の遅延回路の出力端信号が印加され、前記ＮＭＯＳ型ト
ランジスタのソース端子とＰＭＯＳ型トランジスタのソ
ース端子の接続点が次の段の遅延回路のゲート端子で連
結され第２の出力端（out＿l）に第２の出力信号を発生
させる出力信号発生部７５と、ゲートで前段の伝達部７
３のＰＭＯＳ型トランジスタのドレイン端子に伝えられ
た信号、又は前段の伝達部７４のＮＭＯＳ型トランジス
タのドレイン端子に伝えられた信号が印加され、長周期
出力信号発生部７７のＮＭＯＳ型トランジスタのドレイ
ン端子と出力信号発生部７５のＰＭＯＳ型トランジスタ
のドレイン端子の間に接続し、短周期出力信号発生部７
２、又は長周期出力信号発生部７７を介し伝えられた信
号を次の段の長周 期出力信号発生部（７６、７７）、伝
達部（７３、７４）のＭＯＳ型トランジスタのゲート及
び出力信号発生部７５のＮＭＯＳ型トランジスタのドレ
イン端子とＰＭＯＳ型トランジスタのドレイン端子に伝
えさせる伝達部７４と、ゲートで前段の伝達部７３のＰ
ＭＯＳ型トランジスタのドレイン端子に伝えられた信
号、又は前段の伝達部７４のＮＭＯＳ型トランジスタの
ドレイン端子に伝えられた信号が印加され、接地電圧と
伝達部７４のＮＭＯＳ型トランジスタのソース端子の間
に接続しモード信号がローの際、出力信号発生部７５の
ＰＭＯＳ型、ＮＭＯＳ型トランジスタと類似のサイズに
ターンオンされ第１の出力端（out＿s）に長周期出力信
号を発生させるための長周期出力信号発生部７７と、ゲ
ートにモード信号が印加され接地電圧（Vss）と長周期
出力信号発生部７７のＮＭＯＳ型トランジスタのドレイ
ン端子の間に接続し、前記モード信号がハイの際、大き
いサイズにターンオンされ第１の出力端（out＿s）に短
周期出力信号を発生させるための短周期出力信号発生部
７２で構成される。
路図である。ゲートで第７５インバータにより反転した
モード信号が印加され、電源電圧（Vcc）と長周期出力
信号発生部７６のＰＭＯＳ型トランジスタのドレイン端
子の間に接続され、前記モード信号がハイの際、大きい
サイズにターンオンされ第１の出力端（out＿s）に短周
期出力信号を発生させる短周期出力信号発生部７１と、
ゲートで前段の伝達部７３のＰＭＯＳ型トランジスタの
ドレイン端子に伝えられた信号、又は前段の伝達部７４
のＮＭＯＳ型トランジスタのドレイン端子に伝えられた
信号が印加され、電源電圧と伝達部７３のＰＭＯＳ型ト
ランジスタのソース端子の間に接続されモード信号がロ
ーの際、出力信号発生部７５のＰＭＯＳ型、ＮＭＯＳ型
トランジスタと類似なサイズにターンオンされ第１の出
力端（out＿s）に長周期出力信号を発生させるための長
周期出力信号発生部７６と、ゲートで前段の伝達部７３
のＰＭＯＳ型トランジスタのドレイン端子又は前段の伝
達部７４のＮＭＯＳ型トランジスタのドレイン端子に伝
えられた信号が印加され、長周期出力信号発生部７６の
ＰＭＯＳ型トランジスタのドレイン端子と出力信号発生
部７５のＮＭＯＳ型トランジスタのドレイン端子の間に
接続し短周期出力信号発生部７１、又は長周期出力信号
発生部７６を介して伝えられた信号を次の段の長周期出
力信号発生部（７６、７７）、伝達部（７３、７４）の
ＭＯＳ型トランジスタのゲート及び出力信号発生部７５
のＮＭＯＳ型トランジスタのドレイン端子とＰＭＯＳ型
トランジスタのドレイン端子に伝えさせる伝達部７３
と、５個の遅延回路が直列接続し前記各遅延回路はＮＭ
ＯＳ型トランジスタのソース端子とＰＭＯＳ型トランジ
スタのソース端子が接続し、前記ＮＭＯＳ型トランジス
タのドレイン端子は伝達部７３のＰＭＯＳ型トランジス
タのドレイン端子に接続し、前記ＰＭＯＳ型トランジス
タは伝達部７４のＮＭＯＳ型トランジスタのドレイン端
子に接続し、前記ＮＭＯＳ型トランジスタのゲートと前
記ＰＭＯＳ型トランジスタのゲートが相互接続して前段
の遅延回路の出力端信号が印加され、前記ＮＭＯＳ型ト
ランジスタのソース端子とＰＭＯＳ型トランジスタのソ
ース端子の接続点が次の段の遅延回路のゲート端子で連
結され第２の出力端（out＿l）に第２の出力信号を発生
させる出力信号発生部７５と、ゲートで前段の伝達部７
３のＰＭＯＳ型トランジスタのドレイン端子に伝えられ
た信号、又は前段の伝達部７４のＮＭＯＳ型トランジス
タのドレイン端子に伝えられた信号が印加され、長周期
出力信号発生部７７のＮＭＯＳ型トランジスタのドレイ
ン端子と出力信号発生部７５のＰＭＯＳ型トランジスタ
のドレイン端子の間に接続し、短周期出力信号発生部７
２、又は長周期出力信号発生部７７を介し伝えられた信
号を次の段の長周 期出力信号発生部（７６、７７）、伝
達部（７３、７４）のＭＯＳ型トランジスタのゲート及
び出力信号発生部７５のＮＭＯＳ型トランジスタのドレ
イン端子とＰＭＯＳ型トランジスタのドレイン端子に伝
えさせる伝達部７４と、ゲートで前段の伝達部７３のＰ
ＭＯＳ型トランジスタのドレイン端子に伝えられた信
号、又は前段の伝達部７４のＮＭＯＳ型トランジスタの
ドレイン端子に伝えられた信号が印加され、接地電圧と
伝達部７４のＮＭＯＳ型トランジスタのソース端子の間
に接続しモード信号がローの際、出力信号発生部７５の
ＰＭＯＳ型、ＮＭＯＳ型トランジスタと類似のサイズに
ターンオンされ第１の出力端（out＿s）に長周期出力信
号を発生させるための長周期出力信号発生部７７と、ゲ
ートにモード信号が印加され接地電圧（Vss）と長周期
出力信号発生部７７のＮＭＯＳ型トランジスタのドレイ
ン端子の間に接続し、前記モード信号がハイの際、大き
いサイズにターンオンされ第１の出力端（out＿s）に短
周期出力信号を発生させるための短周期出力信号発生部
７２で構成される。
【００５０】前記構成でなる本発明の第３の実施の形態
の動作関係を考察してみれば、先ずモード信号がハイの
際、第７５ノードＮ７５がロー状態にあり第８０ノード
Ｎ８０がハイの状態にあると仮定すれば、前記モード信
号により短周期出力信号発生部７１及び短周期出力信号
発生部７２のＭＯＳ型トランジスタ等が同時にターンオ
ンされて、電源電圧が長周期出力信号発生部７６の各Ｐ
ＭＯＳ型トランジスタのドレイン端子上に伝えられ、長
周期出力信号発生部７７の各ＮＭＯＳ型トランジスタの
ドレイン端子上に接地電圧が伝えられる。
の動作関係を考察してみれば、先ずモード信号がハイの
際、第７５ノードＮ７５がロー状態にあり第８０ノード
Ｎ８０がハイの状態にあると仮定すれば、前記モード信
号により短周期出力信号発生部７１及び短周期出力信号
発生部７２のＭＯＳ型トランジスタ等が同時にターンオ
ンされて、電源電圧が長周期出力信号発生部７６の各Ｐ
ＭＯＳ型トランジスタのドレイン端子上に伝えられ、長
周期出力信号発生部７７の各ＮＭＯＳ型トランジスタの
ドレイン端子上に接地電圧が伝えられる。
【００５１】そして、前記第７５ノードＮ７５上のロー
信号は先頭段にフィードバックされ、伝達部７３のＰＭ
ＯＳ型トランジスタをターンオンさせ長周期出力信号発
生部７６のＰＭＯＳ型トランジスタのドレイン端子上に
ある電源電圧が第７１ノードＮ７１に伝えられる。第８
０ノードＮ８０上のハイ信号はフィードバックし、出力
信号発生部７５の先頭段のＮＭＯＳ型トランジスタをタ
ーンオンさせて第７１ノードＮ７１上のハイ信号を第７
６ノードＮ７６上に伝えることになるが、短周期出力信
号発生部７１のＰＭＯＳ型トランジスタ等に比べ、相対
的に出力信号発 生部７５のＮＭＯＳ型及びＰＭＯＳ型ト
ランジスタのターンオンするサイズ比率が小さくなって
おり、第７６ノードＮ７６上は第７１ノードＮ７１上の
ハイ信号がそのまま伝えられず僅かな電圧上昇しか起こ
らない。従って、第７６ノードＮ７６は依然ロー状態の
まま、ロー信号が次段の遅延回路の共通ゲートに印加さ
れる。
信号は先頭段にフィードバックされ、伝達部７３のＰＭ
ＯＳ型トランジスタをターンオンさせ長周期出力信号発
生部７６のＰＭＯＳ型トランジスタのドレイン端子上に
ある電源電圧が第７１ノードＮ７１に伝えられる。第８
０ノードＮ８０上のハイ信号はフィードバックし、出力
信号発生部７５の先頭段のＮＭＯＳ型トランジスタをタ
ーンオンさせて第７１ノードＮ７１上のハイ信号を第７
６ノードＮ７６上に伝えることになるが、短周期出力信
号発生部７１のＰＭＯＳ型トランジスタ等に比べ、相対
的に出力信号発 生部７５のＮＭＯＳ型及びＰＭＯＳ型ト
ランジスタのターンオンするサイズ比率が小さくなって
おり、第７６ノードＮ７６上は第７１ノードＮ７１上の
ハイ信号がそのまま伝えられず僅かな電圧上昇しか起こ
らない。従って、第７６ノードＮ７６は依然ロー状態の
まま、ロー信号が次段の遅延回路の共通ゲートに印加さ
れる。
【００５２】そして、第７１ノードＮ７１がハイ状態に
あり、伝達部７４のＮＭＯＳ型トランジスタがターンオ
ンされて第７２ノードＮ７２上は接地電圧が伝えられロ
ー状態になり、第７７ノードＮ７７は第７６ノードＮ７
６上のロー信号によりＰＭＯＳ型トランジスタがターン
オンされて第７２ノードＮ７２上のロー信号が伝えられ
ロー状態となる。第７７ノードＮ７７上の電位はローで
あるが、第７６ノードＮ７６上の電位に比べて高い。
あり、伝達部７４のＮＭＯＳ型トランジスタがターンオ
ンされて第７２ノードＮ７２上は接地電圧が伝えられロ
ー状態になり、第７７ノードＮ７７は第７６ノードＮ７
６上のロー信号によりＰＭＯＳ型トランジスタがターン
オンされて第７２ノードＮ７２上のロー信号が伝えられ
ロー状態となる。第７７ノードＮ７７上の電位はローで
あるが、第７６ノードＮ７６上の電位に比べて高い。
【００５３】次いで、次の端では第７２ノードＮ７２が
ロー状態にあり伝達部７３のＰＭＯＳ型トランジスタが
ターンオンされ第７３ノードＮ７３上には電源電圧が伝
えられてハイ状態になり、第７８ノードＮ７８は第７７
ノードＮ７７のロー信号によりＰＭＯＳ型トランジスタ
がターンオンされ第７３ノードＮ７３のハイ信号が伝え
られるが、前記ＰＭＯＳ型トランジスタのターンオンサ
イズが小さくローからハイへの電圧上昇は起こるがロー
と認識される。一方、第７８ノードＮ７８上の電位は第
７７ノードＮ７７上の電位よりさらに高いロー状態であ
る。即ち、ハイにさらに近接したロー状態にある。第７
３ノードＮ７３のハイ信号と第７８ノードＮ７８のロー
信号によりその次の段の第７４ノードＮ７４は伝達部７
４のＮＭＯＳ型トランジスタがターンオンして接地電圧
が伝えられることによりロー状態となり、第７９ノード
Ｎ７９はターンオンしたＰＭＯＳ型トランジスタを介し
第７４ノードＮ７４上のロー信号が伝えられることによ
りロー信号が出力される。同様に第７９ノードＮ７９上
の電位は第７８ノードＮ７８上の電位より高い。次い
で、最終端は第７４ノードＮ７４上のロー信号により伝
達部７３のＰＭＯＳ型トランジスタがターンオンし、電
源電圧が第７５ノードＮ７５に伝えられて第７５ノード
Ｎ７５はハイ状態になり、第８０ノードＮ８０は第７９
ノードＮ７９のロー信号によりターンオンしたＰＭＯＳ
型トランジスタを介して第７５ノードＮ７５上のハイ信
号が伝えられるが、これは遅延回路のＮＭＯＳ、ＰＭＯ
Ｓ型トランジスタのターンオンするサイズが小さいが第
７９ノードＮ７９上の電位が現在ハイ状態に近いため相
対的に大きくターンオンし多電流が流れるためである。
このように、最初の第７５ノードＮ７５上のロー信号と
第８０ノードＮ８０上のハイ信号がフィードバックライ
ンを介してそれぞれ先頭段に入力し、第７５ノードＮ７
５上には最初のロー信号が反転したハイ信号が出力さ
れ、第８０ノードＮ８０上には最初のハイ信号がそのま
ま出力される。
ロー状態にあり伝達部７３のＰＭＯＳ型トランジスタが
ターンオンされ第７３ノードＮ７３上には電源電圧が伝
えられてハイ状態になり、第７８ノードＮ７８は第７７
ノードＮ７７のロー信号によりＰＭＯＳ型トランジスタ
がターンオンされ第７３ノードＮ７３のハイ信号が伝え
られるが、前記ＰＭＯＳ型トランジスタのターンオンサ
イズが小さくローからハイへの電圧上昇は起こるがロー
と認識される。一方、第７８ノードＮ７８上の電位は第
７７ノードＮ７７上の電位よりさらに高いロー状態であ
る。即ち、ハイにさらに近接したロー状態にある。第７
３ノードＮ７３のハイ信号と第７８ノードＮ７８のロー
信号によりその次の段の第７４ノードＮ７４は伝達部７
４のＮＭＯＳ型トランジスタがターンオンして接地電圧
が伝えられることによりロー状態となり、第７９ノード
Ｎ７９はターンオンしたＰＭＯＳ型トランジスタを介し
第７４ノードＮ７４上のロー信号が伝えられることによ
りロー信号が出力される。同様に第７９ノードＮ７９上
の電位は第７８ノードＮ７８上の電位より高い。次い
で、最終端は第７４ノードＮ７４上のロー信号により伝
達部７３のＰＭＯＳ型トランジスタがターンオンし、電
源電圧が第７５ノードＮ７５に伝えられて第７５ノード
Ｎ７５はハイ状態になり、第８０ノードＮ８０は第７９
ノードＮ７９のロー信号によりターンオンしたＰＭＯＳ
型トランジスタを介して第７５ノードＮ７５上のハイ信
号が伝えられるが、これは遅延回路のＮＭＯＳ、ＰＭＯ
Ｓ型トランジスタのターンオンするサイズが小さいが第
７９ノードＮ７９上の電位が現在ハイ状態に近いため相
対的に大きくターンオンし多電流が流れるためである。
このように、最初の第７５ノードＮ７５上のロー信号と
第８０ノードＮ８０上のハイ信号がフィードバックライ
ンを介してそれぞれ先頭段に入力し、第７５ノードＮ７
５上には最初のロー信号が反転したハイ信号が出力さ
れ、第８０ノードＮ８０上には最初のハイ信号がそのま
ま出力される。
【００５４】そして、第７５ノードＮ７５上のハイ信号
は、フィードバックラインを経て再び先頭段に入力さ
れ、第８０ノードＮ８０上のハイ信号は出力信号発生部
７５の先頭段に入力されて前記の動作を繰り返すことに
なる。ここで、図８の回路の動作をより詳しく説明する
と、前記モード信号がハイの際、本回路では第１の実施
の形態の図２の回路と同様に、出力信号発生部７５の各
段は、それぞれ、第７１ノードＮ７１〜第７５ノードＮ
７５から短周期の信号が供給されて、出力信号発生部７
５の各段は、前段の出力電圧がその段の入力のトリップ
ポイントに上昇するとＮＭＯＳ型トランジスタをターン
オンされてその段の出力電圧は順次下降し、前段の出力
電圧がその段の入力のトリップポイントに下降するとＰ
ＭＯＳ型トランジスタをターンオンされてその段の出力
電圧は順次上昇し、また出力信号発生部７５の最終段の
出力電圧は先頭段の入力にフィードバックされる。よっ
て、図２の第２のリングオシレータ１２と同様に、出力
信号発生部７５は長周期パルスを発生することになる。
結局、出力信号発生部７５の発振周期は、第７１ノード
Ｎ７１〜第７５ノードＮ７５における信号の何回かの発
振周期間に、出力信号発生部７５の出力信号がハイから
ローに遷移されるのかに従って決定されることになる。
は、フィードバックラインを経て再び先頭段に入力さ
れ、第８０ノードＮ８０上のハイ信号は出力信号発生部
７５の先頭段に入力されて前記の動作を繰り返すことに
なる。ここで、図８の回路の動作をより詳しく説明する
と、前記モード信号がハイの際、本回路では第１の実施
の形態の図２の回路と同様に、出力信号発生部７５の各
段は、それぞれ、第７１ノードＮ７１〜第７５ノードＮ
７５から短周期の信号が供給されて、出力信号発生部７
５の各段は、前段の出力電圧がその段の入力のトリップ
ポイントに上昇するとＮＭＯＳ型トランジスタをターン
オンされてその段の出力電圧は順次下降し、前段の出力
電圧がその段の入力のトリップポイントに下降するとＰ
ＭＯＳ型トランジスタをターンオンされてその段の出力
電圧は順次上昇し、また出力信号発生部７５の最終段の
出力電圧は先頭段の入力にフィードバックされる。よっ
て、図２の第２のリングオシレータ１２と同様に、出力
信号発生部７５は長周期パルスを発生することになる。
結局、出力信号発生部７５の発振周期は、第７１ノード
Ｎ７１〜第７５ノードＮ７５における信号の何回かの発
振周期間に、出力信号発生部７５の出力信号がハイから
ローに遷移されるのかに従って決定されることになる。
【００５５】図１３は、図８に記載の回路における出力
波形図であり、モード信号がハイの場合とローの場合
に、第１の出力端（out＿s）と第２の出力端（out＿l）
で発生した波形の形状を示しているが、前記モード信号
がハイの際、第１の出力端（out＿s）にはパルス幅が短
くローでハイ、ハイでローへの変化が頻繁に起こって周
期が短い波形が出力され、第２の出力端（out＿l）には
パルス幅が長く周期が長い波形が出力されているようす
が記載されている。これは短周期出力信号発生部（７
１、７２）のＰＭＯＳ型トランジスタとＮＭＯＳ型トラ
ンジスタのターンオンサイズが、出力信号発生部７５の
ＭＯＳ型トランジスタのターンオンサイズより大きくて
多電流が流れ信号の伝達が速やかに起こるためであり、
第２の出力端（out＿l）は出力信号発生部７５のＭＯＳ
型トランジスタのターンオンサイズが小さく電位の変化
が緩やかに起こるためである。
波形図であり、モード信号がハイの場合とローの場合
に、第１の出力端（out＿s）と第２の出力端（out＿l）
で発生した波形の形状を示しているが、前記モード信号
がハイの際、第１の出力端（out＿s）にはパルス幅が短
くローでハイ、ハイでローへの変化が頻繁に起こって周
期が短い波形が出力され、第２の出力端（out＿l）には
パルス幅が長く周期が長い波形が出力されているようす
が記載されている。これは短周期出力信号発生部（７
１、７２）のＰＭＯＳ型トランジスタとＮＭＯＳ型トラ
ンジスタのターンオンサイズが、出力信号発生部７５の
ＭＯＳ型トランジスタのターンオンサイズより大きくて
多電流が流れ信号の伝達が速やかに起こるためであり、
第２の出力端（out＿l）は出力信号発生部７５のＭＯＳ
型トランジスタのターンオンサイズが小さく電位の変化
が緩やかに起こるためである。
【００５６】一方、前記モード信号がローの際、短周期
出力信号発生部（７１、７２）のＭＯＳ型トランジスタ
等はターンオフされ影響を及ぼすことができず長周期出
力信号発生部（７６、７７）により影響を受ける。この
際、長周期出力信号発生部（７６、７７）のＰＭＯＳ
型、ＮＭＯＳ型トランジスタは出力信号発生部７５のＰ
ＭＯＳ型、ＮＭＯＳ型トランジスタのターンオンサイズ
比率と同一にする。このようにすることにより、モード
信号がハイの時の動作と同様の動作が行われるようにな
り、長周期出力信号発生部（７６、７７）により前記第
１の出力端（out＿s）には前記第２の出力端（out＿l）
の波形のように長い周期の出力信号が発生する。
出力信号発生部（７１、７２）のＭＯＳ型トランジスタ
等はターンオフされ影響を及ぼすことができず長周期出
力信号発生部（７６、７７）により影響を受ける。この
際、長周期出力信号発生部（７６、７７）のＰＭＯＳ
型、ＮＭＯＳ型トランジスタは出力信号発生部７５のＰ
ＭＯＳ型、ＮＭＯＳ型トランジスタのターンオンサイズ
比率と同一にする。このようにすることにより、モード
信号がハイの時の動作と同様の動作が行われるようにな
り、長周期出力信号発生部（７６、７７）により前記第
１の出力端（out＿s）には前記第２の出力端（out＿l）
の波形のように長い周期の出力信号が発生する。
【００５７】要約すれば、本発明の第３の実施の形態に
おいては互いに異なる２個の出力端において、第１の出
力端（out＿s）にはモード信号がハイの際に短周期出力
信号発生部（７１、７２）により短周期出力信号が発生
して、前記モード信号がローの際、長周期出力信号発生
部（７６、７７）により長周期出力信号が発生する。そ
して、第２の出力端（out＿l）にはモード信号がハイや
ローの場合、全て出力信号発生部７５により長周期出力
信号が発生し、これはトランジスタのサイズ比率により
決定される。
おいては互いに異なる２個の出力端において、第１の出
力端（out＿s）にはモード信号がハイの際に短周期出力
信号発生部（７１、７２）により短周期出力信号が発生
して、前記モード信号がローの際、長周期出力信号発生
部（７６、７７）により長周期出力信号が発生する。そ
して、第２の出力端（out＿l）にはモード信号がハイや
ローの場合、全て出力信号発生部７５により長周期出力
信号が発生し、これはトランジスタのサイズ比率により
決定される。
【００５８】図９は、図８の回路に基準電位が追加され
たオシレータ回路である。伝達部８３のＰＭＯＳ型トラ
ンジスタのドレイン端子と出力信号発生部８７のＮＭＯ
Ｓ型トランジスタのドレイン端子の間に接続されゲート
にＮＭＯＳ型トランジスタの基準電位vrnが印加される
電圧及び温度制御部８５と、出力信号発生部８７のＰＭ
ＯＳ型トランジスタのドレイン端子と伝達部８４のＮＭ
ＯＳ型トランジスタのドレイン端子の間に接続されゲー
トにＰＭＯＳ型トランジスタの基準電位vrpが印加され
るＰＭＯＳ型トランジスタで構成された電圧及び温度制
御部８６が追加接続されている。
たオシレータ回路である。伝達部８３のＰＭＯＳ型トラ
ンジスタのドレイン端子と出力信号発生部８７のＮＭＯ
Ｓ型トランジスタのドレイン端子の間に接続されゲート
にＮＭＯＳ型トランジスタの基準電位vrnが印加される
電圧及び温度制御部８５と、出力信号発生部８７のＰＭ
ＯＳ型トランジスタのドレイン端子と伝達部８４のＮＭ
ＯＳ型トランジスタのドレイン端子の間に接続されゲー
トにＰＭＯＳ型トランジスタの基準電位vrpが印加され
るＰＭＯＳ型トランジスタで構成された電圧及び温度制
御部８６が追加接続されている。
【００５９】従って、図８の回路での動作と同一であ
り、ただ外部環境、即ち、電圧と温度に影響を受けない
出力信号が発生するという相違点があるだけなのでこれ
に対する追加説明は省略することにする。
り、ただ外部環境、即ち、電圧と温度に影響を受けない
出力信号が発生するという相違点があるだけなのでこれ
に対する追加説明は省略することにする。
【００６０】図１０は、図８の回路に抵抗が追加された
オシレータ回路図として、伝達部１０３のＰＭＯＳ型ト
ランジスタのドレイン端子と、出力信号発生部１０７の
ＮＭＯＳ型トランジスタのドレイン端子の間に接続した
温度制御部１０５と、出力信号発生部１０７のＰＭＯＳ
型トランジスタのドレイン端子と伝達部１０４のＮＭＯ
Ｓ型トランジスタのドレイン端子の間に接続した温度制
御部１０６が追加接続されている。
オシレータ回路図として、伝達部１０３のＰＭＯＳ型ト
ランジスタのドレイン端子と、出力信号発生部１０７の
ＮＭＯＳ型トランジスタのドレイン端子の間に接続した
温度制御部１０５と、出力信号発生部１０７のＰＭＯＳ
型トランジスタのドレイン端子と伝達部１０４のＮＭＯ
Ｓ型トランジスタのドレイン端子の間に接続した温度制
御部１０６が追加接続されている。
【００６１】従って、図８の回路での動作と同一であ
り、ただ外部環境である温度に影響を受けない出力信号
が発生されるという相違点があるだけなのでこれに対す
る追加説明は省略することにする。
り、ただ外部環境である温度に影響を受けない出力信号
が発生されるという相違点があるだけなのでこれに対す
る追加説明は省略することにする。
【００６２】今まで説明したように、本発明をオシレー
タ装置に適用することになれば電力消費が低減し、チッ
プの占有面積を増加させず互い異なる周期の出力信号を
自由に発生させることができる効果がある。
タ装置に適用することになれば電力消費が低減し、チッ
プの占有面積を増加させず互い異なる周期の出力信号を
自由に発生させることができる効果がある。
【００６３】以上は、本発明の好ましい実施例等は例示
の目的のためのもので、添付の特許請求範囲に開示され
た本発明の思想と範囲を適用して、各種修正、変更、代
替及び付加をして実施可能である。
の目的のためのもので、添付の特許請求範囲に開示され
た本発明の思想と範囲を適用して、各種修正、変更、代
替及び付加をして実施可能である。
【００６４】
【発明の効果】請求項１乃至４記載の発明によれば、既
存のオシレータと、そのオシレータを構成する各インバ
ータの出力電位を利用するさらに他のオシレータで構成
される一つのオシレータ装置を具現し、消費電力の増加
やチップの占有面積を増加させずに、互い異なる周期の
出力信号を自由に発生させることができる効果がある。
存のオシレータと、そのオシレータを構成する各インバ
ータの出力電位を利用するさらに他のオシレータで構成
される一つのオシレータ装置を具現し、消費電力の増加
やチップの占有面積を増加させずに、互い異なる周期の
出力信号を自由に発生させることができる効果がある。
【００６５】請求項５乃至９記載の発明によれば、既存
のオシレータと、そのオシレータを構成する各インバー
タの出力電位を利用するさらに他のオシレータで構成さ
れる一つのオシレータ装置を具現し、消費電力の増加や
チップの占有面積を増加させずに、外部環境の電圧と温
度に影響を受けない一定のパルス幅の互い異なる周期の
出力信号を自由に発生させることができる効果がある。
のオシレータと、そのオシレータを構成する各インバー
タの出力電位を利用するさらに他のオシレータで構成さ
れる一つのオシレータ装置を具現し、消費電力の増加や
チップの占有面積を増加させずに、外部環境の電圧と温
度に影響を受けない一定のパルス幅の互い異なる周期の
出力信号を自由に発生させることができる効果がある。
【００６６】請求項１０乃至１９記載の発明によれば、
既存のオシレータと、そのオシレータを構成する各イン
バータの出力電位を利用するさらに他のオシレータで構
成される一つのオシレータ装置を具現し、消費電力の増
加やチップの占有面積を増加させず、常時パルス幅が一
定に維持され互い異なる周期の出力信号を自由に発生さ
せることができる効果がある。
既存のオシレータと、そのオシレータを構成する各イン
バータの出力電位を利用するさらに他のオシレータで構
成される一つのオシレータ装置を具現し、消費電力の増
加やチップの占有面積を増加させず、常時パルス幅が一
定に維持され互い異なる周期の出力信号を自由に発生さ
せることができる効果がある。
【図１】従来技術に係るオシレータ回路図。
【図２】本発明の第１の実施の形態に係るオシレータ回
路図。
路図。
【図３】図２における回路に基準電位が追加されたオシ
レータ回路図。
レータ回路図。
【図４】図２における回路に抵抗が追加されたオシレー
タ回路図。
タ回路図。
【図５】本発明の第２の実施の形態に係るオシレータ回
路図。
路図。
【図６】図５における回路に基準電位が追加されたオシ
レータ回路図。
レータ回路図。
【図７】図５における回路に抵抗が追加されたオシレー
タ回路図。
タ回路図。
【図８】本発明の第３の実施の形態に係るオシレータ回
路図。
路図。
【図９】図８における回路に基準電位が追加されたオシ
レータ回路図。
レータ回路図。
【図１０】図８における回路に抵抗が追加されたオシレ
ータ回路図。
ータ回路図。
【図１１】本発明の第１の実施の形態に係る互いに分離
され他の周期を有するオシレータ動作タイミング図。
され他の周期を有するオシレータ動作タイミング図。
【図１２】本発明の第２の実施の形態に係る一つの出力
がモードに従い周期変化を有するオシレータ動作タイミ
ング図。
がモードに従い周期変化を有するオシレータ動作タイミ
ング図。
【図１３】本発明の第３の実施の形態に係る互いに分離
され他の周期を有してから同一周期を有するオシレータ
動作タイミング図。
され他の周期を有してから同一周期を有するオシレータ
動作タイミング図。
１ 第１のリングオシレータ
２ 第１のバッファ部
１１ 第１のリングオシレータ
１２ 第２のリングオシレータ
１３ 遅延回路
１４ 第１のバッファ部
１５ 第２のバッファ部
２１ 第１のリングオシレータ
２２ 電圧及び温度制御部
２３ 電圧及び温度制御部
２４ 第２のリングオシレータ
２５ 第１のバッファ部
２６ 第２のバッファ部
３１ 第１のリングオシレータ
３２ 温度制御部
３３ 温度制御部
３４ 第２のリングオシレータ
３５ 第１のバッファ部
３６ 第２のバッファ部
４１ 第１のリングオシレータ
４２ 第２のリングオシレータ
４３ モード周期制御部
５１ 第１のリングオシレータ
５２ 電圧及び温度制御部
５３ 電圧及び温度制御部
５４ 第２のリングオシレータ
５５ モード周期制御部
６１ 第１のリングオシレータ
６２ 温度制御部
６３ 温度制御部
６４ 第２のリングオシレータ
６５ モード周期制御部
７１ 短周期出力信号発生部
７２ 短周期出力信号発生部
７３ 伝達部
７４ 伝達部
７５ 出力信号発生部
７６ 長周期出力信号発生部
７７ 長周期出力信号発生部
７８ 第１のバッファ部
７９ 第２のバッファ部
８１ 短周期出力信号発生部
８２ 短周期出力信号発生部
８３ 伝達部
８４ 伝達部
８５ 電圧及び温度制御部
８６ 電圧及び温度制御部
８７ 出力信号発生部
８８ 長周期出力信号発生部
８９ 長周期出力信号発生部
９０ 第１のバッファ部
９１ 第２のバッファ部
１０１ 短周期出力信号発生部
１０２ 短周期出力信号発生部
１０３ 伝達部
１０４ 伝達部
１０５ 温度制御部
１０６ 温度制御部
１０７ 出力信号発生部
１０８ 長周期出力信号発生部
１０９ 長周期出力信号発生部
１１０ 第１のバッファ部
１１１ 第２のバッファ部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 3/03
H03K 3/354
Claims (19)
- 【請求項１】少なくとも３個以上奇数個のインバータが
直列接続され、最終段のインバータの出力端が先頭段の
インバータの入力端に接続されて、第１のバッファ手段
の入力端に前記最終段のインバータの出力信号を印加し
て第１の周期の出力信号を発生させる第１のリングオシ
レータと、 前記第１のリングオシレータの最終段のインバータの出
力端に接続され、前記最終段のインバータの出力信号を
バッファリングして外部に出力する、少なくとも２個以
上偶数個のインバータが直列接続された第１のバッファ
手段と、 少なくとも３個以上奇数個の遅延手段が直列接続され、
この各遅延手段の電源側が前記第１のリングオシレータ
の各該当インバータの出力端に接続されて、最終段の遅
延手段の出力端が先頭段の遅延手段の入力端に接続され
ることにより第２のバッファ手段の入力端に前記第１の
周期より大きい第２の周期の出力信号を発生させる第２
のリングオシレータと、 前記第２のリングオシレータの最終段の遅延手段の出力
端に接続され、前記最終段の遅延手段の出力信号をバッ
ファリングして出力する、少なくとも２個以上偶数個の
インバータが直列接続された第２のバッファ手段と、 を備えることを特徴とするオシレータ装置。 - 【請求項２】前記各遅延手段は、ＰＭＯＳ型トランジス
タのゲート端子とＮＭＯＳ型トランジスタのゲート端子
が相互接続されて前段の遅延手段の出力信号により制御
され、 前記ＰＭＯＳ型トランジスタのソース端子と前記ＮＭＯ
Ｓ型トランジスタのソース端子が相互接続され、前記第
１のリングオシレータの各インバータの出力信号を入力
として受け入れ、 前記ＰＭＯＳ型トランジスタのドレイン端子と前記ＮＭ
ＯＳ型トランジスタのドレイン端子が相互接続され、次
段の遅延手段の共通ゲート端子を制御する出力信号を発
生させること、 を特徴とする請求項１記載のオシレータ装置。 - 【請求項３】前記各遅延手段のＰＭＯＳ型トランジスタ
のソース端子と前記第１のリングオシレータの各インバ
ータの出力端子の間に接続され、各ゲートでＰＭＯＳ型
トランジスタの基準電位が印加される別のＰＭＯＳ型ト
ランジスタと、 前記各遅延手段のＮＭＯＳ型トランジスタのソース端子
と前記第１のリングオシレータの各インバータの出力端
子の間に接続され、各ゲートにＮＭＯＳ型基準電位が印
加される別のＮＭＯＳ型トランジスタとが追加接続され
ること、 を特徴とする請求項２記載のオシレータ装置。 - 【請求項４】前記各遅延手段のＰＭＯＳ型トランジスタ
のソース端子と前記第１のリングオシレータの各インバ
ータ出力端子の間に接続される第１の抵抗と、 前記各遅延手段のＮＭＯＳ型トランジスタのソース端子
と前記第１のリングオシレータの各インバータ出力端子
の間に接続される第２の抵抗とが追加接続されること、 を特徴とする請求項２記載のオシレータ装置。 - 【請求項５】少なくとも３個以上奇数個のインバータが
直列接続され、最終段のインバータ出力端を先頭段のイ
ンバータの入力端に接続し、出力手段の１入力端で前記
最終段のインバータの第１の周期の出力信号を発生させ
る第１のリングオシレータと、 少なくとも３個以上奇数個の遅延手段が直列接続され、
前記各遅延手段の電源側が前記第１のリングオシレータ
の各該当インバータの出力端に接続し、最終段の遅延手
段の出力端が先頭段の遅延手段の入力端に接続して前記
出力手段の他の入力端に第２の周期の出力信号を発生さ
せる第２のリングオシレータと、 前記第１のリングオシレータの第１の周期の出力信号
と、前記第２のリングオシレータの第２の周期の出力信
号を入力にしてモード信号がハイの際に第１の周期の出
力信号を発生させ、前記モード信号がローの際に第２の
周期の出力信号を発生させる出力手段と、 を備えることを特徴とするオシレータ装置。 - 【請求項６】前記各遅延手段は、ＰＭＯＳ型トランジス
タのゲート端子とＮＭＯＳ型トランジスタのゲート端子
が相互接続されて前段の遅延手段の出力信号により制御
され、 前記ＰＭＯＳ型トランジスタのソース端子と前記ＮＭＯ
Ｓ型トランジスタのソース端子が相互接続され、前記第
１のリングオシレータの各インバータの出力信号を入力
として受け入れ、 前記ＰＭＯＳ型トランジスタのドレイン端子と前記ＮＭ
ＯＳ型トランジスタのドレイン端子が相互接続され、次
段の遅延トランジスタの共通ゲート端子を制御する出力
信号を発生させること、 を特徴とする請求項５記載のオシレータ装置。 - 【請求項７】前記出力手段は、前記第１のリングオシレ
ータの出力信号と前記モード信号とを論理演算して出力
するための第１のナンドゲートと、 インバータにより反転したモード信号と前記第２のリン
グオシレータの出力信号とを論理演算して出力するため
の第２のナンドゲートと、 前記モード信号を反転させ、前記第２のナンドゲートの
１入力端子で出力するためのインバータと、 前記第１のナンドゲートの出力信号と前記第２のナンド
ゲートの出力信号とを論理演算してオシレータ出力信号
を発生する第３のナンドゲートと、 を備えることを特徴とする請求項５又は６記載のオシレ
ータ装置。 - 【請求項８】前記各遅延手段の内のＰＭＯＳ型トランジ
スタの各ソース端子と前記第１のリングオシレータの各
インバータ出力端子との間に接続され、各々のゲートに
ＰＭＯＳ型トランジスタの基準電位が印加されるＰＭＯ
Ｓ型トランジスタと、 前記各遅延手段の内のＮＭＯＳ型トランジスタの各ソー
ス端子と前記第１のリングオシレータの各インバータ出
力端子との間に接続され、各々のゲートにＮＭＯＳ型ト
ランジスタの基準電位が印加されるＮＭＯＳ型トランジ
スタとが追加接続されること、 を特徴とする請求項６又は７記載のオシレータ装置。 - 【請求項９】前記各遅延手段の内のＰＭＯＳ型トランジ
スタのソース端子と前記第１のリングオシレータの各イ
ンバータの出力端子との間に接続した第１の抵抗と、 前記各遅延手段の内のＮＭＯＳ型トランジスタのソース
端子と前記第１のリングオシレータの各インバータの出
力端子との間に接続した第２の抵抗とが追加接続される
こと、 を特徴とする請求項６又は７記載のオシレータ装置。 - 【請求項１０】モード信号がハイの際、ゲートにインバ
ータにより反転された前記モード信号が印加され、短周
期の第１の出力信号を発生させるための少なくとも３個
以上奇数個のＭＯＳ型トランジスタで構成された第１の
短周期出力信号発生手段と、 ゲートに第１の伝達手段と出力信号発生手段の接続点上
の信号、又は前記出力信号発生手段と第２の伝達手段の
接続点上の信号が印加され、前記モード信号がローの
際、長周期の第１の出力信号を発生させるための少なく
とも３個以上奇数個のＭＯＳ型トランジスタで構成され
た第１の長周期出力信号発生手段と、 前記第１の長周期出力信号発生手段と前記出力信号発生
手段の間に接続され、前記第１の短周期出力信号発生手
段及び前記第１の長周期出力信号発生手段により伝えら
れた電源電圧を、前記出力信号発生手段の接続点に伝え
させるための少なくとも３個以上奇数個のＭＯＳ型トラ
ンジスタで構成された第１の伝達手段と、 前記第１の伝達手段と第２の伝達手段の間に接続され、
第２の出力信号を発生させるための少なくとも３個以上
奇数個の遅延手段等で構成された出力信号発生手段と、 前記出力信号発生手段と第２の長周期出力信号発生手段
の間に接続され、第２の短周期出力信号発生手段又は第
２の長周期出力信号発生手段により伝えられた接地電圧
を、前記出力信号発生手段の接続点上に伝えさせるため
の少なくとも３個以上の奇数個のＭＯＳ型トランジスタ
で構成された第２の伝達手段と、 前記第２の伝達手段と第２の短周期出力信号発生手段の
間に接続され、モード信号がローの際、長周期の第１の
出力信号を発生させるための少なくとも３個以上の奇数
個のＭＯＳ型トランジスタで構成された第２の長周期出
力信号発生手段と、 モード信号がハイの際、ゲートに前記モード信号が印加
され短周期の第１の出力信号を発生させるための少なく
とも３個以上奇数個のＭＯＳ型トランジスタで構成され
た第２の短周期出力信号発生手段と、 を備えることを特徴とするオシレータ装置。 - 【請求項１１】前記第１の短周期出力信号発生手段のＭ
ＯＳ型トランジスタはＰＭＯＳ型トランジスタであり、
電源電圧と前記第１の長周期出力信号発生手段及び前記
第１の伝達手段の接続点の間に接続されることを特徴と
する請求項１０記載のオシレータ装置。 - 【請求項１２】前記第１の長周期出力信号発生手段は、
ＭＯＳ型トランジスタのゲートに、前記第１の伝達手段
と前記出力信号発生手段の接続点上の信号、又は前記出
力信号発生手段と前記第２の伝達手段の接続点上の信号
が印加されることにより、電源電圧が前記第１の伝達手
段に伝えられることを特徴とする請求項１０又は１１記
載のオシレータ装置。 - 【請求項１３】前記第１の伝達手段は、ＭＯＳ型トラン
ジスタのゲートに、前記第１の伝達手段と前記出力信号
発生手段の接続点上の信号、又は前記出力信号発生手段
と前記第２の伝達手段の接続点上の信号が印加され、前
記第１の長周期出力信号発生手段と前記出力信号発生手
段の間に接続されることを特徴とする請求項１０、１１
又は１２記載のオシレータ装置。 - 【請求項１４】前記各遅延手段は、ＰＭＯＳ型トランジ
スタとＮＭＯＳ型トランジスタの１個ずつで構成され、 前記 ＰＭＯＳ型トランジスタのゲート端子と前記ＮＭＯ
Ｓ型トランジスタのゲート端子は相互接続されて前段に
位置する遅延手段の出力信号により制御し、 前記ＮＭＯＳ型トランジスタのソース端子と前記ＰＭＯ
Ｓ型トランジスタのソース端子は相互接続されて次段に
位置する遅延手段の共通ゲートを制御し、 前記ＮＭＯＳ型トランジスタのドレイン端子は前記第１
の伝達手段のＭＯＳ型トランジスタのドレイン端子に接
続され、前記ＰＭＯＳ型トランジスタのドレイン端子は
前記第２の伝達手段のＭＯＳ型トランジスタのドレイン
端子に接続されることを特徴とする請求項１０、１１、
１２又は１３記載のオシレータ装置。 - 【請求項１５】前記第２の伝達手段は、ＭＯＳ型トラン
ジスタのゲートに、前記第１の伝達手段と前記出力信号
発生手段の接続点の信号、又は前記出力信号発生手段と
前記第２の伝達手段の接続点上の信号が印加され、前記
出力信号発生手段のＰＭＯＳ型トランジスタのドレイン
端子と前記第２の長周期出力信号発生手段のＭＯＳ型ト
ランジスタの１端子の間に接続したことを特徴とする請
求項１４記載のオシレータ装置。 - 【請求項１６】前記第２の長周期出力信号発生手段は、
ＭＯＳ型トランジスタのゲートに、前記第１の伝達手段
と前記出力信号発生手段の接続点の信号、又は前記出力
信号発生手段と前記第２の伝達手段の接続点上の信号が
印加され、前記第２の伝達手段のＭＯＳ型トランジスタ
のソース端子と接地点との間に接続されることを特徴と
する請求項１０、１１、１２、１３、１４又は１５記載
のオシレータ装置。 - 【請求項１７】前記第２の短周期出力信号発生手段のそ
れぞれのＭＯＳ型トランジスタは、前記第２の伝達手段
及び前記第２の長周期出力信号発生手段の接続点と接地
点との間に接続されることを特徴とする請求項１０、１
１、１２、１３、１４、１５又は１６記載のオシレータ
装置。 - 【請求項１８】ゲートにＮＭＯＳ型トランジスタの基準
電位が印加され、前記第１の伝達手段のＭＯＳ型トラン
ジスタのドレイン端子と前記出力信号発生手段のＮＭＯ
Ｓ型トランジスタのドレイン端子の間に接続されるＮＭ
ＯＳ型トランジスタと、 ゲートにＰＭＯＳ型トランジスタの基準電位が印加さ
れ、前記出力信号発生手段のＰＭＯＳ型トランジスタの
ドレイン端子と前記第２の伝達手段のＭＯＳ型トランジ
スタのドレイン端子の間に接続されるＰＭＯＳ型トラン
ジスタとが追加接続されることを特徴とする請求項１
４、１５、１６又は１７記載のオシレータ装置。 - 【請求項１９】前記第１の伝達手段のＭＯＳ型トランジ
スタのドレイン端子と前記出力信号発生手段のＮＭＯＳ
型トランジスタのドレイン端子の間に接続される第１の
抵抗と、 前記出力信号発生手段のＰＭＯＳ型トランジスタのドレ
イン端子と前記第２の伝達手段のＭＯＳ型トランジスタ
のドレイン端子の間に接続される第２の抵抗とが追加接
続されることを特徴とする請求項１４、１５、１６又は
１７記載のオシレータ装置。
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