CN105185345A - 一种栅极驱动电路及其驱动方法、显示面板 - Google Patents

一种栅极驱动电路及其驱动方法、显示面板 Download PDF

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Abstract

本发明提供了一种栅极驱动电路，包括级联的多级移位寄存器，每一级移位寄存器包括输入模块、第一复位模块、第二复位模块、储能模块、输出模块以及下拉节点电位生成模块，其中，至少两级移位寄存器共用一个下拉节点电位生成模块。本发明还提供了包括所述栅极驱动电路的显示面板，以及用于驱动所述栅极驱动电路的方法。

Description

一种栅极驱动电路及其驱动方法、显示面板
技术领域
本发明一般地涉及显示技术领域，并且更具体地涉及一种栅极驱动电路、所述栅极驱动电路的驱动方法以及包括所述栅极驱动电路的显示面板。
背景技术
随着显示技术的发展，液晶显示装置的应用也来越广泛。液晶显示装置一般包括相对设置的彩膜基板和阵列基板，在彩膜基板和阵列基板之间设置有液晶。其中，在阵列基板上设置有源极驱动电路和栅极驱动电路（GOA），并且源极驱动电路和栅极驱动电路均位于阵列基板的边缘位置。由于栅极驱动电路通常设置在阵列基板的边缘位置，因此如何减小栅极驱动电路所占用的空间从而实现显示装置的窄边框设计是本领域中亟待解决的问题之一。
在现有栅极驱动电路的设计中，每条栅线通过各自的移位寄存器控制开启和关闭；在移位寄存器中，最重要的电位点包括上拉节点和下拉节点。当移位寄存器在工作时，上拉节点自举控制产生移位寄存器输出，同时将下拉节点的电位拉低；当移位寄存器关断时，下拉节点处于高电平电位，从而将上拉节点的电位拉低。在现有技术设计中，每一级移位寄存器都包括下拉节点电位生成单元，这样的设计将会增大显示装置边框的尺寸，不易于实现窄边框设计。
发明内容
本发明的一个目的是提供一种栅极驱动电路及其驱动方法、显示面板，其能够至少部分地缓解或消除以上提到的现有技术中的问题中的一个或多个。
根据本发明的第一方面，提供了一种栅极驱动电路，包括级联的多级移位寄存器，其中，至少两级移位寄存器可以共用一个下拉节点电位生成模块。
在本发明所提出的栅极驱动电路中，通过使下拉节点电位生成模块在至少两级移位寄存器之间共用，可以减少栅极驱动电路中所需要的下拉节点电位生成模块的数目，从而减小栅极驱动电路占用的空间。因此，相比于现有技术中每一级移位寄存器包括一个下拉节点电位生成模块的设计，所提出的栅极驱动电路设计可以使得能够实现具有更窄边框的显示面板。
根据本发明的实施例，第一级移位寄存器的移位信号输入端和最后一级移位寄存器的复位信号输入端与起始信号线连接，每一级移位寄存器的移位信号输出端与上一级移位寄存器的复位信号输入端和下一级移位寄存器的移位信号输入端连接，每一级移位寄存器的第一信号输入端与第一信号线连接，第二信号输入端与第二信号线连接，第一电平信号输入端与第一电平信号线连接，第二电平信号输入端与第二电平信号线连接，并且奇数级移位寄存器的时钟信号输入端与第一时钟信号线连接，偶数级移位寄存器的时钟信号输入端与第二时钟信号线连接。每一级移位寄存器可以包括输入模块、第一复位模块、第二复位模块、储能模块、输出模块以及下拉节点电位生成模块，输入模块与第一信号输入端、移位信号输入端和第一复位模块连接，第一复位模块与复位信号输入端、第二信号输入端连接，第二复位模块与下拉节点、过渡节点、上拉节点、移位信号输出端和第二电平信号输入端连接，储能模块与上拉节点连接，输出模块与时钟信号输入端、移位信号输出端和上拉节点连接，并且下拉节点电位生成模块与第一电平信号输入端、过渡节点和下拉节点连接。
根据本发明的一个实施例，下拉节点电位生成模块可以包括第一晶体管和第二晶体管，其中第一晶体管的栅极和第一极与第一电平信号输入端连接，第一晶体管的第二极、第二晶体管的栅极与过渡节点连接，第二晶体管的第一极与第一电平信号输入端连接，第二晶体管的第二极与下拉节点连接。
根据本发明的另一实施例，输入模块可以包括第三晶体管，其中第三晶体管的栅极与移位信号输入端连接，第三晶体管的第一极与第一信号输入端连接，第三晶体管的第二极与第一复位模块连接。
根据本发明的又一实施例，第一复位模块可以包括第四晶体管，其中第四晶体管的栅极与复位信号输入端连接，第一极与输入模块连接，第二极与第二信号输入端连接。
根据本发明的再一实施例，第二复位模块可以包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管，其中第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管的第二极与第二电平信号输入端连接，第五晶体管的栅极、第七晶体管的第一极、第八晶体管的栅极与下拉节点连接，第五晶体管的第一极、第六晶体管的栅极和第七晶体管的栅极与上拉节点连接，第六晶体管的第一极与过渡节点连接，第七晶体管的第一极与下拉节点连接，第八晶体管的第一极与第九晶体管的第一极与移位信号输出端连接，第九晶体管的栅极与第二电平信号输入端连接。
根据本发明的一个实施例，输出模块可以包括第十晶体管，其中第十晶体管的栅极与上拉节点连接，第十晶体管的第一极与时钟信号输入端连接，第十晶体管的第二极与移位信号输出端连接。
根据本发明的另一实施例，储能模块可以包括电容器，其中电容器的第一极连接上拉节点，电容器的第二极连接输出模块。
在上述实施例中，各个晶体管可以均为N型晶体管，此时第一电平信号线输入高电平，并且第二电平信号线输入低电平。可替换地，各个晶体管可以均为P型晶体管，此时第一电平信号线输入低电平，并且第二电平信号线输入高电平。
应当指出的是，各个晶体管的第一极可以是源极，则第二极可以是漏极。可替换地，各个晶体管的第一极可以是漏极，则第二极可以是源极，在此不作具体限定。
根据本发明的第二方面，提供了一种显示面板，其包括如上述实施例中的任一个所述的栅极驱动电路。在该显示面板中，通过使栅极驱动电路中的下拉节点电位生成模块在至少两级移位寄存器之间共用，可以减少栅极驱动电路中所需要的下拉节点电位生成模块的数目，从而减小栅极驱动电路占用的空间。相比于现有技术中每一级移位寄存器包括一个下拉节点电位生成模块的设计，该显示面板可以具有更窄的边框。
根据本发明的第三方面，提供了一种驱动方法，用于驱动如上述实施例中的任一个所述的栅极驱动电路。该驱动方法可以包括：在正向扫描时，在起始信号线上施加具有第一电平的起始脉冲，在第一信号线上施加具有第一电平的信号，并且在第二信号线上施加具有第二电平的信号；在反向扫描时，在起始信号线上施加具有第一电平的起始脉冲，在第一信号线上施加具有第二电平的信号，并且在第二信号线上施加具有第一电平的信号，其中，栅极驱动电路中的至少两级移位寄存器可以共用一个下拉节点电位生成模块。
上述栅极驱动电路的驱动方法具有与根据本发明的第一方面描述的栅极驱动电路对应或类似的实施例和优点，在此不再赘述。
在本发明中，通过使下拉节点电位生成模块在至少两级移位寄存器之间共用，可以减少栅极驱动电路中所需要的下拉节点电位生成模块的数目，从而减小栅极驱动电路占用的空间。因此，相比于现有技术中每一级移位寄存器包括一个下拉节点电位生成模块的设计，所提出的栅极驱动电路设计可以使得能够实现具有更窄边框的显示面板。
附图说明
参照示出本发明的实施例的附图，现在将更加详细地描述本发明的这些和其它方面，其中附图未必是按照比例绘制的，而是将重点放在图示本发明的原理上。在附图中：
图1是根据本发明的一个实施例的栅极驱动电路的一部分的结构示意图；
图2是根据本发明的一个实施例的移位寄存器的结构示意图；
图3是根据本发明的一个实施例的移位寄存器的电路结构示意图；以及
图4是图3中的移位寄存器工作在正向扫描时的关键信号的时序图。
具体实施方式
现在将参照附图在下文更全面地描述本发明，在附图中示出本发明的当前优选实施例。然而，本发明可以以许多不同形式体现并且不应当解释为限于本文所阐述的实施例；而是，为了完整性和透彻性并且为了向技术人员全面地传达本发明的范围而提供这些实施例。
图1图示了根据本发明的一个实施例的栅极驱动电路的一部分的结构示意图。如图1所示，栅极驱动电路包括级联的多级移位寄存器GOA1，GOA2，GOA3，GOA4，其中，第一级移位寄存器GOA1的移位信号输入端INPUT和最后一级移位寄存器的复位信号输入端（未示出）与起始信号线STV连接；每一级移位寄存器的移位信号输出端OUTPUT与上一级移位寄存器的复位信号输入端RESET和下一级移位寄存器的移位信号输入端INPUT连接，并且每一级移位寄存器的移位信号输出端OUTPUT将移位信号GOUT输出到与之对应的栅极线。每一级移位寄存器的第一信号输入端VDD与第一信号线连接，第二信号输入端VSS与第二信号线连接，第二电平信号输入端GCL/VGL与第二电平信号线连接，并且奇数级移位寄存器的时钟信号输入端CLK与第一时钟信号线CLK1连接，偶数级移位寄存器的时钟信号输入端CLK与第二时钟信号线CLK2连接。该栅极驱动电路还包括在多级移位寄存器GOA1，GOA2，GOA3，GOA4之间共用的下拉节点电位生成模块100，其中下拉节点电位生成模块100的第一电平信号输入端GCH与第一电平信号线连接，并且下拉节点电位生成模块100经由过渡节点Pd_u和下拉节点PD与对应的移位寄存器连接。
应当指出的是，尽管在图1中示出四级移位寄存器GOA1，GOA2，GOA3，GOA4，但是这仅仅是示例，栅极驱动电路可以根据需要而包括更多或更少的移位寄存器。
还应当指出的是，尽管在图1中示出下拉节点电位生成模块100被连续的四级移位寄存器GOA1，GOA2，GOA3，GOA4共用，但是下拉节点电位生成模块100可以在任意数目的移位寄存器之间共用，特别地至少为两个，并且下拉节点电位生成模块100可以在不连续的移位寄存器之间共用，例如在奇数级或偶数级移位寄存器之间共用。
在该实施例中，通过使下拉节点电位生成模块在至少两级移位寄存器之间共用，可以减少栅极驱动电路中所需要的下拉节点电位生成模块的数目，从而减小栅极驱动电路占用的空间。因此，相比于现有技术中每一级移位寄存器包括一个下拉节点电位生成模块的设计，所提出的栅极驱动电路设计可以使得能够实现具有更窄边框的显示面板。
图2图示了根据本发明的一个实施例的移位寄存器的结构示意图。如图2所示，每一级移位寄存器包括输入模块、第一复位模块、第二复位模块、储能模块、输出模块以及下拉节点电位生成模块，输入模块与第一信号输入端VDD、移位信号输入端INPUT和第一复位模块连接，第一复位模块与复位信号输入端RESET、第二信号输入端VSS连接，第二复位模块与下拉节点PD、过渡节点Pd_u、上拉节点PU、移位信号输出端OUTPUT和第二电平信号输入端GCL连接，储能模块与上拉节点PU连接，输出模块与时钟信号输入端CLK、移位信号输出端OUTPUT和上拉节点PU连接，并且下拉节点电位生成模块与第一电平信号输入端GCH、过渡节点Pd_u和下拉节点PD连接。当多个这样的移位寄存器使用在栅极驱动电路中时，至少两级移位寄存器共用一个下拉节点电位生成模块。
图3图示了根据本发明的一个实施例的移位寄存器的电路结构示意图。
如图3所示，下拉节点电位生成模块包括第一晶体管M1和第二晶体管M2，第一晶体管M1的栅极和第一极与第一电平信号输入端GCH连接，第一晶体管M1的第二极、第二晶体管M2的栅极与过渡节点Pd_u连接，第二晶体管M2的第一极与第一电平信号输入端GCH连接，第二晶体管M2的第二极与下拉节点PD连接。
输入模块包括第三晶体管M3，第三晶体管M3的栅极与移位信号输入端INPUT连接，第三晶体管M3的第一极与第一信号输入端VDD连接，第三晶体管M3的第二极与第一复位模块连接。
第一复位模块包括第四晶体管M4，第四晶体管M4的栅极与复位信号输入端RESET连接，第一极与输入模块连接，第二极与第二信号输入端VSS连接。
第二复位模块包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9，其中第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9的第二极与第二电平信号输入端GCL连接，第五晶体管M5的栅极、第七晶体管M7的第一极、第八晶体管M8的栅极与下拉节点PD连接，第五晶体管M5的第一极、第六晶体管M6的栅极和第七晶体管M7的栅极与上拉节点PU连接，第六晶体管M6的第一极与过渡节点Pd_u连接，第七晶体管M7的第一极与下拉节点PD连接，第八晶体管M8的第一极与第九晶体管M9的第一极与移位信号输出端OUTPUT连接，第九晶体管M9的栅极与第二电平信号输入端GCL连接。
输出模块包括第十晶体管M10，第十晶体管M10的栅极与上拉节点PU连接，第十晶体管M10的第一极与时钟信号输入端CLK连接，第十晶体管M10的第二极与移位信号输出端OUTPUT连接。
储能模块包括电容器C1，电容器C1的第一极连接上拉节点PU，电容器C1的第二极连接输出模块。
应当指出的是，在示例性实现中，以上晶体管可以均为N型晶体管，此时对应的栅极驱动电路的第一电平信号线输入高电平，并且第二电平信号线输入低电平。在另一示例性实现中，各个晶体管可以均为P型晶体管，此时对应的栅极驱动电路的第一电平信号线输入低电平，并且第二电平信号线输入高电平。
图4图示了图3中所示的移位寄存器工作在正向扫描期间并且以图3中的晶体管均为N型晶体管为例的关键信号的时序图。在图4的示例中，假定第一信号输入端VDD始终输入高电平信号，第二信号输入端VSS始终输入低电平信号，并且第一电平信号输入端GCH始终输入高电平信号，第二电平信号输入端GCL始终输入低电平信号。
如图4所示，在t1阶段，移位寄存器的移位信号输入端INPUT输入高电平信号，导致输入模块的第一晶体管M1导通，从而将上拉节点PU的电位拉高。作为结果，对储能模块的第一电容器C1充电，并且第二复位模块的第六晶体管M6和第八晶体管M8导通，从而将下拉节点PD的电位拉低。
在t2阶段，由于上拉节点PU为高电位，因此输出模块的第三晶体管M3导通，从而使移位寄存器的移位信号输出端OUTPUT输出高电平。由于电容器C1的两极之间的电压差保持恒定，因此上拉节点PU的电位进一步被拉高。
在t3阶段，移位寄存器的复位信号输入端RESET输入高电平信号，导致第一复位模块的第二晶体管M2导通；由于第二信号输入端VSS在t3阶段期间输入低电平信号，因此将上拉节点PU的电位拉低。作为结果，第二复位模块的第六晶体管M6和第八晶体管M8关断，下拉节点电位生成模块的第二晶体管M2导通，从而将下拉节点PD的电位拉高。
如本领域技术人员容易领会到的，当上述移位寄存器工作在反向扫描时，向第一信号输入端VDD输入低电平信号，并且向第二信号输入端VSS输入高电平信号。
在示例性实施例中，本发明还提供了一种显示面板，其包括上述任一实施例所述的栅极驱动电路。
另外，还提供了一种栅极驱动电路的驱动方法，包括：在正向扫描时，在起始信号线上施加具有第一电平的起始脉冲，在第一信号线上施加具有第一电平的信号，并且在第二信号线上施加具有第二电平的信号；在反向扫描时，在起始信号线上施加具有第一电平的起始脉冲，在第一信号线上施加具有第二电平的信号，并且在第二信号线上施加具有第一电平的信号，其中，栅极驱动电路的至少两级移位寄存器共用一个下拉节点电位生成模块。
本发明可以广泛地应用于各种显示装置和具有显示装置的设备，例如移动电话、笔记本计算机、液晶电视等等。
本领域技术人员将认识到，本发明绝不限于以上描述的示例实施例。相反，在所附权利要求的范围内，许多修改和变型是可能的。在权利要求中，词语“包括”不排除其它元件或步骤。在相互不同的从属权利要求中叙述的某些措施的简单事实并不表示不能使用这些措施的组合来获益。

Claims (11)

1.一种栅极驱动电路，包括级联的多级移位寄存器，其特征在于，至少两级移位寄存器共用一个下拉节点电位生成模块。
2.根据权利要求1所述的栅极驱动电路，其特征在于，第一级移位寄存器的移位信号输入端和最后一级移位寄存器的复位信号输入端与起始信号线连接，每一级移位寄存器的移位信号输出端与上一级移位寄存器的复位信号输入端和下一级移位寄存器的移位信号输入端连接，每一级移位寄存器的第一信号输入端与第一信号线连接，第二信号输入端与第二信号线连接，第一电平信号输入端与第一电平信号线连接，第二电平信号输入端与第二电平信号线连接，并且奇数级移位寄存器的时钟信号输入端与第一时钟信号线连接，偶数级移位寄存器的时钟信号输入端与第二时钟信号线连接，
每一级移位寄存器包括输入模块、第一复位模块、第二复位模块、储能模块、输出模块以及所述下拉节点电位生成模块，输入模块与第一信号输入端、移位信号输入端和第一复位模块连接，第一复位模块与复位信号输入端、第二信号输入端连接，第二复位模块与下拉节点、过渡节点、上拉节点、移位信号输出端和第二电平信号输入端连接，储能模块与上拉节点连接，输出模块与时钟信号输入端、移位信号输出端和上拉节点连接，并且下拉节点电位生成模块与第一电平信号输入端、过渡节点和下拉节点连接。
3.根据权利要求2所述的栅极驱动电路，其特征在于，所述下拉节点电位生成模块包括第一晶体管和第二晶体管，第一晶体管的栅极和第一极与第一电平信号输入端连接，第一晶体管的第二极、第二晶体管的栅极与过渡节点连接，第二晶体管的第一极与第一电平信号输入端连接，第二晶体管的第二极与下拉节点连接。
4.根据权利要求2所述的栅极驱动电路，其特征在于，输入模块包括第三晶体管，第三晶体管的栅极与移位信号输入端连接，第三晶体管的第一极与第一信号输入端连接，第三晶体管的第二极与第一复位模块连接。
5.根据权利要求2所述的栅极驱动电路，其特征在于，第一复位模块包括第四晶体管，第四晶体管的栅极与复位信号输入端连接，第一极与输入模块连接，第二极与第二信号输入端连接。
6.根据权利要求2所述的栅极驱动电路，其特征在于，第二复位模块包括第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管，第五晶体管、第六晶体管、第七晶体管、第八晶体管和第九晶体管的第二极与第二电平信号输入端连接，第五晶体管的栅极、第七晶体管的第一极、第八晶体管的栅极与下拉节点连接，第五晶体管的第一极、第六晶体管的栅极和第七晶体管的栅极与上拉节点连接，第六晶体管的第一极与过渡节点连接，第七晶体管的第一极与下拉节点连接，第八晶体管的第一极与第九晶体管的第一极与移位信号输出端连接，第九晶体管的栅极与第二电平信号输入端连接。
7.根据权利要求2所述的栅极驱动电路，其特征在于，输出模块包括第十晶体管，第十晶体管的栅极与上拉节点连接，第十晶体管的第一极与时钟信号输入端连接，第十晶体管的第二极与移位信号输出端连接。
8.根据权利要求2所述的栅极驱动电路，其特征在于，储能模块包括电容器，电容器的第一极连接上拉节点，电容器的第二极连接输出模块。
9.根据权利要求3-7中任一个所述的栅极驱动电路，其特征在于，各个晶体管均为N型晶体管，第一电平信号线输入高电平，并且第二电平信号线输入低电平；或者各个晶体管均为P型晶体管，第一电平信号线输入低电平，并且第二电平信号线输入高电平。
10.一种显示面板，包括如权利要求1-9中任一项所述的栅极驱动电路。
11.一种驱动如权利要求1-9中任一个所述的栅极驱动电路的方法，包括：
在正向扫描时，在起始信号线上施加具有第一电平的起始脉冲，在第一信号线上施加具有第一电平的信号，并且在第二信号线上施加具有第二电平的信号；
在反向扫描时，在起始信号线上施加具有第一电平的起始脉冲，在第一信号线上施加具有第二电平的信号，并且在第二信号线上施加具有第一电平的信号，
其中，栅极驱动电路的至少两级移位寄存器共用一个下拉节点电位生成模块。
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