KR20100059002A - 레벨 쉬프트 회로 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

레벨 쉬프트 회로 및 이를 포함하는 디스플레이 장치가 개시된다. 본 발명의 실시예에 따른 레벨 쉬프트 회로는, 출력 버퍼에 포함된 PMOS 및 NMOS에 서로 다른 두 개의 버퍼들로부터의 출력 전압을 각각 분리하여 인가하고, 또한 상기 두 개의 버퍼들 중 적어도 일부는 레벨 쉬프터에 포함된 서로 다른 두 개의 노드들과 각각 연결된다. 따라서, 출력 버퍼에서 발생하는 쇼트 전류가 최소화될 수 있고, 버퍼에서 발생할 수 있는 누설 전류가 최소화될 수 있다.

Description

레벨 쉬프트 회로 및 이를 포함하는 디스플레이 장치{Level shift circuit and display device having the same}
본 발명에 따른 실시예는 반도체 장치에 관한 것으로서, 보다 구체적으로 출력 버퍼에서 발생할 수 있는 쇼트 전류 또는 버퍼에서 발생할 수 있는 누설 전류를 최소화하고, 저전력을 소비하며 동작 전압의 마진을 최대로 확보할 수 있는 레벨 쉬프트 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.
최근에는 디스플레이 패널(예컨대, LCD 패널)이 대형화됨에 따라, 게이트 드라이버 IC가 구동해야 하는 패널의 부하도 크게 증가하고 있다. 이로 인해 상기 게이트 드라이버 IC에 포함된 출력 버퍼의 사이즈도 증가하며, 따라서 패널 부하의 구동 시에 발생하는 쇼트 전류(short currnet)가 증가하게 된다.
상기 쇼트 전류가 증가하게 되면 레벨 쉬프트 회로 전체의 동작 전류(operating current)가 증가하게 되고, 따라서 파워 온/오프 구간에서의 이상 전압 강하(abnormal voltage drop)를 야기할 수도 있다.
또한, 버퍼의 게이트에 인가되는 전압에 따라 트랜지스터의 온/오프 동작이 완전하게 수행되지 않을 수도 있고, 이것은 누설 전류(leakage current)의 원인이 될 수 있다.
이러한 상기 쇼트 전류 또는 상기 누설 전류는 상기 레벨 쉬프트 회로의 성능에 좋지 않은 영향을 미칠 수 있고, 따라서 상기 레벨 쉬프트 회로에서 발생하는 상기 쇼트 전류 또는 상기 누설 전류를 최소화하기 위한 연구가 계속해서 진행되고 있다.
본 발명은 상기의 문제점을 해결하고자 안출된 것으로서, 본 발명에 따른 실시예의 목적은 저전력이 소비되고 쇼트 전류를 최소로 하며 동작 속도를 빠르게 할 수 있는 레벨 쉬프트 회로 및 이를 포함하는 디스플레이 장치를 제공하는 것이다.
또한, 본 발명에 따른 실시예의 목적은 동작 전압의 마진을 최대로 확보하고 버퍼에서의 누설 전류를 최소화할 수 있는 레벨 쉬프트 회로 및 이를 포함하는 디스플레이 장치를 제공하는 것이다.
상기의 과제를 해결하기 위한 레벨 쉬프트 회로는, 입력 신호들을 레벨 쉬프트하여 레벨 쉬프트된 신호들을 생성하기 위한 레벨 쉬프터; 제1 전원과 제2 전원 사이에 직렬로 접속된 제1 소싱 회로 및 제1 싱킹 회로를 포함하는 출력 버퍼; 상기 레벨 쉬프트된 신호들을 버퍼링하여 상기 제1 소싱 회로를 구동하기 위한 제1 구동 신호를 발생하는 제1 버퍼; 및 상기 레벨 쉬프트된 신호들을 버퍼링하여 상기 제1 싱킹 회로를 구동하기 위한 제2 구동 신호를 발생하는 제2 버퍼를 포함할 수 있다.
상기 제1 버퍼 및 상기 제2 버퍼 각각은, 상기 제1 전원 및 상기 제2 전원 사이에 직렬로 접속된 제2 소싱 회로 및 제2 싱킹 회로를 포함하고, 상기 제2 소싱 회로의 소싱 동작은 상기 레벨 쉬프트된 신호들 중 어느 하나에 응답하여 제어되고, 상기 제2 싱킹 회로의 싱킹 동작은 상기 레벨 쉬프트된 신호들 중에서 다른 하 나에 응답하여 제어될 수 있다.
상기 제1 구동 신호가 상기 제1 전원의 전압과 상기 제2 전원의 전압 중 어느 하나의 전압으로 천이를 시작하는 시점과 상기 제2 구동 신호가 상기 어느 하나의 전압으로 천이를 시작하는 시점 사이에는 시간 차가 존재할 수 있다.
상기 제1 구동 신호가 상기 제1 전원의 전압으로부터 상기 제2 전원의 전원으로 천이를 시작하는 시점은, 상기 제2 구동 신호가 상기 제1 전원의 전압으로부터 상기 제2 전원의 전원으로 천이를 시작하는 시점보다 더 늦을 수 있다.
상기 제1 구동 신호가 상기 제2 전원의 전압으로부터 상기 제1 전원의 전원으로 천이를 시작하는 시점은, 상기 제2 구동 신호가 상기 제2 전원의 전압으로부터 상기 제1 전원의 전원으로 천이를 시작하는 시점보다 더 빠를 수 있다.
상기 레벨 쉬프터는, 적어도 하나의 다이오드 연결된 트랜지스터를 포함하고, 상기 제2 소싱 회로의 상기 소싱 동작은 상기 적어도 하나의 다이오드 연결된 트랜지스터 중 어느 하나의 소스 단에서 출력되는 신호에 응답하여 제어되고, 상기 제2 싱킹 회로의 상기 싱킹 동작은 상기 적어도 하나의 다이오드 연결된 트랜지스터 중 상기 어느 하나의 드레인 단에서 출력되는 신호에 응답하여 제어될 수 있다.
상기 레벨 쉬프트된 신호들은 Vth의 전압 차이를 갖고, 상기 Vth는 상기 적어도 하나의 다이오드 연결된 트랜지스터 중 상기 어느 하나의 문턱 전압일 수 있다.
상기 제1 구동 신호 및 상기 제2 구동 신호 각각이 상기 제1 전원의 전압 및 상기 제2 전원의 전압 중 어느 하나의 전압으로 천이를 시작하는 시점 사이의 시간 차이는, 상기 제2 소싱 회로 및 상기 제2 싱킹 회로 각각에 포함된 각 트랜지스터들의 채널너비 대 길이 비(W/L ratio)에 기초하여 결정될 수 있다
상기의 과제를 해결하기 위한 디스플레이 장치는, 레벨 쉬프트 회로; 및 상기 레벨 쉬프트 회로에서 출력되는 전압으로 구동되는 디스플레이 패널을 포함하고, 상기 레벨 쉬프트 회로는, 입력 신호들을 레벨 쉬프트하여 레벨 쉬프트된 신호들을 생성하기 위한 레벨 쉬프터; 제1 전원과 제2 전원 사이에 직렬로 접속된 제1 소싱 회로 및 제1 싱킹 회로를 포함하는 출력 버퍼; 상기 레벨 쉬프트된 신호들을 버퍼링하여 상기 제1 소싱 회로를 구동하기 위한 제1 구동 신호를 발생하는 제1 버퍼; 및 상기 레벨 쉬프트된 신호들을 버퍼링하여 상기 제1 싱킹 회로를 구동하기 위한 제2 구동 신호를 발생하는 제2 버퍼를 포함할 수 있다.
상기 제1 버퍼 및 상기 제2 버퍼 각각은, 상기 제1 전원 및 상기 제2 전원 사이에 직렬로 접속된 제2 소싱 회로 및 제2 싱킹 회로를 포함하고, 상기 제2 소싱 회로의 소싱 동작은 상기 레벨 쉬프트된 신호들 중 어느 하나에 응답하여 제어되고, 상기 제2 싱킹 회로의 싱킹 동작은 상기 레벨 쉬프트된 신호들 중에서 다른 하나에 응답하여 제어될 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조해야만 한다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식 을 가진 자가 본 발명을 용이하게 이해하고 실시할 수 있도록 본 발명의 바람직한 실시예를 상세히 설명하도록 한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 레벨 쉬프트 회로(1)의 개략적인 회로도이다.
본 발명에 따른 실시예에서는, 레벨 쉬프트 회로(1)가 부하에 공급할 수 있는 두 개의 전압 레벨들을 각각 VGG(높은 전압 레벨) 및 VEE(낮은 전압 레벨)로 예시하지만, 상기한 표현들은 본 발명에 따른 실시예의 용이한 이해를 위한 예들에 불과하며 본 발명에 따른 실시예는 이에 한정되지 않는다.
본 발명의 실시예에 따른 레벨 쉬프트 회로(1)는, 레벨 쉬프터(level shifter, 10), 출력 버퍼(output buffer, 20), 및 다수의 버퍼들(30 및 40)을 포함할 수 있다.
도 1에 도시된 바와 같이, 상기 출력 버퍼(20), 또는 다수의 버퍼들(30 및 40) 각각은 제1 전원(예컨대, VGG)과 제2 전원(예컨대, VEE) 사이에 직렬로 접속되는 다수의 트랜지스터들(예컨대, 도 1에서는 2개)을 포함할 수 있다.
상기 레벨 쉬프터(10)는, 입력 신호(미도시)를 수신하여 상기 수신된 입력 신호의 레벨을 증가시키거나 또는 감소시켜 출력하는 회로를 모두 포함할 수 있다. 실시예에 따라, 상기 레벨 쉬프터(10)는, 레벨 업 쉬프터(level-up shifter) 또는 레벨 다운 시프터(level-down shifter)를 포함할 수 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 레벨 쉬프터(10)는 6개 의 트랜지스터들(11∼16)을 포함할 수 있다. 상기 레벨 쉬프터(10)는 좁은 전압 범위(예컨대, 2.5V∼3.6V)를 갖는 입력 전압을 넓은 전압 범위(예컨대, 15V∼40V)를 갖는 출력 전압으로 레벨 변환할 수 있고, 따라서 상당히 넓은 범위에서 전압 레벨을 변환하기 때문에 상기 레벨 쉬프터(10)가 6개의 트랜지스터들을 포함함으로써 4개의 트랜지스터들을 포함하는 경우에 비해 동작 전압 마진(operating voltage margin)이 최대한 확보될 수 있다.
또는 실시예에 따라, 상기 레벨 쉬프터(10)의 전단에 2.5V∼3.6V의 전압을 15V∼40V의 전압으로 레벨 변환하기 위한 제2 레벨 쉬프터(미도시)를 더 포함할 수 있으며, 따라서 상기 레벨 쉬프터(10)에 포함된 NMOS의 게이트에는 VEE∼VGG의 범위를 갖는 전압이 입력될 수 있다.
또한, 도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 레벨 쉬프터(10)는 한 쌍의 차동 증폭기(15 및 16) 또는 적어도 하나의 다이오드 연결된 트랜지스터들(diode-connected transistor)(13 및 14)을 포함할 수 있다.
도 1에 도시된 바와 같이, 상기 레벨 쉬프터(10)는 다수의 트랜지스터들 및 다수의 노드들을 포함할 수 있다. 상기 다수의 노드들 중에서 제1 노드(Node_A) 및 제2 노드(Node_B)는 제1 버퍼(30) 또는 제2 버퍼(40)의 적어도 일부에 각각 연결될 수 있다.
또한, 도 1에 도시된 바와 같이, 상기 제1 노드(Node_A)는 다이오드 연결된 트랜지스터(14)의 소스 단이고, 상기 제2 노드(Node_B)는 상기 다이오드 연결된 트랜지스터(14)의 드레인 단이다.
또한, 도 1에 도시된 바와 같이, 상기 제1 노드(Node_A)는 상기 제1 버퍼(30)에 포함된 PMOS(31) 및 상기 제2 버퍼(40)에 포함된 PMOS(41)에 각각 연결될 수 있다. 또한, 상기 제2 노드(Node_B)는 상기 제1 버퍼(30)에 포함된 NMOS(32) 및 상기 제2 버퍼(40)에 포함된 NMOS(42)에 각각 연결될 수 있다. 여기에서, 실시예에 따라, 상기 PMOS는 풀-업 회로(pull-up circuit) 또는 소싱 회로(sourcing circuit)라 불릴 수도 있으며, 상기 NMOS는 풀-다운 회로(pull-down circuit) 또는 싱킹 회로(sinking circuit)라 불릴 수도 있다.
두 개의 버퍼들(30 및 40)의 적어도 일부를 두 개의 노드들(Node_A 및 Node_B)에 각각 연결함으로써, 상기 버퍼들(30 및 40) 중 적어도 하나에서 발생할 수 있는 누설 전류의 발생이 억제될 수 있다.
보다 구체적으로, 상기 레벨 쉬프터(10)에 포함된 상기 제1 노드(Node_A)가 제1 레벨(예컨대, 로우 레벨)일 때에는 (VEE+Vth)의 전압 레벨을 가질 수 있고, 상기 제1 노드(Node_A)가 제2 레벨(예컨대, 하이 레벨)일 때에는 VGG의 전압 레벨을 가질 수 있다.
유사하게, 상기 레벨 쉬프터(10)에 포함된 상기 제2 노드(Node_B)가 제1 레벨(예컨대, 로우 레벨)일 때에는 VEE의 전압 레벨을 가질 수 있고, 상기 제2 노드(Node_B)가 제2 레벨(예컨대, 하이 레벨)일 때에는 (VGG-Vth)의 전압 레벨을 가질 수 있다. 여기서, Vth는 상기 레벨 쉬프터(10)에 포함된 적어도 하나의 트랜지스터의 문턱 전압(threshold voltage)일 수 있다.
즉, {(VEE+Vth)∼VGG}의 전압 레벨 범위를 갖는 상기 제1 노드(Node_A)가 상 기 제1 버퍼(30) 및 상기 제2 버퍼(40)에 각각 포함된 PMOS들(31 및 41)에 연결되고, {VEE∼(VGG-Vth)}의 전압 레벨 범위를 갖는 상기 제2 노드(Node_B)가 상기 제1 버퍼(30) 및 상기 제2 버퍼(40)에 각각 포함된 NMOS들(32 및 42)에 연결됨으로써, 각 트랜지스터(31, 32, 41, 및 42)가 미세하게 턴 온되는 현상이 방지될 수 있으며, 따라서 각 버퍼(30 및 40)에서의 누설 전류의 발생이 억제될 수 있다.
또한, 상기한 바와 같이, 본 발명의 실시예에 따른 레벨 쉬프트 회로(1)는 출력 버퍼(20)를 포함할 수 있다. 상기 출력 버퍼(20)는, 제1 전원(예컨대, VGG)과 제2 전원(예컨대, VEE) 사이에 직렬로 접속되는 PMOS(21) 및 NMOS(22)를 포함할 수 있다.
상기 출력 버퍼(20)는, 상기 레벨 쉬프터(10)에서 천이된 전압 레벨(예컨대, VGG 또는 VEE 중 어느 하나)을 버퍼링하여 디스플레이 패널을 구동시킬 수 있다. 도 1에서는 상기 디스플레이 패널이 소정의 유효 레지스턴스 및 소정의 유효 커패시턴스의 크기를 갖는 패널 부하(PANEL LOAD)로 간략하게 도시하였다.
종래에는 출력 버퍼에 포함된 PMOS 및 NMOS가 동일한 신호에 의해 구동되고 상기 출력 버퍼가 레벨 쉬프트 회로에서 가장 많은 부하를 담당하기 때문에 상기 PMOS 및 NMOS의 천이 시간(transition time)이 상당히 증가하게 되고, 결국 상기 PMOS 및 NMOS가 동시에 턴 온되는 시간이 증가하여 상기 출력 버퍼에서 쇼트 전류가 불가피하게 발생하였다.
하지만, 종래의 레벨 쉬프트 회로와 달리, 본 발명의 실시예에 따른 레벨 쉬프트 회로(1)에서는 상기 출력 버퍼(20)에 포함된 PMOS(21) 및 NMOS(22)가 각각 상 이한 버퍼들(30 및 40)의 출력단들(PBO1 및 PBO2)에 각각 연결될 수 있다.
예컨대, 상기 제1 버퍼(30)의 출력단(PBO1)은 상기 출력 버퍼(20)에 포함된 PMOS(21)의 게이트와 연결될 수 있고, 상기 제2 버퍼(40)의 출력단(PBO2)은 상기 출력 버퍼(20)에 포함된 NMOS(22)의 게이트와 연결될 수 있다.
또한, 상기 버퍼들(30 및 40)에 포함된 트랜지스터들(31, 32, 41 및 42)의 채널너비 대 길이 비를 조절함으로써 상기 제1 버퍼(30)의 출력단(PBO1)의 전압 또는 상기 제2 버퍼(40)의 출력단(PBO2)의 전압 중 적어도 하나의 상승 시점(rising time) 또는 하강 시점(falling time)이 결정될 수 있다.
상술한 바와 같이, 상기 출력 버퍼(20)에 포함된 PMOS(21) 및 NMOS(22)가 동시에 턴 온되는 시간(이하 '중첩 구간(overlapping period)'이라고 함)이 최소화될 때, 상기 출력 버퍼(20)에서 발생하는 쇼트 전류가 감소될 수 있다.
따라서, 상기 버퍼들(30 및 40)에 포함된 트랜지스터들(31, 32, 41 및 42)의 채널너비 대 길이 비를 적절하게 조절하여, 상기 제1 버퍼(30)의 출력단(PBO1)의 전압 또는 상기 제2 버퍼(40)의 출력단(PBO2)의 전압의 천이 시간을 제어함으로써 상기 중첩 구간을 최소화할 수 있다.
예컨대, 실시예에 따라, 제1 버퍼(30)에 포함된 PMOS(31)의 채널너비 대 길이 비는 제2 버퍼(40)에 포함된 PMOS(41)의 채널너비 대 길이 비보다 더 클 수 있고, 제1 버퍼(30)에 포함된 NMOS(32)의 채널너비 대 길이 비는 제2 버퍼(40)에 포함된 NMOS(42)의 채널너비 대 길이 비보다 더 작을 수 있다.
상기와 같이 버퍼들(30 및 40)에 포함된 각 트랜지스터(31, 32, 41 및 42)의 채널너비 대 길이 비를 조절한 실시예에서는, 출력단들(PBO1 및 PBO2)의 전압이 제1 레벨(예컨대, 로우 레벨)에서 제2 레벨(예컨대, 하이 레벨)로 천이될 때에, 상기 제1 버퍼(30)의 출력단(PBO1)의 전압이 상기 제2 버퍼(40)의 출력단(PBO2)의 전압보다 먼저 천이된다.
유사하게, 출력단들(PBO1 및 PBO2)의 전압이 제2 레벨(예컨대, 하이 레벨)에서 제1 레벨(예컨대, 로우 레벨)로 천이될 때에 상기 제1 버퍼(30)의 출력단(PBO1)의 전압이 상기 제2 버퍼(40)의 출력단(PBO2)의 전압보다 나중에 천이된다.
실시예에 따라, 상기 채널너비 대 길이 비의 차이를 더욱 증가시킴으로써, 상기 출력단들(PBO1 및 PBO2)의 전압 천이 시점의 차이도 증가될 수 있다.
따라서, 상기 출력 버퍼(20)에 포함된 각 트랜지스터(21 및 22)의 게이트에 공급되는 신호의 천이 시점을 상이하게 하도록 본 발명의 실시예에 따른 레벨 쉬프트 회로(1)를 구현함으로써, 상기 중첩 구간이 최소화될 수 있고 그에 따라 상기 출력 버퍼(20)에서 발생할 수 있는 쇼트 전류가 최소화될 수 있다.
이하는, 상술한 레벨 쉬프트 회로(1)의 구조 및 특징에 기초하여 상기 레벨 쉬프트 회로(1)의 구체적인 동작에 대해서 기술하기로 한다.
상기 출력 버퍼(20)가 VGG 전압 레벨을 출력할 때의 동작을 기술하면, 먼저 상기 제1 버퍼(30) 및 상기 제2 버퍼(40)의 출력단들(PBO1 및 PBO2)의 전압이 제1 레벨(예컨대, 로우 레벨)에서 제2 레벨(예컨대, 하이 레벨)로 천이된다. 그러면, 상술한 바와 같이, 제2 버퍼(40)의 출력단(PBO2)의 전압이 상기 제1 버퍼(30)의 출력단(PBO1)의 전압보다 먼저 제1 레벨(예컨대, 로우 레벨)로 천이되어 상기 출력 버퍼(20)에 포함된 NMOS(22)를 턴 오프시키고 그 이후에 제1 버퍼(30)의 출력단(PBO1)의 전압이 제1 레벨(예컨대, 로우 레벨)로 천이되어 상기 출력 버퍼(20)에 포함된 PMOS(21)를 턴 온시킨다. 따라서, 상기 출력 버퍼(20)에 포함된 PMOS(21) 및 NMOS(22)가 동시에 턴 온되는 구간을 감소시킴으로써 쇼트 전류의 발생이 최소화될 수 있다.
상기 출력 버퍼(20)가 VEE 전압 레벨을 출력할 때의 동작을 기술하면, 먼저 상기 제1 버퍼(30) 및 상기 제2 버퍼(40)의 출력단들(PBO1 및 PBO2)의 전압이 제2 레벨(예컨대, 하이 레벨)에서 제1 레벨(예컨대, 로우 레벨)로 천이된다. 그러면, 상술한 바와 같이, 제2 버퍼(40)의 출력단(PBO2)의 전압이 상기 제1 버퍼(30)의 출력단(PBO1)의 전압보다 나중에 제2 레벨(예컨대, 하이 레벨)로 천이되어 상기 출력 버퍼(20)에 포함된 PMOS(21)를 턴 오프시키고 그 이후에 제1 버퍼(30)의 출력단(PBO1)의 전압이 제2 레벨(예컨대, 하이 레벨)로 천이되어 상기 출력 버퍼(20)에 포함된 NMOS(22)를 턴 온시킨다. 따라서, 상기 출력 버퍼(20)에 포함된 PMOS(21) 및 NMOS(22)가 동시에 턴 온되는 구간을 감소시킴으로써 쇼트 전류의 발생이 최소화될 수 있다.
도 2는 종래의 레벨 쉬프트 회로와 본 발명의 실시예에 따른 레벨 쉬프트 회로에서의 쇼트 전류를 비교하기 위한 그래프이다.
도 1 및 도 2를 참조하면, 상술한 바와 같이 종래의 레벨 쉬프트 회로는 상기 출력 버퍼(20)의 출력단(OBO)의 전압(VOBO)이 천이되거나 또는 단일의 버퍼의 출 력단의 전압(VPBO)이 천이되는 시점에, 상당한 크기의 쇼트 전류가 발생한다.
하지만, 도 2에 도시된 바와 같이, 제1 버퍼(30)의 출력단(PBO1)의 전압(VPBO1) 천이 시점과 제2 버퍼(40)의 출력단(PB02)의 전압(VPB02) 천이 시점을 다르게 함으로써, 상기 중첩 구간을 최소화할 수 있고 따라서 상기 출력 버퍼(20)에서 발생하는 쇼트 전류가 억제될 수 있다.
도 3은 종래의 레벨 쉬프트 회로와 본 발명의 실시예에 따른 레벨 쉬프트 회로에서의 파워 온 시퀀스(power on sequence) 동작을 비교하기 위한 그래프이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 레벨 쉬프트 회로(1)는 상기 출력 버퍼(20)에 포함된 PMOS(21) 및 NMOS(22)의 게이트 노드를 각각 분리하여 구동시키기 때문에, 각 버퍼(30 및 40)의 구동 부하를 절반으로 줄일 수 있고 따라서, 각 버퍼(30 및 40)의 지연 시간(delay time)이 감소될 수 있다.
또한, 종래의 레벨 쉬프트 회로에서의 출력단과 VEE 노드 사이에 기생 커패시터가 존재하여, 파워 온 시에 출력단 전압이 VGG 전압 레벨로 신속하게 증가하지 못해 초기에 쇼트 전류가 발생할 수 있다.
하지만, 본 발명의 실시예에 따른 레벨 쉬프트 회로(1)에서는, 상기 출력 버퍼(20)에 포함된 PMOS(21)의 게이트 노드를 NMOS(22)의 게이트 노드와 분리하여 구동시킴으로써 각 버퍼(30 및 40)에서 바라보는 부하 값을 절반으로 줄일 수 있다.
또한, VEE 노드와 커플링되는 기생 커패시터를 제거함으로써, 파워 온 시에 버퍼 출력(PBO1) 전압(VPBO1)이 VGG 전압 레벨에 신속하게 접근하게 하여 초기의 쇼 트 전류 발생이 최대한 억제될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 제공되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 레벨 쉬프트 회로의 개략적인 회로도.
도 2는 종래의 레벨 쉬프트 회로와 본 발명의 실시예에 따른 레벨 쉬프트 회로에서의 쇼트 전류를 비교하기 위한 그래프.
도 3은 종래의 레벨 쉬프트 회로와 본 발명의 실시예에 따른 레벨 쉬프트 회로에서의 파워 온 시퀀스(power on sequence) 동작을 비교하기 위한 그래프.

Claims (10)

  1. 입력 신호들을 레벨 쉬프트하여 레벨 쉬프트된 신호들을 생성하기 위한 레벨 쉬프터;
    제1 전원과 제2 전원 사이에 직렬로 접속된 제1 소싱 회로 및 제1 싱킹 회로를 포함하는 출력 버퍼;
    상기 레벨 쉬프트된 신호들을 버퍼링하여 상기 제1 소싱 회로를 구동하기 위한 제1 구동 신호를 발생하는 제1 버퍼; 및
    상기 레벨 쉬프트된 신호들을 버퍼링하여 상기 제1 싱킹 회로를 구동하기 위한 제2 구동 신호를 발생하는 제2 버퍼를 포함하는 레벨 쉬프트 회로.
  2. 제1항에 있어서,
    상기 제1 버퍼 및 상기 제2 버퍼 각각은, 상기 제1 전원 및 상기 제2 전원 사이에 직렬로 접속된 제2 소싱 회로 및 제2 싱킹 회로를 포함하고,
    상기 제2 소싱 회로의 소싱 동작은 상기 레벨 쉬프트된 신호들 중 어느 하나에 응답하여 제어되고, 상기 제2 싱킹 회로의 싱킹 동작은 상기 레벨 쉬프트된 신호들 중에서 다른 하나에 응답하여 제어되는 레벨 쉬프트 회로.
  3. 제2항에 있어서,
    상기 제1 구동 신호가 상기 제1 전원의 전압과 상기 제2 전원의 전압 중 어 느 하나의 전압으로 천이를 시작하는 시점과 상기 제2 구동 신호가 상기 어느 하나의 전압으로 천이를 시작하는 시점 사이에는 시간 차가 존재하는 레벨 쉬프트 회로.
  4. 제3항에 있어서,
    상기 제1 구동 신호가 상기 제1 전원의 전압으로부터 상기 제2 전원의 전원으로 천이를 시작하는 시점은, 상기 제2 구동 신호가 상기 제1 전원의 전압으로부터 상기 제2 전원의 전원으로 천이를 시작하는 시점보다 더 늦은 레벨 쉬프트 회로.
  5. 제3항에 있어서,
    상기 제1 구동 신호가 상기 제2 전원의 전압으로부터 상기 제1 전원의 전원으로 천이를 시작하는 시점은, 상기 제2 구동 신호가 상기 제2 전원의 전압으로부터 상기 제1 전원의 전원으로 천이를 시작하는 시점보다 더 빠른 레벨 쉬프트 회로.
  6. 제2항에 있어서, 상기 레벨 쉬프터는,
    적어도 하나의 다이오드 연결된 트랜지스터를 포함하고,
    상기 제2 소싱 회로의 상기 소싱 동작은 상기 적어도 하나의 다이오드 연결된 트랜지스터 중 어느 하나의 소스 단에서 출력되는 신호에 응답하여 제어되고,
    상기 제2 싱킹 회로의 상기 싱킹 동작은 상기 적어도 하나의 다이오드 연결된 트랜지스터 중 상기 어느 하나의 드레인 단에서 출력되는 신호에 응답하여 제어되는 레벨 쉬프트 회로.
  7. 제6항에 있어서,
    상기 레벨 쉬프트된 신호들은 Vth의 전압 차이를 갖고,
    상기 Vth는 상기 적어도 하나의 다이오드 연결된 트랜지스터 중 상기 어느 하나의 문턱 전압인 레벨 쉬프트 회로.
  8. 제3항에 있어서,
    상기 제1 구동 신호 및 상기 제2 구동 신호 각각이 상기 제1 전원의 전압 및 상기 제2 전원의 전압 중 어느 하나의 전압으로 천이를 시작하는 시점 사이의 시간 차이는,
    상기 제2 소싱 회로 및 상기 제2 싱킹 회로 각각에 포함된 각 트랜지스터들의 채널너비 대 길이 비(W/L ratio)에 기초하여 결정되는 레벨 쉬프트 회로.
  9. 레벨 쉬프트 회로; 및
    상기 레벨 쉬프트 회로에서 출력되는 전압으로 구동되는 디스플레이 패널을 포함하고,
    상기 레벨 쉬프트 회로는,
    입력 신호들을 레벨 쉬프트하여 레벨 쉬프트된 신호들을 생성하기 위한 레벨 쉬프터;
    제1 전원과 제2 전원 사이에 직렬로 접속된 제1 소싱 회로 및 제1 싱킹 회로를 포함하는 출력 버퍼;
    상기 레벨 쉬프트된 신호들을 버퍼링하여 상기 제1 소싱 회로를 구동하기 위한 제1 구동 신호를 발생하는 제1 버퍼; 및
    상기 레벨 쉬프트된 신호들을 버퍼링하여 상기 제1 싱킹 회로를 구동하기 위한 제2 구동 신호를 발생하는 제2 버퍼를 포함하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제1 버퍼 및 상기 제2 버퍼 각각은, 상기 제1 전원 및 상기 제2 전원 사이에 직렬로 접속된 제2 소싱 회로 및 제2 싱킹 회로를 포함하고,
    상기 제2 소싱 회로의 소싱 동작은 상기 레벨 쉬프트된 신호들 중 어느 하나에 응답하여 제어되고, 상기 제2 싱킹 회로의 싱킹 동작은 상기 레벨 쉬프트된 신호들 중에서 다른 하나에 응답하여 제어되는 디스플레이 장치.
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