CN105788508A - 一种栅极驱动电路及显示面板 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路及显示面板，该栅极驱动电路中移位寄存器的控制模块可以向输出模块的第一控制端输入双脉冲控制信号；输出模块在双脉冲控制信号的控制下，输出脉冲宽度与双脉冲控制信号的脉冲周期相等的扫描信号到对应的栅线，这样可以通过控制模块来控制输出模块输出脉冲宽度可调的扫描信号，即通过控制控制模块输出的双脉冲控制信号的脉冲周期，从而达到调制输出模块输出的扫描信号的脉冲宽度，实现输出脉冲宽度可调的栅极信号。同时本发明实施例提供的栅极驱动电路中的移位寄存器结构仅包括控制模块和输出模块，其结构相对比较简单，反馈信号较少，有利于实现显示面板的窄边框设计。

Description

一种栅极驱动电路及显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种栅极驱动电路及显示面板。
背景技术
目前，随着显示技术的发展，显示面板业竞争越来越激烈，降低显示面板的生产成本成为面板商提高竞争力的首选方案，而为了降低显示面板的生产成本，一般地，相关技术领域的技术人员利用显示面板的边缘搭建栅极驱动电路，栅极驱动电路包括多个移位寄存器，每个移位寄存器对应一条栅线，多个移位寄存器采用级联方式设置，相邻两个移位寄存器之间有逐级传递的触发信号，每个移位寄存器接收到触发信号后，向对应栅线输出栅线扫描信号，并把触发信号输送给下一级单元电路以实现栅极驱动的功能，这样的设计可以省去在显示面板的边框区域单独设置栅极驱动芯片，有利于实现显示面板的窄边框设计，同时降低了相关产品的生产成本，提高了显示产品的市场竞争力。
显示面板内像素内部补偿、外部补偿的驱动过程中，需要脉冲宽度可以调制的栅极驱动信号，现有技术中普通的栅极驱动电路无法产生脉冲宽度可调的栅极信号；而能实现输出脉冲宽度可调的栅极信号的栅极驱动电路结构比较复杂，反馈信号多，不利于实现显示面板的窄边框设计。
因此，如何实现输出脉冲宽度可调制的栅极驱动信号，是本领域技术人员亟待解决的技术问题。
发明内容
本发明实施例提供了一种栅极驱动电路及显示面板，用以解决现有技术中存在的栅极驱动电路无法产生脉冲宽度可调的栅极信号的问题。
本发明实施例提供了一种栅极驱动电路，包括：级联的且与栅线一一对应的多个移位寄存器；每个所述移位寄存器包括：输出模块和控制模块；其中，
各所述移位寄存器的控制模块的输出端与本级所述移位寄存器的输出模块的第一控制端相连；或，
各所述移位寄存器的控制模块的输出端与本级相邻的下一级所述移位寄存器的输出模块的第一控制端相连；
所述控制模块用于通过输出端向所述输出模块的第一控制端输入双脉冲控制信号；所述输出模块用于在所述双脉冲控制信号的控制下，输出脉冲宽度与所述双脉冲控制信号的脉冲周期相等的扫描信号到对应的所述栅线。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，
所述控制模块的第一控制端用于输入第一控制信号，第二控制端用于输入第一复位信号，第三控制端、第一输入端和第二输入端用于输入第一参考信号，第三输入端用于输入第二参考信号，第四输入端用于输入时钟信号，输出端与所述输出模块的第一控制端相连；所述控制模块用于在所述第一控制信号、所述第一复位信号和所述第一参考信号的控制下，将所述第二参考信号或所述时钟信号输出到所述输出模块的第一控制端；
所述输出模块的第二控制端和第一输入端用于输入第二控制信号，第三控制端、第二输入端和第三输入端用于输入所述第一参考信号，第四输入端用于输入第二复位信号，第五输入端用于输入所述第二参考信号，输出端用于输出信号到对应的栅线；所述输出模块用于在所述控制模块的输出端、所述第一参考信号和所述第二控制信号的控制下，将所述第一参考信号或所述第二参考信号输出到对应的所述栅线。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述控制模块，包括：第一上拉单元、第一下拉单元、第一输出单元和第一控制单元；其中，
所述第一上拉单元的控制端用于输入所述第一控制信号，输入端用于输入所述第一参考信号，输出端与所述第一节点相连；所述第一上拉单元用于在所述第一控制信号的控制下，将所述第一参考信号输出到所述第一节点；
所述第一下拉单元的第一控制端与第二节点相连，第二控制端用于输入所述第一复位信号，输入端用于输入所述第二参考信号，输出端与所述第一节点相连；所述第一下拉单元用于在所述第二节点或所述第一复位信号的控制下，将所述第二参考信号输出到所述第一节点；
所述第一输出单元的第一控制端与所述第一节点相连，第二控制端用于输入所述第一复位信号，第三控制端与所述第二节点相连，第一输入端用于输入所述时钟信号，第二输入端用于输入所述第二参考信号，输出端与所述输出模块的第一控制端相连；所述第一输出单元用于在所述第一节点的控制下，将所述时钟信号输出到所述输出模块的第一控制端，在所述第二节点或所述第一复位信号的控制下，将所述第二参考信号输出到所述输出模块的第一控制端；
所述第一控制单元的第一控制端与第一输入端用于输入所述第一参考信号，第二控制端与所述第一节点相连，第二输入端用于输入所述第二参考信号，输出端与所述第二节点相连；所述第一控制单元用于在所述第一参考信号的控制下，将所述第一参考信号输出到所述第二节点，在所述第一节点的控制下，将所述第二参考信号输出到所述第二节点。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第一输出单元，包括：第一信号输出单元和第二信号输出单元；其中，
所述第一信号输出单元的控制端与所述第一节点相连，输入端用于输入所述时钟信号，输出端与所述输出模块的第一控制端相连；所述第一信号输出单元用于在所述第一节点的控制下，将所述时钟信号输出到所述输出模块的第一控制端；
所述第二信号输出单元的第一控制端用于输入所述第一复位信号，第二控制端与所述第二节点相连，输入端用于输入所述第二参考信号，输出端与所述输出模块的第一控制端相连；所述第二信号输出单元用于在所述第二节点或所述第一复位信号的控制下，将所述第二参考信号输出到所述输出模块的第一控制端。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第一信号输出单元，包括：第一开关晶体管和第一电容；其中，
所述第一开关晶体管的栅极与所述第一节点相连，源极用于输入所述时钟信号，漏极与所述输出模块的第一控制端相连；
所述第一电容连接于所述第一节点和所述输出模块的第一控制端之间。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第二信号输出单元，包括：第二开关晶体管和第三开关晶体管；其中，
所述第二开关晶体管的栅极用于输入所述第一复位信号，源极用于输入所述第二参考信号，漏极与所述输出模块的第一控制端相连；
所述第三开关晶体管的栅极与所述第二节点相连，源极用于输入所述第二参考信号，漏极与所述输出模块的第一控制端相连。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第一上拉单元，包括：第四开关晶体管；
所述第四开关晶体管的栅极用于输入所述第一控制信号，源极用于输入所述第一参考信号，漏极与所述第一节点相连。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第一下拉单元，包括：第五开关晶体管和第六开关晶体管；其中，
所述第五开关晶体管的栅极与所述第二节点相连，源极用于输入所述第二参考信号，漏极与所述第一节点相连；
所述第六开关晶体管的栅极用于输入所述第一复位信号，源极用于输入所述第二参考信号，漏极与所述第一节点相连。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第一控制单元，包括：第七开关晶体管和第八开关晶体管；其中，
所述第七开关晶体管的栅极与源极用于输入所述第一参考信号，漏极与所述第二节点相连；
所述第八开关晶体管的栅极与所述第一节点相连，源极用于输入所述第二参考信号，漏极与所述第二节点相连。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述输出模块，包括：第二上拉单元、第二下拉单元、第二输出单元和第二控制单元；其中，
所述第二上拉单元的控制端与所述控制模块的输出端相连，输入端用于输入所述第二控制信号，输出端与第三节点相连；所述第二上拉单元用于在所述控制模块的输出端的控制下，将所述第二控制信号输出到所述第三节点；
所述第二下拉单元的控制端与第四节点相连，输入端用于输入所述第二参考信号，输出端与所述第三节点相连；所述第二下拉单元用于在所述第四节点的控制下，将所述第二参考信号输出到所述第三节点；
所述第二输出单元的第一控制端与所述第三节点相连，第二控制端与所述第四节点相连，第一输入端用于输入所述第一参考信号，第二输入端用于输入所述第二参考信号，第三输入端用于输入所述第二复位信号，输出端用于输出信号到对应的所述栅线；所述第二输出单元用于在所述第三节点的控制下，将所述第一参考信号输出到对应的所述栅线，在所述第四节点的控制下，将所述第二参考信号输出到对应的所述栅线；
所述第二控制单元的第一控制端与第一输入端用于输入所述第一参考信号，第二控制端用于输入所述第二控制信号，第三控制端与所述第三节点相连，第二输入端用于输入所述第二参考信号，输出端与所述第四节点相连；所述第二控制单元用于在所述第一参考信号的控制下，将所述第一参考信号输出到所述第四节点，在所述第二控制信号或所述第三节点的控制下，将所述第二参考信号输出到所述第四节点。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第二输出单元，包括：第三信号输出单元和第四信号输出单元；其中，
所述第三信号输出单元的控制端与所述第三节点相连，第一输入端用于输入所述第一参考信号，第二输入端用于输入所述第二复位信号，输出端用于输出信号到对应的所述栅线；所述第三信号输出单元用于在所述第三节点的控制下，将所述第一参考信号输出到对应的所述栅线；
所述第四信号输出单元的控制端与所述第四节点相连，输入端用于输入所述第二参考信号，输出端用于输出信号到对应的所述栅线；所述第四信号输出单元用于在所述第四节点的控制下，将所述第二参考信号输出到对应的所述栅线。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第三信号输出单元，包括：第九开关晶体管、第二电容和第三电容；其中，
所述第九开关晶体管的栅极与所述第三节点相连，源极用于输入所述第一参考信号，漏极用于输出信号到对应的所述栅线；
所述第二电容连接于所述第三节点和所述第九开关晶体管的漏极之间；
所述第三电容的一端用于输入所述第二复位信号，另一端与所述第三节点相连。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第四信号输出单元，包括：第十开关晶体管；
所述第十开关晶体管的栅极与所述第四节点相连，源极用于输入所述第二参考信号，漏极用于输出信号到对应的所述栅线。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第二上拉单元，包括：第十一开关晶体管；
所述第十一开关晶体管的栅极与所述控制模块的输出端相连，源极用于输入所述第二控制信号，漏极与所述第三节点相连。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第二下拉单元，包括：第十二开关晶体管；
所述第十二开关晶体管的栅极与所述第四节点相连，源极用于输入所述第二参考信号，漏极与所述第三节点相连。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述第二控制单元，包括：第十三开关晶体管、第十四开关晶体管和第十五开关晶体管；其中，
所述第十三开关晶体管的栅极与源极用于输入所述第一参考信号，漏极与所述第四节点相连；
所述第十四开关晶体管的栅极用于输入所述第二控制信号，源极用于输入所述第二参考信号，漏极与所述第四节点相连；
所述第十五开关晶体管的栅极与所述第三节点相连，源极用于输入所述第二参考信号，漏极与所述第四节点相连。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，所述输出模块还包括：负载电阻和负载电容；
所述负载电阻的一端与所述输出模块的输出端相连，另一端与所述负载电容的一端相连，所述负载电容的另一端与地电平信号端相连。
在一种可能的实施方式中，本发明实施例提供的上述栅极驱动电路中，除第一级移位寄存器和最后一级移位寄存器之外，其余每级移位寄存器的控制模块的输出端均向与其相邻的下一级移位寄存器的控制模块的第一控制端输入触发信号，以及向相邻的上一级移位寄存器的控制模块的第二控制端输入第一复位信号；每级移位寄存器的输出模块的输出端均向与其相邻的下一级移位寄存器的输出模块的第一输入端和第二控制端输入触发信号，以及向相邻的上一级移位寄存器的输出模块的第四输入端输入第二复位信号；
第一级移位寄存器的控制模块的输出端向第二级移位寄存器的控制模块的第一控制端输入触发信号，第一级移位寄存器的输出模块的输出端向第二级移位寄存器的输出模块的第一输入端和第二控制端输入触发信号；
最后一级移位寄存器的控制模块的输出端向相邻的上一级移位寄存器的控制模块的第二控制端输入第一复位信号，最后一级移位寄存器的输出模块的输出端向相邻的上一级移位寄存器的输出模块的第四输入端输入第二复位信号。
本发明实施例提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。
本发明实施例的有益效果包括：
本发明实施例提供了一种栅极驱动电路及显示面板，该栅极驱动电路包括：级联的且与栅线一一对应的多个移位寄存器；每个移位寄存器包括：输出模块和控制模块；其中，各移位寄存器的控制模块的输出端与本级移位寄存器的输出模块的第一控制端相连；或，各移位寄存器的控制模块的输出端与本级相邻的下一级移位寄存器的输出模块的第一控制端相连；控制模块用于通过输出端向输出模块的第一控制端输入双脉冲控制信号；输出模块用于在双脉冲控制信号的控制下，输出脉冲宽度与双脉冲控制信号的脉冲周期相等的扫描信号到对应的栅线。
具体地，本发明实施例提供的栅极驱动电路中移位寄存器的控制模块可以向输出模块的第一控制端输入双脉冲控制信号；输出模块在双脉冲控制信号的控制下，输出脉冲宽度与双脉冲控制信号的脉冲周期相等的扫描信号到对应的栅线，这样可以通过控制模块来控制输出模块输出脉冲宽度可调的扫描信号，即通过控制控制模块输出的双脉冲控制信号的脉冲周期，从而达到调制输出模块输出的扫描信号的脉冲宽度，实现输出脉冲宽度可调的栅极信号。同时本发明实施例提供的栅极驱动电路中的移位寄存器结构仅包括控制模块和输出模块，其结构相对比较简单，反馈信号较少，有利于实现显示面板的窄边框设计。
附图说明
图1和图2分别为本发明实施例提供的栅极驱动电路的结构示意图；
图3-图5分别为本发明实施例提供的栅极驱动电路中移位寄存器的结构示意图；
图6为本发明实施例提供的栅极驱动电路中移位寄存器的具体结构示意图之一；
图7为本发明实施例提供的图6所示的移位寄存器的工作时序图；
图8为本发明实施例提供的栅极驱动电路中移位寄存器的具体结构示意图之二；
图9为本发明实施例提供的图8所示的移位寄存器的工作时序图；
图10和图11分别为本发明实施例提供的栅极驱动电路级联示意图。
具体实施方式
下面结合附图，对本发明实施例提供的栅极驱动电路及显示面板的具体实施方式进行详细的说明。
本发明实施例提供了一种栅极驱动电路，包括：级联的且与栅线一一对应的多个移位寄存器；如图1和图2所示，每个移位寄存器包括：输出模块01和控制模块02；
其中，如图1所示，各移位寄存器的控制模块02的输出端与本级移位寄存器的输出模块01的第一控制端相连；或，如图2所示，各移位寄存器的控制模块02的输出端与本级相邻的下一级移位寄存器的输出模块01的第一控制端相连；
控制模块02用于通过输出端向输出模块01的第一控制端输入双脉冲控制信号；
输出模块01用于在双脉冲控制信号的控制下，输出脉冲宽度与双脉冲控制信号的脉冲周期相等的扫描信号到对应的栅线。
本发明实施例提供的上述栅极驱动电路中移位寄存器的控制模块可以向输出模块的第一控制端输入双脉冲控制信号；输出模块在双脉冲控制信号的控制下，输出脉冲宽度与双脉冲控制信号的脉冲周期相等的扫描信号到对应的栅线，这样可以通过控制模块来控制输出模块输出脉冲宽度可调的扫描信号，即通过控制控制模块输出的双脉冲控制信号的脉冲周期，从而达到调制输出模块输出的扫描信号的脉冲宽度，实现输出脉冲宽度可调的栅极信号。同时本发明实施例提供的栅极驱动电路中的移位寄存器结构仅包括控制模块和输出模块，其结构相对比较简单，反馈信号较少，有利于实现显示面板的窄边框设计。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图3和图4所示，控制模块02的第一控制端用于输入第一控制信号Ctrl1，第二控制端用于输入第一复位信号Reset1，第三控制端、第一输入端和第二输入端用于输入第一参考信号Vref1，第三输入端用于输入第二参考信号Vref2，第四输入端用于输入时钟信号CLK，输出端与输出模块01的第一控制端相连(其中如图3所示，控制模块的输出端与本级移位寄存器的输出模块的第一控制端相连；如图4所示，控制模块的输出端与本级相邻的下一级移位寄存器的输出模块的第一控制端相连)；控制模块02用于在第一控制信号Ctrl1、第一复位信号Reset1和第一参考信号Vref1的控制下，将第二参考信号Vref2或时钟信号CLK输出到输出模块01的第一控制端；
输出模块01的第二控制端和第一输入端用于输入第二控制信号Ctrl2，第三控制端、第二输入端和第三输入端用于输入第一参考信号Vref1，第四输入端用于输入第二复位信号Reset2，第五输入端用于输入第二参考信号Vref2，输出端用于输出信号到对应的栅线(图3和图4未示出)；输出模块01用于在控制模块02的输出端、第一参考信号Vref1和第二控制信号Ctrl1的控制下，将第一参考信号Vref1或第二参考信号Vref2输出到对应的栅线。
具体地，本发明实施例提供的上述栅极驱动电路中，控制模块在第一控制信号、第一复位信号和第一参考信号的控制下，将第二参考信号或时钟信号输出，形成双脉冲控制信号，并输出到输出模块的第一控制端；输出模块在双脉冲控制信号以及第一参考信号和第二控制信号的控制下，将第一参考信号或第二参考信号输出，形成输出脉冲宽度与双脉冲控制信号的脉冲周期相等的扫描信号并输出到对应的栅线，这样可以通过控制模块来控制输出模块输出脉冲宽度可调的扫描信号，即通过控制控制模块输出的双脉冲控制信号的脉冲周期，从而达到调制输出模块输出的扫描信号的脉冲宽度，实现输出脉冲宽度可调的栅极信号。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图5所示，控制模块02可以包括：第一上拉单元021、第一下拉单元022、第一输出单元023和第一控制单元024；其中，
第一上拉单元021的控制端用于输入第一控制信号Ctrl1，输入端用于输入第一参考信号Vref1，输出端与第一节点P1相连；第一上拉单元021用于在第一控制信号Ctrl1的控制下，将第一参考信号Vref1输出到第一节点P1；
第一下拉单元022的第一控制端与第二节点P2相连，第二控制端用于输入第一复位信号Reset1，输入端用于输入第二参考信号Vref2，输出端与第一节点P1相连；第一下拉单元022用于在第二节点P2或第一复位信号Reset1的控制下，将第二参考信号Vref2输出到第一节点P1；
第一输出单元023的第一控制端与第一节点P1相连，第二控制端用于输入第一复位信号Reset1，第三控制端与第二节点P2相连，第一输入端用于输入时钟信号CLK，第二输入端用于输入第二参考信号Vref2，输出端与输出模块01的第一控制端相连；第一输出单元023用于在第一节点P1的控制下，将时钟信号CLK输出到输出模块01的第一控制端，在第二节点P2或第一复位信号Reset1的控制下，将第二参考信号Vref2输出到输出模块01的第一控制端；
第一控制单元024的第一控制端与第一输入端用于输入第一参考信号Vref1，第二控制端与第一节点P1相连，第二输入端用于输入第二参考信号Vref2，输出端与第二节点P2相连；第一控制单元024用于在第一参考信号Vref1的控制下，将第一参考信号Vref1输出到第二节点P2，在第一节点P1的控制下，将第二参考信号Vref2输出到第二节点P2。
具体地，本发明实施例提供的上述栅极驱动电路中，控制模块可以包括第一上拉单元、第一下拉单元、第一输出单元和第一控制单元；其中，第一上拉单元用于将第一参考信号输出到第一节点，进而拉高第一节点的电位；第一下拉单元用于将第二参考信号输出到第一节点进而拉低第一节点的电位；第一输出单元用于将时钟信号或第二参考信号输出到输出模块的第一控制端，从而形成双脉冲控制信号；第一控制单元用于在第一参考信号的控制下，将第一参考信号输出到第二节点，在第一节点的控制下，将第二参考信号输出到第二节点，从而实现对第二节点的电位的控制。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图5所示，第一输出单元023可以包括：第一信号输出单元0231和第二信号输出单元0232；其中，
第一信号输出单元0231的控制端与第一节点P1相连，输入端用于输入时钟信号CLK，输出端与输出模块01的第一控制端相连；第一信号输出单元0231用于在第一节点P1的控制下，将时钟信号CLK输出到输出模块01的第一控制端；
第二信号输出单元0232的第一控制端用于输入第一复位信号Reset1，第二控制端与第二节点P2相连，输入端用于输入第二参考信号Vref2，输出端与输出模块01的第一控制端相连；第二信号输出单元0232用于在第二节点P2或第一复位信号Reset1的控制下，将第二参考信号Vref2输出到输出模块01的第一控制端。
具体地，本发明实施例提供的上述栅极驱动电路中，第一输出单元可以包括：第一信号输出单元和第二信号输出单元，二者分别用来输出时钟信号和第二参考信号，从而形成双脉冲控制信号并输出到输出模块的第一控制端。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图6所示，第一信号输出单元0231可以包括：第一开关晶体管T1和第一电容C1；其中，第一开关晶体管T1的栅极与第一节点P1相连，源极用于输入时钟信号CLK，漏极与输出模块01的第一控制端相连；第一电容C1连接于第一节点P1和输出模块01的第一控制端之间。具体地，本发明实施例提供的上述栅极驱动电路中，第一开关晶体管可以在第一节点的控制下导通，导通的第一开关晶体管可以将时钟信号输出到输出模块的第一控制端。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图6所示，第二信号输出单元0232可以包括：第二开关晶体管T2和第三开关晶体管T3；其中，第二开关晶体管T2的栅极用于输入第一复位信号Reset1，源极用于输入第二参考信号Vref2，漏极与输出模块01的第一控制端相连；第三开关晶体管T3的栅极与第二节点P2相连，源极用于输入第二参考信号Vref2，漏极与输出模块01的第一控制端相连。具体地，本发明实施例提供的上述栅极驱动电路中，第二开关晶体管可以在第一复位信号的控制下导通，导通的第二开关晶体管可以将第二参考信号输出到输出模块的第一控制端；第三开关晶体管可以在第二节点的控制下导通，导通的第三开关晶体管可以将第二参考信号输出到输出模块的第一控制端。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图6所示，第一上拉单元021可以包括：第四开关晶体管T4；第四开关晶体管T4的栅极用于输入第一控制信号Ctrl1，源极用于输入第一参考信号Vref1，漏极与第一节点P1相连。具体地，本发明实施例提供的上述栅极驱动电路中，第四开关晶体管可以在第一控制信号的控制下导通，导通的第四开关晶体管可以将第一参考信号输出到第一节点。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图6所示，第一下拉单元022可以包括：第五开关晶体管T5和第六开关晶体管T6；其中，第五开关晶体管T5的栅极与第二节点P2相连，源极用于输入第二参考信号Vref2，漏极与第一节点P1相连；第六开关晶体管T6的栅极用于输入第一复位信号Reset1，源极用于输入第二参考信号Vref2，漏极与第一节点P1相连。具体地，本发明实施例提供的上述栅极驱动电路中，第五开关晶体管可以在第二节点的控制下导通，导通的第五开关晶体管可以将第二参考信号输出到第一节点；第六开关晶体管可以在第一复位信号的控制下导通，导通的第六开关晶体管可以将第二参考信号输出到第一节点。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图6所示，第一控制单元024可以包括：第七开关晶体管T7和第八开关晶体管T8；其中，第七开关晶体管T7的栅极与源极用于输入第一参考信号Vref1，漏极与第二节点P2相连；第八开关晶体管T8的栅极与第一节点P1相连，源极用于输入第二参考信号Vref2，漏极与第二节点P2相连。具体地，本发明实施例提供的上述栅极驱动电路中，第七开关晶体管可以在第一参考信号Vref1的控制下导通，导通的第七开关晶体管可以将第一参考信号输出到第二节点；第八开关晶体管可以在第一节点的控制下导通，导通的第八开关晶体管可以将第二参考信号输出到第二节点。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图5所示，输出模块01可以包括：第二上拉单元011、第二下拉单元012、第二输出单元013和第二控制单元014；其中，
第二上拉单元011的控制端与控制模块02的输出端Out1相连，输入端用于输入第二控制信号Ctrl2，输出端与第三节点P3相连；第二上拉单元011用于在控制模块02的输出端Out1的控制下，将第二控制信号Ctrl2输出到第三节点P3；
第二下拉单元012的控制端与第四节点P4相连，输入端用于输入第二参考信号Vref2，输出端与第三节点P3相连；第二下拉单元012用于在第四节点P4的控制下，将第二参考信号Vref2输出到第三节点P3；
第二输出单元013的第一控制端与第三节点P3相连，第二控制端与第四节点P4相连，第一输入端用于输入第一参考信号Vref1，第二输入端用于输入第二参考信号Vref2，第三输入端用于输入第二复位信号Reset2，输出端Out2用于输出信号到对应的栅线；第二输出单元013用于在第三节点P3的控制下，将第一参考信号Vref1输出到对应的栅线，在第四节点P4的控制下，将第二参考信号Vref2输出到对应的栅线；
第二控制单元014的第一控制端与第一输入端用于输入第一参考信号Vref1，第二控制端用于输入第二控制信号Ctrl2，第三控制端与第三节点P3相连，第二输入端用于输入第二参考信号Vref2，输出端与第四节点P4相连；第二控制单元014用于在第一参考信号Vref1的控制下，将第一参考信号Vref1输出到第四节点P4，在第二控制信号Ctrl2或第三节点P3的控制下，将第二参考信号Vref2输出到第四节点P4。
具体地，本发明实施例提供的上述栅极驱动电路中，输出模块可以包括：第二上拉单元、第二下拉单元、第二输出单元和第二控制单元；其中，第二上拉单元用于将第二控制信号输出到第三节点；第二下拉单元用于将第二参考信号输出到第三节点；这样通过第二上拉单元和第二下拉单元实现对第三节点的电位控制；第二输出单元用于在第三节点的控制下，将第一参考信号输出到对应的栅线，在第四节点的控制下，将第二参考信号输出到对应的栅线，从而实现输出脉冲宽度可调的扫描信号；第二控制单元用于在第一参考信号的控制下，将第一参考信号输出到第四节点，在第二控制信号或第三节点的控制下，将第二参考信号输出到第四节点，从而实现对第四节点的电位控制。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图5所示，第二输出单元013可以包括：第三信号输出单元0131和第四信号输出单元0132；其中，第三信号输出单元0131的控制端与第三节点P3相连，第一输入端用于输入第一参考信号Vref1，第二输入端用于输入第二复位信号Reset2，输出端Out2用于输出信号到对应的栅线；第三信号输出单元0131用于在第三节点P3的控制下，将第一参考信号Vref1输出到对应的栅线；第四信号输出单元0132的控制端与第四节点P4相连，输入端用于输入第二参考信号Vref2，输出端Out2用于输出信号到对应的栅线；第四信号输出单元0132用于在第四节点P4的控制下，将第二参考信号Vref2输出到对应的栅线。
具体地，本发明实施例提供的上述栅极驱动电路中，第二输出单元可以包括：第三信号输出单元和第四信号输出单元，二者在对应控制端的控制下分别输出第一参考信号和第二参考信号，最终输出段输出脉冲宽度与双脉冲控制信号的周期相等的扫描信号。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图6所示，第三信号输出单元0131可以包括：第九开关晶体管T9、第二电容C2和第三电容C3；其中，第九开关晶体管T9的栅极与第三节点P3相连，源极用于输入第一参考信号Vref1，漏极(即输出端Out2)用于输出信号到对应的栅线；第二电容C2连接于第三节点P3和第九开关晶体管T9的漏极之间；第三电容C3的一端用于输入第二复位信号Reset2，另一端与第三节点P3相连。具体地，本发明实施例提供的上述栅极驱动电路中，第九开关晶体管可以在第三节点控制下导通，导通的第九开关晶体管可以将第一参考信号通过漏极输出；第二电容和第三电容可以通过耦合作用，维持或改变第三节点的电位。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图6所示，第四信号输出单元可以包括：第十开关晶体管T10；第十开关晶体管T10的栅极与第四节点P4相连，源极用于输入第二参考信号Vref2，漏极用于输出信号到对应的栅线。具体地，本发明实施例提供的上述栅极驱动电路中，第十开关晶体管可以在第四节点控制下导通，导通的第十开关晶体管可以将第二参考信号通过漏极输出。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图6所示，第二上拉单元011可以包括：第十一开关晶体管T11；第十一开关晶体管T11的栅极与控制模块02的输出端Out1相连，源极用于输入第二控制信号Ctrl2，漏极与第三节点相连P3。具体地，本发明实施例提供的上述栅极驱动电路中，第十一开关晶体管可以在控制模块的输出端控制下导通，导通的第十一开关晶体管可以将第二控制信号输出到第三节点。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图6所示，第二下拉单元012可以包括：第十二开关晶体管T12；第十二开关晶体管T12的栅极与第四节点P4相连，源极用于输入第二参考信号Vref2，漏极与第三节点P3相连。具体地，本发明实施例提供的上述栅极驱动电路中，第十二开关晶体管可以在第四节点控制下导通，导通的第十二开关晶体管可以将第二参考信号输出到第三节点。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，第二控制单元014可以包括：第十三开关晶体管T13、第十四开关晶体管T14和第十五开关晶体管T15；其中，第十三开关晶体管T13的栅极与源极用于输入第一参考信号Vref1，漏极与第四节点P4相连；第十四开关晶体管T14的栅极用于输入第二控制信号Ctrl2，源极用于输入第二参考信号Vref2，漏极与第四节点P4相连；第十五开关晶体管T15的栅极与第三节点P3相连，源极用于输入第二参考信号Vref2，漏极与第四节点P4相连。具体地，本发明实施例提供的上述栅极驱动电路中，第十三开关晶体管可以在第一参考信号的控制下导通，导通的第十三开关晶体管可以将第一参考信号输出到第四节点；第十四开关晶体管可以在第二控制信号的控制下导通，导通的第十四开关晶体管可以将第二参考信号输出到第四节点；第十五开关晶体管可以在第三节点的控制下导通，导通的第十五开关晶体管可以将第二参考信号输出到第四节点。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，如图6所示，输出模块还包括：负载电阻RL和负载电容CL；负载电阻RL的一端与输出模块的输出端Out2相连，另一端与负载电容CL的一端相连，负载电容CL的另一端与地电平信号端GND相连。
需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，ThinFilmTransistor)，也可以是金属氧化物半导体场效应管(MOS，MetalOxideSemiconductor)，在此不做限定。在具体实施中，这些晶体管的源极和漏极可以互换，不做具体区分。在描述具体实施例时以薄膜晶体管为例进行说明。
下面结合图6所示的移位寄存器以及图7所示的图6的输入输出时序图，对本发明实施例提供的移位寄存器的工作过程作以描述。具体地，选取如图7所示的输入输出时序图中的t1～t6六个阶段。下述描述中以1表示高电平信号，0表示低电平信号。
在t1阶段，Ctrl1＝1，Ctrl2＝1，CLK＝0，Reset1＝0，Reset2＝0，Vref1＝1，Vref2＝0。由于Ctrl1＝1，因此第四开关晶体管T4导通，导通的第四开关晶体管T4将第一参考信号Vref1输出到第一节点P1；由于Vref1＝1，因此第一开关晶体管T1导通，导通的第一开关晶体管T1将时钟信号CLK通过输出端Out1输出到第一十开关晶体管T11的栅极；由于CLK＝0，因此第十一开关晶体管T11截止；此阶段第十三开关晶体管T13在第一参考信号Vref1的控制下导通，并将第一参考信号Vref1输出到第四节点P4，从而第十开关晶体管T10和第十二开关晶体管T12导通，导通的第十二开关晶体管T12将第二参考信号Vref2输出到第三节点P3，拉低第三节点P3的电位，使第九开关晶体管T9和第十五开关晶体管T15处于关闭状态；导通的第十开关晶体管T10将第二参考信号Vref2通过输出端Out2输出。
在t2阶段，Ctrl1＝0，Ctrl2＝1，CLK＝1，Reset1＝0，Reset2＝0，Vref1＝1，Vref2＝0。由于前一阶段第一节点平1为高电平，该阶段Ctrl1＝0，因此第四开关晶体管T4关闭，而CLK＝1，时钟信号由低电平跳变到高电平，第一电容C1的自举作用将第一节点P1的电位进一步拉高，因此第一开关晶体管T1继续导通，导通的额第一开关晶体管T1将时钟信号CLK输出到第十一开关晶体管T11的栅极；由于CLK＝1，所以第十一开关晶体管T11导通，此时Ctrl2＝1，导通的第十一开关晶体管T11将第二控制信号Ctrl2输出到第三节点P3；从而第九开关晶体管T9和第十五开关晶体管T15处于导通状态，导通的第十五开关晶体管T15将第二参考信号Vref2输出到第四节点P4，同时导通的第十四开关晶体管T14也进一步拉低第四节点P4的电位；导通的第九开关晶体管T9使输出端Out2输出高电平。
在t3阶段，Ctrl1＝0，Ctrl2＝1，CLK＝0，Reset1＝1，Reset2＝1，Vref1＝1，Vref2＝0。由于Reset1＝1，因此第二开关晶体管T2和第六开关晶体管T6导通；导通的第六开关晶体管T6将第二参考信号Vref2输出到第一节点P1，从而拉低第一节点P1的电位，使得第一开关晶体管T1和第八开关晶体管T8关闭；第八开关晶体管T8处于关闭状态，则第二节点P2的点位被导通的第七开关晶体管T7拉高，因此第五开关晶体管T5和第三开关晶体管T3导通；导通的第五开关晶体管T5进一步拉低第一节点P1的电位；导通的第二开关晶体管和第三开关晶体管同时拉低输出端Out1的电位，使输出端Out1输出低电平到第十一开关晶体管T11的栅极，第十一开关晶体管T11关闭；
由于Ctrl2＝1，因此第十四开关晶体管T14导通，导通的第十四开关晶体管T14将第四节点P4的电位拉低，使得第十开关晶体管tT10和第十二开关晶体管T12关闭；此时第三节点P3保持上一阶段的高电位，因此第九开关晶体管T9和第十五开关晶体管T15处于导通状态，导通的第十五开关晶体管T15将第二参考信号Vref2输出到第四节点P4拉低第四节点P4的电位；同时Reset2＝1，通过第三电容C3的耦合作用，第三节点P3的电位得到进一步的提升，是第九开关晶体管T9充分导通，使第九开关晶体管T9通过输出端Out2输出的高电平达到第一参考信号Vref1。
在t4阶段，Ctrl1＝0，Ctrl2＝1，CLK＝1，Reset1＝0，Reset2＝1，Vref1＝1，Vref2＝0。由于Ctrl1＝0，因此第四开关晶体管T4关闭；由于Reset1＝0，因此第而开关晶体管T2和第六开关晶体管T6关闭；第一节点P1保持上一阶段的低电位，因此第一开关晶体管T1和第八开关晶体管T8关闭；由于第八开关晶体管T8关闭，因此第二节点P2的电位被导通的第七开关晶体管T7拉高，使得第三开关晶体管T3和第五开关晶体管T5导通；导通的第五开关晶体管T5将第一节点P1的电位进一步拉低；导通的第三开关晶体管T3将第二参考信号Vref2通过输出端Out1输出到第十一开关晶体管T11的栅极，因此第十一开关晶体管T11关闭；
由于Ctrl2＝1，因此第十四开关晶体管T14导通，进而将第四节点P4的电位拉低，使得第十开关晶体管T10和第十二开关晶体管T12关闭；此时第三节点保持上一阶段的高电位，使得第九开关晶体管T9和第十五开关晶体管T15处于导通状态，导通的第十五开关晶体管T15将第二参考信号Vref2输出到第四节点P4拉低第四节点P4的电位；导通的第九开关晶体管T9将第一参考信号Vref1通过输出端Out2输出。
在t5阶段，Ctrl1＝1，Ctrl2＝0，CLK＝0，Reset1＝0，Reset2＝1，Vref1＝1，Vref2＝0。由于Ctrl1＝1，因此第四开关晶体管T4导通，导通的第四开关晶体管T4将第一参考信号Vref1输出到第一节点P1；由于Vref1＝1，因此第一开关晶体管T1和第八开关晶体管T8导通；导通的第一开关晶体管T1将时钟信号CLK通过输出端Out1输出到第一十开关晶体管T11的栅极；由于CLK＝0，因此第十一开关晶体管T11截止；导通的第八开关晶体管T8将第二参考信号Vref2输出到第二节点P2，使得第三开关晶体管T3和第五开关晶体管T5关闭；由于Reset1＝0，因此第二开关晶体管T2和第六开关晶体管T6关闭；
由于Ctrl2＝0，因此第十四开关晶体管T14关闭；此阶段第三节点P3保持上一阶段的高电位，使得第九开关晶体管T9和第十五开关晶体管T15处于导通状态，导通的第十五开关晶体管T15将第二参考信号Vref2输出到第四节点P4拉低第四节点P4的电位，使得第十开关晶体管T10和第十二开关晶体管T12关闭；导通的第九开关晶体管T9将第一参考信号Vref1通过输出端Out2输出。
在t6阶段，Ctrl1＝0，Ctrl2＝0，CLK＝1，Reset1＝0，Reset2＝1，Vref1＝1，Vref2＝0。由于Ctrl1＝0，因此第四开关晶体管T4关闭，第一节点P1保持上一阶段的高电位，因此第一开关晶体管T1和第八开关晶体管T8导通；导通的第一开关晶体管T1将时钟信号CLK通过输出端Out1输出到第一十开关晶体管T11的栅极；由于CLK＝1，因此第十一开关晶体管T11导通；导通的第八开关晶体管T8将第二参考信号Vref2输出到第二节点P2，使得第三开关晶体管T3和第五开关晶体管T5关闭；
导通的第十一开关晶体管T11将第二控制信号Ctrl2输出到第三节点P3，由于Ctrl2＝0，因此第三节点P3的电位被拉低，使得第九开关晶体管T9和第十五开关晶体管T15处于关闭状态；同时由于Ctrl2＝0，因此第十四开关晶体管T14关闭，第四节点P4的电位被导通的第十三开关晶体管T13拉高，因而第十开关晶体管T10和第十二开关晶体管T12导通；导通的第十二开关晶体管T12将第三节点P3的点位进一步拉低；导通的第十开关晶体管T10将第二参考信号Vref2通过输出端Out1输出。
需要说明的是，上述实施例中的开关晶体管以N型晶体管为例进行说明，且以本级移位寄存器的控制模块的输出端与本级移位寄存器的输出模块的第一控制端相连为例进行说明。如图8所示，其表示的是本级移位寄存器的控制模块的输出端与相邻的下一级移位寄存器的输出模块的第一控制端相连的移位寄存器的结构示意图，具体地，图8所示的移位寄存器结构中第十一开关晶体管T11栅极输入的控制信号为上一级移位寄存器的输出端Out1输出的信号，特此说明。图9则表示图8所示的移位寄存器结构的输入输出时序图，图8所示的移位寄存器的工作原理与图6所示的移位寄存器的工作原理类似，在此不作详述。
在具体实施时，本发明实施例提供的上述栅极驱动电路中，除第一级移位寄存器和最后一级移位寄存器之外，其余每级移位寄存器的控制模块的输出端均向与其相邻的下一级移位寄存器的控制模块的第一控制端输入触发信号，以及向相邻的上一级移位寄存器的控制模块的第二控制端输入第一复位信号；每级移位寄存器的输出模块的输出端均向与其相邻的下一级移位寄存器的输出模块的第一输入端和第二控制端输入触发信号，以及向相邻的上一级移位寄存器的输出模块的第四输入端输入第二复位信号；
第一级移位寄存器的控制模块的输出端向第二级移位寄存器的控制模块的第一控制端输入触发信号，第一级移位寄存器的输出模块的输出端向第二级移位寄存器的输出模块的第一输入端和第二控制端输入触发信号；
最后一级移位寄存器的控制模块的输出端向相邻的上一级移位寄存器的控制模块的第二控制端输入第一复位信号，最后一级移位寄存器的输出模块的输出端向相邻的上一级移位寄存器的输出模块的第四输入端输入第二复位信号。
具体地，为了方便说明，图10和图11中仅示出了四个移位寄存器，分别为第1级移位寄存器、第2级移位寄存器、第N-1级移位寄存器、第N级移位寄存器。其中，除第一级和第N级移位寄存器外，其余每级移位寄存器的输出端Out2不仅向与其连接的栅线输出栅开启信号，还向与其相邻的下一级移位寄存器输入第二控制信号Ctrl2，且向相邻的上一级移位寄存器输入第二复位信号Reset2；同时每级移位寄存器的输出端Out1不仅向与其连接的本级移位寄存器(如图10所示)或相邻的下一级移位寄存器(如图11所示)的输出模块的第一控制端输入信号，还向与其相邻的下一级移位寄存器输出第一控制信号Ctrl1，且向相邻的上一级移位寄存器输入第一复位信号Reset1。
如图10所示，第一级移位寄存器的输出端Out1分别向本级移位寄存器的输出模块的第一控制端和第二级移位寄存器的控制模块的第一控制端输入触发信号，第一级移位寄存器的输出模块的输出端Out2向第二级移位寄存器的输出模块的第一输入端和第二控制端(图中未示出两个端口，仅以一个输入端代替)输入触发信号；
如图11所示，第一级移位寄存器的输出端Out1分别向第二级移位寄存器的控制模块和输出模块输入触发信号；其中包括向第二级移位寄存器的控制模块的第一控制端输入触发信号，向第二级移位寄存器的输出模块的第一控制端输入触发信号，第一级移位寄存器的输出模块的输出端Out2向第二级移位寄存器的输出模块的第一输入端和第二控制端(图中未示出两个端口，仅以一个输入端代替)输入触发信号；
最后一级移位寄存器的控制模块的输出端Out1向相邻的上一级移位寄存器的控制模块的第二控制端输入第一复位信号，最后一级移位寄存器的输出模块的输出端Out2向相邻的上一级移位寄存器的输出模块的第四输入端输入第二复位信号。
基于同一发明构思，本发明实施例提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。该显示面板可以应用于手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。由于该显示面板解决问题的原理与栅极驱动电路相似，因此该显示面板的实施可以参见上述栅极驱动电路的实施，重复之处不再赘述。
本发明实施例提供了一种栅极驱动电路及显示面板，该栅极驱动电路包括：级联的且与栅线一一对应的多个移位寄存器；每个移位寄存器包括：输出模块和控制模块；其中，各移位寄存器的控制模块的输出端与本级移位寄存器的输出模块的第一控制端相连；或，各移位寄存器的控制模块的输出端与本级相邻的下一级移位寄存器的输出模块的第一控制端相连；控制模块用于通过输出端向输出模块的第一控制端输入双脉冲控制信号；输出模块用于在双脉冲控制信号的控制下，输出脉冲宽度与双脉冲控制信号的脉冲周期相等的扫描信号到对应的栅线。
具体地，本发明实施例提供的栅极驱动电路中移位寄存器的控制模块可以向输出模块的第一控制端输入双脉冲控制信号；输出模块在双脉冲控制信号的控制下，输出脉冲宽度与双脉冲控制信号的脉冲周期相等的扫描信号到对应的栅线，这样可以通过控制模块来控制输出模块输出脉冲宽度可调的扫描信号，即通过控制控制模块输出的双脉冲控制信号的脉冲周期，从而达到调制输出模块输出的扫描信号的脉冲宽度，实现输出脉冲宽度可调的栅极信号。
同时，本发明实施例提供的栅极驱动电路中的移位寄存器结构仅包括控制模块和输出模块，其结构相对比较简单，反馈信号较少，有利于实现显示面板的窄边框设计。另外，本发明实施例提供的移位寄存器可以在提供可调的栅极驱动信号的同时，还可以提供双脉冲控制信号，这样可以为后期的像素设计提供便利，在实现像素内部、外部补偿时，提供所需的双脉冲控制信号，以及可调的栅极驱动信号，有利于提高该栅极驱动电路的适用范围。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (19)

1.一种栅极驱动电路，其特征在于，包括：级联的且与栅线一一对应的多个移位寄存器；每个所述移位寄存器包括：输出模块和控制模块；其中，
各所述移位寄存器的控制模块的输出端与本级所述移位寄存器的输出模块的第一控制端相连；或，
各所述移位寄存器的控制模块的输出端与本级相邻的下一级所述移位寄存器的输出模块的第一控制端相连；
所述控制模块用于通过输出端向所述输出模块的第一控制端输入双脉冲控制信号；所述输出模块用于在所述双脉冲控制信号的控制下，输出脉冲宽度与所述双脉冲控制信号的脉冲周期相等的扫描信号到对应的所述栅线。
2.如权利要求1所述的栅极驱动电路，其特征在于：
所述控制模块的第一控制端用于输入第一控制信号，第二控制端用于输入第一复位信号，第三控制端、第一输入端和第二输入端用于输入第一参考信号，第三输入端用于输入第二参考信号，第四输入端用于输入时钟信号，输出端与所述输出模块的第一控制端相连；所述控制模块用于在所述第一控制信号、所述第一复位信号和所述第一参考信号的控制下，将所述第二参考信号或所述时钟信号输出到所述输出模块的第一控制端；
所述输出模块的第二控制端和第一输入端用于输入第二控制信号，第三控制端、第二输入端和第三输入端用于输入所述第一参考信号，第四输入端用于输入第二复位信号，第五输入端用于输入所述第二参考信号，输出端用于输出信号到对应的栅线；所述输出模块用于在所述控制模块的输出端、所述第一参考信号和所述第二控制信号的控制下，将所述第一参考信号或所述第二参考信号输出到对应的所述栅线。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述控制模块，包括：第一上拉单元、第一下拉单元、第一输出单元和第一控制单元；其中，
所述第一上拉单元的控制端用于输入所述第一控制信号，输入端用于输入所述第一参考信号，输出端与所述第一节点相连；所述第一上拉单元用于在所述第一控制信号的控制下，将所述第一参考信号输出到所述第一节点；
所述第一下拉单元的第一控制端与第二节点相连，第二控制端用于输入所述第一复位信号，输入端用于输入所述第二参考信号，输出端与所述第一节点相连；所述第一下拉单元用于在所述第二节点或所述第一复位信号的控制下，将所述第二参考信号输出到所述第一节点；
所述第一输出单元的第一控制端与所述第一节点相连，第二控制端用于输入所述第一复位信号，第三控制端与所述第二节点相连，第一输入端用于输入所述时钟信号，第二输入端用于输入所述第二参考信号，输出端与所述输出模块的第一控制端相连；所述第一输出单元用于在所述第一节点的控制下，将所述时钟信号输出到所述输出模块的第一控制端，在所述第二节点或所述第一复位信号的控制下，将所述第二参考信号输出到所述输出模块的第一控制端；
所述第一控制单元的第一控制端与第一输入端用于输入所述第一参考信号，第二控制端与所述第一节点相连，第二输入端用于输入所述第二参考信号，输出端与所述第二节点相连；所述第一控制单元用于在所述第一参考信号的控制下，将所述第一参考信号输出到所述第二节点，在所述第一节点的控制下，将所述第二参考信号输出到所述第二节点。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述第一输出单元，包括：第一信号输出单元和第二信号输出单元；其中，
所述第一信号输出单元的控制端与所述第一节点相连，输入端用于输入所述时钟信号，输出端与所述输出模块的第一控制端相连；所述第一信号输出单元用于在所述第一节点的控制下，将所述时钟信号输出到所述输出模块的第一控制端；
所述第二信号输出单元的第一控制端用于输入所述第一复位信号，第二控制端与所述第二节点相连，输入端用于输入所述第二参考信号，输出端与所述输出模块的第一控制端相连；所述第二信号输出单元用于在所述第二节点或所述第一复位信号的控制下，将所述第二参考信号输出到所述输出模块的第一控制端。
5.如权利要求4所述的栅极驱动电路，其特征在于，所述第一信号输出单元，包括：第一开关晶体管和第一电容；其中，
所述第一开关晶体管的栅极与所述第一节点相连，源极用于输入所述时钟信号，漏极与所述输出模块的第一控制端相连；
所述第一电容连接于所述第一节点和所述输出模块的第一控制端之间。
6.如权利要求4所述的栅极驱动电路，其特征在于，所述第二信号输出单元，包括：第二开关晶体管和第三开关晶体管；其中，
所述第二开关晶体管的栅极用于输入所述第一复位信号，源极用于输入所述第二参考信号，漏极与所述输出模块的第一控制端相连；
所述第三开关晶体管的栅极与所述第二节点相连，源极用于输入所述第二参考信号，漏极与所述输出模块的第一控制端相连。
7.如权利要求3所述的栅极驱动电路，其特征在于，所述第一上拉单元，包括：第四开关晶体管；
所述第四开关晶体管的栅极用于输入所述第一控制信号，源极用于输入所述第一参考信号，漏极与所述第一节点相连。
8.如权利要求3所述的栅极驱动电路，其特征在于，所述第一下拉单元，包括：第五开关晶体管和第六开关晶体管；其中，
所述第五开关晶体管的栅极与所述第二节点相连，源极用于输入所述第二参考信号，漏极与所述第一节点相连；
所述第六开关晶体管的栅极用于输入所述第一复位信号，源极用于输入所述第二参考信号，漏极与所述第一节点相连。
9.如权利要求3所述的栅极驱动电路，其特征在于，所述第一控制单元，包括：第七开关晶体管和第八开关晶体管；其中，
所述第七开关晶体管的栅极与源极用于输入所述第一参考信号，漏极与所述第二节点相连；
所述第八开关晶体管的栅极与所述第一节点相连，源极用于输入所述第二参考信号，漏极与所述第二节点相连。
10.如权利要求1-9任一项所述的栅极驱动电路，其特征在于，所述输出模块，包括：第二上拉单元、第二下拉单元、第二输出单元和第二控制单元；其中，
所述第二上拉单元的控制端与所述控制模块的输出端相连，输入端用于输入所述第二控制信号，输出端与第三节点相连；所述第二上拉单元用于在所述控制模块的输出端的控制下，将所述第二控制信号输出到所述第三节点；
所述第二下拉单元的控制端与第四节点相连，输入端用于输入所述第二参考信号，输出端与所述第三节点相连；所述第二下拉单元用于在所述第四节点的控制下，将所述第二参考信号输出到所述第三节点；
所述第二输出单元的第一控制端与所述第三节点相连，第二控制端与所述第四节点相连，第一输入端用于输入所述第一参考信号，第二输入端用于输入所述第二参考信号，第三输入端用于输入所述第二复位信号，输出端用于输出信号到对应的所述栅线；所述第二输出单元用于在所述第三节点的控制下，将所述第一参考信号输出到对应的所述栅线，在所述第四节点的控制下，将所述第二参考信号输出到对应的所述栅线；
所述第二控制单元的第一控制端与第一输入端用于输入所述第一参考信号，第二控制端用于输入所述第二控制信号，第三控制端与所述第三节点相连，第二输入端用于输入所述第二参考信号，输出端与所述第四节点相连；所述第二控制单元用于在所述第一参考信号的控制下，将所述第一参考信号输出到所述第四节点，在所述第二控制信号或所述第三节点的控制下，将所述第二参考信号输出到所述第四节点。
11.如权利要求10所述的栅极驱动电路，其特征在于，所述第二输出单元，包括：第三信号输出单元和第四信号输出单元；其中，
所述第三信号输出单元的控制端与所述第三节点相连，第一输入端用于输入所述第一参考信号，第二输入端用于输入所述第二复位信号，输出端用于输出信号到对应的所述栅线；所述第三信号输出单元用于在所述第三节点的控制下，将所述第一参考信号输出到对应的所述栅线；
所述第四信号输出单元的控制端与所述第四节点相连，输入端用于输入所述第二参考信号，输出端用于输出信号到对应的所述栅线；所述第四信号输出单元用于在所述第四节点的控制下，将所述第二参考信号输出到对应的所述栅线。
12.如权利要求11所述的栅极驱动电路，其特征在于，所述第三信号输出单元，包括：第九开关晶体管、第二电容和第三电容；其中，
所述第九开关晶体管的栅极与所述第三节点相连，源极用于输入所述第一参考信号，漏极用于输出信号到对应的所述栅线；
所述第二电容连接于所述第三节点和所述第九开关晶体管的漏极之间；
所述第三电容的一端用于输入所述第二复位信号，另一端与所述第三节点相连。
13.如权利要求11所述的栅极驱动电路，其特征在于，所述第四信号输出单元，包括：第十开关晶体管；
所述第十开关晶体管的栅极与所述第四节点相连，源极用于输入所述第二参考信号，漏极用于输出信号到对应的所述栅线。
14.如权利要求10所述的栅极驱动电路，其特征在于，所述第二上拉单元，包括：第十一开关晶体管；
所述第十一开关晶体管的栅极与所述控制模块的输出端相连，源极用于输入所述第二控制信号，漏极与所述第三节点相连。
15.如权利要求10所述的栅极驱动电路，其特征在于，所述第二下拉单元，包括：第十二开关晶体管；
所述第十二开关晶体管的栅极与所述第四节点相连，源极用于输入所述第二参考信号，漏极与所述第三节点相连。
16.如权利要求10所述的栅极驱动电路，其特征在于，所述第二控制单元，包括：第十三开关晶体管、第十四开关晶体管和第十五开关晶体管；其中，
所述第十三开关晶体管的栅极与源极用于输入所述第一参考信号，漏极与所述第四节点相连；
所述第十四开关晶体管的栅极用于输入所述第二控制信号，源极用于输入所述第二参考信号，漏极与所述第四节点相连；
所述第十五开关晶体管的栅极与所述第三节点相连，源极用于输入所述第二参考信号，漏极与所述第四节点相连。
17.如权利要求10所述的栅极驱动电路，其特征在于，所述输出模块还包括：负载电阻和负载电容；
所述负载电阻的一端与所述输出模块的输出端相连，另一端与所述负载电容的一端相连，所述负载电容的另一端与地电平信号端相连。
18.如权利要求1所述的栅极驱动电路，其特征在于，除第一级移位寄存器和最后一级移位寄存器之外，其余每级移位寄存器的控制模块的输出端均向与其相邻的下一级移位寄存器的控制模块的第一控制端输入触发信号，以及向相邻的上一级移位寄存器的控制模块的第二控制端输入第一复位信号；每级移位寄存器的输出模块的输出端均向与其相邻的下一级移位寄存器的输出模块的第一输入端和第二控制端输入触发信号，以及向相邻的上一级移位寄存器的输出模块的第四输入端输入第二复位信号；
第一级移位寄存器的控制模块的输出端向第二级移位寄存器的控制模块的第一控制端输入触发信号，第一级移位寄存器的输出模块的输出端向第二级移位寄存器的输出模块的第一输入端和第二控制端输入触发信号；
最后一级移位寄存器的控制模块的输出端向相邻的上一级移位寄存器的控制模块的第二控制端输入第一复位信号，最后一级移位寄存器的输出模块的输出端向相邻的上一级移位寄存器的输出模块的第四输入端输入第二复位信号。
19.一种显示面板，其特征在于，包括如权利要求1-18任一项所述的栅极驱动电路。
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