CN115274769A - 一种显示基板及其制作方法、显示装置 - Google Patents

Abstract

一种显示基板及其制作方法、显示装置，其中，显示基板包括：衬底基板以及设置在衬底基板上驱动电路和第一电源线，驱动电路至少包括：第一电容、第二电容和第三电容；第一电容和第三电容沿第一方向排布，第二电容和第三电容分别位于第一电容的两侧，第二电容位于第一电容靠近显示区的一侧，第三电容的一个极板与第一电源线电连接；第一电源线沿第一方向延伸，第一电容在衬底基板上的正投影与第一电源线在衬底基板上的正投影至少部分重叠。

Description

一种显示基板及其制作方法、显示装置

技术领域

本公开实施例涉及但不限于显示技术领域，特别涉及一种显示基板及其制作方法、显示装置。

背景技术

有机发光二极管显示装置(Organic Light Emitting Diode，OLED)具有超薄、大视角、主动发光、高亮度、发光颜色连续可调、成本低、响应速度快、低功耗、工作温度范围宽及可柔性显示等优点，已逐渐成为极具发展前景的下一代显示技术。驱动电路是OLED中一种重要的辅助电路。

随着显示技术的不断发展，大“屏占比(即实际显示区的面积在显示侧总面积中的占比)”已成为显示装置追求的外观特性之一。尤其是对与佩戴式显示装置(如智能手表)，基于便携和视角效果的方面的考虑，极致窄边框甚至全屏显示成为发展的重要趋势。

发明内容

以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

第一方面，本公开提供了一种显示基板，包括：显示区和非显示区，包括：衬底基板以及设置在所述衬底基板上，且位于非显示区的驱动电路和第一电源线，所述驱动电路至少包括：第一电容、第二电容和第三电容；所述第一电容和所述第三电容沿第一方向排布，所述第二电容和所述第三电容分别位于所述第一电容的两侧，所述第二电容位于所述第一电容靠近显示区的一侧，所述第三电容的一个极板与所述第一电源线电连接；

所述第一电源线沿第一方向延伸，所述第一电容在衬底基板上的正投影与所述第一电源线在衬底基板上的正投影至少部分重叠。

在一些可能的实现方式中，所述第三电容在衬底基板上的正投影与所述第一电源线在衬底基板上的正投影至少部分重叠。

在一些可能的实现方式中，所述显示基板还包括：设置在所述衬底基板上，且位于非显示区的第二电源线、初始信号线、第一时钟信号线和第二时钟信号线；

所述第二电源线位于驱动电路靠近显示区的一侧，且沿第一方向延伸，所述初始信号线位于第一电源线远离显示区的一侧，且沿第一方向延伸，所述第一时钟信号线位于所述第一电源线和所述初始信号线之间，且沿第一方向延伸，所述第二时钟信号线位于所述第一时钟信号线和所述初始信号线之间，且沿第一方向延伸；

所述第二电源线的宽度小于或者等于所述第一电源线的宽度，和/或，所述初始信号线的宽度小于所述第一电源线的宽度，和/或，所述第一时钟信号线的宽度小于所述第一电源线的宽度，且大于初始信号线的宽度，和/或，所述第二时钟信号线的宽度小于所述第一电源线的宽度，且大于初始信号线的宽度。

在一些可能的实现方式中，所述驱动电路包括：多个沿第一方向排布的移位寄存器，每个移位寄存器包括：第一晶体管至第十晶体管、第一电容至第三电容、信号输入端、信号输出端、第一时钟信号端、第二时钟信号端、第一电源端和第二电源端；

所述第一晶体管的栅电极与第一时钟信号端电连接，所述第一晶体管的源电极与信号输入端电连接，所述第一晶体管的漏电极与第一节点电连接；

所述第二晶体管的栅电极与第一节点电连接，所述第二晶体管的源电极与第一时钟信号端电连接，所述第二晶体管的第二极与第二节点电连接；

所述第三晶体管的栅电极与第一时钟信号端电连接，所述第三晶体管的源电极与第二电源端电连接，所述第三晶体管的第二极与第二节点电连接；

所述第四晶体管的栅电极与第二时钟信号端电连接，所述第四晶体管的源电极与第一节点电连接，所述第四晶体管的漏电极与所述第五晶体管的源电极电连接；

所述第五晶体管的栅电极与第二节点电连接，所述第五晶体管的漏电极与第一电源端电连接；

所述第六晶体管的栅电极与第二节点电连接，所述第六晶体管的源电极与第二时钟信号端电连接，所述第六晶体管的漏电极与第三节点电连接；

所述第七晶体管的栅电极与第二时钟信号端电连接，所述第七晶体管的源电极与第三节点电连接，所述第七晶体管的漏电极与第四节点电连接；

所述第八晶体管的栅电极与第一节点电连接，所述第八晶体管的源电极与第一电源端电连接，所述第八晶体管的漏电极与第四节点电连接；

所述第九晶体管的栅电极与第四节点电连接，所述第九晶体管的源电极与信号输出端电连接，所述第九晶体管的漏电极与第一电源端电连接；

所述第十晶体管的栅电极与第一节点电连接，所述第十晶体管的源电极与第二电源端电连接，所述第十晶体管的漏电极与信号输出端电连接；

所述第一电容的第一极板与第二节点电连接，所述第一电容的第二极板与第三节点电连接；

所述第二电容的第一极板与第一节点电连接，所述第二电容的第二极板与第二时钟信号端电连接；

所述第三电容的第一极板与第四节点电连接，所述第三电容的第二极板与第一电源端电连接。

在一些可能的实现方式中，所述第一电容的第一极板位于所述第一电容的第二极板靠近衬底基板的一侧，且所述第一电容的第一极板在衬底基板上的正投影覆盖所述第一电容的第二极板在衬底基板上的正投影；

所述第二电容的第一极板位于所述第二电容的第二极板靠近衬底基板的一侧，且所述第二电容的第一极板在衬底基板上的正投影覆盖所述第二电容的第二极板在衬底基板上的正投影；

所述第三电容的第一极板位于所述第三电容的第二极板靠近衬底基板的一侧，且所述第三电容的第一极板在衬底基板上的正投影覆盖所述第三电容的第二极板在衬底基板上的正投影；

其中，所述第一电容的第一极板与所述第一电源线的重叠部分的面积与所述第一电容的第一极板的面积正相关，所述第三电容的第一极板与所述第一电源线的重叠部分的面积与所述第三电容的第一极板的面积正相关；

所述第一电容的第一极板与所述第一电源线的重叠部分的面积小于所述第三电容的第一极板与所述第一电源线的重叠部分的面积。

在一些可能的实现方式中，所述驱动电路中的多个移位寄存器级联，第一级移位寄存器的信号输入端与初始信号线电连接，第i-1级移位寄存器的信号输出端与第i级移位寄存器的信号输入端电连接，所有移位寄存器的第一电源端与第一电源线电连接，所述移位寄存器的第二电源端与第二电源线电连接，奇数级移位寄存器的第一时钟信号端与第一时钟信号线电连接，奇数级移位寄存器的第二时钟信号端与第二时钟信号线电连接，偶数级移位寄存器的第一时钟信号端与第二时钟信号线电连接，偶数级移位寄存器的第二时钟信号端与第一时钟信号线电连接，其中，i为大于或等于2的正整数。

在一些可能的实现方式中，所述显示基板还包括：设置在所述衬底基板上，且位于显示区的阵列排布的子像素；

第i级移位寄存器的信号输出端与第2i-1行子像素和第2i行子像素电连接。

在一些可能的实现方式中，每个移位寄存器包括：异层设置的连接电极和输出信号线；

所述输出信号线与本级移位寄存器的信号输出端电连接，所述连接电极在衬底基板上的正投影与所述输出信号线在衬底基板上的正投影至少部分重叠；

所述连接电极分别与本级移位寄存器的信号输出端和下一级移位寄存器的信号输入端电连接。

在一些可能的实现方式中，所述显示基板包括：依次叠设在所述衬底基板上的半导体层、第一绝缘层、第一金属层、第二绝缘层、第二金属层、第三绝缘层和第三金属层；

所述半导体层包括：多个晶体管的有源层，所述第一金属层包括：多个晶体管的栅电极、第一电容的第一极板、第二电容的第一极板和第三电容的第一极板，所述第二金属层包括：第一电容的第二极板、第二电容的第二极板、第三电容的第二极板和输出信号线，所述第三金属层包括：多个晶体管的源电极、多个晶体管的漏电极、第一电源线、第二电源线、第一时钟信号线、第二时钟信号线、初始信号线和连接电极；

所述第三金属层的电阻小于所述第一金属层的电阻，且小于所述第二金属层的电阻。

在一些可能的实现方式中，在每个移位寄存器中，所有晶体管的有源层包括：沟道区和位于沟道区两侧的源极连接部和漏极连接部，晶体管的源电极与源极连接部电连接，晶体管的漏电极与漏极连接部电连接；

第四晶体管的有源层的漏极连接部复用为漏电极，第五晶体管的有源层的源极连接部复用为源电极，第四晶体管的有源层的漏极连接部与第五晶体管的有源层的源极连接部电连接。

在一些可能的实现方式中，在每个移位寄存器中，第二晶体管的栅电极、第十晶体管的栅电极、第八晶体管的栅电极和第二电容的第一极板为一体成型结构，第五晶体管的栅电极、第六晶体管的栅电极和第一电容的第一极板为一体成型结构，第九晶体管的栅电极和第三电容的第一极板为一体成型结构；

第一晶体管的漏电极和第四晶体管的源电极为一体成型结构，第二晶体管的漏电极和第三晶体管的漏电极为一体成型结构，第三晶体管的源电极、第十晶体管的源电极和第二电源线为一体成型结构，第六晶体管的漏电极和第七晶体管的源电极为一体成型结构，第七晶体管的漏电极和第八晶体管的漏电极为一体成型结构，第八晶体管的源电极、第九晶体管的漏电极，第五晶体管的漏电极和第一电源线为一体成型结构。

在一些可能的实现方式中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管位于所述第一电容远离所述第三电容的一侧，且位于所述第二电容靠近第一电源线的一侧；所述第六晶体管位于所述第一电容靠近第二电源线的一侧，且位于第二电容靠近第三电容的一侧，所述第七晶体管和第八晶体管位于所述第一电容和所述第三电容之间，所述第九晶体管和所述第十晶体管位于所述第二电容靠近第二电源线的一侧。

在一些可能的实现方式中，在每个移位寄存器中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第九晶体管和所述第十晶体管的有源层沿第一方向延伸，所述第八晶体管的有源层沿第二方向延伸，所述第六晶体管的源电极和漏电极沿第一方向排布；

所述第一方向和所述第二方向相交。

在一些可能的实现方式中，所述第一电源线与第一电容靠近第二电源线的边缘之间的距离小于所述第一电源线与第六晶体管的源电极之间的距离。

在一些可能的实现方式中，每个移位寄存器中的输出信号线包括：一体成型的第一连接部、第二连接部、第三连接部和第四连接部；

所述第一连接部在衬底基板上的正投影与第九晶体管的源电极在衬底基板上的正投影至少部分重叠，且与第十晶体管的漏电极在衬底基板上的正投影至少部分重叠，所述第一连接部沿第一方向延伸；

所述第二连接部、所述第三连接部、所述第四连接部沿第二方向延伸，所述第二连接部和所述第三连接部位于所述第一连接部远离第一电源线的一侧，所述第四连接部位于所述第一连接部靠近第一电源线的一侧；

所述第二连接部与第2i-1行子像素电连接，所述第三连接部与第2i行子像素电连接；所述第四连接部与下一级移位寄存器的信号输入端电连接；

所述连接电极在衬底基板上的正投影与所述第四连接部在衬底基板上的正投影至少部分重叠，所述第四连接部通过连接电极与下一级移位寄存器的信号输入端电连接。

在一些可能的实现方式中，对于每个移位寄存器，所述显示基板还包括：贯穿所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的第一过孔至第十过孔；

所述第一过孔暴露出第一晶体管的有源层，所述第二过孔暴露出第二晶体管的有源层，所述第三过孔暴露出第三晶体管的有源层，所述第四过孔暴露出第四晶体管的有源层，所述第五过孔暴露出第五晶体管的有源层，所述第六过孔暴露出第六晶体管的有源层，所述第七过孔暴露出第七晶体管的有源层，所述第八过孔暴露出第八晶体管的有源层，所述第九过孔暴露出第九晶体管的有源层，所述第十过孔暴露出第十晶体管的有源层；

第一晶体管的源电极和漏电极通过第一过孔与第一晶体管的有源层电连接，第二晶体管的源电极和漏电极通过第二过孔与第二晶体管的有源层电连接，第三晶体管的源电极和漏电极通过第三过孔与第三晶体管的有源层电连接，第四晶体管的源电极和漏电极通过第四过孔与第四晶体管的有源层电连接，第五晶体管的源电极和漏电极通过第五过孔与第五晶体管的有源层电连接，第六晶体管的源电极和漏电极通过第六过孔与第六晶体管的有源层电连接，第七晶体管的源电极和漏电极通过第七过孔与第七晶体管的有源层电连接，第八晶体管的源电极和漏电极通过第八过孔与第八晶体管的有源层电连接，第九晶体管的源电极和漏电极通过第九过孔与第九晶体管的有源层电连接，第十晶体管的源电极和漏电极通过第十过孔与第十晶体管的有源层电连接。

在一些可能的实现方式中，所述显示基板还包括：贯穿第二绝缘层和第三绝缘层的第十一过孔至第十六过孔；

所述第十一过孔暴露出第一晶体管的栅电极，所述第十二过孔暴露出第二晶体管的栅电极，所述第十三过孔暴露出第四晶体管的栅电极，所述第十四过孔暴露出第五晶体管的栅电极，所述第十六过孔暴露出第三电容的第一极板；

第二晶体管的源电极通过第十一过孔与第一晶体管的栅电极的电连接，第一晶体管的漏电极通过第十二过孔与第二晶体管的栅电极电连接，第六晶体管的源电极通过第十三过孔与第四晶体管的栅电极电连接，第三晶体管的漏电极通过第十四过孔与第五晶体管的栅电极电连接，第七晶体管的漏电极通过第十六过孔与第三电容的第一极板电连接。

在一些可能的实现方式中，所述显示基板还包括：设置在第三绝缘层上的第十七过孔至第二十一过孔；

所述第十七过孔暴露出第一电容的第二极板，所述第十八过孔暴露出第二电容的第二极板，所述第十九过孔暴露出第三电容的第二极板，所述第二十过孔暴露出信号输出端的第一连接部，所述第二十一过孔暴露出信号输出端的第四连接部；

第六晶体管的漏电极通过第十七过孔与第一电容的第二极板电连接，第六晶体管的源电极通过第十八过孔与第二电容的第二极板电连接，第九晶体管的漏电极通过第十九过孔与第三电容的第二极板电连接，第九晶体管的源电极和第十晶体管的漏电极通过第二十过孔与信号输出端电连接，连接电极通过第二十一过孔与信号输出端电连接；

所述第十七过孔的数量为多个，多个第十七过孔沿第一方向排布；

所述第十八过孔的数量为多个，多个第十八过孔沿第一方向排布；

所述第十九过孔的数量为多个，多个第十九过孔沿第二方向排布；

所述第二十过孔的数量为多个，多个第二十过孔沿第一方向排布。

第二方面，本公开还提供了一种显示装置，包括上述显示基板。

第三方面，本公开还提供了一种显示基板的制作方法，设置为制作上述显示基板，所述方法包括：

提供一衬底基板；

在衬底基板上形成位于非显示区的驱动电路和第一电源线；所述驱动电路包括：第一电容、第二电容和第三电容；所述第一电容和所述第三电容沿第一方向排布，所述第二电容和所述第三电容分别位于所述第一电容的两侧，所述第二电容位于所述第一电容靠近显示区的一侧，所述第三电容的一个极板与所述第一电源线电连接；

所述第一电源线沿第一方向延伸，所述第一电容在衬底基板上的正投影与所述第一电源线在衬底基板上的正投影至少部分重叠。

在一些可能的实现方式中，所述驱动电路包括：多个移位寄存器，每个移位寄存器包括：多个晶体管以及第一电容至第三电容，所述在衬底基板上形成位于非显示区的驱动电路和第一电源线包括：

在衬底基板上形成半导体层，所述半导体层包括：多个晶体管的有源层；

在半导体层上依次形成第一绝缘层和第一金属层，所述第一金属层包括：多个晶体管的栅电极、第一电容的第一极板、第二电容的第一极板和第三电容的第一极板；

在第一金属层上依次形成第二绝缘层和第二金属层，所述第二金属层包括：第一电容的第二极板、第二电容的第二极板、第三电容的第二极板和输出信号线；

在第二金属层上依次形成第三绝缘层和第三金属层，所述第三金属层包括：多个晶体管的源电极、多个晶体管的漏电极、第一电源线、第二电源线、第一时钟信号线、第二时钟信号线、初始信号线和连接电极。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开技术方案的限制。

图1为本公开实施例提供的显示基板的结构示意图；

图2为本公开实施例提供的驱动电路的俯视图；

图3为一种显示基板的剖面结构示意图；

图4为一种示例性实施例提供的驱动电路的结构示意图；

图5为一种示例性实施例提供的移位寄存器的等效电路图；

图6为一种示例性实施例提供的移位寄存器的工作时序图；

图7为一种示例性实施例提供的驱动电路的时序图；

图8为一种示例性实施例提供的半导体层的结构示意图；

图9为一种示例性实施例提供的第一金属层的结构示意图；

图10为一种示例性实施例提供的第二金属层的结构示意图；

图11为一种示例性实施例提供的第三金属层的结构示意图；

图12为本公开显示基板形成半导体层图案后的示意图；

图13为本公开显示基板形成第一金属层图案后的示意图；

图14为本公开显示基板形成第二金属层图案后的示意图；

图15为本公开显示基板形成第三绝缘层图案后的示意图；

图16为本公开一个示例性实施例中显示基板的示意图。

具体实施方式

为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。

本领域技术人员可以理解，本公开所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件。薄膜晶体管可以是氧化物半导体薄膜晶体管晶体管、低温多晶硅薄膜晶体管、非晶硅薄膜晶体管或微晶硅薄膜晶体管。薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。

在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。

本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。

图1为本公开实施例提供的显示基板的结构示意图，图2为本公开实施例提供的驱动电路的俯视图。如图1和图2所示，本公开实施例提供的显示基板可以包括：显示区以及位于显示区周边的非显示区。显示基板可以包括：衬底基板以及设置在衬底基板上，且位于非显示区的驱动电路10和第一电源线VGH，驱动电路至少可以包括：第一电容C1、第二电容C2和第三电容C3。第一电容C1和第三电容C3沿第一方向排布，第二电容C2和第三电容C3分别位于第一电容C1的两侧，第二电容C2位于第一电容C1靠近显示区的一侧，第三电容C3的一个极板与第一电源线VGH电连接。

第一电源线VGH沿第一方向延伸。第一电容C1在衬底基板上的正投影与第一电源线VGH在衬底基板上的正投影至少部分重叠。

在一种示例性实施例中，衬底基板可以为刚性基底或柔性基底，其中，刚性基底可以为但不限于玻璃、金属箔片中的一种或多种；柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。

在一种示例性实施例中，第一电源线VGH可以位于第二电容C2远离显示区的一侧。

在一种示例性实施例中，第一电源线VGH可以持续提供高电平的直流信号。

在一种示例性实施例中，第一电源线VGH的宽度可以约为6微米至12微米。

在一种示例性实施例中，第一电容C1、第二电容C2和第三电容C3的数量为多个，根据显示基板的实际需求确定，本公开对此不作任何限定。

在一种示例性实施例中，显示区可以设置有规则排布的多个子像素PA、沿着第二方向延伸的多条第一信号线(例如，包括扫描线G、控制信号线和发光控制线E)、沿着第一方向延伸的多条第二信号线(例如，包括数据线DL)。

在一种示例性实施例中，至少一条第一信号线可以沿第二方向延伸，且多条第一信号线可以沿第一方向依次排布。至少一条第二信号线可以沿第一方向延伸，且多条第二信号线可以第二方向依次排布。

在一种示例性实施例中，多个子像素中的至少一个子像素PA可以包括：发光元件和用于驱动发光元件发光的像素驱动电路。像素驱动电路可以采用3T1C、5T1C或7T1C的设计。

在一种示例性实施例中，第一方向与第二方向相交指的是第一方向与第二方向之间的夹角约为70度至90度。第一方向和第二方向可以位于同一平面内。例如，第一方向可以为行方向，平行于扫描线的延伸方向；第二方向可以为列方向，平行于数据线的延伸方向。

在一些示例性实施例中，如图1所示，沿第一方向设置有m行扫描线G1至Gm，沿第一方向设置有m行发光信号线E1至Em，沿第二方向且设置有n列数据线DL1至DLn。扫描线与数据线相互绝缘，发光信号线和数据线相互绝缘。其中，m和n均为大于0的整数。子像素PA可以分布在m行扫描线和n列数据线的交叉位置。多个子像素PA按照矩阵状规则排布。

一种示例性实施例中，子像素可以为红色(R)子像素、绿色(G)子像素、蓝色(B)子像素、白色子像素中的任一种，本公开在此不做限定。当显示面板中包括红色(R)子像素，绿色(G)子像素和蓝色(B)子像素时，三个子像素可以采用水平并列、竖直并列或品字方式排列。当显示面板中包括红色(R)子像素，绿色(G)子像素、蓝色(B)子像素和白色子像素时，四个子像素可以采用水平并列、竖直并列或阵列方式排列，本公开在此不做限定。

图3为一种显示基板的剖面结构示意图，示意了显示基板三个子像素的结构。在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离衬底基板101一侧的发光器件103以及设置在发光器件103远离基底101一侧的封装层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如隔垫柱等，本公开在此不做限定。

在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层102可以包括构成像素驱动电路的多个晶体管和存储电容，图3中的每个子像素仅示出一个晶体管101和一个存储电容101A作为示例。发光器件103可以包括阳极301、像素定义层302、有机发光层303和阴极304，阳极301通过过孔与驱动晶体管210的漏电极连接，有机发光层303与阳极301连接，阴极304与有机发光层303连接，有机发光层303在阳极301和阴极304驱动下出射相应颜色的光线。封装层104可以包括叠设的第一封装层401、第二封装层402和第三封装层403，第一封装层401和第三封装层403可以采用无机材料，第二封装层402可以采用有机材料，第二封装层402设置在第一封装层401和第三封装层403之间，可以保证外界水汽无法进入发光器件103。

在示例性实施方式中，有机发光层303可以包括叠设的空穴注入层(HoleInjection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(HoleBlock Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。

在一种示例性实施例中，发光结构可以是有机电致发光二极管(OLED)，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。

在一种示例性实施例中，驱动电路可以为扫描驱动电路和/或发光驱动电路，本公开对此不作任何限定。

在一些示例性实施例中，如图1所示，非显示区还可以设置有时序控制器20和数据驱动电路(图中未示出)。其中，驱动电路20可以设置在显示区的左侧或者右侧，时序控制器和数据驱动电路可以设置在显示区的上侧或者下侧。其中，数据驱动电路可以通过多条数据线DL向多列子像素提供数据信号。扫描驱动电路可以通过多条扫描线G向多行子像素提供扫描信号。扫描驱动电路除了扫描信号之外，还可以按行生成与扫描信号同步的至少一种控制信号，并提供给显示区的多行子像素。发光驱动电路可以通过多条发光控制线E向多行子像素提供发光控制信号。

在一种示例性实施例中，时序控制器可以将适合于数据驱动电路的规格的灰度值和控制信号提供到数据驱动电路，可以将适合于扫描驱动电路的规格的时钟信号、扫描起始信号等提供到扫描驱动电路，可以将适合于发光驱动电路的规格的时钟信号、发射停止信号等提供到发光驱动电路。

在一种示例性实施例中，数据驱动电路可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据线的数据电压。

在一种示例性实施例中，扫描驱动电路可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描线的扫描信号。例如，扫描驱动电路可以将扫描信号顺序地提供到扫描信号。例如，扫描驱动电路可以由多个级联的移位寄存器的构成，并且可以以在时钟信号的控制下让各个移位寄存器依次顺序地产生扫描信号。

在一种示例性实施例中，发光驱动电路可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线的发光信号。例如，发光驱动电路可以将发光信号顺序地提供到发光信号线。例如，发光驱动电路可以由多个级联的移位寄存器的构成，并且可以以在时钟信号的控制下各个移位寄存器依次顺序地产生发光信号。

在一种示例性实施例中，本公开提供的显示基板相比于第一电容C1和第三电容C3没有与第一电源线VGH重叠的显示基板来说，第一电容C1沿第一方向的长度变长，沿第二方向的长度变窄，第三电容C3沿第一方向的长度变长，沿第二方向的长度变窄。

本公开实施例提供的显示基板包括：衬底基板以及设置在衬底基板上，且位于非显示区的驱动电路和第一电源线，驱动电路至少包括：第一电容、第二电容和第三电容；第一电容和第三电容沿第一方向排布，第二电容和第三电容分别位于第一电容的两侧，第二电容位于第一电容靠近显示区的一侧，第三电容的一个极板与第一电源线电连接；第一电源线位于第二电容远离显示区的一侧，且沿第一方向延伸，第一电容在衬底基板上的正投影与第一电源线在衬底基板上的正投影至少部分重叠，第三电容在衬底基板上的正投影与第一电源线在衬底基板上的正投影至少部分重叠。本公开实施例通过第一电容在衬底基板上的正投影与第一电源线在衬底基板上的正投影至少部分重叠，减少了驱动电路所占用的面积，减少显示基板中非显示区的宽度，实现显示产品的窄边框。

如图2所示，在一种示例性实施例中，第三电容C3在衬底基板上的正投影与第一电源线VGH在衬底基板上的正投影至少部分重叠。第三电容在衬底基板上的正投影与第一电源线在衬底基板上的正投影至少部分重叠，减少了驱动电路所占用的面积，减少显示基板中非显示区的宽度，实现显示产品的窄边框。

如图2所示，在一种示例性实施例中，显示基板还可以包括：设置在衬底基板上，且位于非显示区的第二电源线VGL、初始信号线ESTV、第一时钟信号线ECK和第二时钟信号线ECB。

在一种示例性实施例中，第二电源线VGL位于驱动电路10靠近显示区的一侧，且沿第一方向延伸。初始信号线ESTV位于第一电源线VGH远离显示区的一侧，且沿第一方向延伸。第一时钟信号线ECK位于第一电源线VGH和初始信号线ESTV之间，且沿第一方向延伸。第二时钟信号线ECB位于第一时钟信号线ECK和初始信号线ESTV之间，且沿第一方向延伸。

在一种示例性实施例中，第二电源线VGL可以持续提供低电平的直流信号。初始信号线ESTV可以提供脉冲信号。第一时钟信号线ECK可以提供周期性的脉冲信号，第二时钟信号线ECB可以提供周期性的脉冲信号。第一时钟信号线ECK和第二时钟信号线ECB不同时为有效电平信号。

在一种示例性实施例中，第二电源线VGL的宽度可以小于或者等于第一电源线VGH的宽度，和/或，初始信号线ESTV的宽度可以小于第一电源线VGH的宽度，和/或，第一时钟信号线ECK的宽度可以小于第一电源线VGH的宽度，且可以大于初始信号线ESTV的宽度，和/或，第二时钟信号线ECB的宽度可以小于第一电源线VGH的宽度，且可以大于初始信号线ESTV的宽度。

本实施例中，第二电源线VGL的宽度小于或者等于第一电源线VGH的宽度可以减少显示基板的非显示区的宽度，实现窄边框。

在一种示例性实施例中，第二电源线VGL的宽度可以约为6微米至12微米。

本实施例中，初始信号线ESTV的宽度小于第一电源线VGH的宽度可以减少显示基板的非显示区的宽度，实现窄边框。

在一种示例性实施例中，初始信号线ESTV的宽度可以约为5微米至10微米。

本实施例中，第一时钟信号线ECK的宽度小于第一电源线VGH的宽度可以减少显示基板的非显示区的宽度，实现窄边框。

在一种示例性实施例中，第一时钟信号线ECK的宽度可以约为6微米至20微米。

本实施例中，第二时钟信号线ECB的宽度小于第一电源线VGH的宽度可以减少显示基板的非显示区的宽度，实现窄边框。

在一种示例性实施例中，第二时钟信号线ECB的宽度可以约为6微米至20微米。

图4为一种示例性实施例提供的驱动电路的结构示意图，图5为一种示例性实施例提供的移位寄存器的等效电路图。图4是以驱动电路为发光驱动电路为例进行说明的。如图4和图5所示，驱动电路包括：多个沿第一方向排布的移位寄存器EOA(1)至EOA(k)，k＝m/2。每个移位寄存器EOA包括：第一晶体管T1至第十晶体管T10、第一电容C1至第三电容C3、信号输入端EIN、信号输出端EOUT、第一时钟信号端CK1、第二时钟信号端CK2、第一电源端VL1和第二电源端VL2。

第一晶体管T1的栅电极与第一时钟信号端CK1电连接，第一晶体管T1的源电极与信号输入端EIN电连接，第一晶体管T1的漏电极与第一节点N1电连接。第二晶体管T2的栅电极与第一节点N1电连接，第二晶体管T2的源电极与第一时钟信号端CK1电连接，第二晶体管T2的第二极与第二节点N2电连接。第三晶体管T3的栅电极与第一时钟信号端CK1电连接，第三晶体管T3的源电极与第二电源端VL2电连接，第三晶体管T3的第二极与第二节点N2电连接。第四晶体管T4的栅电极与第二时钟信号端CK2电连接，第四晶体管T4的源电极与第一节点N1电连接，第四晶体管T4的漏电极与第五晶体管的源电极电连接。第五晶体管T5的栅电极与第二节点N2电连接，第五晶体管T5的漏电极与第一电源端VL1电连接。第六晶体管T6的栅电极与第二节点N2电连接，第六晶体管T6的源电极与第二时钟信号端CK2电连接，第六晶体管T6的漏电极与第三节点N3电连接。第七晶体管T7的栅电极与第二时钟信号端CK2电连接，第七晶体管T7的源电极与第三节点N3电连接，第七晶体管T7的漏电极与第四节点N4电连接。第八晶体管T8的栅电极与第一节点N1电连接，第八晶体管T8的源电极与第一电源端VL1电连接，第八晶体管T8的漏电极与第四节点N4电连接。第九晶体管T9的栅电极与第四节点N4电连接，第九晶体管T9的源电极与信号输出端EOUT电连接，第九晶体管T9的漏电极与第一电源端VL1电连接。第十晶体管T10的栅电极与第一节点N1电连接，第十晶体管T10的源电极与第二电源端VL2电连接，第十晶体管T10的漏电极与信号输出端EOUT电连接。第一电容C1的第一极板C11与第二节点N2电连接，第一电容C1的第二极板C12与第三节点N3电连接。第二电容C2的第一极板C21与第一节点N1电连接，第二电容C2的第二极板C22与第二时钟信号端CK2电连接。第三电容C3的第一极板C31与第四节点N4电连接，第三电容C3的第二极板C32与第一电源端VL1电连接。

在一种示例性实施例中，第一时钟信号端CK1和第二时钟信号端CK2分别在高低电平间不断切换。

在一种示例性实施例中，第一电源端VL1持续输出高电平信号，第二电源端VL2持续输出低电平信号。

在一种示例性实施例中，第一电容C1设置为保持第二节点N2的电位。第二电容C2设置为保持第一节点N1的电位。第三电容C3设置为保持第四节点N4的电位。

在一种示例性实施例中，第一晶体管T1到第十晶体管T10可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)，氧化物薄膜晶体管的有源层采用氧化物(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点。在示例性实施方式中，可以将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(Low Temperature Polycrystalline Oxide，简称LTPO)显示基板，可以利用两者的优势，可以实现高分辨率(Pixel Per Inch，简称PPI)，低频驱动，可以降低功耗，可以提高显示品质。

在一种示例性实施例中，第一晶体管T1到第十晶体管T10可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一种示例性实施例中，第一晶体管T1到第十晶体管T10可以包括P型晶体管和N型晶体管。

当低电平加载在P型晶体管的栅电极时，P型晶体管导通，当高电平加载在P型晶体管的栅电极时，P型晶体管截止。相应的，时钟信号是在两个不同电平间周期性切换的信号，且这两个电平通常也是分别用于使晶体管导通和截止的，故通常也将二者中较高的称为高电平，而较低的称为低电平。

在一个示例性实施例中，第一晶体管T1可以为P型晶体管，当第一时钟信号端CK1的信号为低电平时，第一晶体管T1处于导通状态，当第一时钟信号端CK1的信号为高电平时，第一晶体管T1处于截止状态。第二晶体管T2可以为P型晶体管，当第一节点N1的信号为低电平时，第二晶体管T2处于导通状态，当第一节点N1的信号为高电平时，第二晶体管T2处于截止状态。第三晶体管T3可以为P型晶体管，当第一时钟信号端CK1的信号为低电平时，第三晶体管T3处于导通状态，当第一时钟信号端CK1的信号为高电平时，第三晶体管T3处于截止状态。第四晶体管T4可以为P型晶体管，当第二时钟信号端CK2的信号为低电平时，第四晶体管T4处于导通状态，当第二时钟信号端CK2的信号为高电平时，第四晶体管T4处于截止状态。第五晶体管T5可以为P型晶体管，当第二节点N2的信号为低电平时，第五晶体管T5处于导通状态，当第二节点N2的信号为高电平时，第五晶体管T5处于截止状态。第六晶体管T6可以为P型晶体管，当第二节点N2的信号为低电平时，第六晶体管T6处于导通状态，当第二节点N2的信号为高电平时，第六晶体管T6处于截止状态。第七晶体管T7可以为P型晶体管，当第二时钟信号端CK2的信号为低电平时，第七晶体管T7处于导通状态，当第二时钟信号端CK2的信号为高电平时，第七晶体管T7处于截止状态。第八晶体管T8可以为P型晶体管，当第一节点N1的信号为低电平时，第八晶体管T8处于导通状态，当第一节点N1的信号为高电平时，第八晶体管T8处于截止状态。第九晶体管T9可以为P型晶体管，当第四节点N4的信号为低电平时，第九晶体管T9处于导通状态，当第四节点N4的信号为高电平时，第九晶体管T9处于截止状态。第十晶体管T10可以为P型晶体管，当第一节点N1的信号为低电平时，第十晶体管T10处于导通状态，当第一节点N1的信号为高电平时，第十晶体管T10处于截止状态。

在一种示例性实施例中，第一电容C1的第一极板C11位于第一电容C1的第二极板C12靠近衬底基板的一侧，且第一电容C1的第一极板C11在衬底基板上的正投影覆盖第一电容C1的第二极板C12在衬底基板上的正投影。

在一种示例性实施例中，第一电容C1的面积可以约为200平方微米至300平方微米。

在一种示例性实施例中，第二电容C2的第一极板C21位于第二电容C2的第二极板C22靠近衬底基板的一侧，且第二电容C2的第一极板C21在衬底基板上的正投影覆盖第二电容C2的第二极板C22在衬底基板上的正投影。

在一种示例性实施例中，第二电容C2的面积可以约为300平方微米至500平方微米。

在一种示例性实施例中，第三电容C3的第一极板C31位于第三电容C3的第二极板C32靠近衬底基板的一侧，且第三电容C3的第一极板C31在衬底基板上的正投影覆盖第三电容C3的第二极板C32在衬底基板上的正投影。

在一种示例性实施例中，第三电容C3的面积可以约为300平方微米至500平方微米。

在一种示例性实施例中，如图2所示，第一电容C1的第一极板在衬底基板上的正投影与第一电源线VGH在衬底基板上的正投影的重叠部分的面积与第一电容的第一极板的面积正相关，即第一电容的面积越大，第一电容C1在衬底基板上的正投影与第一电源线VGH在衬底基板上的正投影的重叠区域的面积越大。

在一种示例性实施例中，如图2所示，第三电容C3的第一极板在衬底基板上的正投影与第一电源线VGH在衬底基板上的正投影的重叠部分的面积与第一电容的第一极板的面积正相关，即第一电容的面积越大，第三电容C3在衬底基板上的正投影与第一电源线VGH在衬底基板上的正投影的重叠区域的面积越大。

在一种示例性实施例中，第三电容C3的第一极板与第一电源线VGH的重叠部分的宽度可以与第一电源线VGH的宽度可以相等。

在一种示例性实施例中，第一电容的第一极板与第一电源线的重叠部分的面积可以小于第三电容的第一极板与第一电源线的重叠部分的面积。

下面通过移位寄存器的工作过程说明一种示例性实施例提供的移位寄存器。

以一种示例性实施例提供的移位寄存器中的晶体管T1至T10均为P型晶体管为例，图6为一种示例性实施例提供的移位寄存器的工作时序图。如图5和图6所示，一种示例性实施例涉及的移位寄存器包括：10个开关晶体管(T1至T10)，3个电容单元(C1至C3)，3个信号输入端(CK1、CK2和EIN)、1个信号输出端(EOUT)、2个电源端(V1和V2)。

一种示例性实施例提供的移位寄存器的工作过程可以包括：第一阶段P1至第八阶段P8。

第一阶段P1，信号输入端EIN的信号为高电平信号，第一时钟信号端CK1的信号为低电平信号，第一晶体管T1和第三晶体管T3导通，信号输入端EIN的信号被写入至第一节点N1，此时，第一节点N1为高电平，第二电源端VL2的信号被写入至第二节点N2，此时，第二节点N2为低电平。由于第一节点N1为高电平，第二晶体管T2、第八晶体管T8和第十晶体管T10截止。第二时钟信号端CK2的信号为高电平信号，第四晶体管T4和第七晶体管T7截止。由于第二节点N2为低电平，第五晶体管T5和第六晶体管T6导通，第二时钟信号端CK2的信号被写入至第三节点N3。由于电容两端电压不会突变，所以第四节点N4节点维持上一帧高电平，第九晶体管T9截止，信号输出端EOUT的输出信号维持上一帧低电平。

第二阶段P2，信号输入端EIN的信号和第一时钟信号端CK1的信号为高电平信号，第一晶体管T1和第三晶体管T3截止，第一节点N1保持高电平，第二晶体管T2、第八晶体管T8和第十晶体管T10截止，第二节点N2保持低电平，第五晶体管T5和第六晶体管T6导通，由于第二时钟信号端CK2的信号为低电平信号，第四晶体管T4和第七晶体管T7导通，第二时钟信号端CK2的信号被写入第三节点N3，第三节点N3由高电平变为低电平，第三节点N3的信号写入第四节点N4，第四节点N4为低电平，第九晶体管T9导通，信号输出端EOUT输出第一电源端VL1的高电平信号。

第三阶段P3，信号输入端EIN的信号为高电平信号，第一时钟信号端CK1的信号为低电平信号，第一晶体管T1和第三晶体管T3导通，第一节点N1为高电平，第二晶体管T2、第八晶体管T8和第十晶体管T10截止，第二节点N2保持低电平，第五晶体管T5和第六晶体管T6导通，第二时钟信号端CK2的信号写入第三节点N3，由于第二时钟信号端CK2的信号为高电平信号，第三节点N3由上一阶段的低电平转变为高电平，第四晶体管T4和第七晶体管T7截止，第四节点N4保持低电平，第九晶体管T9导通，信号输出端EOUT输出第一电源端VL1的高电平信号。

第四阶段P4，信号输入端EIN的信号为低电平信号，第一时钟信号端CK1的信号为高电平信号，第一晶体管T1和第三晶体管T3截止，第一节点N1保持高电平，第二晶体管T2、第八晶体管T8和第十晶体管T10截止，第二节点N2保持低电平，第五晶体管T5和第六晶体管T6导通，第二时钟信号端CK2的信号写入第三节点N3，由于第二时钟信号端CK2的信号为低电平信号，第三节点N3由上一阶段的高电平转变为低电平，第四晶体管T4和第七晶体管T7导通，第三节点N3的信号写入第四节点N4，第四节点N4保持低电平，第九晶体管T9导通，信号输出端EOUT输出第一电源端VL1的高电平信号。

第五阶段P5，信号输入端EIN的信号和第一时钟信号端CK1的信号为低电平信号，第一晶体管T1和第三晶体管T3导通，第一节点N1由高电平转变为低电平，第二晶体管T2、第八晶体管T8和第十晶体管T10导通，第二节点N2保持低电平，第五晶体管T5和第六晶体管T6导通，第二时钟信号端CK2的信号写入第三节点N3，由于第二时钟信号端CK2的信号为高电平信号，第三节点N3由上一阶段的低电平转变为高电平，第四晶体管T4和第七晶体管T7截止，由于第八晶体管T8导通，第一电源端VL1的高电平信号写入第四节点N4中，第四节点N4变为高电平，第九晶体管T9截止，由于第十晶体管T10导通，第二电源端VL2的低电平信号写入信号输出端EOUT，信号输出端EOUT输出低电平信号。

第六阶段P6，信号输入端EIN的信号为低电平信号，第一时钟信号端CK1的信号为高电平信号，第一晶体管T1和第三晶体管T3截止，第一节点N1保持低电平，第二晶体管T2、第八晶体管T8和第十晶体管T10导通，第一时钟信号端CK1的信号写入第二节点N2，第二节点N2由低电平转变为高电平，第五晶体管T5和第六晶体管T6截止，第三节点N3保持高电平，由于第二时钟信号端CK2的信号为低电平信号，第四晶体管T4和第七晶体管T7导通，第三节点N3的信号写入第四节点N4，第四节点N4保持高电平，第九晶体管T9截止，由于第十晶体管T10导通，第二电源端VL2的低电平信号写入信号输出端EOUT，信号输出端EOUT输出低电平信号。

第七阶段P7，信号输入端EIN的信号为低电平信号，第一时钟信号端CK1的信号为低电平信号，第一晶体管T1和第三晶体管T3导通，第一节点N1保持低电平，第二晶体管T2、第八晶体管T8和第十晶体管T10导通，第一时钟信号端CK1的信号写入第二节点N2，第二节点N2为低电平，第五晶体管T5和第六晶体管T6导通，第二时钟信号端CK2的信号写入第三节点N3，由于第二时钟信号端CK2的信号为高电平信号，第四晶体管T4和第七晶体管T7截止，第四节点N4保持高电平，第九晶体管T9截止，由于第十晶体管T10导通，第二电源端VL2的低电平信号写入信号输出端EOUT，信号输出端EOUT输出低电平信号。

第八阶段P8，信号输入端EIN的信号为低电平信号，第一时钟信号端CK1的信号为高电平信号，第一晶体管T1和第三晶体管T3截止，第一节点N1保持低电平，第二晶体管T2、第八晶体管T8和第十晶体管T10导通，第一时钟信号端CK1的信号写入第二节点N2，第二节点N2由低电平转变为高电平，第五晶体管T5和第六晶体管T6截止，第三节点N3保持高电平，由于第二时钟信号端CK2的信号为低电平信号，第四晶体管T4和第七晶体管T7导通，第三节点N3的信号写入第四节点N4，第四节点N4保持高电平，第九晶体管T9截止，由于第十晶体管T10导通，第二电源端VL2的低电平信号写入信号输出端EOUT，信号输出端EOUT输出低电平信号。

在第一阶段P7之后，第七阶段P7和第八阶段P8循环往复，第八晶体管T8持续导通，第九晶体管T9截止，第一晶体管T1周期性地给第二电容C2充电，第一节点N1保持低电平，第十晶体管T10持续导通，信号输出端EOUT输出低电平信号，直到下一帧信号输入端EIN的脉冲进入。

在一种示例性实施例中，图7为一种示例性实施例提供的驱动电路的时序图。图7中，EOUTi为第i级移位寄存器EOA(i)的信号输出端，EINi第i级移位寄存器EOA(i)的信号输入端。如图4和图7所示，第一级移位寄存器EOA(1)的信号输入端与初始信号线ESTV电连接，第i-1级移位寄存器的信号输出端与第i级移位寄存器的信号输入端电连接，所有移位寄存器的第一电源端VL1与第一电源线VGH电连接，所有移位寄存器的第二电源端VL2与第二电源线VGL电连接，奇数级移位寄存器的第一时钟信号端CK1与第一时钟信号线ECK电连接，奇数级移位寄存器的第二时钟信号端CK2与第二时钟信号线ECB电连接，偶数级移位寄存器的第一时钟信号端CK1与第二时钟信号线ECB电连接，偶数级移位寄存器的第二时钟信号端CK2与第一时钟信号线ECK电连接，其中，i为大于或等于2的正整数。

在一种示例性实施例中，第i级移位寄存器的信号输出端与第2i-1行子像素和第2i行子像素电连接。其中，第i级移位寄存器的信号输出端通过第2i-1行发光信号线与第2i-1行子像素电连接，通过第2i行发光信号线与第2i行子像素电连接。

在一种示例性实施例中，如图2所示，每个移位寄存器包括：连接电极40。连接电极10在衬底基板上的正投影与信号输出端EOUT在衬底基板上的正投影至少部分重叠。其中，连接电极分别与本级移位寄存器的信号输出端和下一级移位寄存器的信号输入端电连接。

在一种示例性实施例中，如图2所示，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和第五晶体管T5位于第一电容C1远离第三电容C3的一侧，且位于第二电容C2靠近第一电源线VGH的一侧。

在一种示例性实施例中，如图2所示，第六晶体管T6位于第一电容C1靠近第二电源线VGL的一侧，且位于第二电容C2靠近第三电容C3的一侧。第六晶体管T6位于第一电容C1靠近第二电源线VGL的一侧，且位于第二电容C2靠近第三电容C3的一侧可以缩小第六晶体在第一方向上占据的空间，可实现显示产品的窄边框。

在一种示例性实施例中，如图2所示，第七晶体管T7和第八晶体管T8位于第一电容C1和第三电容C3之间。

在一种示例性实施例中，如图2所示，第九晶体管T9和第十晶体管T10位于第二电容C2靠近第二电源线VGL的一侧。

图8为一种示例性实施例提供的半导体层的结构示意图，图9为一种示例性实施例提供的第一金属层的结构示意图，图10为一种示例性实施例提供的第二金属层的结构示意图，图11为一种示例性实施例提供的第三金属层的结构示意图。如图8至图11所示，一种示例性实施例提供的显示基板包括：依次叠设在所述衬底基板上的半导体层、第一绝缘层、第一金属层、第二绝缘层、第二金属层、第三绝缘层和第三金属层。

在一种示例性实施例中，如图8所示，半导体层包括：多个晶体管的有源层。其中，多个晶体管的有源层包括：第一晶体管T1的有源层11、第二晶体管T2的有源层21、第三晶体管T3的有源层31、第四晶体管T4的有源层41、第五晶体管T5的有源层51、第六晶体管T6的有源层61、第七晶体管T7的有源层71、第八晶体管T8的有源层81、第九晶体管T9的有源层91和第十晶体管T10的有源层110。

在一种示例性实施例中，如图8所示，第一晶体管T1的有源层11、第二晶体管T2的有源层21、第三晶体管T3的有源层31、第四晶体管T4的有源层41、第五晶体管T5的有源层51、第六晶体管T6的有源层61、第七晶体管T7的有源层71、第九晶体管T9的有源层91和第十晶体管T10的有源层110均沿第一方向延伸。第八晶体管T8的有源层81沿第二方向延伸。其中，第一方向和第二方向相交。

在一种示例性实施例中，如图8所示，在每个移位寄存器中，所有晶体管的有源层包括：沟道区和位于沟道区两侧的源极连接部和漏极连接部，晶体管的源电极与源极连接部电连接，晶体管的漏电极与漏极连接部电连接。其中，第四晶体管的有源层的漏极连接部复用为漏电极，第五晶体管的有源层的源极连接部复用为源电极，第四晶体管的有源层的漏极连接部与第五晶体管的有源层的源极连接部电连接。

在一些示例性实施例中，沟道区可以不掺杂杂质，并具有半导体特性。源极连接部和漏极连接部可以在沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型(例如，N型或P型)而变化。

在一种示例性实施例中，如图9所示，第一金属层包括：多个晶体管的栅电极、第一电容C1的第一极板C11、第二电容C2的第一极板C21和第三电容C3的第一极板C31。多个晶体管的栅电极包括：第一晶体管T1的栅电极12、第二晶体管T2的栅电极22、第三晶体管T3的栅电极32、第四晶体管T4的栅电极42、第五晶体管T5的栅电极52、第六晶体管T6的栅电极62、第七晶体管T7的栅电极72、第八晶体管T8的栅电极82、第九晶体管T9的栅电极92和第十晶体管T10的栅电极120。

一种示例性实施例中，当移位寄存器中的第一时钟信号端与第一时钟信号线电连接，第二时钟信号端与第二时钟信号线电连接时，第一晶体管T1的栅电极12在衬底基板上的正投影与第一时钟信号线在衬底基板上的正投影至少部分重叠。第四晶体管T4的栅电极42在衬底基板上的正投影与第二时钟信号线在衬底基板上的正投影至少部分重叠，第七晶体管T7的栅电极72在衬底基板上的正投影与第二时钟信号线在衬底基板上的正投影至少部分重叠，或者，当移位寄存器中的第一时钟信号端与第二时钟信号线电连接，第二时钟信号端与第一时钟信号线电连接时，第一晶体管T1的栅电极12在衬底基板上的正投影与第二时钟信号线在衬底基板上的正投影至少部分重叠。第四晶体管T4的栅电极42在衬底基板上的正投影与第一时钟信号线在衬底基板上的正投影至少部分重叠，第七晶体管T7的栅电极72在衬底基板上的正投影与第一时钟信号线在衬底基板上的正投影至少部分重叠。图2是以移位寄存器中的第一时钟信号端与第一时钟信号线电连接，第二时钟信号端与第二时钟信号线电连接为例进行说明的。

在一种示例性实施例中，在每个移位寄存器中，第二晶体管T2的栅电极22、第十晶体管T10的栅电极120、第八晶体管T8的栅电极82和第二电容C2的第一极板C21为一体成型结构。

在一种示例性实施例中，在每个移位寄存器中，第五晶体管T5的栅电极52、第六晶体管T6的栅电极62和第一电容C1的第一极板C11为一体成型结构。

在一种示例性实施例中，在每个移位寄存器中，第九晶体管T9的栅电极92和第三电容C3的第一极板C31为一体成型结构。

在一种示例性实施例中，如图9所示，第一电容的第一极板C11的形状可以为方形。

在一种示例性实施例中，如图9所示，第二电容的第一极板C21的形状可以为两个方形的叠加，第一个方形和第二个方形沿第一方向排布，第二个方形的宽度大于第一个方形的宽度，第二个方向的长度小于第一个方向的长度，第二个方形的左边缘位于第一个方向的左边缘靠近第二晶体管的栅电极的一侧。

在一种示例性实施例中，如图9所示，第三电容的第一极板C31的形状可以为右下角缺个角的方形。

在一种示例性实施例中，如图10所示，第二金属层包括：第一电容C1的第二极板C12、第二电容C2的第二极板C22、第三电容C3的第二极板C32和输出信号线EL。

在一种示例性实施例中，如图9所示，第二晶体管的栅电极22呈“回”形结构。

在一种示例性实施例中，第九晶体管的栅电极92呈梳状结构。第九晶体管的栅电极92包括：多个跨设在第九晶体管的有源层91上的第一分支段92A以及连接多个第一分支段92A的第一连接段92B。

在一种示例性实施例中，第十晶体管的栅电极120呈梳状结构。第十晶体管的栅电极120包括：多个跨设在第十晶体管的有源层110上的第二分支段120A以及连接多个第一分支段120A的第二连接段120B。

如图10所示，每个移位寄存器中的输出信号线EL可以包括：一体成型的第一连接部OUT1、第二连接部OUT2、第三连接部OUT3和第四连接部OUT4。其中，第一连接部OUT1在衬底基板上的正投影与第九晶体管的源电极在衬底基板上的正投影至少部分重叠，且与第十晶体管的漏电极在衬底基板上的正投影至少部分重叠，第一连接部OUT1沿第一方向延伸。第二连接部OUT2、第三连接部OUT3、第四连接部OUT4沿第二方向延伸，第二连接部OUT2和第三连接部OUT3位于第一连接部OUT1远离第一电源线VGH的一侧，第四连接部OUT4位于第一连接部OUT1靠近第一电源线VGH的一侧。

在一种示例性实施例中，第一连接部OUT1、第二连接部OUT2和第三连接部OUT3可以为直线型结构。第四连接部OUT4可以为折线形结构。

在一种示例性实施例中，第二连接部OUT2与第2i-1行子像素电连接。第三连接部OUT3与第2i行子像素电连接。第四连接部OUT4与下一级移位寄存器的信号输入端电连接。

在一种示例性实施例中，连接电极在衬底基板上的正投影与第四连接部在衬底基板上的正投影至少部分重叠，第四连接部通过连接电极与下一级移位寄存器的信号输入端电连接。

在一种示例性实施例中，如图10所示，第一电容的第二极板C12的形状可以为方形，且第一电容的第二极板C12靠近输出信号线EL的一侧为阶梯状。

在一种示例性实施例中，如图10所示，第二电容的第二极板C22的形状可以缺右下角的L型，且第二电容的第二极板C22远离输出信号线EL的边缘上设置有凸起。

在一种示例性实施例中，如图10所示，第三电容的第二极板C32的形状可以为缺右下角的方形，且第三电容的第二极板C32靠近第二电容的边缘呈阶梯状。

在一种示例性实施例中，如图11所示，第三金属层包括：多个晶体管的源电极、多个晶体管的漏电极、信号输入端EIN、第一时钟信号端CK1、第二时钟信号端CK2、第一电源线VGH、第二电源线VGL、第一时钟信号线ECK、第二时钟信号线ECB、初始信号线ESTV和连接电极40。多个晶体管的源电极包括：第一晶体管T1的源电极13、第二晶体管T2的源电极23、第三晶体管T3的源电极33、第四晶体管T4的源电极43、第六晶体管T6的源电极63、第七晶体管T7的源电极73、第八晶体管T8的源电极83、第九晶体管T9的源电极93和第十晶体管T10的源电极130。多个晶体管的漏电极包括：第一晶体管T1的漏电极14、第二晶体管T2的漏电极24、第三晶体管T3的漏电极34、第五晶体管T5的漏电极54、第六晶体管T6的漏电极64、第七晶体管T7的漏电极74、第八晶体管T8的漏电极84、第九晶体管T9的漏电极94和第十晶体管T10的漏电极140。

在一种示例性实施例中，第一晶体管T1的漏电极14和第四晶体管T4的源电极43可以为一体成型结构。

在一种示例性实施例中，第二晶体管T2的漏电极34和第三晶体管T3的漏电极34可以为一体成型结构。

在一种示例性实施例中，第三晶体管T3的源电极33、第十晶体管T10的源电极130和第二电源线VGL可以为一体成型结构。

在一种示例性实施例中，第六晶体管T6的漏电极64和第七晶体管T7的源电极73可以为一体成型结构。

在一种示例性实施例中，第七晶体管T7的漏电极74和第八晶体管T8的漏电极84可以为一体成型结构。

在一种示例性实施例中，第八晶体管T8的源电极83、第九晶体管T9的漏电极94，第五晶体管T5的漏电极54和第一电源线VGH为一体成型结构。

在一种示例性实施例中，半导体层可以为非晶硅层、多晶硅层，或者可以为金属氧化物层。其中，金属氧化物层可以采用包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物或者包含铟或镓和锌的氧化物。金属氧化物层可以单层，或者可以是双层，或者可以是多层。

在一种示例性实施例中，第一绝缘层、第二绝缘层和第三绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层称为第一栅绝缘层、第二绝缘层成为第二栅绝缘层、第三绝缘层称为层间绝缘层。

在一种示例性实施例中，第一金属层、第二金属层和第三金属层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。

在一种示例性实施例中，第三金属层的电阻可以小于第一金属层的电阻。

在一种示例性实施例中，第三金属层的电阻可以小于第二金属层的电阻。

在一种示例性实施例中，第一金属层和第二金属层的制作材料可以包括：钼。

在一种示例性实施例中，第三金属层可以为钛、铝和钛形成的三层堆叠结构。

在一种示例性实施例中，如图2、图8和图11所示，在每个移位寄存器中，第六晶体管T6的有源层61沿第一方向延伸，第六晶体管T6的源电极63和漏电极64沿第一方向排布。第六晶体管T6的有源层61沿第一方向延伸，第六晶体管T6的源电极63和漏电极64沿第一方向排布使得第六晶体管T6列向放置，可以减少驱动电路的宽度，实现显示产品的窄边框。

在一种示例性实施例中，如图2所示，第一电源线VGH与第一电容C1靠近第二电源线VGL的边缘之间的距离L1可以小于第一电源线VGH与第六晶体管T6的源电极之间的距离L2。第一电源线VGH与第一电容C1靠近第二电源线VGL的边缘之间的距离小于第一电源线VGH与第六晶体管T6的源电极之间的距离可以减少驱动电路的宽度，实现显示产品的窄边框。

在一种示例性实施例中，对于每个移位寄存器，显示基板还可以包括：贯穿第一绝缘层、第二绝缘层和第三绝缘层的第一过孔至第十过孔。

在一种示例性实施例中，第一过孔暴露出第一晶体管的有源层，第二过孔暴露出第二晶体管的有源层，第三过孔暴露出第三晶体管的有源层，第四过孔暴露出第四晶体管的有源层，第五过孔暴露出第五晶体管的有源层，第六过孔暴露出第六晶体管的有源层，第七过孔暴露出第七晶体管的有源层，第八过孔暴露出第八晶体管的有源层，第九过孔暴露出第九晶体管的有源层，第十过孔暴露出第十晶体管的有源层。其中，第一晶体管的源电极和漏电极通过第一过孔与第一晶体管的有源层电连接，第二晶体管的源电极和漏电极通过第二过孔与第二晶体管的有源层电连接，第三晶体管的源电极和漏电极通过第三过孔与第三晶体管的有源层电连接，第四晶体管的源电极和漏电极通过第四过孔与第四晶体管的有源层电连接，第五晶体管的源电极和漏电极通过第五过孔与第五晶体管的有源层电连接，第六晶体管的源电极和漏电极通过第六过孔与第六晶体管的有源层电连接，第七晶体管的源电极和漏电极通过第七过孔与第七晶体管的有源层电连接，第八晶体管的源电极和漏电极通过第八过孔与第八晶体管的有源层电连接，第九晶体管的源电极和漏电极通过第九过孔与第九晶体管的有源层电连接，第十晶体管的源电极和漏电极通过第十过孔与第十晶体管的有源层电连接。

在一种示例性实施例中，对于每个移位寄存器，显示基板还可以包括：贯穿第二绝缘层和第三绝缘层的第十一过孔至第十六过孔。

在一种示例性实施例中，第十一过孔暴露出第一晶体管的栅电极，第十二过孔暴露出第二晶体管的栅电极，第十三过孔暴露出第四晶体管的栅电极，第十四过孔暴露出第五晶体管的栅电极，第十五过孔暴露出第七晶体管的栅电极，第十六过孔暴露出第三电容的第一极板。其中，第二晶体管的源电极通过第十一过孔与第一晶体管的栅电极的电连接，第一晶体管的漏电极通过第十二过孔与第二晶体管的栅电极电连接，第六晶体管的源电极通过第十三过孔与第四晶体管的栅电极电连接，第三晶体管的漏电极通过第十四过孔与第五晶体管的栅电极电连接，第七晶体管的漏电极通过第十六过孔与第三电容的第一极板电连接。

在一种示例性实施例中，第十一过孔包括两个，一个第十一过孔暴露出第一晶体管的栅电极远离显示区的一端，另一个第十一过孔暴露出第一晶体管的栅电极靠近显示区的一端。

在一种示例性实施例中，第十三过孔包括两个，一个第十三过孔暴露出第四晶体管的栅电极远离显示区的一端，另一个第十一过孔暴露出第四晶体管的栅电极靠近显示区的一端。

在一种示例性实施例中，第十五过孔暴露出第七晶体管的栅电极远离显示区的一端。

在一种示例性实施例中，对于每个移位寄存器，显示基板还可以包括：设置在第三绝缘层上的第十七过孔至第二十一过孔。

在一种示例性实施例中，第十七过孔暴露出第一电容的第二极板，第十八过孔暴露出第二电容的第二极板，第十九过孔暴露出第三电容的第二极板，第二十过孔暴露出信号输出端的第一连接部，第二十一过孔暴露出信号输出端的第四连接部。其中，第六晶体管的漏电极通过第十七过孔与第一电容的第二极板电连接，第六晶体管的源电极通过第十八过孔与第二电容的第二极板电连接，第九晶体管的漏电极通过第十九过孔与第三电容的第二极板电连接，第九晶体管的源电极和第十晶体管的漏电极通过第二十过孔与信号输出端电连接，连接电极通过第二十一过孔与信号输出端电连接。

在一种示例性实施例中，第十七过孔的数量可以为多个。多个第十七过孔沿第一方向排布。示例性地，第十七过孔的数量可以为两个。

在一种示例性实施例中，第十八过孔的数量可以为多个。多个第十八过孔沿第一方向排布。示例性地，第十七过孔的数量可以为两个。

在一种示例性实施例中，第十九过孔的数量可以为多个，多个第十九过孔沿第二方向排布。示例性地，第十九过孔的数量可以为四个。多个第十九过孔沿第二方向排布可以减少驱动电路的宽度，实现窄边框。

在一种示例性实施例中，第二十过孔的数量可以为多个。示例性地，第十九过孔的数量可以为十二个。多个第二十过孔沿第一方向排布。

下面通过显示基板的制备过程的示例说明显示基板的结构。本公开所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶处理。沉积可以采用溅射、蒸镀和化学气相沉积中的任意一种或多种，涂覆可以采用喷涂和旋涂中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程中该“薄膜”需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。本公开中所说的“A和B同层设置”是指，A和B通过同一次构图工艺同时形成。

图12至图16为一个示例性实施例提供的显示基板的制备过程示意图。如图12至16所示，一种示例性实施例提供的显示基板的制作过程可以包括：

(1)在衬底基板上形成半导体层图案，包括：在衬底基板上沉积半导体薄膜，通过构图工艺对半导体薄膜进行构图，形成半导体层图案。如图12所示，半导体层包括：第一晶体管T1的有源层11、第二晶体管T2的有源层21、第三晶体管T3的有源层31、第四晶体管T4的有源层41、第五晶体管T5的有源层51、第六晶体管T6的有源层61、第七晶体管T7的有源层71、第八晶体管T8的有源层81、第九晶体管T9的有源层91和第十晶体管T10的有源层110，如图12所示，图12为本公开显示基板形成半导体层图案后的示意图。

其中，第一晶体管T1的有源层11、第二晶体管T2的有源层21、第三晶体管T3的有源层31、第四晶体管T4的有源层41、第五晶体管T5的有源层51、第六晶体管T6的有源层61、第七晶体管T7的有源层71沿第一方向延伸。第八晶体管T8的有源层81沿第二方向延伸。第九晶体管T9的有源层91和第十晶体管T10的有源层110沿第一方向延伸，且为一体成型的长条状结构。

(2)形成第一金属层图案，包括：在形成前述图案的基底上，依次沉积第一绝缘薄膜和第一金属薄膜，通过构图工艺对第一绝缘薄膜和第一金属薄膜进行构图，形成第一绝缘层图案以及位于第一绝缘层上的第一金属层图案，第一金属层包括：第一电容C1的第一极板C11、第二电容C2的第一极板C21、第三电容C3的第一极板C31、第一晶体管T1的栅电极12、第二晶体管T2的栅电极22、第三晶体管T3的栅电极32、第四晶体管T4的栅电极42、第五晶体管T5的栅电极52、第六晶体管T6的栅电极62、第七晶体管T7的栅电极72、第八晶体管T8的栅电极82、第九晶体管T9的栅电极92和第十晶体管T10的栅电极120，如图13所示，图13为本公开显示基板形成第一金属层图案后的示意图。

各个栅电极分别跨设在对应晶体管的有源层上，也就是说，各个栅电极的延伸方向与对应晶体管的有源层的延伸方向相互垂直。

在一种示例性实施例中，第二晶体管T2的栅电极22、第十晶体管T10的栅电极120、第八晶体管T8的栅电极82和第二电容C2的第一极板C21为一体成型结构。第五晶体管T5的栅电极52、第六晶体管T6的栅电极62和第一电容C1的第一极板C11为一体成型结构。第九晶体管T9的栅电极92和第三电容C3的第一极板C31为一体成型结构。

在一种示例性实施例中，本次工艺还包括导体化处理。导体化处理是在形成第一金属层图案后，利用第一晶体管T1的栅电极12、第二晶体管T2的栅电极22、第三晶体管T3的栅电极32、第四晶体管T4的栅电极42、第五晶体管T5的栅电极52、第六晶体管T6的栅电极62、第七晶体管T7的栅电极72、第八晶体管T8的栅电极82、第九晶体管T9的栅电极92和第十晶体管T10的栅电极120遮挡区域的半导体层(即半导体层与各个栅电极重叠的区域)作为晶体管的沟道区，未被第一金属层遮挡区域的半导体层被处理成导体化层，形成导体化的源漏连接部。

(3)形成第二金属层图案，包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第二金属薄膜，通过构图工艺对第二绝缘薄膜和第二金属薄膜进行构图，形成第二绝缘层图案以及位于第二绝缘层上的第二金属层图案。第二金属层包括：第一电容C1的第二极板C12、第二电容C2的第二极板C22、第三电容C3的第二极板C32和输出信号线EL，如图14所示，图14为本公开显示基板形成第二金属层图案后的示意图。

(4)形成第三绝缘层图案，包括：在形成有前述图案的基底上，沉积第三绝缘薄膜，通过构图工艺对第三绝缘薄膜进行构图，形成覆盖前述结构的第三绝缘层图案，第三绝缘层开设有多个过孔图案，多个过孔图案包括：贯穿第一绝缘层、第二绝缘层和第三绝缘层的第一过孔V1至第十过孔V10、贯穿第二绝缘层和第三绝缘层的第十一过孔V11至第十六过孔V16以及设置在第三绝缘层上的第十七过孔V17至第二十一过孔V21，如图15所示，图15为本公开显示基板形成第三绝缘层图案后的示意图。

在一种示例性实施例中，第一过孔V1暴露出第一晶体管的有源层11，第二过孔V2暴露出第二晶体管的有源层21，第三过孔V3暴露出第三晶体管的有源层31，第四过孔V4暴露出第四晶体管的有源层41，第五过孔V5暴露出第五晶体管的有源层51，第六过孔V6暴露出第六晶体管的有源层61，第七过孔暴露出第七晶体管的有源层71，第八过孔V8暴露出第八晶体管的有源层81，第九过孔暴露出第九晶体管的有源层91，第十过孔V10暴露出第十晶体管的有源层110。第十一过孔V11暴露出第一晶体管的栅电极12，第十二过孔V12暴露出第二晶体管的栅电极22，第十三过孔V13暴露出第四晶体管的栅电极42，第十四过孔V14暴露出第五晶体管的栅电极52，第十五过孔V15暴露出第七晶体管的栅电极72，第十六过孔V16暴露出第三电容的第一极板C31。第十七过孔V17暴露出第一电容的第二极板C12，第十八过孔V18暴露出第二电容的第二极板C22，第十九过孔V19暴露出第三电容的第二极板C32，第二十过孔V20暴露出输出信号线EL的第一连接部，第二十一过孔V21暴露出输出信号线EL的第四连接部。

(4)形成第三金属层图案，包括：在形成前述图案的基底上，沉积第三金属薄膜，通过构图工艺对第三金属薄膜进行构图，形成第三金属层图案。第三金属层包括：第一电源线VGH、第二电源线VGL、第一时钟信号线ECK、第二时钟信号线ECB、初始信号线ESTV、连接电极40，第一晶体管T1的源电极13、第二晶体管T2的源电极23、第三晶体管T3的源电极33、第四晶体管T4的源电极43、第六晶体管T6的源电极63、第七晶体管T7的源电极73、第八晶体管T8的源电极83、第九晶体管T9的源电极93、第十晶体管T10的源电极130、第一晶体管T1的漏电极14、第二晶体管T2的漏电极24、第三晶体管T3的漏电极34、第五晶体管T5的漏电极54、第六晶体管T6的漏电极64、第七晶体管T7的漏电极74、第八晶体管T8的漏电极84、第九晶体管T9的漏电极94和第十晶体管T10的漏电极140，如图16，图16为本公开一个示例性实施例中显示基板的示意图。

在一种示例性实施例中，第一晶体管T1的漏电极14和第四晶体管T4的源电极43为一体成型结构。第二晶体管T2的漏电极34和第三晶体管T3的漏电极34为一体成型结构。第三晶体管T3的源电极33、第十晶体管T10的源电极130和第二电源线VGL为一体成型结构。第六晶体管T6的漏电极64和第七晶体管T7的源电极73为一体成型结构。第七晶体管T7的漏电极74和第八晶体管T8的漏电极84为一体成型结构。第八晶体管T8的源电极83、第九晶体管T9的漏电极94，第五晶体管T5的漏电极54和第一电源线VGH为一体成型结构。

在一种示例性实施例中，第一晶体管的源电极13和漏电极14通过第一过孔V1与第一晶体管的有源层11电连接。第二晶体管的源电极23和漏电极24通过第二过孔V2与第二晶体管的有源层21电连接。第三晶体管的源电极33和漏电极34通过第三过孔V3与第三晶体管的有源层31电连接。第四晶体管的源电极43和漏电极44通过第四过孔V4与第四晶体管的有源层41电连接。第五晶体管的源电极53和漏电极54通过第五过孔V5与第五晶体管的有源层电连接。第六晶体管的源电极63和漏电极64通过第六过孔V6与第六晶体管的有源层61电连接。第七晶体管的源电极73和漏电极74通过第七过孔V7与第七晶体管的有源层71电连接。第八晶体管的源电极83和漏电极84通过第八过孔V8与第八晶体管的有源层81电连接。第九晶体管的源电极93和漏电极94通过第九过孔V9与第九晶体管的有源层电连接，第十晶体管的源电极130和漏电极140通过第十过孔V10与第十晶体管的有源层110电连接。第一时钟信号线ECK通过第十一过孔V11与第一晶体管的栅电极12的电连接。第二晶体管的源电极23通过第十一过孔V11与第一晶体管的栅电极12的电连接。第一晶体管的漏电极14通过第十二过孔V12与第二晶体管的栅电极22电连接。第二时钟信号线ECB通过第十三过孔V13与第四晶体管的栅电极42电连接。第六晶体管的源电极63通过第十三过孔V13与第四晶体管的栅电极42电连接。第三晶体管的漏电极34通过第十四过孔V14与第五晶体管的栅电极52电连接。第二时钟信号线ECB通过第十五过孔V15与第七晶体管的栅电极72电连接。第七晶体管的漏电极74通过第十六过孔V16与第三电容的第一极板C31电连接。第六晶体管的漏电极64通过第十七过孔V17与第一电容的第二极板C12电连接。第六晶体管的源电极63通过第十八过孔V18与第二电容的第二极板C22电连接。第九晶体管的漏电极94通过第十九过孔V19与第三电容的第二极板C32电连接。第九晶体管的源电极93和第十晶体管的漏电极140通过第二十过孔V20与信号输出端的第一连接部电连接。连接电极40通过第二十一过孔V21与信号输出端的第四连接部电连接。图16是以移位寄存器的第一时钟信号端与第一时钟信号线电连接，移位寄存器的第二时钟信号端与第二时钟信号线电连接为例进行说明的。

对于不同显示产品，驱动电路中多个移位寄存器的级联关系可能有所不同。无论多个移位寄存器的级联关系如何，每个移位寄存器驱动几行子像素，只要是类似这种大面积的器件发生改变，以及这种改变产生额外空间以后，小器件可能的简单平移、拉伸都在本公开的保护范围内。

本公开实施例还提供了一种显示装置，该显示装置可以包括：显示基板。

显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似，在此不再赘述。

在一种示例性实施例中，显示装置可以为液晶显示装置(Liquid CrystalDisplay，简称LCD)或有机发光二极管(Organic Light Emitting Diode，简称OLED)显示装置。该显示装置可以为：液晶面板、电子纸、OLED面板、有源矩阵有机发光二极管(active-matrix organic light emitting diode，简称AMOLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

本公开实施例还提供了一种显示基板的制作方法，设置为制作显示基板。本公开实施例提供的显示基板的制作方法包括：

步骤S1、提供一衬底基板。

在一种示例性实施例中，衬底基板可以为刚性基底或柔性基底，其中，刚性基底可以为但不限于玻璃、金属萡片中的一种或多种；柔性基底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。

步骤S2、在衬底基板上形成位于非显示区的驱动电路和第一电源线。

在一种示例性实施例中，驱动电路包括：第一电容、第二电容和第三电容；第一电容和第三电容沿第一方向排布，第二电容和第三电容分别位于第一电容的两侧，第二电容位于第一电容靠近显示区的一侧，第三电容的一个极板与第一电源线电连接。第一电源线沿第一方向延伸，第一电容在衬底基板上的正投影与第一电源线在衬底基板上的正投影至少部分重叠。

显示基板为前述任一个实施例提供的显示基板，实现原理和实现效果类似，在此不再赘述。

在一种示例性实施例中，驱动电路包括：多个移位寄存器，每个移位寄存器包括：多个晶体管以及第一电容至第三电容，步骤S2可以包括：

步骤S21、在衬底基板上形成半导体层。其中，半导体层包括：多个晶体管的有源层。

在一种示例性实施例中，半导体层可以为非晶硅层、多晶硅层，或者可以为金属氧化物层。其中，金属氧化物层可以采用包含铟和锡的氧化物、包含钨和铟的氧化物、包含钨和铟和锌的氧化物、包含钛和铟的氧化物、包含钛和铟和锡的氧化物、包含铟和锌的氧化物、包含硅和铟和锡的氧化物或者包含铟或镓和锌的氧化物。金属氧化物层可以单层，或者可以是双层，或者可以是多层。

步骤S22、在半导体层上依次形成第一绝缘层和第一金属层。其中，第一金属层包括：多个晶体管的栅电极、第一电容的第一极板、第二电容的第一极板和第三电容的第一极板。

在一种示例性实施例中，第一金属层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。示例性的，第一金属层的制作材料可以包括：钼。

步骤S23、在第一金属层上依次形成第二绝缘层和第二金属层。其中，第二金属层包括：第一电容的第二极板、第二电容的第二极板、第三电容的第二极板和信号输出端。

在一种示例性实施例中，第二金属层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。示例性的，第二金属层的制作材料可以包括：钼。

步骤S24、在第二金属层上依次形成第三绝缘层和第三金属层。其中，第三金属层包括：多个晶体管的源电极、多个晶体管的漏电极、第一电源线、第二电源线、第一时钟信号线、第二时钟信号线、初始信号线和连接电极。

在一种示例性实施例中，第三金属层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。示例性地，第三金属层可以为钛、铝和钛形成的三层堆叠结构。

在一种示例性实施例中，第一绝缘层、第二绝缘层和第三绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层称为第一栅绝缘层、第二绝缘层成为第二栅绝缘层、第三绝缘层称为层间绝缘层。

本公开中的附图只涉及本公开实施例涉及到的结构，其他结构可参考通常设计。

为了清晰起见，在用于描述本公开的实施例的附图中，层或微结构的厚度和尺寸被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

虽然本公开所揭露的实施方式如上，但所述的内容仅为便于理解本公开而采用的实施方式，并非用以限定本公开。任何本公开所属领域内的技术人员，在不脱离本公开所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本公开的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (21)

1.一种显示基板，其特征在于，包括：显示区和非显示区，包括：衬底基板以及设置在所述衬底基板上，且位于非显示区的驱动电路和第一电源线，所述驱动电路至少包括：第一电容、第二电容和第三电容；所述第一电容和所述第三电容沿第一方向排布，所述第二电容和所述第三电容分别位于所述第一电容的两侧，所述第二电容位于所述第一电容靠近显示区的一侧，所述第三电容的一个极板与所述第一电源线电连接；

所述第一电源线沿第一方向延伸，所述第一电容在衬底基板上的正投影与所述第一电源线在衬底基板上的正投影至少部分重叠。

2.根据权利要求1所述的显示基板，其特征在于，所述第三电容在衬底基板上的正投影与所述第一电源线在衬底基板上的正投影至少部分重叠。

3.根据权利要求1或2所述的显示基板，其特征在于，所述显示基板还包括：设置在所述衬底基板上，且位于非显示区的第二电源线、初始信号线、第一时钟信号线和第二时钟信号线；

所述第二电源线位于驱动电路靠近显示区的一侧，且沿第一方向延伸，所述初始信号线位于第一电源线远离显示区的一侧，且沿第一方向延伸，所述第一时钟信号线位于所述第一电源线和所述初始信号线之间，且沿第一方向延伸，所述第二时钟信号线位于所述第一时钟信号线和所述初始信号线之间，且沿第一方向延伸；

所述第二电源线的宽度小于或者等于所述第一电源线的宽度，和/或，所述初始信号线的宽度小于所述第一电源线的宽度，和/或，所述第一时钟信号线的宽度小于所述第一电源线的宽度，且大于初始信号线的宽度，和/或，所述第二时钟信号线的宽度小于所述第一电源线的宽度，且大于初始信号线的宽度。

4.根据权利要求3所述的显示基板，其特征在于，所述驱动电路包括：多个沿第一方向排布的移位寄存器，每个移位寄存器包括：第一晶体管至第十晶体管、第一电容至第三电容、信号输入端、信号输出端、第一时钟信号端、第二时钟信号端、第一电源端和第二电源端；

所述第一晶体管的栅电极与第一时钟信号端电连接，所述第一晶体管的源电极与信号输入端电连接，所述第一晶体管的漏电极与第一节点电连接；

所述第二晶体管的栅电极与第一节点电连接，所述第二晶体管的源电极与第一时钟信号端电连接，所述第二晶体管的第二极与第二节点电连接；

所述第三晶体管的栅电极与第一时钟信号端电连接，所述第三晶体管的源电极与第二电源端电连接，所述第三晶体管的第二极与第二节点电连接；

所述第四晶体管的栅电极与第二时钟信号端电连接，所述第四晶体管的源电极与第一节点电连接，所述第四晶体管的漏电极与所述第五晶体管的源电极电连接；

所述第五晶体管的栅电极与第二节点电连接，所述第五晶体管的漏电极与第一电源端电连接；

所述第六晶体管的栅电极与第二节点电连接，所述第六晶体管的源电极与第二时钟信号端电连接，所述第六晶体管的漏电极与第三节点电连接；

所述第七晶体管的栅电极与第二时钟信号端电连接，所述第七晶体管的源电极与第三节点电连接，所述第七晶体管的漏电极与第四节点电连接；

所述第八晶体管的栅电极与第一节点电连接，所述第八晶体管的源电极与第一电源端电连接，所述第八晶体管的漏电极与第四节点电连接；

所述第九晶体管的栅电极与第四节点电连接，所述第九晶体管的源电极与信号输出端电连接，所述第九晶体管的漏电极与第一电源端电连接；

所述第十晶体管的栅电极与第一节点电连接，所述第十晶体管的源电极与第二电源端电连接，所述第十晶体管的漏电极与信号输出端电连接；

所述第一电容的第一极板与第二节点电连接，所述第一电容的第二极板与第三节点电连接；

所述第二电容的第一极板与第一节点电连接，所述第二电容的第二极板与第二时钟信号端电连接；

所述第三电容的第一极板与第四节点电连接，所述第三电容的第二极板与第一电源端电连接。

5.根据权利要求4所述的显示基板，其特征在于，所述第一电容的第一极板位于所述第一电容的第二极板靠近衬底基板的一侧，且所述第一电容的第一极板在衬底基板上的正投影覆盖所述第一电容的第二极板在衬底基板上的正投影；

所述第二电容的第一极板位于所述第二电容的第二极板靠近衬底基板的一侧，且所述第二电容的第一极板在衬底基板上的正投影覆盖所述第二电容的第二极板在衬底基板上的正投影；

所述第三电容的第一极板位于所述第三电容的第二极板靠近衬底基板的一侧，且所述第三电容的第一极板在衬底基板上的正投影覆盖所述第三电容的第二极板在衬底基板上的正投影；

其中，所述第一电容的第一极板在衬底基板上的正投影与所述第一电源线在衬底基板上的正投影的重叠部分的面积与所述第一电容的第一极板的面积正相关，所述第三电容的第一极板在衬底基板上的正投影与所述第一电源线在衬底基板上的正投影的重叠部分的面积与所述第三电容的第一极板的面积正相关；

所述第一电容的第一极板与所述第一电源线的重叠部分的面积小于所述第三电容的第一极板与所述第一电源线的重叠部分的面积。

6.根据权利要求4或5所述的显示基板，其特征在于，所述驱动电路中的多个移位寄存器级联，第一级移位寄存器的信号输入端与初始信号线电连接，第i-1级移位寄存器的信号输出端与第i级移位寄存器的信号输入端电连接，所有移位寄存器的第一电源端与第一电源线电连接，所述移位寄存器的第二电源端与第二电源线电连接，奇数级移位寄存器的第一时钟信号端与第一时钟信号线电连接，奇数级移位寄存器的第二时钟信号端与第二时钟信号线电连接，偶数级移位寄存器的第一时钟信号端与第二时钟信号线电连接，偶数级移位寄存器的第二时钟信号端与第一时钟信号线电连接，其中，i为大于或等于2的正整数。

7.根据权利要求6所述的显示基板，其特征在于，所述显示基板还包括：设置在所述衬底基板上，且位于显示区的阵列排布的子像素；

第i级移位寄存器的信号输出端与第2i-1行子像素和第2i行子像素电连接。

8.根据权利要求4至7任一所述的显示基板，其特征在于，每个移位寄存器包括：异层设置的连接电极和输出信号线；

所述输出信号线与本级移位寄存器的信号输出端电连接，所述连接电极在衬底基板上的正投影与所述输出信号线在衬底基板上的正投影至少部分重叠；

所述连接电极分别与本级移位寄存器的信号输出端和下一级移位寄存器的信号输入端电连接。

9.根据权利要求8所述的显示基板，其特征在于，所述显示基板包括：依次叠设在所述衬底基板上的半导体层、第一绝缘层、第一金属层、第二绝缘层、第二金属层、第三绝缘层和第三金属层；

所述半导体层包括：多个晶体管的有源层，所述第一金属层包括：多个晶体管的栅电极、第一电容的第一极板、第二电容的第一极板和第三电容的第一极板，所述第二金属层包括：第一电容的第二极板、第二电容的第二极板、第三电容的第二极板和输出信号线，所述第三金属层包括：多个晶体管的源电极、多个晶体管的漏电极、第一电源线、第二电源线、第一时钟信号线、第二时钟信号线、初始信号线和连接电极；

所述第三金属层的电阻小于所述第一金属层的电阻，且小于所述第二金属层的电阻。

10.根据权利要求9所述的显示基板，其特征在于，在每个移位寄存器中，所有晶体管的有源层包括：沟道区和位于沟道区两侧的源极连接部和漏极连接部，晶体管的源电极与源极连接部电连接，晶体管的漏电极与漏极连接部电连接；

第四晶体管的有源层的漏极连接部复用为漏电极，第五晶体管的有源层的源极连接部复用为源电极，第四晶体管的有源层的漏极连接部与第五晶体管的有源层的源极连接部电连接。

11.根据权利要求9或10所述的显示基板，其特征在于，在每个移位寄存器中，第二晶体管的栅电极、第十晶体管的栅电极、第八晶体管的栅电极和第二电容的第一极板为一体成型结构，第五晶体管的栅电极、第六晶体管的栅电极和第一电容的第一极板为一体成型结构，第九晶体管的栅电极和第三电容的第一极板为一体成型结构；

第一晶体管的漏电极和第四晶体管的源电极为一体成型结构，第二晶体管的漏电极和第三晶体管的漏电极为一体成型结构，第三晶体管的源电极、第十晶体管的源电极和第二电源线为一体成型结构，第六晶体管的漏电极和第七晶体管的源电极为一体成型结构，第七晶体管的漏电极和第八晶体管的漏电极为一体成型结构，第八晶体管的源电极、第九晶体管的漏电极，第五晶体管的漏电极和第一电源线为一体成型结构。

12.根据权利要求9或10所述的显示基板，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管和所述第五晶体管位于所述第一电容远离所述第三电容的一侧，且位于所述第二电容靠近第一电源线的一侧；所述第六晶体管位于所述第一电容靠近第二电源线的一侧，且位于第二电容靠近第三电容的一侧，所述第七晶体管和第八晶体管位于所述第一电容和所述第三电容之间，所述第九晶体管和所述第十晶体管位于所述第二电容靠近第二电源线的一侧。

13.根据权利要求9或10所述的显示基板，其特征在于，在每个移位寄存器中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第九晶体管和所述第十晶体管的有源层沿第一方向延伸，所述第八晶体管的有源层沿第二方向延伸，所述第六晶体管的源电极和漏电极沿第一方向排布；

所述第一方向和所述第二方向相交。

14.根据权利要求8所述的显示基板，其特征在于，所述第一电源线与第一电容靠近第二电源线的边缘之间的距离小于所述第一电源线与第六晶体管的源电极之间的距离。

15.根据权利要求8所述的显示基板，其特征在于，每个移位寄存器中的输出信号线包括：一体成型的第一连接部、第二连接部、第三连接部和第四连接部；

所述第一连接部在衬底基板上的正投影与第九晶体管的源电极在衬底基板上的正投影至少部分重叠，且与第十晶体管的漏电极在衬底基板上的正投影至少部分重叠，所述第一连接部沿第一方向延伸；

所述第二连接部、所述第三连接部、所述第四连接部沿第二方向延伸，所述第二连接部和所述第三连接部位于所述第一连接部远离第一电源线的一侧，所述第四连接部位于所述第一连接部靠近第一电源线的一侧；

所述第二连接部与第2i-1行子像素电连接，所述第三连接部与第2i行子像素电连接；所述第四连接部与下一级移位寄存器的信号输入端电连接；

所述连接电极在衬底基板上的正投影与所述第四连接部在衬底基板上的正投影至少部分重叠，所述第四连接部通过连接电极与下一级移位寄存器的信号输入端电连接。

16.根据权利要求9或10所述的显示基板，其特征在于，对于每个移位寄存器，所述显示基板还包括：贯穿所述第一绝缘层、所述第二绝缘层和所述第三绝缘层的第一过孔至第十过孔；

所述第一过孔暴露出第一晶体管的有源层，所述第二过孔暴露出第二晶体管的有源层，所述第三过孔暴露出第三晶体管的有源层，所述第四过孔暴露出第四晶体管的有源层，所述第五过孔暴露出第五晶体管的有源层，所述第六过孔暴露出第六晶体管的有源层，所述第七过孔暴露出第七晶体管的有源层，所述第八过孔暴露出第八晶体管的有源层，所述第九过孔暴露出第九晶体管的有源层，所述第十过孔暴露出第十晶体管的有源层；

第一晶体管的源电极和漏电极通过第一过孔与第一晶体管的有源层电连接，第二晶体管的源电极和漏电极通过第二过孔与第二晶体管的有源层电连接，第三晶体管的源电极和漏电极通过第三过孔与第三晶体管的有源层电连接，第四晶体管的源电极和漏电极通过第四过孔与第四晶体管的有源层电连接，第五晶体管的源电极和漏电极通过第五过孔与第五晶体管的有源层电连接，第六晶体管的源电极和漏电极通过第六过孔与第六晶体管的有源层电连接，第七晶体管的源电极和漏电极通过第七过孔与第七晶体管的有源层电连接，第八晶体管的源电极和漏电极通过第八过孔与第八晶体管的有源层电连接，第九晶体管的源电极和漏电极通过第九过孔与第九晶体管的有源层电连接，第十晶体管的源电极和漏电极通过第十过孔与第十晶体管的有源层电连接。

17.根据权利要求9或10所述的显示基板，其特征在于，所述显示基板还包括：贯穿第二绝缘层和第三绝缘层的第十一过孔至第十六过孔；

所述第十一过孔暴露出第一晶体管的栅电极，所述第十二过孔暴露出第二晶体管的栅电极，所述第十三过孔暴露出第四晶体管的栅电极，所述第十四过孔暴露出第五晶体管的栅电极，所述第十五过孔暴露出第七晶体管的栅电极，所述第十六过孔暴露出第三电容的第一极板；

第二晶体管的源电极和一个时钟信号线通过第十一过孔与第一晶体管的栅电极的电连接，第一晶体管的漏电极通过第十二过孔与第二晶体管的栅电极电连接，第六晶体管的源电极和另一个时钟信号线通过第十三过孔与第四晶体管的栅电极电连接，第三晶体管的漏电极通过第十四过孔与第五晶体管的栅电极电连接，第七晶体管的漏电极和另一个时钟信号线通过第十六过孔与第三电容的第一极板电连接。

18.根据权利要求9或10所述的显示基板，其特征在于，所述显示基板还包括：设置在第三绝缘层上的第十七过孔至第二十一过孔；

所述第十七过孔暴露出第一电容的第二极板，所述第十八过孔暴露出第二电容的第二极板，所述第十九过孔暴露出第三电容的第二极板，所述第二十过孔暴露出输出信号线的第一连接部，所述第二十一过孔暴露出输出信号线的第四连接部；

第六晶体管的漏电极通过第十七过孔与第一电容的第二极板电连接，第六晶体管的源电极通过第十八过孔与第二电容的第二极板电连接，第九晶体管的漏电极通过第十九过孔与第三电容的第二极板电连接，第九晶体管的源电极和第十晶体管的漏电极通过第二十过孔与输出信号线电连接，连接电极通过第二十一过孔与输出信号线电连接；

所述第十七过孔的数量为多个，多个第十七过孔沿第一方向排布；

所述第十八过孔的数量为多个，多个第十八过孔沿第一方向排布；

所述第十九过孔的数量为多个，多个第十九过孔沿第二方向排布；

所述第二十过孔的数量为多个，多个第二十过孔沿第一方向排布。

19.一种显示装置，其特征在于，包括如权利要求1至18任一项所述的显示基板。

20.一种显示基板的制作方法，其特征在于，设置为制作如权利要求1至18任一项所述的显示基板，所述方法包括：

提供一衬底基板；

在衬底基板上形成位于非显示区的驱动电路和第一电源线；所述驱动电路包括：第一电容、第二电容和第三电容；所述第一电容和所述第三电容沿第一方向排布，所述第二电容和所述第三电容分别位于所述第一电容的两侧，所述第二电容位于所述第一电容靠近显示区的一侧，所述第三电容的一个极板与所述第一电源线电连接；

所述第一电源线沿第一方向延伸，所述第一电容在衬底基板上的正投影与所述第一电源线在衬底基板上的正投影至少部分重叠。

21.根据权利要求20所述的方法，其特征在于，所述驱动电路包括：多个移位寄存器，每个移位寄存器包括：多个晶体管以及第一电容至第三电容，所述在衬底基板上形成位于非显示区的驱动电路和第一电源线包括：

在衬底基板上形成半导体层，所述半导体层包括：多个晶体管的有源层；

在半导体层上依次形成第一绝缘层和第一金属层，所述第一金属层包括：多个晶体管的栅电极、第一电容的第一极板、第二电容的第一极板和第三电容的第一极板；

在第一金属层上依次形成第二绝缘层和第二金属层，所述第二金属层包括：第一电容的第二极板、第二电容的第二极板、第三电容的第二极板和输出信号线；

在第二金属层上依次形成第三绝缘层和第三金属层，所述第三金属层包括：多个晶体管的源电极、多个晶体管的漏电极、第一电源线、第二电源线、第一时钟信号线、第二时钟信号线、初始信号线和连接电极。

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