CN115224050A - 一种阵列基板及制备方法和显示面板 - Google Patents

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Abstract

本发明公开了一种阵列基板及制备方法和显示面板，该阵列基板包括衬底，以及设置在衬底上的多个像素驱动电路，像素驱动电路包括：驱动晶体管和存储电容，驱动晶体管包括第一有源部和第一栅极；存储电容，包括沿衬底的厚度方向相对设置的第一极板和第二极板；第二极板与第一有源部同层设置且均为半导体材质；其中，第二极板至少包括第一部分，第一部分在衬底上的正投影位于第一极板在衬底上的正投影内；第一部分为轻掺杂的半导体材质。本发明减少了阵列基板的膜层数量，简化了工艺流程和工艺难度。

Description

一种阵列基板及制备方法和显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及制备方法和显示面板。
背景技术
阵列基板的设计制程越多其工艺流程越长、难度越高、成本越高，因此减少阵列基板的膜层数量、并保证阵列基板的性能不降低，对于减少阵列基板的设计制程具有重要意义，受到行业的密切关注。随着有机发光二极管的发展，有必要开发一种新型的阵列基板及含其的显示面板，以克服现有技术中的缺陷。
发明内容
本申请提供的一种阵列基板及制备方法和显示面板，解决现有技术中阵列基板膜层数量较多的问题。
为解决上述技术问题，本申请采用的一个技术方案是：一种阵列基板，包括衬底，以及设置在衬底上的多个像素驱动电路，像素驱动电路包括：
驱动晶体管包括第一有源部和第一栅极；
存储电容，包括沿衬底的厚度方向相对设置的第一极板和第二极板；第二极板与第一有源部同层设置且均为半导体材质；
其中，第二极板至少包括第一部分，第一部分在衬底上的正投影位于第一极板在衬底上的正投影内；第一部分为轻掺杂的半导体材质。
可选的，第一极板为导电材质且与栅极同层设置；
可选的，第二极板位于衬底和第一极板之间；
可选的，驱动晶体管为顶栅结构；
可选的，第二极板与第一栅极电连接；
可选的，驱动晶体管用于产生驱动电流。
可选地，第二极板还包括第二部分，第二部分设置在第一部分的一侧且第二部分在衬底上的正投影位于第一极板在衬底上的正投影外；第二部分为重掺杂的半导体材质；
可选的，第二部分为长条形，且第二部分的长侧边与第一部分的侧边接触；
可选的，第一有源部包括源极部和漏极部，以及位于源极部和漏极部之间的沟道部；源极部和漏极部为重掺杂的半导体材质，沟道部为轻掺杂的半导体材质。
可选地，像素驱动电路还包括第一连接部，第一连接部与第二极板同层设置且均为半导体材质；第一连接部为重掺杂的半导体材质；第一连接部的一端与第二极板的一端连接，另一端与驱动晶体管的第一栅极电连接；
可选的，第一连接部与第一部分电连接；
可选的，第一连接部与第二部分电连接。
可选地，像素驱动电路还包括第一开关晶体管；所述第一开关晶体管的第一极经所述第二部分与所述驱动晶体管的第一栅极电连接；
或，所述像素驱动电路还包括第二连接部，
第二连接部与第二极板同层设置且均为半导体材质；第二连接部为重掺杂的半导体材质；第二连接部的一端与第二极板的一端电连接，另一端第一开关晶体管的第一极电连接；
可选的，第二连接部与第一部分电连接；
可选的，第二连接部与第二部分电连接。
可选地，第一极板为导电材质且与像素驱动电路中的第一电压信号线电连接；
可选地，第一电压信号线用于使第二极板处于导通状态。
可选地，第一连接部与第二连接部分别与第一部分的两个不同的位置电连接；
可选地，第一连接部与第二连接部分别与第一部分的相对两侧电连接；或
第一连接部与第二连接部中的一个与第一部分连接，另一个与第二部分连接，第一电压信号线用于使第二极板处于导通状态；或
第一连接部与第二连接部均与第二部分电连接。
可选地，第一电压信号线为参考电压信号线，用于为驱动晶体管的第一栅极提供初始化电压；
可选地，参考电压信号线与第一开关晶体管的第二极电连接；或
第一电压信号线为供电电压信号线，用于为驱动晶体管提供直流供电电压；
可选的，所述阵列基板还包括设置在所述衬底上的扫描电路，所述扫描电路包括多个级联的移位寄存器，所述第一电压信号线与所述移位寄存器电连接。
可选地，所述驱动晶体管在所述衬底上的正投影和所述第一开关晶体管在所述衬底上的正投影位于所述存储电容在所述衬底上的正投影的相对的两侧。
为解决上述技术问题，本申请采用的另一种技术方案是：一种阵列基板的制备方法，包括：
在衬底上形成半导体层；
对半导体层进行图案化处理和轻掺杂处理得到第一有源部、第二极板以及连接部；第一有源部包括源极部、漏极部以及沟道部；
形成覆盖第一有源部和第二极板的第一绝缘层；
在第一绝缘层远离衬底的一侧形成第一导电层；
图案化第一导电层，得到第一栅极和第一极板；
以第一栅极和第一极板为掩膜，对源极部、漏极部、连接部进行重掺杂处理。
为解决上述技术问题，本申请采用的又一种技术方案是：一种显示面板，包括上述任一所述的阵列基板。
本申请实施例的有益效果：本申请提供一种阵列基板及其制备方法和显示面板，该阵列基板包括衬底，以及设置在衬底上的多个像素驱动电路，像素驱动电路包括：驱动晶体管和存储电容，驱动晶体管包括第一有源部和第一栅极；存储电容包括沿衬底的厚度方向相对设置的第一极板和第二极板；第二极板与第一有源部同层设置且均为半导体材质；其中，第二极板至少包括第一部分，第一部分在衬底上的正投影位于第一极板在衬底上的正投影内；第一部分为轻掺杂的半导体材质。通过上述方式，减少了阵列基板的膜层数量，简化了工艺流程和工艺难度。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本申请提供的阵列基板的第一实施例的结构示意图；
图2是本申请提供的阵列基板的第二实施例的结构示意图；
图3是本申请提供的一种与图1对应的第二极板的结构示意图；
图4是本申请提供的一种与图2对应的第二极板的结构示意图；
图5是本申请提供的一种与图1对应的阵列基板的版图示意图；
图6是本申请提供的一种与图2对应的阵列基板的版图示意图；
图7是本申请提供的阵列基板的衬底上的扫描电路的示意图；
图8是本申请提供的阵列基板的第三实施例的结构示意图；
图9是本申请提供的一种对应图1的阵列基板的像素驱动电路的示意图；
图10是本申请提供的一种对应图9的阵列基板的像素驱动电路的等效示意图；
图11是本申请提供的一种对应图2的阵列基板的像素驱动电路的示意图；
图12是本申请提供的一种对应图11的阵列基板的像素驱动电路的等效示意图；
图13是本申请提供的一种阵列基板的制备方法的流程示意图；
图14是本申请提供的阵列基板的图案化半导体层的结构示意图；
图15是本申请提供的阵列基板的图案化第一导电层的结构示意图；
图16是本申请提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
现有技术中的阵列基板设计的膜层数量较多，且由两层金属极板及两层金属极板之间的绝缘层构成像素电路中的电容器，该电容器的其中一金属极板即便与薄膜晶体管的栅极同层设置，也存在另一金属极板的设计多使用一层掩膜版的情况，而掩膜版数量的增加，显然增加了阵列基板的工艺流程、工艺难度和施行成本；并且该电容器的两层金属极板之间的绝缘层过厚，导致电容器的容量过小，进而导致该电容器的容量不足以满足像素电路中对电容器的容量要求。
请参阅图1和图2，图1是本申请提供的阵列基板的第一实施例的结构示意图，图2是本申请提供的阵列基板的第二实施例的结构示意图。
参见图1，本申请具体实施例提供一种阵列基板，包括衬底1，以及设置在衬底1上的多个像素驱动电路100。像素驱动电路100包括：驱动晶体管DTFT和存储电容Cst。阵列基板可包括显示区。像素驱动电路100可位于显示区。
驱动晶体管DTFT包括第一有源部21和第一栅极41。可选的，驱动晶体管DTFT用于产生驱动电流。
存储电容Cst包括沿衬底1的厚度方向相对设置的第一极板42和第二极板22。第二极板22与第一有源部21同层设置且均为半导体材质，简化了图案化处理过程。
其中，第二极板22至少包括第一部分221，第一部分221在衬底1上的正投影位于第一极板42在衬底1上的正投影内；第一部分221为轻掺杂的半导体材质。
具体地，本申请实施例的阵列基板，自下而上包括：衬底1、半导体层2、第一绝缘层3(可为栅绝缘层)、第一导电层4、第二绝缘层5、源漏电极金属层6、平坦层7、阳极层8、像素定义层9。其中，衬底1可以是硬性衬底，例如玻璃衬底，也可以是柔性衬底，例如聚酯亚胺衬底，根据需要合理设置即可。衬底1可以为单层衬底或多层衬底，当衬底1为多层衬底时，相邻两层之间填充有无机阻挡层，无机阻挡层可以采用氧化硅或者氮化硅等无机绝缘材料，根据需要合理设置即可。衬底1与半导体层2相接触的一层为缓冲层，该缓冲层可采用氧化硅或者氮化硅等材料，根据需要合理设置即可。半导体层2设于衬底1的一侧，可采用非晶硅层、单晶硅层、多晶硅层或金属氧化物层，根据需要合理设置即可，本实施例半导体层2可采用多晶硅层(PSI)。第一绝缘层3设于半导体层2远离衬底1的一侧，并包覆图案化的半导体层2，第一绝缘层3可以采用氧化硅或者氮化硅等无机绝缘材料，根据需要合理设置即可。第一导电层4设于第一绝缘层3远离衬底1的一侧，第一导电层4采用导电性能良好的金属材料，根据需要合理设置即可。第二绝缘层5设于第一导电层4远离衬底1的一侧，并包覆图案化的第一导电层4，第二绝缘层5可以采用氧化硅或者氮化硅等无机绝缘材料，根据需要合理设置即可。源漏电极金属层6设于第二绝缘层5远离衬底1的一侧，源漏电极金属层6采用导电性能良好的金属材料，根据需要合理设置即可。平坦层7设于源漏电极金属层6远离衬底1的一侧。阳极层8设于平坦层7远离衬底1的一侧。像素定义层9设于阳极层8远离衬底1的一侧。
具体地，本申请实施例的驱动晶体管DTFT可以为顶栅结构，可以为底栅结构，还可以为双栅结构，根据需要合理设置即可。本实施例提供一种采用顶栅结构的驱动晶体管DTFT，包括第一有源部21、第一栅极41、第一极61、第二极62。第一有源部21设于半导体层2上，且由半导体层2经图案化而得。第一栅极41设于第一导电层4上，且由第一导电层4经图案化而得。第一极61和第二极62设于源漏电极金属层6，且由源漏电极金属层6经图案化而得。第一有源部21包括源极部211和漏极部212，以及位于源极部211和漏极部212之间的沟道部213。源极部211和漏极部212为重掺杂的半导体材质，沟道部213为轻掺杂的半导体材质。本实施例中的“轻掺杂”和“重掺杂”是本领域技术人员习知的常识，本申请不做赘述。本实施例中，沟道部213与第二极板22的掺杂浓度相同。源极部211与第一极61之间设置有第一接触孔H1，第一接触孔H1为在第一绝缘层3和第二绝缘层5上经图案化处理得到的，第一极61通过填充于第一接触孔H1内的导电材料接至源极部211。漏极部212与第二极62之间设置有第二接触孔H2，第二接触孔H2为在第一绝缘层3和第二绝缘层5上经图案化处理得到的，第二极62通过填充于第二接触孔H2内的导电材料接至漏极部212。
具体地，本申请实施例的存储电容Cst的第二极板22由半导体层2经图案化而得。可选的，第一极板42为导电材质且第一电压信号线SU电连接。第一电压信号线SU可用于使第二极板22处于导通状态。在一些具体的实施例中，可选的，第二极板22位于衬底1和第一极板42之间。可选的，第二极板22与第一栅极41电连接。在一些具体的实施例中，第一极板42与第一栅极41同层设置，这种设置方式使得第一极板42与第一栅极41同层图案化，简化了阵列基板的工艺流程，第一栅极41和第一极板42作为对应的第一有源部21和第二极板22的金属掩膜，节省了现有常用的阵列基板上至少一层金属极板的掩膜处理，降低了阵列基板的工艺难度和工艺成本，同时这种设置方式第一极板42与第二极板22之间的距离较短，存储电容Cst的容量较大。在一些具体的实施例中，第一极板42与其它金属层同层设置，例如与第一极61和第二极62同层设置，第一极板42作为金属掩膜，使得第二极板22除第一部分221之外的部分可以重掺杂。
参见图2，可选地，为了提高第二极板22与其它器件的电连接效果，第二极板22还可以包括第二部分222，第二部分222设置在第一部分221的一侧且第二部分222在衬底1上的正投影位于第一极板42在衬底1上的正投影外；第二部分222为重掺杂的半导体材质。在一些具体的实施例中，可选的，第二部分222为长条形(如图4所示)。可选的，第二部分222的长侧边与第一部分221的侧边接触，以实现电连接，这种设置方式使得第二部分222与第一部分221的接触面积增大，提高了第二极板22与其它器件的导电效果，可无需经过轻掺杂且导电率低的第一部分221实现与其他器件的电连接。
请参阅图3-图6，图3是本申请提供的一种与图1对应的第二极板的结构示意图，图4是本申请提供的一种与图2对应的第二极板的结构示意图，图5是本申请提供的一种与图1对应的阵列基板的版图示意图，图6是本申请提供的一种与图2对应的阵列基板的版图示意图。
参见图3和图4，在一些具体的实施例中，像素驱动电路100还包括第一连接部231，第一连接部231与第二极板22同层设置且均为半导体材质，第一连接部231为重掺杂的半导体材质；第一连接部231的重掺杂工序在第一栅极41和第一极板42作为掩膜的情况下进行，降低了阵列基板的工艺难度。第一连接部231的一端与第二极板22的一端连接，另一端与驱动晶体管DTFT的第一栅极41电连接。可选地，第一连接部231可以与第一部分221电连接，也可以与第二部分222电连接。
在一些具体的实施例中，可选地，参见图5，其示出了一个像素电路，该像素电路包括驱动晶体管DTFT、数据写入晶体管T1、补偿晶体管T2、第一复位晶体管T3、第一发光控制晶体管T4、第二发光控制晶体管T5和第二复位晶体管T6和存储电容Cst。其中，存储电容Cst、第一复位晶体管T3和第二复位晶体管T6位于版图上半部分，且第一复位晶体管T3为双栅结构，存储电容Cst位于补偿晶体管T2、第一复位晶体管T3之间。数据写入晶体管T1、补偿晶体管T2位于版图中部，且补偿晶体管T2为双栅结构。驱动晶体管DTFT、第一发光控制晶体管T4、第二发光控制晶体管T5位于版图下半部分。
可选的，驱动晶体管DTFT在衬底1上的正投影和第一开关晶体管在衬底1上的正投影位于存储电容Cst在衬底1上的正投影的相对的两侧。通过对第一极板42施加导通电压，以使驱动晶体管DTFT和第一开关晶体管的电连接的阻值较小，满足需求。
第一开关晶体管可以是第一复位晶体管T3，或是其他需要与驱动晶体管连接，但被第二极板22阻挡的开关晶体管等。
本实施例中，存储电容Cst的第二极板22在衬底1上的正投影位于第一极板42在衬底1上的正投影内，即第二极板22只包括第一部分221。
像素驱动电路100还包括第二连接部232；第二连接部232与第二极板22同层设置且均为半导体材质，第二连接部232为重掺杂的半导体材质；第二连接部232的重掺杂工序在第一栅极41和第一极板42作为掩膜的情况下进行，降低了阵列基板的工艺难度。第二连接部232的一端与第二极板22的一端电连接，另一端与第一开关晶体管的第一极电连接。可选地，第二连接部232可以与第一部分221电连接，还可以与第二部分222电连接。
在一些具体的实施例中，第一连接部231与第二连接部232分别与第一部分221的两个不同的位置电连接，由于第一部分221为轻掺杂的半导体材质，导通效果较差，第一连接部231经轻掺杂的第一部分221与第二连接部232电连接的阻值相对较大，因此，通过第一电压信号线SU为与其电连接的第一极板42提供电信号，使得与第一极板42对应设置的第二极板22处于导通状态，从而使得驱动晶体管DTFT的第一栅极经第一连接部231、导通的第一部分221和第二连接部232与第一开关晶体管的第一极电连接，且线路阻抗较小。本实施例中，可选的，第一连接部231与第二连接部232分别与第一部分221的相对两侧电连接。可选的，第一连接部231与第二连接部232位于第一部分221的相对的两侧。
在一些具体的实施例中，可选的，第一连接部231与第二连接部232中的一个与第一部分221连接，另一个与第二部分222连接。本实施例中，第一连接部231与第一部分221连接，第二连接部232与第二部分222连接。由于第一连接部231经轻掺杂的第一部分221、重掺杂的第二部分222与第二连接部232连接的阻值相对较大。因此，通过第一电压信号线SU为与其电连接的第一极板42提供电信号，使得与第一极板42对应设置的第二极板22处于导通状态，从而使得第二连接部232经重掺杂的第二部分222、导通的第一部分221、第一连接部231与驱动晶体管DTFT的第一栅极41电连接。
在一些具体的实施例中，第一连接部231与第二连接部232均与第二部分222电连接，由于第二部分222为重掺杂的半导体材质，导电性良好，第二极板22与驱动晶体管DTFT的第一栅极41，以及与第一开关晶体管的第一极均实现良好的电连接。可选的，第一电压信号线SU提供的电信号可以使第二极板22的第一部分221处于导通状态，也可以使第二极板22的第一部分221处于导通状态与关闭状态之间的中间状态，即保证第一部分221的阻值不要过大即可。
可选的，驱动晶体管DTFT可为PMOS晶体管或NMOS晶体管。第一部分221可为N型掺杂或P型掺杂的半导体，可根据需要进行设置。存储电容Cst与晶体管的结构类似，第一极板42类似于晶体管的栅极的作用，第二极板22类似于晶体管的有源层的作用，且第一极板42和第二极板22可形成电容。可选的，驱动晶体管DTFT可为PMOS晶体管。可选的，存储电容Cst类似于一PMOS晶体管。可选的，第一电压信号线SU的直流电压可为低电压，以使第二极板22处于导通状态。可选地，第一电压信号线SU的电压为低于第一栅极41的栅极打开电压，使得第二极板22处于导通状态。
可选的，驱动晶体管DTFT可为NMOS晶体管。可选的，存储电容Cst类似于一NMOS晶体管。可选的，第一电压信号线SU的直流电压可为高电压，以使第二极板22处于导通状态。
在一些具体的实施例中，可选的，第一电压信号线SU可以为参考电压信号线Vref，用于为驱动晶体管DTFT的第一栅极41和/或发光器件LE提供初始化电压。本实施例中，参考电压信号线Vref与第一开关晶体管的第一极电连接。第一电压信号线SU为参考电压信号线Vref适用于第一连接部231和第二连接部232与第二极板22连接的各种情况。
在一些具体的实施例中，可选的，第一电压信号线SU可以为供电电压信号线VDD，用于为驱动晶体管DTFT提供直流供电电压。本实施例中，像素驱动电路100还包括第一发光控制晶体管T4，供电电压信号线与第一发光控制晶体管T4的第一极电连接，第一发光控制晶体管T4的第二极与驱动晶体管DTFT的第一极电连接。第一电压信号线SU为供电电压信号线VDD适用于第一连接部231与第二连接部232均与第二部分222电连接的情况。第一电压信号线SU为供电电压信号线VDD适用于第一开关晶体管的第一极经第二部分222与驱动晶体管DTFT的第一栅极41电连接的情况。
在一些具体的实施例中，可选地，参见图6，其示出的像素驱动电路100与图5示出的像素驱动电路100的不同之处在于，本实施例中，存储电容Cst的第二极板22还包括第二部分222，第二部分222设置在第一部分221的一侧且第二部分222在衬底1上的正投影位于第一极板42在衬底1上的正投影外。图5对应的存储电容Cst的第一极板42和第二极板22的正对面积较大，但需要使第二极板22处于导通状态。图6对应的存储电容Cst的第一极板42和第二极板22的正对面积较小，但可不需要使第二极板22处于导通状态。若使图6对应的存储电容Cst的第二极板22处于导通状态，第一开关晶体管的第一极与驱动晶体管DTFT的第一栅极41的电连接效果更好。
可选的，像素驱动电路100的第一开关晶体管的第一极经第二部分222与驱动晶体管DTFT的第一栅极41电连接。可选的，第一电压信号线SU提供的电信号可以使第二极板22的第一部分221处于导通状态，也可以使第二极板22的第一部分221处于导通状态与关闭状态之间的中间状态，即保证第一部分221的阻值不要过大即可。
请参阅图7，图7是本申请提供的阵列基板的衬底上的扫描电路的示意图。
可选的，参见图7，阵列基板还包括设置在衬底上的扫描电路，扫描电路包括多个级联的移位寄存器SR，第一电压信号线SU与移位寄存器SR电连接。第一电压信号线SU可为高直流电压或低直流电压，与第二极板22的掺杂类型匹配，以使第二极板22导通即可。多个级联的移位寄存器SR可与扫描信号线电连接，可逐级输出扫描信号至扫描信号线(如第一扫描信号线S1、第二扫描信号线S2和第三扫描信号线S3)。阵列基板还可包括非显示区，扫描电路可位于非显示区。可选的，任一行的多个像素驱动电路100中的第一极板42可连成一体，呈较宽的条状。
可选的，阵列基板还包括设置在衬底上的发光控制电路，与发光控制信号线EM电连接。发光控制电路可逐级输出发光控制信号EM至扫描信号线。发光控制电路可位于非显示区。
在一些具体的实施例中，第一电压信号线SU与衬底1上的扫描电路上的移位寄存器SR电连接。第一电压信号线SU与衬底1上的扫描电路上的移位寄存器电SR连接适用于第一连接部231与第二连接部232与第二极板22连接的各种情况。当扫描电路上移位寄存器SR可以与高电平(Vgh)信号线连接，还可以与低电平(Vgl)信号线连接。
请参阅图8，图8是本申请提供的阵列基板的第三实施例的结构示意图。
参见图8，本申请第三实施例提供的阵列基板与第一实施例的阵列基板的不同之处在于：本实施例的第一导电层4和第二绝缘层5的相对位置发生变化，具体来说，第一导电层4设于衬底1的一侧；第一导电层4经图案化处理，在同层分别形成第一栅极41和第一极板42；第二绝缘层5设于第一导电层4远离衬底1的一侧且包覆第一栅极41和第一极板42；半导体层2设于第二绝缘层5远离衬底1的一侧。上述的不同之处使得本实施例的驱动晶体管DTFT为底栅结构，且存储电容Cst的第一极板42与第二极板22的相对位置发生改变。
请参阅图9-图12，图9是本申请提供的一种对应图1的阵列基板的像素驱动电路的示意图，图10是本申请提供的一种对应图9的阵列基板的像素驱动电路的等效示意图；图11是本申请提供的一种对应图2的阵列基板的像素驱动电路的示意图，图12是本申请提供的一种对应图11的阵列基板的像素驱动电路的等效示意图。
本申请具体实施例的像素驱动电路100结构不限。参见图9-图12，可选的，像素驱动电路100可为7T1C像素驱动电路100。
可选地，驱动晶体管DTFT，用于产生驱动电流，其第一极61与第一发光控制晶体管T4的第二极电连接，其第二极62与第二发光控制晶体管T5的第一极电连接，其第一栅极41与存储电容Cst的第二极板22电连接。
可选的，该像素驱动电路100还包括：数据写入晶体管T1，用于响应第二扫描信号线S2上的第二扫描信号，将数据线Data上的数据信号写入驱动晶体管DTFT的第一极61，数据写入晶体管T1的第一极与数据线电连接，数据写入晶体管T1的第二极与驱动晶体管DTFT的第一极61电连接，数据写入晶体管T1的栅极与第二扫描信号线S2电连接。
可选的，该像素驱动电路100还包括：补偿晶体管T2。补偿晶体管T2用于响应第二扫描信号线S2上的第二扫描信号，经导通的驱动晶体管DTFT和导通的补偿晶体管T2将数据信号写入第一栅极41。可选的，该补偿晶体管T2为双栅晶体管，降低了第一栅极41经补偿晶体管T2漏电的情况。补偿晶体管T2的第一极与驱动晶体管DTFT的第二极62电连接，补偿晶体管T2的第二极与驱动晶体管DTFT的第一栅极41电连接，补偿晶体管T2的栅极与第二扫描信号线S2电连接。
可选的，该像素驱动电路100还包括：第一复位晶体管T3。第一复位晶体管T3用于响应第一扫描信号线S1的第一扫描信号，将参考电压信号线Vref上的初始化电压写入驱动晶体管DTFT的第一栅极41，以进行初始化。可选的，该第一复位晶体管T3为双栅晶体管，降低了第一栅极41经第一复位晶体管T3的漏电情况。第一复位晶体管T3的第一极与参考电压信号线Vref电连接，第一复位晶体管T3的第二极与驱动晶体管DTFT的第一栅极41电连接，第一复位晶体管T3的栅极与第一扫描信号线S1电连接。
可选的，该像素驱动电路100还包括：第一发光控制晶体管T4。第一发光控制晶体管T4的第一极与供电电压信号线VDD电连接，第一发光控制晶体管T4的第二极与驱动晶体管DTFT的第一极61电连接，第一发光控制晶体管T4的栅极与发光控制信号线EM电连接。
可选的，该像素驱动电路100还包括：第二发光控制晶体管T5。第二发光控制晶体管T5的第一极与驱动晶体管DTFT的第二极62电连接，第二发光控制晶体管T5的第二极与发光器件LE的第一极(例如可以是阳极)电连接，第二发光控制晶体管T5的栅极与发光控制信号线EM电连接。
可选的，该像素驱动电路100还包括：第二复位晶体管T6。第二复位晶体管T6用于响应第三扫描信号线S3的的第三扫描信号，将参考电压信号线Vref上的初始化电压写入发光器件LE的阳极，以对发光器件LE进行初始化。第二复位晶体管T6的第一极与参考电压信号线Vref电连接，第二复位晶体管T6的第二极与发光器件LE的第一极(例如可以是阳极)电连接，第二复位晶体管T6的栅极与第三扫描信号线S3电连接。
可选的，存储电容Cst，包括沿衬底1的厚度方向相对设置的第一极板42和第二极板22；第二极板22与第一有源部21同层设置且均为半导体材质，简化了图案化处理过程。其中，第二极板22至少包括第一部分221，第一部分221在衬底1上的正投影位于第一极板42在衬底1上的正投影内；第一部分221为轻掺杂的半导体材质。参见图10，本申请实施例的存储电容Cst在像素驱动电路100中第二极板22等效为短路。
在一些具体的实施例中，像素电路还可以采用6T1C电路或6T2C电路，根据需要合理设置即可。
请参阅图13-图15，图13是本申请提供的一种阵列基板的制备方法的流程示意图，图14是本申请提供的阵列基板的图案化半导体层的结构示意图，图15是本申请提供的阵列基板的图案化第一导电层的结构示意图。
参见图13，本申请具体实施例的阵列基板的制作方法，包括：
S1、在衬底1上形成半导体层2；
S2、参见图14，对半导体层2进行图案化处理和轻掺杂处理得到第一有源部21、第二极板22以及连接部；第一有源部21包括源极部211、漏极部212以及沟道部213；连接部包括第一连接部231和/或第二连接部232；
S3、形成覆盖第一有源部21和第二极板22的第一绝缘层3；
S4、在第一绝缘层3远离衬底1的一侧形成第一导电层4；
S5、参见图15，图案化第一导电层4，得到第一栅极41和第一极板42；
S6、以第一栅极41和第一极板42为掩膜，对源极部211、漏极部212、连接部进行重掺杂处理。
可选的，连接部包括第一连接部231和/或第二连接部232。
本申请实施例提供的阵列基板可用于制作上述实施例提供的阵列基板，具备上述实施例提供的有益效果，此处不再赘述。
请参阅图16，图16是本申请提供的显示面板的结构示意图。
参见图16，本申请具体实施例提供一种显示面板，该显示面板包括上述实施例的阵列基板。显示面板可以为LED显示面板或OLED显示面板。本实施例以OLED显示面板为例进行说明。可选地，显示面板包括阵列基板以及设置于阵列基板上的有机发光层10和阴极电极11以及封装层12等。
驱动晶体管DTFT，用于产生驱动电流，以使有机发光层10发光。
本申请提供的显示面板，可以应用于台式电脑、笔记本电脑、个人数字助理(Personal Digital Assistant；PDA)、手机、电视等电子设备领域。
本申请实施例提供的显示面板包括上述实施例的阵列基板，故本申请实施例提供的显示面板具备上述实施例描述的有益效果，此处不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种阵列基板，包括衬底，以及设置在所述衬底上的多个像素驱动电路，其特征在于，所述像素驱动电路包括：
驱动晶体管，包括第一有源部和第一栅极；
存储电容，包括沿所述衬底的厚度方向相对设置的第一极板和第二极板；所述第二极板与所述第一有源部同层设置且均为半导体材质；
其中，所述第二极板至少包括第一部分，所述第一部分在所述衬底上的正投影位于所述第一极板在所述衬底上的正投影内；所述第一部分为轻掺杂的半导体材质。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一极板为导电材质且与所述第一栅极同层设置；
可选的，所述第二极板位于所述衬底和所述第一极板之间；
可选的，所述驱动晶体管为顶栅结构；
可选的，所述第二极板与所述第一栅极电连接；
可选的，所述驱动晶体管用于产生驱动电流。
3.根据权利要求1所述的阵列基板，其特征在于，所述第二极板还包括第二部分，所述第二部分设置在所述第一部分的一侧且所述第二部分在所述衬底上的正投影位于所述第一极板在所述衬底上的正投影外；所述第二部分为重掺杂的半导体材质；
可选的，所述第二部分为长条形，且所述第二部分的长侧边与所述第一部分的侧边接触；
可选的，所述第一有源部包括源极部和漏极部，以及位于所述源极部和所述漏极部之间的沟道部；所述源极部和所述漏极部为重掺杂的半导体材质，所述沟道部为轻掺杂的半导体材质。
4.根据权利要求1-3任意一项所述的阵列基板，其特征在于，所述像素驱动电路还包括第一连接部，所述第一连接部与所述第二极板同层设置且均为半导体材质；所述第一连接部为重掺杂的半导体材质；所述第一连接部的一端与所述第二极板的一端连接，另一端与所述驱动晶体管的第一栅极电连接；
可选的，所述第一连接部与所述第一部分电连接；
可选的，所述第一连接部与所述第二部分电连接。
5.根据权利要求1-4任意一项所述的阵列基板，其特征在于，所述像素驱动电路还包括第一开关晶体管；
所述第一开关晶体管的第一极经所述第二部分与所述驱动晶体管的第一栅极电连接；
或，所述像素驱动电路还包括第二连接部，所述第二连接部与所述第二极板同层设置且均为半导体材质；所述第二连接部为重掺杂的半导体材质；所述第二连接部的一端与所述第二极板的一端电连接，另一端与所述第一开关晶体管的第一极电连接；
可选的，所述第二连接部与所述第一部分电连接；
可选的，所述第二连接部与所述第二部分电连接。
6.根据权利要求5所述的阵列基板，其特征在于，所述第一极板为导电材质且与第一电压信号线电连接；
可选地，所述第一电压信号线用于使所述第二极板处于导通状态；
可选地，所述第一连接部与所述第二连接部分别与所述第一部分的两个不同的位置电连接；
可选地，所述第一连接部与所述第二连接部分别与所述第一部分的相对两侧电连接；或
所述第一连接部与所述第二连接部中的一个与所述第一部分连接，另一个与所述第二部分连接，所述第一电压信号线用于使所述第二极板处于导通状态；或
所述第一连接部与所述第二连接部均与所述第二部分电连接。
7.根据权利要求6所述的阵列基板，其特征在于，所述第一电压信号线为参考电压信号线，用于为驱动晶体管的第一栅极提供初始化电压；
可选地，所述参考电压信号线与所述第一开关晶体管的第二极电连接；或，
所述第一电压信号线为供电电压信号线，用于为所述驱动晶体管提供直流供电电压；
或，
所述阵列基板还包括设置在所述衬底上的扫描电路，所述扫描电路包括多个级联的移位寄存器，所述第一电压信号线与所述移位寄存器电连接。
8.根据权利要求5所述的阵列基板，其特征在于，所述驱动晶体管在所述衬底上的正投影和所述第一开关晶体管在所述衬底上的正投影位于所述存储电容在所述衬底上的正投影的相对的两侧。
9.一种阵列基板的制备方法，其特征在于，包括：
在衬底上形成半导体层；
对所述半导体层进行图案化处理和轻掺杂处理得到第一有源部、第二极板以及连接部；所述第一有源部包括源极部、漏极部以及沟道部；
形成覆盖所述第一有源部和所述第二极板的第一绝缘层；
在所述第一绝缘层远离所述衬底的一侧形成第一导电层；
图案化所述第一导电层，得到第一栅极和第一极板；
以所述第一栅极和所述第一极板为掩膜，对所述源极部、所述漏极部、所述连接部进行重掺杂处理。
10.一种显示面板，其特征在于，包括权利要求1～8中任一项所述的阵列基板。
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