JP2023525606A - ディスプレイパネルおよびディスプレイデバイス - Google Patents

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Abstract

Figure 2023525606000001
ディスプレイパネルおよびディスプレイデバイス，ディスプレイパネルは、ベース基板（１０００）と、シリコン半導体層（５００）と、第１の絶縁層（７１０）と、第１の導電層（１００）と、第２の絶縁層（７２０）と、酸化物半導体層（６００）とを含み、前記シリコン半導体層（５００）は、駆動トランジスタ（Ｔ１）のシリコン活性層および初期化トランジスタ（Ｔ６）のシリコン活性層を含み、前記シリコン活性層は、第１の領域（Ｔ１－Ｓ、Ｔ６－Ｓ）、第２の領域（Ｔ１－Ｄ、Ｔ６－Ｄ）および第１の領域（Ｔ１－Ｓ、Ｔ６－Ｓ）と第２の領域（Ｔ１－Ｄ、Ｔ６－Ｄ）との間に配置される第１のチャネル領域（Ｔ１－Ａ、Ｔ６－Ａ）を含み、前記酸化物半導体層（６００）は、酸化物トランジスタ（Ｔ８－Ｄ）の酸化物活性層を含み、前記酸化物活性層は、第３の領域（Ｔ８－Ｓ）、第４の領域（Ｔ８－Ｄ）および第３の領域（Ｔ８－Ｓ）と第４の領域（Ｔ８－Ｄ）との間に配置される第２のチャネル領域（Ｔ８－Ａ）を有し、同じサブピクセルにおいて、初期化トランジスタ（Ｔ６）のシリコン活性層の第２の領域（Ｔ６－Ｄ）は、酸化物トランジスタ（Ｔ８）の酸化物活性層の第３の領域（Ｔ８－Ｓ）に電気的に接続されている。酸化物トランジスタ（Ｔ８）の酸化物活性層の第４の領域（Ｔ８－Ｄ）は、駆動トランジスタ（Ｔ１）のゲート（ＣＣ２ａ）に電気的に接続されている。

Description

本開示は、ディスプレイ技術の分野に関し、特にディスプレイパネルおよびディスプレイデバイスに関する。
[関連出願の相互参照]
本出願は、２０２０年５月９日に中国特許局に提出し、出願番号がＰＣＴ／ＣＮ２０２０／０８９４６７であり、発明名称が「ディスプレイパネルおよびディスプレイデバイス」との中国特許出願を基礎とする優先権を主張し、その開示の総てをここに取り込む。
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ，ＯＬＥＤ）、量子ドット発光ダイオード（Ｑｕａｎｔｕｍ Ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ，ＱＬＥＤ）などのエレクトロルミネッセンスダイオードには、自己発光と低エネルギー消費という利点があるエレクトロルミネッセンスディスプレイデバイスの応用研究分野のホットスポットの１つである。
本開示の実施形態によって提供されるディスプレイパネルは、
ベース基板と、シリコン半導体層と、第１の導電層と、酸化物半導体層と、第２の導電層と、第３の導電層と、第４の導電層とを含み、
前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも１つは、ピクセル回路を含み、前記ピクセル回路は、駆動トランジスタと、酸化物トランジスタと、記憶コンデンサとを含み、
前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は、前記駆動トランジスタのシリコン活性層を含み、
前記第１の導電層は、前記ベース基板から離れたシリコン半導体層の側に配置され、前記第１の導電層は、前記駆動トランジスタのゲートを含み、
前記酸化物半導体層は、前記ベース基板から離れた前記第１の導電層の側に配置され、前記酸化物半導体層は、前記酸化物トランジスタの酸化物活性層を含み、
第２の導電層は、前記ベース基板から離れた第１の導電層の側に配置され、前記第２の導電層は、記憶導電部を含み、
前記第３の導電層は、前記ベース基板から離れた第２の導電層の側に配置され、前記第３の導電層は、間隔を置いて配置された第１の電力線部および第２の接続部を含み、同じ前記サブピクセルにおいて、前記酸化物トランジスタの第２の電極は、前記第２の接続部を介して前記駆動トランジスタのゲートに電気的に接続され、前記第１の電力線部は、前記記憶導電部に電気的に接続され、
前記第４の導電層は、前記ベース基板から離れた第３の導電層の側に配置され、前記第４の導電層は、第２の電力線部を含み、同じ前記サブピクセルにおいて、前記第１の電力線部は、前記第２の電力線部に電気的に接続され、
ここで、同じ前記サブピクセルにおいて、前記ベース基板上の前記第２の電力線部の正投影は前記ベース基板上の前記第２の接続部の正投影を覆い、前記ベース基板上の前記第２の電力線部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影の第２の方向の両側の縁を超え、前記ベース基板上の前記記憶導電部の正投影の前記第２の方向の両側の縁を超える。
任意選択で、本開示の実施形態では、前記第１の導電層は、間隔を置いて配置された複数の第３の走査線をさらに含み、前記第３の走査線は、第１の方向に延在し、第２の方向に配列され、
前記サブピクセルは、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのゲートは、前記第３の走査線に電気的に接続され、
前記ベース基板上の前記第３の走査線の正投影と、前記ベース基板上の前記第２の電力線部の正投影とは、重なり合う領域を有する。
任意選択で、本開示の実施形態では、前記第２の導電層は、間隔を置いて配置された複数の補助走査線をさらに含み、
同じ前記サブピクセルにおいて、前記ベース基板上の前記補助走査線の正投影と、前記ベース基板上の前記酸化物トランジスタの酸化物活性層の正投影とは、第６の重なり合う領域を有し、前記ベース基板上の前記第２の電力線部の正投影は、前記第６の重なり合う領域と重なり合う。
任意選択で、本開示の実施形態では、前記サブピクセルは、第１の発光制御トランジスタと、第２の発光制御トランジスタとをさらに含み、
前記シリコン半導体層は、前記第１の発光制御トランジスタのシリコン活性層と、前記第２の発光制御トランジスタのシリコン活性層とをさらに含み、
前記第１の導電層は、前記第１の発光制御トランジスタのゲートと、前記第２の発光制御トランジスタのゲートとをさらに含み、
同じ前記サブピクセルにおいて、前記第１の電力線部は、前記第１の発光制御トランジスタの第１の電極に電気的に接続され、前記第１の発光制御トランジスタの第２の電極は、前記駆動トランジスタの第１の電極に電気的に接続され、前記第２の発光制御トランジスタの第１の電極は、前記駆動トランジスタの第２の電極に電気的に接続され、前記第２の発光制御トランジスタの第２の電極は、発光デバイスの第１の電極に電気的に接続される。
任意選択で、本開示の実施形態では、前記第１の導電層は、間隔を置いて配置された複数の発光制御線をさらに含み、
同じ前記サブピクセルにおいて、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記補助走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に配置され、
前記発光制御線は、前記第１の発光制御トランジスタのゲートおよび前記第２の発光制御トランジスタのゲートに電気的に接続される。
任意選択で、本開示の実施形態では、前記ベース基板上の前記第２の電力線部の正投影と、前記ベース基板上の前記発光制御線の正投影とは、重なり合う領域を有する。
任意選択で、本開示の実施形態では、前記第２の接続部は、互いに電気的に接続された第１の導電部および第１の本体部を含み、前記第１の導電部は、前記酸化物トランジスタの酸化物活性層に電気的に接続され、
前記ベース基板上の前記第１の本体部の正投影と、前記ベース基板上の前記駆動トランジスタのゲートの正投影とは、重なり合う領域を有し、かつ、前記ベース基板上の前記第１の本体部の正投影と、前記ベース基板上の前記第３の走査線の正投影とは、重ならない。
任意選択で、本開示の実施形態では、同じ前記サブピクセルにおいて、前記ベース基板上の前記第１の本体部の正投影と、前記ベース基板上の前記第１の電力線部の正投影との間の最小直線距離は、前記ベース基板上の前記第１の本体部の正投影と、前記ベース基板上の第１の発光制御トランジスタのゲートの正投影との間の最小直線距離よりも小さい。
任意選択で、本開示の実施形態では、前記第３の導電層は、前記第１の電力線部および前記第２の接続部から間隔を置いて配置された第１の接続部をさらに含み、
同じ前記サブピクセルにおいて、前記第１の接続部は、前記酸化物トランジスタの酸化物活性層に電気的に接続される。
任意選択で、本開示の実施形態では、前記第１の接続部と前記第１の導電部との間の距離は、閾値よりも大きい。
他方、本開示の実施形態によって提供されるディスプレイパネルは、
ベース基板と、シリコン半導体層と、第１の導電層と、第２の導電層と、第３の導電層とを含み、
前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも１つは、ピクセル回路を含み、前記ピクセル回路は、駆動トランジスタと、初期化トランジスタと、酸化物トランジスタとを含み、
前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は、前記駆動トランジスタのシリコン活性層を含み、
前記第１の導電層は、前記ベース基板から離れた前記シリコン半導体層の側に配置され、前記第１の導電層は、前記駆動トランジスタのゲートを含み、
前記酸化物半導体層は、前記ベース基板から離れた前記第１の導電層の側に配置され、前記酸化物半導体層は、前記酸化物トランジスタの酸化物活性層を含み、
前記第２の導電層は、前記ベース基板から離れた前記第１の導電層の側に配置され、前記第２の導電層は、間隔を置いて配置された複数の補助走査線を含み、前記補助走査線は、第１の方向に沿って延在し、前記酸化物トランジスタのゲートに電気的に接続され、
前記第３の導電層は、前記ベース基板から離れた前記第１の導電層の側に配置され、前記第３の導電層は、第１の接続部と、第２の接続部とを含み、 同じ前記サブピクセルにおいて、前記酸化物トランジスタの酸化物活性層は、前記第２の接続部を介して、前記駆動トランジスタのゲートに電気的に接続され、前記初期化トランジスタの第１の電極は、前記第１の接続部および第２の接続部を介して前記駆動トランジスタのゲートに電気的に接続され、前記第１の接続部は、延在方向が第１の方向にほぼ平行である部分を含む。
任意選択で、本開示の実施形態では、前記第１の接続部は、前記酸化物トランジスタの酸化物活性層に電気的に接続された第１のサブ接続部を含み、
前記第１のサブ接続部延在方向は、前記第１の方向にほぼ平行であり、前記酸化物トランジスタの酸化物活性層の延在方向と交差する。
任意選択で、本開示の実施形態では、前記第１の接続部は、前記第１のサブ接続部に電気的に接続された第２のサブ接続部をさらに含み、
前記第２のサブ接続部の延在方向は、前記酸化物トランジスタの酸化物活性層の延在方とほぼ平行である。
任意選択で、本開示の実施形態では、前記ベース基板上の前記第２の接続部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影内に配置される。
任意選択で、本開示の実施形態では、前記サブピクセルは、初期化ラインをさらに含み、前記初期化トランジスタは、前記初期化ラインに電気的に接続され、前記初期化信号は、少なくとも前記第１のサブ接続部および第２の接続部によって前記駆動トランジスタのゲートへ送信される。
任意選択で、本開示の実施形態では、前記第２の導電層は、記憶導電部をさらに含み、前記第３の導電層は、間隔を置いて配置された第１の電力線部をさらに含み、前記第１の電力線部は、前記記憶導電部に電気的に接続される。
任意選択で、本開示の実施形態では、前記ベース基板から離れた第３の導電層の側に配置された第４の導電層をさらに含み、前記第４の導電層は、第２の電力線部を含み、同じ前記サブピクセルにおいて、前記第１の電力線部は、前記第２の電力線部に電気的に接続され、
ここで、同じ前記サブピクセルにおいて、前記ベース基板上の前記第２の電力線部の正投影は前記ベース基板上の前記第２の接続部の正投影を覆い、前記ベース基板上の前記第２の電力線部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影の前記第２の方向の両側の縁を超え、前記ベース基板上の前記記憶導電部の正投影の前記第２の方向の両側の縁を超える。
任意選択で、本開示の実施形態では、前記第１の導電層は、間隔を置いて配置された複数の第３の走査線をさらに含み、前記第３の走査線は、前記第１の方向に沿って延在し、第２の方向に沿って配列され、
前記サブピクセルは、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのゲートは、前記第３の走査線に電気的に接続され、
前記ベース基板上の前記第３の走査線の正投影と、前記ベース基板上の前記第２の電力線部の正投影とは、重なり合う領域を有する。
任意選択で、本開示の実施形態では、前記サブピクセルは、第１の発光制御トランジスタと、第２の発光制御トランジスタとをさらに含み、
前記シリコン半導体層は、前記第１の発光制御トランジスタのシリコン活性層と、前記第２の発光制御トランジスタのシリコン活性層とをさらに含み、
前記第１の導電層は、前記第１の発光制御トランジスタのゲートと、前記第２の発光制御トランジスタのゲートとをさらに含み、
同じ前記サブピクセルにおいて、前記第１の電力線部は、前記第１の発光制御トランジスタの第１の電極に電気的に接続され、前記第１の発光制御トランジスタの第２の電極は、前記駆動トランジスタの第１の電極に電気的に接続され、前記第２の発光制御トランジスタの第１の電極は、前記駆動トランジスタの第２の電極に電気的に接続され、前記第２の発光制御トランジスタの第２の電極は、発光デバイスの第１の電極に電気的に接続される。
任意選択で、本開示の実施形態では、前記第１の導電層は、間隔を置いて配置された複数の発光制御線をさらに含み、
同じ前記サブピクセルにおいて、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記補助走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に配置され、
前記発光制御線は、前記第１の発光制御トランジスタのゲートおよび前記第２の発光制御トランジスタのゲートに電気的に接続される。
任意選択で、本開示の実施形態では、前記ベース基板上の前記第２の電力線部の正投影と、前記ベース基板上の前記発光制御線の正投影とは、重なり合う領域を有する。
他方、本開示の実施形態はまた、本開示の実施形態によって提供される上記のディスプレイパネルを含むディスプレイデバイスを提供する。
本発明の実施形態によって提供されるいくつかのディスプレイパネルの構造の概略図である。 本発明の実施形態によって提供されるいくつかのピクセル駆動回路の構造の概略図である。 本発明の実施形態によって提供されるいくつかの信号タイミング図である。 本発明の実施形態によって提供される別のいくつかの信号タイミング図である。 本発明の実施形態によって提供される別のいくつかの信号タイミング図である。 本発明の実施形態によって提供される別のいくつかの信号タイミング図である。 本発明の実施形態によって提供されるいくつかのピクセル駆動回路のレイアウト構造の概略図である。 本発明の実施形態によって提供されるいくつかのシリコン半導体層の構造の概略図である。 本発明の実施形態によって提供されるいくつかの第１の導電層の構造の概略図である。 本発明の実施形態によって提供されるいくつかの酸化物半導体層の構造の概略図である。 本発明の実施形態によって提供されるいくつかの第２の導電層の構造の概略図である。 本発明の実施形態によって提供されるいくつかの第３の導電層の構造の概略図である。 本発明の実施形態によって提供されるいくつかの第４の導電層の構造の概略図である。 図３に示すピクセル駆動回路のレイアウト構造図におけるＡＡ’方向に沿った概略断面構造図である。 図３に示すピクセル駆動回路のレイアウト構造図におけるＢＢ’方向に沿った概略断面構造図である。 図３に示すピクセル駆動回路のレイアウト構造図におけるＣＣ’方向に沿った概略断面構造図である。 図３に示すピクセル駆動回路のレイアウト構造図における部分概略断面構造図である。 本発明の実施形態中２行２列サブピクセルの２行２列のピクセル駆動回路のレイアウト構造図における。
本開示の実施形態の目的、技術的解決策、および利点をより明確にするために、本開示の実施形態の技術的解決策は、本開示の実施形態の添付の図面と併せて明確かつ完全に説明される。明らかに、記載された実施形態は、すべての実施形態ではなく、本開示の実施形態の一部である。そして、矛盾がない場合、本開示の実施形態および実施形態の特徴は、互いに組み合わせることができる。本開示の記載された実施形態に基づいて、当業者によって創造的な労働なしに得られた他のすべての実施形態は、本開示の保護範囲内にある。
別段の定義がない限り、本開示で使用される技術用語または科学用語は、本開示が属する分野の通常のスキルを有する人々によって理解される通常の意味を有するものとする。本開示で使用される「第１」、「第２」および同様の単語は、順序、量、または重要性を示すものではなく、異なる構成要素を区別するためにのみ使用される。「含める」または「包括」および他の同様の単語は、単語の前に表示される要素またはアイテムが、単語の後にリストされる要素またはアイテムおよびそれらの同等物を覆うが、他の要素またはアイテムを除外しないことを意味する。「接続された」または「血族された」などの同様の単語は、物理的または機械的接続に限定されず、直接または間接を問わず、電気的接続を含む場合がある。
図面中の各図のサイズおよび形状は真の比率を反映しておらず、目的は本発明の内容を説明することのみであることに留意されたい。また、同一または類似の参照番号は、同一または類似の要素または同一または類似の機能を有する要素を示す。
図１に示されるように、本発明の実施形態によって提供されるディスプレイパネルは、ベース基板１０００と、ベース基板１０００の表示領域に配置された複数のピクセルユニットＰＸとを含み得る。前記ピクセルユニットＰＸは、複数のサブピクセルｓｐｘを含み得る。例示的に、図１および図２ａに示されるように、複数のサブピクセルｓｐｘのうちの少なくとも１つのサブピクセルｓｐｘは、ピクセル駆動回路０１２１および発光デバイス０１２０を含み得る。ここで、ピクセル駆動回路０１２１は、トランジスタとコンデンサを有し、前記トランジスタと前記コンデンサとの相互作用により電気信号を生成し、生成された電気信号は、発光デバイス０１２０の第１の電極に入力される。さらに、対応する電圧が発光デバイス０１２０の第２の電極に印加されて、発光デバイス０１２０を駆動して発光させる。
図２ａに示すように、ピクセル駆動回路０１２１は、駆動制御回路０１２２、第１の発光制御回路０１２３、第２の発光制御回路０１２４、電圧安定化回路０１２５、データ書き込み回路０１２６、記憶回路０１２７、および閾値補償回路０１２８およびリセット回路０１２９を含み得る。
駆動制御回路０１２２は、制御端子、第１の端子、および第２の端子を含み得る。そして、駆動制御回路０１２２は、発光デバイス０１２０を駆動して発光させるための駆動電流を発光デバイス０１２０に提供するように構成される。例えば、第１の発光制御回路０１２３は、駆動制御回路０１２２の第１の端子および第１の電圧端子ＶＤＤに接続されている。そして、第１の発光制御回路０１２３は、駆動制御回路０１２２と第１の電圧端子ＶＤＤとの間の接続のオンまたはオフを実現するように構成される。
第２の発光制御回路０１２４は、駆動制御回路０１２２の第２の端部および発光デバイス０１２０の第１の電極に電気的に接続されている。そして、第２の発光制御回路０１２４は、駆動制御回路０１２２と発光装置０１２０との間の接続間の接続のオンまたはオフを実現するように構成される。
電圧安定化回路０１２５は、駆動制御回路０１２２の制御端子、リセット回路０１２９、および閾値補償回路０１２８に電気的に接続され、電圧安定化回路０１２５は、駆動制御回路０１２２の制御端子およびリセット回路０１２９制御回路０１２２をオンにするように構成される。動制御回路０１２２の制御端子をリセットする。そして、電圧安定化回路０１２５は、駆動制御回路０１２２の制御端子および閾値補償回路０１２８をオンにして閾値補償を実行するように構成される。
データ書き込み回路０１２６は、駆動制御回路０１２２の第１の端子に電気的に接続されている。そして、第２の発光制御回路０１２４は、データラインＶＤ上の信号を記憶回路０１２７に書き込むように構成される。
記憶回路０１２７は、駆動制御回路０１２２の制御端子および第１の電圧端子ＶＤＤに電気的に接続されている。そして、記憶回路０１２７は、データ信号を記憶するように構成される。
閾値補償回路０１２８は、電圧安定化回路０１２５の第２の端子および駆動制御回路０１２２に電気的に接続されている。そして、閾値補償回路０１２８は、駆動制御回路０１２２に対して閾値補償を実行するように構成される。
リセット回路０１２９はまた、発光デバイス０１２０の第１の電極に電気的に接続されている。そして、リセット回路０１２９は、発光デバイス０１２０の第１の電極をリセットし、初期化ラインＶＩＮＩＴで送信された信号を電圧安定化回路０１２５に提供して、電圧安定化回路０１２５が駆動制御回路０１２２の制御端子およびリセット回路０１２９をオンにする場合、駆動制御回路０１２２の制御端子をリセットするように構成される。
ここで、発光デバイス０１２０は、ＯＬＥＤおよびＱＬＥＤのうちの少なくとも１つなどのエレクトロルミネセントダイオードとして構成することができる。ここで、発光デバイス０１２０は、積み重ねられた第１の電極、発光機能層、および第２の電極を含み得る。例示的に、第１の電極はアノードであり得、第２の電極はカソードであり得る。発光機能層は、発光層を含み得る。さらに、発光機能層はまた、正孔注入層、正孔輸送層、発光層、電子輸送層、および電子注入層などのフィルム層を含み得る。もちろん、実際のアプリケーションでは、発光デバイス０１２０は、ここに限定されない実際のアプリケーション環境の要件に従って設計および決定することができる。
例示的に、図２ａに示されるように、駆動制御回路０１２２は、駆動トランジスタＴ１を含み、駆動制御回路０１２２の制御端子は、駆動トランジスタＴ１のゲートを含み、駆動制御回路０１２２の第１の端子は、駆動トランジスタＴ１の第１の電極を含み。駆動制御回路０１２２の第２の端子は、駆動トランジスタＴ１の第２の電極を含む。
例示的に、図２ａに示されるように、データ書き込み回路０１２６は、データ書き込みトランジスタＴ２を含む。記憶回路０１２７は、記憶コンデンサＣＳＴを含む。閾値補償回路０１２８は、閾値補償トランジスタＴ３を含む。第１の発光制御回路０１２３は、第１の発光制御トランジスタＴ４を含む。第２の発光制御回路０１２４は、第２の発光制御トランジスタＴ５を含む。リセット回路０１２９は、初期化トランジスタＴ６および第２のリセットトランジスタＴ７を含む。電圧安定化回路０１２５は、酸化物トランジスタＴ８を含む。
具体的には、データ書き込みトランジスタＴ２の第１の電極は、駆動トランジスタＴ１の第１の電極に電気的に接続され、データ書き込みトランジスタＴ２の第２の電極は、データ信号を受信するためにデータラインＶＤに電気的に接続されるように構成される。データ書き込みトランジスタＴ２のゲートは、信号を受信するために第３の走査線ＧＡ３に電気的に接続されるように構成される。
記憶コンデンサＣＳＴの第１の電極は、第１の電源端子ＶＤＤに電気的に接続され、記憶コンデンサＣＳＴの第２の電極は、駆動トランジスタＴ１のゲートに電気的に接続されている。
閾値補償トランジスタＴ３の第１の電極は、駆動トランジスタＴ１の第２の電極に電気的に接続されている。閾値補償トランジスタＴ３の第２の電極は、酸化物トランジスタＴ８の第１の電極に電気的に接続されている。閾値補償トランジスタＴ３のゲートは、信号を受信するために第３の走査線ＧＡ３に電気的に接続されるように構成される。
閾値補償トランジスタＴ３の第１の電極は、駆動トランジスタＴ１の第２の電極に電気的に接続され、閾値補償トランジスタＴ３の第２の電極は、酸化物トランジスタＴ８の第１の電極に電気的に接続される。補償トランジスタＴ３は、信号を受信するために第３の走査線ＧＡ３に電気的に接続されるように構成される。
第２のリセットトランジスタＴ７の第１の電極は、リセット信号を受信するために初期化ラインＶＩＮＩＴに電気的に接続されるように構成され、第２のリセットトランジスタＴ７の第２の電極は、発光デバイス０１２０の第１の電極に電気的に接続される。第２のリセットトランジスタＴ７のゲートは、信号を受信するために第４の走査線ＧＡ４に電気的に接続されるように構成される。
第１の発光制御トランジスタＴ４の第１の電極は、第１の電源端子ＶＤＤに電気的に接続され、第１の発光制御トランジスタＴ４の第２の電極は、駆動トランジスタＴ１の第１の電極に電気的に接続され、第１の発光制御トランジスタＴ４のゲートは、発光制御線ＥＭに電気的に接続されて、発光制御信号を受信するように構成されている。
第２の発光制御トランジスタＴ５の第１の電極は、駆動トランジスタＴ１の第２の電極に電気的に接続され、第２の発光制御トランジスタＴ５の第２の電極は、発光デバイス０１２０の第１の電極に電気的に接続される。第２の発光制御トランジスタＴ５のゲートは、発光制御信号を受信するために、発光制御線ＥＭと電気的に接続されるように構成される。
酸化物トランジスタＴ８の第２の電極は、駆動トランジスタＴ１のゲートに電気的に接続され、酸化物トランジスタＴ８のゲートは、信号を受信するために第１の走査線ＧＡ１に電気的に接続されるように構成される。
発光装置０１２０の第２の電極は、第２の電源端子ＶＳＳに電気的に接続されている。ここで、上記トランジスタの第１の電極および第２の電極は、本明細書に限定されない実際の用途に応じて、ソース電極またはドレイン電極として決定することができる。
例えば、第１の電源端子ＶＤＥＤと第２の電源端子ＶＳＳの一方は高電圧端子であり、もう一方は低電圧端子である。例えば、図２ａに示す実施形態では、第１の電源端子ＶＤＥＤは、一定の第１の電圧を出力する電圧源であり、第１の電圧は正の電圧であり、第２の電源端子ＶＳＳは、一定の第２の電圧を出力する電圧源であり得る。第２の電圧は負の電圧などである。例えば、いくつかの例では、第２の電源端子ＶＳＳは接地され得る。
図２ａに示されるピクセル駆動回路に対応するいくつかの信号タイミング図が図２ｂに示されている。表示時間の１フレームで、ピクセル駆動回路の動作プロセスには、Ｔ１０ステージ、Ｔ２０ステージ、およびＴ３０ステージの３つのステージがある。ここで、ｇａ１は第１走査線ＧＡ１で送信される信号を表し、ｇａ２は第２走査線ＧＡ２で送信される信号を表し、ｇａ３は第３走査線ＧＡ３で送信される信号を表し、ｇａ４は第４走査線ＧＡ４で送信された信号を表す。ｅｍは、発光制御線ＥＭで送信される信号を表す。
Ｔ１０ステージでは、信号ｇａ１が初期化トランジスタＴ６を制御し、信号ｇａ２が酸化物トランジスタＴ８を制御してオンになるため、初期化ラインＶＩＮＩＴで送信される信号を駆動トランジスタＴ１のゲートに供給して駆動トランジスタＴ１のゲートのリセットを実行することができる。信号ｇａ４は、オンになる第２のリセットトランジスタＴ７がオンになるように制御して、初期化ラインＶＩＮＩＴで送信される信号を発光デバイス０１２０の第１の電極に提供して、発光デバイス０１２０の第１の電極をリセットすることができる。また、このステージでは、信号ｇａ３は、データ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方を制御してオフにする。信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオフにする。
Ｔ２０ステージでは、信号ｇａ３は、データ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方を制御してオンにする。さらに、信号ｇａ２は、オンになる酸化物トランジスタＴ８を制御するので、データラインＶＤで送信されるデータ信号は、駆動トランジスタＴ１のゲートを充電することができ、その結果、駆動トランジスタＴ１のゲートの電圧が、Ｖｄａｔａ＋Ｖｔｈになるようにする。ここで、Ｖｔｈは駆動トランジスタＴ１の閾値電圧を表し、Ｖｄａｔａはデータ信号の電圧を表す。さらに、このステージでは、信号ｇａ１は初期化トランジスタＴ６を制御してオフにし、信号ｇａ４は第２のリセットトランジスタＴ７を制御してオフにする。信号ｅｍは、オフになる第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオフにする。
Ｔ３０ステージでは、信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオンにする。ターンオンされた第１の発光制御トランジスタＴ４は、第１の電源端子ＶＤＥＤの電圧Ｖvddを駆動トランジスタＴ１の第１の電極に提供し、その結果、駆動トランジスタＴ１の第１の電極の電圧はＶvddである。駆動トランジスタＴ１は、そのゲート電圧Ｖｄａｔａ＋Ｖｔｈおよび第１の電極電圧Ｖvddに従って駆動電流を生成する。当該駆動電流は、オンになっている第２の発光制御トランジスタＴ５を介して発光デバイス０１２０に提供され、発光デバイス０１２０を駆動して発光させる。さらに、このステージでは、信号ｇａ１は初期化トランジスタＴ６を制御してオフにし、信号ｇａ４は第２のリセットトランジスタＴ７を制御してオフにする。信号ｇａ３は、データ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方を制御してオフにする。信号ｇａ２は、酸化物トランジスタＴ８をオフに制御する。
いくつかの例では、図２ａに示されるピクセル駆動回路に対応する他の信号タイミング図が図２ｃに示されている。表示時間の１フレームで、ピクセル駆動回路の動作プロセスには、Ｔ１０ステージ、Ｔ２０ステージ、およびＴ３０ステージの３つのステージがある。ここで、ｇａ１は第１走査線ＧＡ１で送信される信号を表し、ｇａ２は第２走査線ＧＡ２で送信される信号を表し、ｇａ３は第３走査線ＧＡ３で送信される信号を表し、ｇａ４は第４走査線ＧＡ４で送信された信号を表す。ｅｍは、発光制御線ＥＭで送信される信号を表す。
Ｔ１０ステージでは、信号ｇａ４は、第２のリセットトランジスタＴ７を制御してオフにし、残りの動作プロセスは、上記の実施形態を参照することができ、ここでは繰り返されない。
Ｔ２０ステージでは、信号ｇａ４は、第２のリセットトランジスタＴ７をオンに制御して、初期化ラインＶＩＮＩＴで送信される信号を発光デバイス０１２０の第１の電極に提供して、発光デバイス０１２０の第１の電極をリセットする。残りの動作プロセスは、ここでは繰り返されない上記の実施形態を参照することができる。
Ｔ３０ステージでは、このステージの動作プロセスは、上記の実施形態を参照することができ、ここでは繰り返されない。
いくつかの例では、図２ａに示されるピクセル駆動回路に対応する他のいくつかの信号タイミング図は、図２ｄに示される通りである。表示時間の１フレームで、ピクセル駆動回路の動作プロセスには、Ｔ１０ステージ、Ｔ２０ステージ、Ｔ３０ステージ、Ｔ４０ステージの３つのステージがある。ここで、ｇａ１は第１走査線ＧＡ１で送信される信号を表し、ｇａ２は第２走査線ＧＡ２で送信される信号を表し、ｇａ３は第３走査線ＧＡ３で送信される信号を表し、ｇａ４は第４走査線ＧＡ４で送信される信号を表す。 ＧＡ４。ｅｍは、発光制御線ＥＭで送信される信号を表す。
Ｔ１０ステージでは、信号ｇａ４は、第２のリセットトランジスタＴ７を制御してオンにし、初期化ラインＶＩＮＩＴで送信される信号を発光デバイス０１２０の第１の電極に提供して、発光デバイス０１２０の第１の電極をリセットする。また、このステージでは、信号ｇａ１は初期化トランジスタＴ６を制御してオフにし、信号ｇａ３はデータ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方を制御してオフにする。信号ｅｍは、オフになる第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオフにする。信号ｇａ２は、酸化物トランジスタＴ８をオフに制御する。
Ｔ２０ステージでは、信号ｇａ１が初期化トランジスタＴ６を制御してオンにし、信号ｇａ２が酸化物トランジスタＴ８を制御してオンにするため、初期化ラインＶＩＮＩＴで送信された信号を駆動トランジスタのゲートに供給して、駆動トランジスタＴ１のゲートをリセットするように極がリセットすることができるようにする。さらに、このステージでは、信号ｇａ４は第２のリセットトランジスタＴ７を制御してオフにし、信号ｇａ３はデータ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方を制御してオフにする。信号ｅｍは、オフになる第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオフにする。
Ｔ３０ステージでは、信号ｇａ３は、データ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方を制御してオンにする。さらに、信号ｇａ２は、オンになる酸化物トランジスタＴ８を制御するので、データラインＶＤで送信されるデータ信号は、駆動トランジスタＴ１のゲートを充電することができ、その結果、駆動トランジスタＴ１のゲートの電圧がＶｄａｔａ＋Ｖｔｈになる。ここで、Ｖｔｈは駆動トランジスタＴ１の閾値電圧を表し、Ｖｄａｔａはデータ信号の電圧を表す。さらに、このステージでは、信号ｇａ１は初期化トランジスタＴ６を制御してオフにし、信号ｇａ４は第２のリセットトランジスタＴ７を制御してオフにする。信号ｅｍは、オフになる第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオフにする。
Ｔ４０ステージでは、信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオンにする。ターンオンされた第１の発光制御トランジスタＴ４は、第１の電源端子ＶＤＥＤの電圧Ｖvddを駆動トランジスタＴ１の第１の電極に提供し、その結果、駆動トランジスタＴ１の第１の電極の電圧はＶvddである。駆動トランジスタＴ１は、そのゲート電圧Ｖｄａｔａ ＋ Ｖｔｈおよび第１の電極電圧Ｖvddに従って駆動電流を生成する。当該駆動電流は、オンになっている第２の発光制御トランジスタＴ５を介して発光デバイス０１２０に提供され、発光デバイス０１２０を駆動して発光させる。さらに、このステージでは、信号ｇａ１は初期化トランジスタＴ６を制御してオフにし、信号ｇａ４は第２のリセットトランジスタＴ７を制御してオフにする。信号ｇａ３は、データ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方を制御してオフにする。信号ｇａ２は、酸化物トランジスタＴ８をオフに制御する。
いくつかの例では、図２ａに示されるピクセル駆動回路に対応する他のいくつかの信号タイミング図が図２ｅに示されている。表示時間の１フレームで、ピクセル駆動回路の動作プロセスには、Ｔ１０ステージ、Ｔ２０ステージ、Ｔ３０ステージ、Ｔ４０ステージの３つのステージがある。ここで、ｇａ１は第１走査線ＧＡ１で送信される信号を表し、ｇａ２は第２走査線ＧＡ２で送信される信号を表し、ｇａ３は第３走査線ＧＡ３で送信される信号を表し、ｇａ４は第４走査線ＧＡ４で送信される信号を表す。ｅｍは、発光制御線ＥＭで送信される信号を表す。
Ｔ１０段では、信号ｇａ１が初期化トランジスタＴ６を制御してオンにし、信号ｇａ２が酸化物トランジスタＴ８を制御してオンにすることにより、初期化ラインＶＩＮＩＴで送信された信号を駆動トランジスタのゲートに提供することができる。それにより、駆動トランジスタＴ１のゲートをリセットすることができる。さらに、このステージでは、信号ｇａ４は第２のリセットトランジスタＴ７を制御してオフにし、信号ｇａ３はデータ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方を制御してオフにする。信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオフにする。
Ｔ２０ステージでは、信号ｇａ４は、第２のリセットトランジスタＴ７をオンに制御して、初期化ラインＶＩＮＩＴで送信された信号を発光デバイス０１２０の第１の電極に提供して、発光デバイス０１２０の第１の電極をリセットする。また、このステージでは、信号ｇａ１は初期化トランジスタＴ６を制御してオフにし、信号ｇａ３はデータ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方を制御してオフにする。信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオフにする。
Ｔ３０ステージでは、信号ｇａ３は、データ書き込みトランジスタＴ２と閾値補償トランジスタＴ３の両方を制御してオンにする。さらに、信号ｇａ２は、オンになる酸化物トランジスタＴ８を制御するので、データラインＶＤで送信されるデータ信号は、駆動トランジスタＴ１のゲートを充電することができ、その結果、駆動トランジスタＴ１のゲートの電圧はＶｄａｔａ＋Ｖｔｈになる。ここで、Ｖｔｈは駆動トランジスタＴ１の閾値電圧を表し、Ｖｄａｔａはデータ信号の電圧を表す。さらに、このステージでは、信号ｇａ１は初期化トランジスタＴ６を制御してオフにし、信号ｇａ４は第２のリセットトランジスタＴ７を制御してオフにする。信号ｅｍは、第１の発光制御トランジスタＴ４と第２の発光制御トランジスタＴ５の両方を制御してオフにする。
本開示の実施形態では、サブピクセル内のピクセル駆動回路は、図２ａに示される構造であるだけでなく、他の数のトランジスタを含む構造であってもよいことに留意されたい。本開示の実施形態では限定されない。
図３は、本開示のいくつかの実施形態によって提供されるピクセル駆動回路のレイアウト（Ｌａｙｏｕｔ）構造の概略図である。図４ａから４ｆは、本開示のいくつかの実施形態によって提供されるピクセル駆動回路の様々な層の概略図である。ここで、図３～図４ｆに示す例では、サブピクセルｓｐｘのピクセル駆動回路を例として取り上げている。図３～図４ｆはまた、ピクセル駆動回路０１２１の第１の走査線ＧＡ１、第２の走査線ＧＡ２、第３の走査線ＧＡ３、第４の走査線ＧＡ４、初期化ラインＶＩＮＩＴ、発光制御線ＥＭ、データラインＶＤ、および第１の電力線部Ｖｄｄに電気的に接続された発光制御線を示している。ここで、第１の電源ライン部分Ｖｄｄは、駆動電圧（すなわち、第１の電圧）を第１の電源端子ＶＤＤに入力するように構成されている。例示的に、複数のデータラインＶＤは、第１の方向Ｆ１に沿って配列され得る。
例示的に、図３、図４ａ、および図５ａから図６に示されるように、当該ピクセル駆動回路０１２１のシリコン半導体層５００が示されている。シリコン半導体層５００は、アモルファスシリコンおよび低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ，ＬＴＰＳ）材料をパターン化することによって形成することができる。シリコン半導体層５００を使用して、前述の駆動トランジスタＴ１、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１の発光制御トランジスタＴ４、第２の発光制御トランジスタＴ５、初期化トランジスタＴ６、およびを第２のリセットトランジスタＴ７のシリコン活性層作製することができる。また、各シリコン活性層は、第１の領域、第２の領域、および第１の領域と第２の領域との間に位置する第１のチャネル領域とを含み得る。例えば、図４ａは、駆動トランジスタＴ１の第１のチャネル領域Ｔ１－Ａ、データ書き込みトランジスタＴ２の第１のチャネル領域Ｔ２－Ａ、閾値補償トランジスタＴ３の第１のチャネル領域Ｔ３－Ａ、第１の発光制御トランジスタＴ４の第１のチャネル領域Ｔ４－Ａ、第２の発光制御トランジスタＴ５の第１のチャネル領域Ｔ５－Ａ、初期化トランジスタＴ６の第１のチャネル領域Ｔ６－Ａ，第２のリセットトランジスタＴ７の第１のチャネル領域Ｔ７－Ａを示している。上記の第１の領域および第２の領域は、導電性領域を形成するためにｎ型不純物またはｐ型不純物がドープされたシリコン半導体層５００の領域であり得ることに留意されたい。したがって、第１の領域および第２の領域は、電気的接続のためのシリコン活性層のソース電極領域およびドレイン電極領域として使用することができる。
例示的に、図３および図４ａに示されるように、初期化トランジスタＴ６のシリコン活性層は、第２の方向Ｆ２に沿ってほぼ直線に延在させることができる。例えば、初期化トランジスタＴ６のシリコン活性層の延在方向は、第２の方向Ｆ２にほぼ平行である。なお、実際の工程では、工程条件の制限等により、初期化トランジスタＴ６のシリコン活性層の延在方向が第２方向と完全に平行ではなく、多少のずれが生じる場合がある。したがって、上記の初期化トランジスタＴ６のシリコン活性層の延在方向は、第２の方向がほぼ並列条件を満たしている限り、これらはすべて本発明の保護範囲に属する。例えば、上記の同一性は、許容誤差範囲内での並列処理を可能にすることができる。
例示的に、図３および図４ａに示されるように、閾値補償トランジスタＴ３のシリコン活性層は、第２の方向Ｆ２に沿ってほぼ直線に延在させることができる。例えば、閾値補償トランジスタＴ３のシリコン活性層の延在方向は、第２の方向Ｆ２にほぼ平行である。なお、実際の工程では、工程条件の制限等により、閾値補償トランジスタＴ３のシリコン活性層の延在方向が第２方向と完全に平行ではなく、多少のずれが生じる場合がある。したがって、上記閾値補償トランジスタＴ３のシリコン活性層の延在方向と第２方向がほぼ並列条件を満たしている限り、それらはすべて本発明の保護範囲内にある。例えば、上記の同一性は、許容誤差範囲内での並列処理を可能にすることができる。
例示的に、図５ａおよび５ｂに示されるように、第１の絶縁層７１０は、上記のシリコン半導体層５００を保護するために、上記のシリコン半導体層５００上に形成される。図３、図４ｂ、および図５ａから図６に示されるように、当該ピクセル駆動回路０１２１の第１の導電層１００が示されている。第１の導電層１００は、シリコン半導体層５００から絶縁されるように、ベース基板１０００から離れた第１の絶縁層７１０の側に配置されている。第１の導電層１００は、互いに間隔を置いて配置された複数の走査線、互いに間隔を置いて配置された複数の発光制御線ＥＭ、駆動トランジスタＴ１のゲートＣＣ２ａ、データ書き込みトランジスタＴ２のゲートＴ２－Ｇ、閾値補償トランジスタＴ３のゲートＴ３－Ｇ、第１の発光制御トランジスタＴ４のゲートＴ４－Ｇ、第２の発光制御トランジスタＴ５のゲートＴ５－Ｇ、初期化トランジスタＴ６のゲートＴ６－Ｇ、第２のリセットトランジスタＴ７のゲートＴ７－Ｇ、および酸化物トランジスタＴ８の第１のゲートＴ８－Ｇ１を含み得る。例示的に、複数の走査線は、例えば、間隔を置いて配置された複数の第１の走査線ＧＡ１、複数の第２の走査線ＧＡ２、複数の第３の走査線ＧＡ３および複数の第４の走査線ＧＡ４を含み得る。例えば、サブピクセルの１つの行は、１つの第１の走査線ＧＡ１、１つの第２の走査線ＧＡ２、１つの第３の走査線ＧＡ３、１つの第４の走査線ＧＡ４、および１つの発光制御線ＥＭに対応する。
例えば、図３～４ｂに示すように、データ書き込みトランジスタＴ２のゲートＴ２－Ｇは、第３の走査線ＧＡ３がシリコン半導体層５００と重なる第１の部分であり得る。ベース基板１０００上の第３の走査線ＧＡ３の正投影およびベース基板１０００上の閾値補償トランジスタＴ３のシリコン活性層の第１のチャネル領域Ｔ３－Ａの正投影は、第３の重なり合う領域を有し、第３の重なり合う領域に位置する走査線ＧＡ３の部分は、閾値補償トランジスタＴ３のゲートＴ３－Ｇと第３の走査線ＧＡ３との間のである。すなわち、閾値補償トランジスタＴ３のゲートＴ３－Ｇは、第３の走査線ＧＡ３がシリコン半導体層５００と重なる第２の部分であり得る。ベース基板１０００上の発光制御線ＥＭの正投影と、第１の発光制御トランジスタＴ４のシリコン活性層の第１のチャネル領域Ｔ４－Ａは、第４の重なり合う領域を有し、第４の重なり合う領域に位置する発光制御線ＥＭの部分は、第１の発光制御トランジスタＴ４のゲートＴ４－Ｇである。即ち、第１の発光制御トランジスタＴ４のゲートＴ４－Ｇは、発光制御線ＥＭと、シリコン半導体層５００と重なる第１の部分である。ベース基板１０００上の発光制御線ＥＭの正投影と、第２の発光制御トランジスタＴ５のシリコン活性層の第１のチャネル領域Ｔ５－Ａは、第５の重なり合う領域を有し、第５の重なり合う領域に位置する発光制御線ＥＭの部分は、第２の発光制御トランジスタＴ５のゲートＴ５－Ｇであり、即ち、第２の発光制御トランジスタＴ５のゲートＴ５－Ｇは、発光制御線ＥＭとシリコン半導体層５００と重なる第２の部分である。
さらに、ベース基板１０００上の第１の走査線ＧＡ１の正投影と、ベース基板１０００上の初期化トランジスタＴ６のシリコン活性層の第１のチャネル領域Ｔ６-Ａの正投影は、第１の重なり合う領域を有する。第１の重なり合う領域に位置する第１の走査線ＧＡ１の部分は、初期化トランジスタＴ６のゲートＴ６－Ｇである。すなわち、初期化トランジスタＴ６のゲートＴ６－Ｇは、第１の走査線ＧＡ１とシリコン半導体層５００と重なる第１の部分であり、第２のリセットトランジスタＴ７のゲートＴ７－Ｇは、第４の走査線ＧＡ４とシリコン半導体層５００と重なる第１の部分である。酸化物トランジスタＴ８の第１のゲートＴ８－Ｇ１は、第２の走査線ＧＡ２とシリコン半導体層５００と重なる第１の部分である。また、駆動トランジスタＴ１のゲートＣＣ２ａは、記憶コンデンサＣＳＴの電極板として設定することができる。駆動トランジスタＴ１のゲートＣＣ２ａと記憶コンデンサＣＳＴの１つの電極板が一体となっているとも言える。さらに、ベース基板１０００上の第２の走査線ＧＡ２の正投影およびベース基板１０００上の酸化物トランジスタＴ８の酸化物活性層の第２のチャネル領域Ｔ８-Ａの正投影は、第２の重なり合う領域を有する。そして、第２の重なり合う領域に位置する第２の走査線ＧＡ２の部分は、酸化物トランジスタＴ８－Ａのゲートである。
例示的に、図３および図４ｂに示されるように、第１の走査線ＧＡ１、第２の走査線ＧＡ２、第３の走査線ＧＡ３、発光制御線ＥＭ、および第４の走査線ＧＡ４は、第１の方向Ｆ１に沿って延びる。また、第１走査線ＧＡ１、第２走査線ＧＡ２、第３走査線ＧＡ３、発光制御線ＥＭ、第４走査線ＧＡ４は、第２方向Ｆ２に沿って配列されている。ここで、同じサブピクセルにおいて、ベース基板１０００上の第２の走査線ＧＡ２の正投影は、ベース基板１０００上の第１の走査線ＧＡ１の正投影とベース基板１０００上の第３の走査線ＧＡ３の正投影との間に位置する。ベース基板１０００上の。ベース基板１０００上の第３の走査線ＧＡ３の正投影は、ベース基板１０００上の第２の走査線ＧＡ２の正投影と、ベース基板１０００上の発光制御線ＥＭの正投影との間に位置する。ベース基板１０００上の第４の走査線ＧＡ４の正投影は、ベース基板１０００上の第３の走査線ＧＡ３の正投影から離れたベース基板１０００上の発光制御線ＥＭの正投影の側に配置されている。さらに、同じサブピクセルにおいて、ベース基板１０００上の酸化物トランジスタＴ８の酸化物活性層の正投影は、ベース基板１０００上の第１の走査線ＧＡ１と第３の走査線ＧＡ３の正投影の間に位置する。およびベース基板１０００上の第２の走査線ＧＡ２の正投影と、ベース基板１０００上の閾値補償トランジスタＴ３のシリコン活性層の正投影およびベース基板１０００上の初期化トランジスタＴ６のシリコン活性層の正投影は、それぞれ重ならない。もちろん、ベース基板１０００上の第２の走査線ＧＡ２の正投影と、ベース基板１０００上の閾値補償トランジスタＴ３のシリコン活性層の第１の領域の正投影も重なる可能性がある。ベース基板１０００上の第２の走査線ＧＡ２の正投影を、ベース基板１０００上の初期化トランジスタＴ６のシリコン活性層の第２の領域の正投影と重ならせることも可能である。もちろん、これらの設定方法は、実際のアプリケーション要件に応じて設計および決定することができ、ここに限定されるものではない。
例示的に、図３および４ｂに示されるように、同じサブピクセルにおいて、ベース基板１０００上の放射制御線ＥＭの正投影は、ベース基板１０００上の第２の走査線ＧＡ２の正投影から離れたベース基板１０００上の第３の走査線ＧＡ３の正投影の側に配置される。ベース基板１０００上の第４の走査線ＧＡ３の正投影は、ベース基板１０００上の第２の走査線ＧＡ２の正投影から離れたベース基板１０００上の発光制御線ＥＭの正投影の側に配置される。ベース基板１０００上の駆動トランジスタＴ１のシリコン活性層とゲートの正投影は両方とも、ベース基板１０００上の発光制御線ＥＭの正投影と、第３の走査線ＧＡ２の正投影の間に配置される。
例示的に、図３および図４ｂに示されるように、第２の方向Ｆ２において、ベース基板１０００上の駆動トランジスタＴ１のゲートＣＣ２ａの正投影は、ベース基板１０００上の第３の走査線ＧＡ３の正投影とベース基板１０００上の発光制御線ＥＭの正投影との間に配置される。そして、第２の方向Ｆ２において、データ書き込みトランジスタＴ２のゲートＴ２－Ｇ、閾値補償トランジスタＴ３のゲートＴ３－Ｇ、初期化トランジスタＴ６のゲートＴ６－Ｇおよび酸化物トランジスタＴ８の第１のゲートＴ８－Ｇ１はすべて、発光制御線ＥＭから離れた駆動トランジスタＴ１のゲート側に配置され、また、第２のリセットトランジスタＴ７のゲートＴ７－Ｇ、第１の発光制御トランジスタＴ４のゲートＴ４－Ｇおよび第２の発光制御トランジスタＴ５のゲートＴ５－Ｇはすべて、第１の走査線ＧＡ１から離れた駆動トランジスタＴ１のゲートの側に配置されている。
例えば、いくつかの実施形態では、図３および４ｂに示されるように、第１の方向Ｆ１において、データ書き込みトランジスタＴ２のゲートＴ２－Ｇおよび第１の発光制御トランジスタＴ４のゲートＴ４－Ｇは両方とも駆動トランジスタＴ１のゲートの第３側に配置されている。閾値補償トランジスタＴ３のゲートＴ３－Ｇ、第２の発光制御トランジスタＴ５のゲートＴ５－Ｇ、初期化トランジスタＴ６のゲートＴ６－Ｇおよび第２のリセットトランジスタＴ７のゲートＴ７－Ｇはすべて、駆動トランジスタＴ１のゲートの第４の側に配置されている。ここで、駆動トランジスタＴ１のゲートの第３の側と第４の側は、駆動トランジスタＴ１のゲートの第１方向Ｆ１の反対側である。また、酸化物トランジスタＴ８の第１のゲートＴ８－Ｇ１と駆動トランジスタＴ１のゲートは、第１方向Ｆ１に沿って直線状に配列されている。例えば、酸化物トランジスタＴ８の第１のゲートＴ８－Ｇ１の中心および駆動トランジスタＴ１のゲートの中心は、第１の方向Ｆ１に沿って直線上に配列されている。
例示的に、図５ａおよび５ｂに示されるように、第２の絶縁層７２０は、上記の第１の導電層１００を保護するために、上記の第１の導電層１００上に形成される。図３、図４ｃ、および図５ａ-図６に示すように、当該ピクセル駆動回路０１２１の酸化物半導体層６００が示されている。酸化物半導体層６００は、ベース基板１０００から離れた第２の絶縁層７２０の側に配置されている。ここで、酸化物半導体層６００は、酸化物半導体材料をパターン化することによって形成することができる。例示的に、酸化物半導体材料は、例えば、インジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ，ＩＧＺＯ）であり得る。
また、酸化物半導体層６００は、酸化物トランジスタＴ８の酸化物活性層を含み得る。ここで、酸化物活性層は、第３の領域、第４の領域、および第３の領域と第４の領域との間に位置する第２のチャネル領域Ｔ８-Ａとを有する。例えば、図４ｃは、酸化物トランジスタＴ８の第２のチャネル領域Ｔ８～Ａを示している。上記の第３の領域および第４の領域は、導電性領域を形成するための、ｎ型不純物またはＰ型不純物がドープされた酸化物半導体層６００の領域であり得ることに留意されたい。したがって、第３の領域および第４の領域は、電気的接続のための酸化物活性層のソース電極領域およびドレイン電極領域として使用することができる。
例示的に、図３および４ｃに示されるように、酸化物トランジスタＴ８の酸化物活性層は、第２の方向Ｆ２に沿ってほぼ直線に延びる。例えば、酸化物トランジスタＴ８の酸化物活性層の延在方向は、第２の方向Ｆ２にほぼ平行である。なお、実際の工程では、工程条件の制限等により、酸化物トランジスタＴ８の酸化物活性層の延在方向が第２方向と完全に平行ではなく、多少のずれが生じる場合がある。したがって、上記の酸化材料トランジスタＴ８の酸化物活性層の延在方向および第２の方向は、ほぼ並列条件を満たす必要があるだけであり、両方とも本発明の保護範囲内にある。例えば、上記の同一性は、許容誤差範囲内での並列処理を可能にすることができる。
例示的に、図３、図４ｄ、および図５ａから図６に示されるように、同じサブピクセルにおいて、ベース基板１０００上の補助走査線ＦＧＡの正投影およびベース上の第２の走査線ＧＡ２の正投影は、重なる。および同じサブピクセル内の補助走査線ＦＧＡおよび第２の走査線ＧＡ２が電気的に接続されている。
例示的に、同じサブピクセル内の補助走査線ＦＧＡおよび第２の走査線ＧＡ２は、ビアホールを介して有効表示領域の縁で電気的に接続され得る例えば、ビアホールを介して有効表示領域で電気的に接続され得る。
例示的に、図５ａおよび５ｂに示されるように、第４の絶縁層７４０が、上記の第２の導電層２００上に形成されて、上記の第２の導電層２００を保護する。図３、図４ｅ、および図５ａ～図６に示すように、当該ピクセル駆動回路０１２１の第３の導電層３００が示されている。第３の導電層３００は、ベース基板１０００から離れた第４の絶縁層７４０の側に配置されている。第３の導電層３００は、間隔を置いて配置された複数のデータラインＶＤ、複数の第１の電力線部Ｖｄｄ、複数の第１の接続部３１０、複数の第２の接続部３２０、複数の第３の接続部３３０および複数の第４の接続部３４０を含みえる。ここで、データラインＶＤ、第１の電力線部Ｖｄｄ、第１の接続部３１０、第２の接続部３２０、第３の接続部３３０、および第４の接続部３４０は、互いに間隔を置いて配置されている。
例示的に、図３、図４ｅ、および図５ａから図６に示されるように、データラインＶＤおよび第１の電力線部Ｖｄｄは、第１の方向に沿って配列され、データラインＶＤおよび第１の電力線は、第１の方向に沿って延在される。１つのサブピクセルに、１つの第１の接続部３１０、１つの第２の接続部３２０、第３の接続部３３０、および１つの第４の接続部３４０が提供される。例えば、サブピクセルの１つの列は、１つの第１の電力線部Ｖｄｄに対応し、サブピクセルの１つの列は、１つのデータ線ＶＤに対応する。さらに、同じサブピクセルにおいて、ベース基板１０００上の第１の電力線部Ｖｄｄの正投影は、ベース基板１０００上のデータラインＶＤの正投影とベース基板１０００上の第２の接続部３２０の正投影との間に位置する。そして、サブピクセルの同じ列において、ベース基板１０００上の初期化トランジスタＴ６のシリコン活性層の正投影および閾値補償トランジスタＴ３のシリコン活性層の正投影は、両方とも、ベース基板１０００上のデータラインＶＤの正投影から離れたベース基板１０００上の酸化物トランジスタＴ８の酸化物活性層の正投影の側に配置されている。例えば、ベース基板１０００上の初期化トランジスタＴ６のシリコン活性層の正投影は、第１の正投影であり、ベース基板１０００上の閾値補償トランジスタＴ３のシリコン活性層の正投影は第２の正投影である。ベース基板１０００上の酸化物トランジスタＴ８の酸化物活性層の正投影は第３の正投影であり、ベース基板１０００上のデータラインＶＤの正投影は第４の正投影である。第１の正投影は、第４の正投影から離れた第３の正投影側に配置されている。第２の正投影も第４の正投影から離れた第３の正投影側に配置されている。このようにして、第１の正投影と第２の正投影は、第４の正投影から離れた第３の正投影の側に配置することができる。
例示的に、図５ａおよび５ｂに示されるように、第５の絶縁層７５０が、上記の第３の導電層３００を保護するために、上記の第３の導電層３００上に形成される。図３、図４ｆ、および図５ａ～図６に示すように、当該ピクセル駆動回路０１２１の第４の導電層４００が示されている。第４の導電層４００は、ベース基板１０００から離れた第５の絶縁層７５０の側に配置されている。第４の導電層４００は、互いに間隔を置いて配置された複数の初期化ラインＶＩＮＩＴ、互いに間隔を置いて配置された複数の第２の電力線部４１０、および複数の転写部４２０を含み得る。ここで、初期化ラインＶＩＮＩＴ、第２電力線部４１０、転写部４２０は、互いに間隔を置いて配置されている。ここで、１つのサブピクセルは、第２の電力線部４１０および転写部４２０を備えている。サブピクセルの１行は、１つの初期化ラインＶＩＮＩＴに対応する。例示的に、同じサブピクセルにおいて、ベース基板１０００上の初期化ラインＶＩＮＩＴの正投影は、ベース基板の側面１０００上の第２の走査線ＧＡ２の正投影のから離れたベース基板１０００上の第１の走査線ＧＡ１の正投影側に位置する。
図５ａは、ＡＡ’方向に沿った図３に示したレイアウト構造の概略断面図である。図５ｂは、ＢＢ’方向に沿った図３に示すレイアウト構造の概略断面図である。図５ｃは、ＣＣ’方向に沿った図３に示されるレイアウト構造の概略断面図である。図５ｄは、図３に示される概略レイアウト構造の概略部分断面構造図である。図６は、本発明の実施形態におけるサブピクセルの２行２列のピクセル駆動回路のレイアウト構造の概略図である。ここで、図５ｄは、ピクセル駆動回路０１２１における酸化物トランジスタＴ８および第２の発光制御トランジスタＴ５のみを示している。
図５ａ～図６に示すように、第１のバッファ層８１０は、シリコン半導体層５００とベース基板１０００との間に設けられ、第１の絶縁層７１０は、シリコン半導体層５００と第１の導電層１００との間に設けられ、第２の絶縁層７２０は、第１の導電層１００と酸化物半導体層６００との間に提供され、第３の絶縁層７３０は、酸化物半導体層６００と第２の導電層２００との間に設けられ、第４の絶縁層７４０は、第２の導電層２００と第３の導電層３００との間に設けられ、第５の絶縁層７５０は、第３の導電層３００と第４の導電層４００との間に設けられている。さらに、第１の平坦化層７６０は、ベース基板１０００から離れた第４の導電層４００の側に設けられ、第１の電極層は、ベース基板１０００から離れた第１の平坦化層７６０の側に設けられる。ピクセル定義層７７０、発光機能層７８１、および第２の電極層７８２は、ベース基板１０００から離れた第１の電極層の側に順次配置される。ここで、第１の電極層は、互いに間隔を置いて配置された複数の第１の電極７８３を含み得る。さらに、第１の電極７８３は、第１の平坦化層７６０を貫通するビアホールを介して転写部４２０に電気的に接続されている。図５ａおよび図５ｂは、第１の平坦化層７６０を貫通するビアホールを示さないことに留意されたい。
例示的に、上記の絶縁層は、本明細書に限定されない有機材料または無機材料（ＳｉＯｘ、ＳｉＮｘなど）であり得る。
例示的に、図５ｄに示されるように、第１のバッファ層８１０は、積み重ねられた第１のサブバッファ層８１１、第２のサブバッファ層８１２、および第３のサブバッファ層８１３を含み得る。ここで、第１のサブバッファ層８１１は、ベース基板１０００と第２のサブバッファ層８１２との間に配置され、第３のサブバッファ層８１３は、第２のサブバッファ層８１２とシリコン半導体層５００との間に配置される。例示的に、第１のサブバッファ層８１１、第２のサブバッファ層８１２、および第３のサブバッファ層８１３のうちの少なくとも１つは、無機材料として構成され得るか、または有機材料として構成され得る。例えば、第１のサブバッファ層８１１は、ポリイミド（Ｐｏｌｙｉｍｉｄｅ，ＰＩ）などの有機材料として構成され得、第２のサブバッファ層８１２および第３のサブバッファ層８１３は、ＳｉＯｘ、ＳｉＮｘなどのような無機材料として構成され得る。
例示的に、図５ｄに示されるように、第２の絶縁層７２０は、積み重ねられた第２のサブ絶縁層７２１および第２のバッファ層７２２を含み得る。第２のサブ絶縁層７２１は、第１の導電層１００と第２のバッファ層７２２との間に配置され、第２のバッファ層７２２は、第２のサブ絶縁層７２１と酸化物半導体層６００との間に配置される。例示的に、第２のサブ絶縁層７２１は、窒化ケイ素、酸化ケイ素、および窒化ケイ素などの無機材料から作製され得、特定の実施において使用され得る。第２の緩衝層７２２は、窒化ケイ素、酸化ケイ素などの無機材料として構成することができ、酸化ケイ素を特定の実施において使用することができる。
例示的に、図５ｄに示されるように、第５の絶縁層７５０は、積み重ねられたパッシベーション層（Ｐａｓｓｉｖａｔｉｏｎ，ＰＶＸ）７５１および第２の平坦化層７５２を含み得、ここで、パッシベーション層７５２は、第３の導電層３００と第２の平坦化層７５２との間に配置される。第２の平坦化層７５２は、パッシベーション層７５２と第４の導電層４００との間に配置される。例示的に、パッシベーション層７５１の材料は、酸化ケイ素、窒化ケイ素などの無機材料であり得、第２の平坦化層７５２は、有機材料であり得る。
例示的に、サブピクセルｓｐｘには第１の接続用スルーホール５１１、５１２、５１３、５１４、５１５および５１６が含まれる。サブピクセルｓｐｘには第２の接続用スルーホール５２１が含まれる。サブピクセルｓｐｘには第３の接続用スルーホール５３１および５３２が含まれる。サブピクセルｓｐｘには第４の接続用スルーホール５４１が含まれる。サブピクセルｓｐｘには第５の接続用スルーホール５５１、５５２および５５３が含まれる。ここで、第１の接続用スルーホール５１１、５１２、５１３、５１４、５１５および５１６は、第１の絶縁層７１０、第２の絶縁層７２０、第３の絶縁層７３０および第４の絶縁層７４０を貫通する。第２の接続用スルーホール５２１は、第２の絶縁層７２０、第３の絶縁層７３０および第４の絶縁層７４０を貫通する。第３の接続用スルーホール５３１および５３２は、第３の絶縁層７３０および第４の絶縁層７４０を貫通する。第４の接続用スルーホール５４１は、第４の絶縁層７４０を貫通する。第５の接続用スルーホール５５１、５５２および５５３は、第５の絶縁層７５０を貫通する。また、上記の接続用スルーホールは間隔を置いて配置されている。例示的に、第３の接続用スルーホール５３１を第１のビアホールとし、第１の接続用スルーホール５１３を第２のビアホールとし、第１の接続用スルーホール５１２を第３のビアホールとして機能する。
少なくとも１つの第５の接続用スルーホール５５１、例示的に、サブピクセルにおける第１の接続用スルーホール５１１、５１２、５１３、５１４、５１５および５１６は、それぞれ１つ、または２つ以上がそれぞれ設けられ得る。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計を決定でき、ここに限定されない。
例示的に、サブピクセルの第２の接続用スルーホール５２１が、１つ、または２つ以上が設けられ得る。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計を決定でき、ここに限定されない。
例示的に、サブピクセル内の第３の接続用スルーホール５３１および５３２は、それぞれ１つを備えていてもよく、または２つ以上をそれぞれ備えていてもよい。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計を決定でき、ここに限定されない。
例示的に、サブピクセルの第４の接続用スルーホール５４１は、それぞれ１つ、または２つ以上がそれぞれ設けられ得る。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計を決定でき、ここに限定されない。
例示的に、サブピクセルの第５の接続用スルーホール５５１、５５２および５５３は、それぞれ１つ、または２つ以上がそれぞれ設けられ得る。実際のアプリケーションでは、実際のアプリケーション環境の要件に従って設計を決定でき、ここに限定されない。
なお、各サブピクセルｓｐｘにおけるトランジスタの位置配列関係は、図３～図４ｆに示す例に限定されるものではなく、上記トランジスタの位置は、実際のアプリケーション要件に応じて具体的に設定することができる。
第１の方向Ｆ１はサブピクセルの行方向であり得、第２の方向Ｆ２はサブピクセルの列方向であり得ることに留意されたい。あるいは、第１の方向Ｆ１はまた、サブピクセルの列方向であり得、第２の方向Ｆ２は、サブピクセルの行方向であり得る。実際のアプリケーションでは、実際のアプリケーション要件に従って設定でき、ここに限定されない。
具体的な実施において、本発明の実施形態では、図３～図６に示すように、初期化トランジスタＴ６のシリコン活性層の第１の領域Ｔ６～Ｓは、初期化トランジスタＴ６の第１の電極として機能し、初期化トランジスタＴ６のシリコン活性層の第２の領域Ｔ６-Ｄは、初期化トランジスタＴ６の第２の電極として機能する。酸化物トランジスタＴ８の酸化物活性層の第３の領域Ｔ８-Ｓは、酸化物トランジスタＴ８の第１の電極として機能し、酸化物トランジスタＴ８の酸化物活性層の第４の領域Ｔ８-Ｓは、酸化物トランジスタＴ８の第２の電極として機能する。さらに、同じサブピクセルにおいて、初期化トランジスタＴ６のシリコン活性層の第２の領域Ｔ６-Ｄは、酸化物トランジスタＴ８の酸化物活性層の第３の領域Ｔ８-Ｓに電気的に接続されており、酸化物トランジスタＴ８活性層の第４の領域Ｔ８～Ｄは、駆動トランジスタＴ１のゲートに電気的に接続されている。このようにして、駆動トランジスタのゲートと初期化トランジスタＴ６のシリコン活性層の第２の領域Ｔ６-Ｄとの間に酸化物活性層を設けることができ、駆動トランジスタのゲートを初期化トランジスタＴ６のシリコン活性層の第２の領域Ｔ６－Ｄとの間の信号流路は、酸化物活性層を通って流れる。金属酸化物半導体材料を活性層として使用するトランジスタの漏れ電流は小さいので、酸化物トランジスタＴ８のオフ状態電流は小さいか、あるいは無視できる。したがって、駆動トランジスタのゲート電圧に対する漏れ電流の影響を低減することができ、駆動トランジスタのゲート電圧の安定性を改善することができる。
特定の実施において、本発明の実施形態では、図３から図６に示されるように、閾値補償トランジスタＴ３のシリコン活性層の第１の領域Ｔ３－Ｓは、閾値の第１の電極として機能する。閾値補償トランジスタＴ３のシリコン活性層の第２の領域Ｔ３－Ｄは閾値補償トランジスタＴ３の第２の電極として機能する。駆動トランジスタＴ１－Ｄのシリコン活性層の第１の領域Ｔ１－Ｓは、駆動トランジスタＴ１の第１の電極として機能する。駆動トランジスタＴ１－Ｄのシリコン活性層の第２の領域Ｔ１－Ｄは、駆動トランジスタＴ１の第２の電極として機能する。さらに、同じサブピクセルにおいて、閾値補償トランジスタＴ３のシリコン活性層の第２の領域Ｔ３－Ｄは、酸化物トランジスタＴ８の酸化物活性層の第３の領域Ｔ８－Ｓに電気的に接続されている。閾値補償トランジスタＴ３のシリコン活性層の第１の領域Ｔ３－Ｓは、駆動トランジスタＴ１－Ｄのシリコン活性層の第２の領域Ｔ１－Ｄに電気的に接続されている。このようにして、駆動トランジスタのゲートと閾値補償トランジスタＴ３のシリコン活性層の第２の領域Ｔ３～Ｄとの間に酸化物活性層を設けることができるので、駆動トランジスタのゲートと閾値補償トランジスタＴ３のシリコン活性層の第２の領域Ｔ３－Ｄとの間の信号流路は、酸化物活性層を通って流れる。金属酸化物半導体材料を活性層として使用するトランジスタの漏れ電流は小さいので、酸化物トランジスタＴ８のオフ状態電流は小さいか、あるいは無視できる。したがって、駆動トランジスタのゲート電圧に対する漏れ電流の影響を低減することができ、駆動トランジスタのゲート電圧の安定性を改善することができる。
特定の実施において、本発明の実施形態では、図３、図４ｅ、および図５ａから図６に示されるように、第１の接続部３１０は、互いに電気的に接続された第１のサブ接続部３１１および第２のサブ接続部３１２を含み得る。ここで、第１のサブ接続部３１１の第１の端子は、第１のビアホール（即ち、第３の接続用スルーホール５３１）を介して酸化物トランジスタＴ８の酸化物活性層の第３の領域Ｔ８－Ｓに電気的に接続されている。第１のサブ接続部３１１の第２の端子は、第２のビアホール（即ち、第１の接続用スルーホール５１３）を介して初期化トランジスタＴ６のシリコン活性層の第２の領域Ｔ６－Ｄに電気的に接続されている。第２のサブ接続部３１２の第１の端子は、第３のビアホール（即ち、第１の接続用スルーホール５１２）を介して閾値補償トランジスタＴ３のシリコン活性層の第２の領域Ｔ３－Ｄに電気的に接続されている。第２のサブ接続部３１２の第２の端子は、第１のサブ接続部に接続されている。
特定の実施において、本発明の実施形態では、図３および図４ｅに示されるように、第１のサブ接続部３１１は、第１の方向に延長され得る。例えば、第１のサブ接続部３１１は、第１の方向に沿って直線的に延在させることができる。すなわち、第１のサブ接続部３１１の伸展方向は、第１の方向Ｆ１とほぼ平行にすることができる。なお、実際の工程では、工程条件の制約等により、第１サブ接続部３１１の延在方向が第１方向Ｆ１と完全に平行ではなく、多少のずれが生じる場合がある。第１のサブ接続部３１１の延長方向と第１の方向Ｆ１がほぼ平行条件を満たしている限り、それらはすべて本発明の保護範囲に属する。例えば、上記の同一性は、許容誤差範囲内での並列処理を可能にすることができる。
特定の実施において、本発明の実施形態では、図３および図４ｅに示されるように、第２のサブ接続部３１２は、第２の方向Ｆ２に延在され得る。例えば、第２のサブ接続部３１２は、第２の方向Ｆ２に沿って直線的に延在させることができる。すなわち、第２のサブ接続部３１２の延在方向は、第２の方向Ｆ２にほぼ平行にすることができる。なお、実際の工程では、工程条件の制約等により、第２副接続部３１２の延長方向を第２方向Ｆ２と完全に平行にすることができず、多少のずれが生じる場合がある。上記第２の副接続部３１２の延在方向と第２の方向Ｆ２がほぼ平行条件を満たしている限り、これらは両方とも本発明の保護範囲に属する。例えば、上記の同一性は、許容誤差範囲内での並列処理を可能にすることができる。
特定の実施において、本発明の実施形態では、図３に示されるように、ベース基板１０００上の第１の接続部３１０の正投影の形状もまた、ほぼＴ字形であり得る。あるいは、第３の接続用スルー５３１は、第１のスルーホールとして機能し、第１の接続用スルーホール５１３は、第２のビアホールとして機能し、第１の接続用スルーホール５１２は第３のビアホールとして機能する。同じサブピクセルにおいて、第１のビアホール、第２のビアホール、および第３のビアホールは、ほぼ三角形の形状に配列され得る。さらに、同じサブピクセルにおいて、第１のビアホールおよび第２のビアホールは、ほぼ、第１の方向Ｆ１に沿って直線上に延びる。第１のビアホールと第２のビアホールが配置されている直線上の第３のビアホールの正投影は、第２のビアホールの近くにある。実際の工程では、工程条件または他の要因の制限により、ベース基板１０００上の第１の接続部３１０の正投影の形状は完全にＴ字型ではなく、第１のビアおよびホール第２のビアホールは、第１の方向Ｆ１に沿って完全に直線に延在しないため、多少のずれが生じる可能性がある。したがって、上記の方法がほぼ平行条件を満たしている限り、本発明の保護範囲に属する。たとえば、上記の方法は許容範囲内で許可される場合がある。
特定の実施において、本発明の実施形態では、図３に示されるように、サブピクセルの同じ行において、ベース基板１０００上の第１のサブ接続部３１１の正投影は、ベース基板１０００上の第１の走査線ＧＡ１の正投影とベース基板１０００上の第２の走査線ＧＡ２の正投影との間に配置され、ベース基板１０００上の第２のサブ接続部３１２の正投影と、ベース基板１０００上の第２の走査線ＧＡ２の正投影は、重なり合う領域を有する。例示的に、同じ行のサブピクセルにおいて、ベース基板１０００上の第１のビアホール（即ち、第３の接続用スルーホール５３１）の正投影とベース基板１０００上の第２のビアホール（即ち、第１の接続用スルーホール５１３）の正投影は、第１方向Ｆ１に沿ってほぼ直線上に配置される。
具体的な実施において、本発明の実施形態では、図３、図４ｄ、および図５ａから図６に示されるように、第１の発光制御トランジスタＴ４のシリコン活性層の第１の領域Ｔ４－Ｓは、第１の発光制御トランジスタＴ４の第１の電極として機能し、第１の発光制御トランジスタＴ４のシリコン活性層の第２の領域Ｔ４－Ｄは第１の発光制御トランジスタＴ４の第２の電極として機能し、第２の発光制御トランジスタＴ５のシリコン活性層の第１の領域Ｔ４－Ｓは、第２の発光制御トランジスタＴ５の第１の電極として機能し、第２の発光制御トランジスタＴ５のシリコン活性層の第２の領域Ｔ４－Ｄは、第２の発光制御トランジスタＴ５の第２の電極として機能する。例示的に、第１の発光制御トランジスタＴ４のシリコン活性層の第２の領域Ｔ４－Ｄは駆動トランジスタＴ１のシリコン活性層の第１の領域Ｔ１－Ｓに電気的に接続されている。第２の発光制御トランジスタＴ５のシリコン活性層の第１の領域Ｔ５－Ｓは、駆動トランジスタＴ１のシリコン活性層の第２の領域Ｔ１－Ｄに電気的に接続されている。第２の発光制御トランジスタＴ５のシリコン活性層の第２の領域Ｔ５－Ｄは、第５のビアホールを介して発光デバイスの第１の電極に電気的に接続されている。
特定の実施において、本発明の実施形態では、図３～図６に示されるように、第２の接続部３２０は、第１の導電部３２１および第１の本体部３２２を含み得、ここで、第１の導電部３２１は、第６のビアホール（即ち、第３の接続用スルーホール５３２）を介して酸化物トランジスタＴ８の酸化物活性層の第４の領域Ｔ８－Ｄに電気的に接続されている。また、ベース基板１０００上の第１の導電部３２１の正投影は、ベース基板１０００上の第３の走査線ＧＡ３の正投影およびベース基板１０００上の酸化物トランジスタＴ８の酸化物活性層の第４の領域Ｔ８－Ｄの正投影それぞれと重なり合う領域を有する。さらに、ベース基板１０００上の第１の本体部３２２の正投影は、ベース基板１０００上の駆動トランジスタＴ１のゲートの正投影と重なり合う領域を有し、ベース基板１０００上の第１の本体部３２２の正投影は、ベース基板１０００上の第３の走査線ＧＡ３の正投影は重ならない。
特定の実施において、本発明の実施形態では、図３から図６に示されるように、同じサブピクセルにおいて、ベース基板１０００上の第１の本体部３２２の正投影とベース基板１０００上の第２の発光制御トランジスタＴ５の第１の領域Ｔ５－Ｓの正投影は、少なくとも部分的に重ならない。例示的に、ベース基板１０００上の第１の本体部３２２の正投影と、ベース基板１０００上の第２の発光制御トランジスタＴ５の第１の領域Ｔ５－Ｓの正投影は、正接であり得る。また、ベース基板１０００上の第１の本体部３２２の正投影と、ベース基板１０００上の第２の発光制御トランジスタＴ５の第１の領域Ｔ５－Ｓの正投影とが重ならないことも可能である。もちろん、本開示はこれを含むがこれに限定されない。
特定の実施において、本発明の実施形態では、図３から図６に示されるように、同じサブピクセルにおいて、ベース基板１０００上の第１の本体部３２２の正投影と、ベース基板１０００上の発光制御線ＥＭの正投影は、正接であり、ベース基板１０００上の第１の本体部３２２の正投影は、ベース基板１０００上の第１の電力線部Ｖｄｄの正投影に近く、およびベース基板１０００上の第１の本体部３２２の正投影は、ベース基板１０００上の第３の走査線ＧＡ３の正投影に近い。
特定の実施において、本発明の実施形態では、図３から図６に示されるように、同じサブピクセルにおいて、ベース基板１０００上の記憶導電部ＣＣ１ａの正投影は、それぞれ、ベース基板１０００上の駆動トランジスタＴ１のゲートの正投影およびベース基板１０００上の第１の本体部３２２の正投影を覆う。且つ、ベース基板１０００上の記憶導電部ＣＣ１ａの正投影と、ベース基板１０００上の第７のビアホール（即ち、第２の接続用スルーホール５２１）の正投影は重ならない。および、ベース基板１０００上の記憶導電部ＣＣ１ａの正投影と、ベース基板１０００上の第３の走査線ＧＡ３の正投影は重ならない。
特定の実施において、本発明の実施形態では、図３から図６に示されるように、同じサブピクセルにおいて、ベース基板１０００上の記憶導電部ＣＣ１ａの正投影と、ベース基板１０００上の第１の電力線部Ｖｄｄの正投影は、重なり合う領域を有し、ベース基板１０００上の記憶導電部ＣＣ１ａの正投影とベース基板１０００上のデータラインＶＤの正投影とは重ならない。これにより、データラインＶＤで送信された信号が記憶導電部ＣＣ１ａの信号に干渉するのを防ぐことができる。また、第１の電力線部Ｖｄｄは固定電圧を伝達するため、ベース基板１０００上の記憶導電部ＣＣ１ａの正投影と、ベース基板１０００上の第１の電力線部Ｖｄｄの正投影とは、重なり合う領域を有する。記憶導電部ＣＣ１ａの領域を拡大することで、信号干渉を減らすこともできる。
具体的な実施において、本発明の実施形態では、図３から図６に示されるように、同じサブピクセルにおいて、ベース基板１０００上の第８のビアホール（即ち、第４の接続用スルーホール５４１）、第４のビアホール（即ち、第１の接続用スルーホール５１５）および第５のビアホール（即ち、第１の接続用スルーホール５１６）の正投影は、すべてベース基板１０００上の発光制御線ＥＭの正投影とベース基板１０００上の第４の走査線ＧＡ４の正投影との間に位置する。
具体的な実施において、本発明の実施形態では、図３から図６に示されるように、サブピクセルの同じ行において、ベース基板１０００上の第８のビアホール（即ち、第４の接続用スルーホール５４１）、第４のビアホール（即ち、第１の接続用スルーホール５１５）および第５のビアホール（即ち、第１の接続用スルーホール５１６）の正投影は、ほぼ第１の方向Ｆ１に沿って同じ直線上に配置される。
具体的な実施において、本発明の実施形態では、図３～図６に示すように、第２の電源コード部分４１０は、互いに電気的に接続された第２の導電部４１１および第２の本体部４１２を含み得る。ここで、第２の導電部４１１は、少なくとも１つの第５の接続用スルーホール５５１を介して第１の電力線部Ｖｄｄに電気的に接続されている。また、ベース基板１０００上の第２の本体部４１２の正投影は、ベース基板１０００上の第１の本体部３２２の正投影を覆う。このようにして、同じサブピクセル内の第２の電力線部を、記憶導電部ＣＣ１ａに電気的に接続することができる。
特定の実施において、本発明の実施形態では、図３～図６に示されるように、サブピクセルは、第１０のビアホール（即ち、第５の接続用スルーホール５５１）をさらに含み得、第２の導電部４１１は、第１のサブ導電部４１１１および第２のサブ導電部４１１２をさらに含み得、ここで、第１のサブ導電部４１１１は、第１の方向Ｆ１に沿って延在し、第２のサブ導電部４１１２は、第２の方向Ｆ２に沿って延在する。ここで、第１のサブ導電部４１１１の第１の端子は、第１０のビアホール（即ち、第５の接続用スルーホール５５１）を介して第１の電力線部Ｖｄｄに電気的に接続されている。第１のサブ導電部４１１１の第２の端子は、第２のサブ導電部４１１２の第１の端子に電気的に接続されている。第２のサブ導電部４１１２の第２の端子は、第２の本体部４１２に電気的に接続されている。さらに、ベース基板１０００上の第３の走査線ＧＡ３の正投影と、ベース基板１０００上の第１のサブ導電部４１１１の正投影は、重なり合う領域を有し、ベース基板１０００上の第１のサブ導電部４１１１の第２の端子の正投影は、ベース基板１０００上の酸化物トランジスタＴ８の酸化物半導体層の第２のチャネル領域Ｔ８－Ａの正投影とは重なり合う領域を有する。そして、ベース基板１０００上の第２のサブ導電部４１１２の正投影は、ベース基板１０００上の第６のビアホールの正投影およびベース基板１０００上の第３の走査線ＧＡ３の正投影と重なり合う領域を有する。
同じサブピクセル内の第２の電力線部４１０、記憶導電部ＣＣ１ａ、および第１の電力線部Ｖｄｄが電気的に接続されて、記憶コンデンサＣＳＴの第１の電極を形成することに留意されたい。第２の電力線部４１０および記憶導電部ＣＣ１ａの電位は同じであり、両方とも第１の電源ライン部分Ｖｄｄの電位である。また、駆動トランジスタＴ１のゲートＣＣ２ａは、第２の接続部３２０に電気的に接続され、記憶コンデンサＣＳＴの第２の電極を形成するため、駆動トランジスタＴ１のゲートＣＣ２ａの電位と第２の接続部３２０の電位は同じである。および両方は、駆動トランジスタＴ１のゲートの電位である。このように、ストレージコンデンサは４つの積み重ねられた基板を含むことができるので、記憶コンデンサＣＳＴの面積は占有を増やすことなく増やすことができ、記憶コンデンサＣＳＴの容量値を増やすことができる。
特定の実施形態では、第２の電力線部４１０および第２の接続部３２０の対応する位置にある第２の平坦化層７５２を薄くするかまたは除去することができ、その結果、記憶コンデンサＣＳＴの容量値を改善することができる。
同じ発明思想に基づいて、本発明の実施形態はまた、本発明の実施形態によって提供される上記のディスプレイパネルを含むディスプレイデバイスを提供する。ディスプレイデバイスの実施は、上記の表示パネルの実施形態を参照することができ、ここでは説明を繰り返さない。
特定の実施形態では、本発明の実施形態では、ディスプレイデバイスは、携帯電話、タブレットコンピュータ、テレビ、モニタ、ノートブックコンピュータ、デジタルフォトフレームなどの、表示機能を備えた任意の製品またはコンポーネントであり得る。ナビゲーターなど。ディスプレイ装置の他の不可欠な構成要素は、当業者によって理解されるべきであり、ここで繰り返されることはなく、本発明の限定として使用されるべきではない。
本発明の好ましい実施形態が説明されてきたが、当業者は、基本的な創造的概念を習得すると、これらの実施形態に追加の変更および修正を加えることができる。したがって、添付の特許請求の範囲は、本発明の範囲内にある好ましい実施形態およびすべての変更および修正を含むものとして解釈されることを意図している。
明らかに、当業者は、本発明の実施形態の精神および範囲から逸脱することなく、本発明の実施形態に様々な変更および修正を加えることができる。このように、本発明の実施形態のこれらの修正および変形は、本発明およびそれらの同等の技術の特許請求の範囲内にある場合、本発明はまた、これらの修正および変形を含むことを意図する。

Claims (22)

  1. ディスプレイパネルであって、
    前記ディスプレイパネルは、ベース基板と、シリコン半導体層と、第１の導電層と、酸化物半導体層と、酸化物半導体層と、第２の導電層と、第３の導電層と、第４の導電層とを含み、
    前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも１つは、ピクセル回路を含み、前記ピクセル回路は、駆動トランジスタと、酸化物トランジスタと、記憶コンデンサとを含み、
    前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は、前記駆動トランジスタのシリコン活性層を含み、
    前記第１の導電層は、前記ベース基板から離れた前記シリコン半導体層の側に配置され、前記第１の導電層は、前記駆動トランジスタのゲートを含み、
    前記酸化物半導体層は、前記ベース基板から離れた前記第１の導電層の側に配置され、前記酸化物半導体層は、前記酸化物トランジスタの酸化物活性層を含み、
    前記第２の導電層は、前記ベース基板から離れた前記第１の導電層の側に配置され、前記第２の導電層は、記憶導電部を含み、
    前記第３の導電層は、前記ベース基板から離れた第２の導電層の側に配置され、前記第３の導電層は、間隔を置いて配置された第１の電力線部と、第２の接続部とを含み、同じ前記サブピクセルにおいて、前記酸化物トランジスタの第２の電極は、前記第２の接続部を介して前記駆動トランジスタのゲートに電気的に接続され、前記第１の電力線部は、前記記憶導電部に電気的に接続され、
    前記第４の導電層，前記ベース基板から離れた第３の導電層の側に配置され、前記第４の導電層は、第２の電力線部を含み、同じ前記サブピクセルにおいて、前記第１の電力線部は、前記第２の電力線部に電気的に接続され、
    同じ前記サブピクセルにおいて、前記ベース基板上の前記第２の電力線部の正投影は前記ベース基板上の前記第２の接続部の正投影を覆い、前記ベース基板上の前記第２の電力線部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影の前記第２の方向の両側の縁を超え、前記ベース基板上の前記記憶導電部の正投影の前記第２の方向の両側の縁を超える、ことを特徴とするディスプレイパネル。
  2. 前記第１の導電層は、間隔を置いて配置された複数の第３の走査線をさらに含み、前記第３の走査線は、第１の方向に延在し、第２の方向に配列され、
    前記サブピクセルは、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのゲートは、前記第３の走査線に電気的に接続され、
    前記ベース基板上の前記第３の走査線の正投影と、前記ベース基板上の前記第２の電力線部の正投影とは、重なり合う領域を有する、ことを特徴とする請求項１に記載するディスプレイパネル。
  3. 前記第２の導電層は、間隔を置いて配置された複数の補助走査線をさらに含み、
    同じ前記サブピクセルにおいて、前記ベース基板上の前記補助走査線の正投影と、前記ベース基板上の前記酸化物トランジスタの酸化物活性層の正投影とは、第６の重なり合う領域を有し、前記ベース基板上の前記第２の電力線部の正投影は、前記第６の重なり合う領域と重なり合う、ことを特徴とする請求項２に記載するディスプレイパネル。
  4. 前記サブピクセルは、第１の発光制御トランジスタと、第２の発光制御トランジスタとをさらに含み、
    前記シリコン半導体層は、前記第１の発光制御トランジスタのシリコン活性層と、前記第２の発光制御トランジスタのシリコン活性層とをさらに含み、
    前記第１の導電層は、前記第１の発光制御トランジスタのゲートと、前記第２の発光制御トランジスタのゲートとをさらに含み、
    同じ前記サブピクセルにおいて、前記第１の電力線部は、前記第１の発光制御トランジスタの第１の電極に電気的に接続され、前記第１の発光制御トランジスタの第２の電極は、前記駆動トランジスタの第１の電極に電気的に接続され、前記第２の発光制御トランジスタの第１の電極は、前記駆動トランジスタの第２の電極に電気的に接続され、前記第２の発光制御トランジスタの第２の電極は、発光デバイスの第１の電極に電気的に接続される、ことを特徴とする請求項３に記載するディスプレイパネル。
  5. 前記第１の導電層は、間隔を置いて配置された複数の発光制御線をさらに含み、
    同じ前記サブピクセルにおいて、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記補助走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に配置され、
    前記発光制御線は、前記第１の発光制御トランジスタのゲートおよび前記第２の発光制御トランジスタのゲートに電気的に接続される、ことを特徴とする請求項４に記載するディスプレイパネル。
  6. 前記ベース基板上の前記第２の電力線部の正投影と、前記ベース基板上の前記発光制御線の正投影とは、重なり合う領域を有する、ことを特徴とする請求項５に記載するディスプレイパネル。
  7. 前記第２の接続部は、互いに電気的に接続された第１の導電部および第１の本体部を含み、前記第１の導電部は、前記酸化物トランジスタの酸化物活性層に電気的に接続され、
    前記ベース基板上の前記第１の本体部の正投影と、前記ベース基板上の前記駆動トランジスタのゲートの正投影とは、重なり合う領域を有し、かつ、前記ベース基板上の前記第１の本体部の正投影と、前記ベース基板上の前記第３の走査線の正投影とは、重ならない、ことを特徴とする請求項６に記載するディスプレイパネル。
  8. 同じ前記サブピクセルにおいて、前記ベース基板上の前記第１の本体部の正投影と、前記ベース基板上の前記第１の電力線部の正投影との間の最小直線距離は、前記ベース基板上の前記第１の本体部の正投影と、前記ベース基板上の第１の発光制御トランジスタのゲートの正投影との間の最小直線距離よりも小さい、ことを特徴とする請求項７に記載するディスプレイパネル。
  9. 前記第３の導電層は、前記第１の電力線部および前記第２の接続部から間隔を置いて配置された第１の接続部をさらに含み、
    同じ前記サブピクセルにおいて、前記第１の接続部は、前記酸化物トランジスタの酸化物活性層に電気的に接続される、ことを特徴とする請求項７または請求項８に記載するディスプレイパネル。
  10. 前記第１の接続部と前記第１の導電部との間の距離は、閾値よりも大きい、ことを特徴とする請求項９に記載するディスプレイパネル。
  11. ディスプレイパネルであって、
    前記ディスプレイパネルは、ベース基板と、シリコン半導体層と、第１の導電層と、第１の導電層と、第２の導電層と、第３の導電層とを含み、
    前記ベース基板は、複数のサブピクセルを有し、前記複数のサブピクセルのうちの少なくとも１つは、ピクセル回路を含み、前記ピクセル回路は、駆動トランジスタと、初期化トランジスタと、酸化物トランジスタとを含み、
    前記シリコン半導体層は、前記ベース基板上に配置され、前記シリコン半導体層は、前記駆動トランジスタのシリコン活性層を含み、
    前記第１の導電層は、前記ベース基板から離れた前記シリコン半導体層の側に配置され、前記第１の導電層は、前記駆動トランジスタのゲートを含み、
    前記酸化物半導体層は、前記ベース基板から離れた前記第１の導電層の側に配置され、前記酸化物半導体層は、前記酸化物トランジスタの酸化物活性層を含み、
    前記第２の導電層は、前記ベース基板から離れた前記第１の導電層の側に配置され、前記第２の導電層は、間隔を置いて配置された複数の補助走査線を含み、前記補助走査線は、第１の方向に沿って延在し、前記酸化物トランジスタのゲートに電気的に接続され、
    前記第３の導電層は、前記ベース基板から離れた前記第１の導電層の側に配置され、前記第３の導電層は、第１の接続部と、第２の接続部とを含み、同じ前記サブピクセルにおいて、前記酸化物トランジスタの酸化物活性層は、前記第２の接続部を介して、前記駆動トランジスタのゲートに電気的に接続され、前記初期化トランジスタの第１の電極は、前記第１の接続部および第２の接続部を介して前記駆動トランジスタのゲートに電気的に接続され、前記第１の接続部は、延在方向が前記第１の方向にほぼ平行である部分を含む、ことを特徴とするディスプレイパネル。
  12. 前記第１の接続部は、前記酸化物トランジスタの酸化物活性層に電気的に接続された第１のサブ接続部を含み、
    前記第１のサブ接続部延在方向は、前記第１の方向にほぼ平行であり、前記酸化物トランジスタの酸化物活性層の延在方向と交差する、ことを特徴とする請求項１１に記載のディスプレイパネル。
  13. 前記第１の接続部は、前記第１のサブ接続部に電気的に接続された第２のサブ接続部をさらに含み、
    前記第２のサブ接続部の延在方向は、前記酸化物トランジスタの酸化物活性層の延在方とほぼ平行である、ことを特徴とする請求項１２に記載のディスプレイパネル。
  14. 前記ベース基板上の前記第２の接続部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影内に配置される、ことを特徴とする請求項１１に記載のディスプレイパネル。
  15. 前記サブピクセルは、初期化ラインをさらに含み、前記初期化トランジスタは、前記初期化ラインに電気的に接続され、前記初期化信号は、少なくとも前記第１のサブ接続部および第２の接続部によって前記駆動トランジスタのゲートへ送信される、ことを特徴とする請求項１４に記載のディスプレイパネル。
  16. 前記第２の導電層は、記憶導電部をさらに含み、前記第３の導電層は、間隔を置いて配置された第１の電力線部をさらに含み、前記第１の電力線部は、前記記憶導電部に電気的に接続される、ことを特徴とする請求項１５に記載のディスプレイパネル。
  17. 前記ベース基板から離れた第３の導電層の側に配置された第４の導電層をさらに含み、前記第４の導電層は、第２の電力線部を含み、同じ前記サブピクセルにおいて、前記第１の電力線部は、前記第２の電力線部に電気的に接続され、
    同じ前記サブピクセルにおいて、前記ベース基板上の前記第２の電力線部の正投影は前記ベース基板上の前記第２の接続部の正投影を覆い、前記ベース基板上の前記第２の電力線部の正投影は、前記ベース基板上の前記駆動トランジスタのゲートの正投影の前記第２の方向の両側の縁を超え、前記ベース基板上の前記記憶導電部の正投影の前記第２の方向の両側の縁を超える、ことを特徴とする請求項１６に記載のディスプレイパネル。
  18. 前記第１の導電層は、間隔を置いて配置された複数の第３の走査線をさらに含み、前記第３の走査線は、前記第１の方向に沿って延在し、第２の方向に沿って配列され、
    前記サブピクセルは、データ書き込みトランジスタをさらに含み、前記データ書き込みトランジスタのゲートは、前記第３の走査線に電気的に接続され、
    前記ベース基板上の前記第３の走査線の正投影と、前記ベース基板上の前記第２の電力線部の正投影とは、重なり合う領域を有する、ことを特徴とする請求項１７に記載のディスプレイパネル。
  19. 前記サブピクセルは、第１の発光制御トランジスタと、第２の発光制御トランジスタとをさらに含み、
    前記シリコン半導体層は、前記第１の発光制御トランジスタのシリコン活性層と、前記第２の発光制御トランジスタのシリコン活性層とをさらに含み、
    前記第１の導電層は、前記第１の発光制御トランジスタのゲートと、前記第２の発光制御トランジスタのゲートとをさらに含み、
    同じ前記サブピクセルにおいて、前記第１の電力線部は、前記第１の発光制御トランジスタの第１の電極に電気的に接続され、前記第１の発光制御トランジスタの第２の電極は、前記駆動トランジスタの第１の電極に電気的に接続され、前記第２の発光制御トランジスタの第１の電極は、前記駆動トランジスタの第２の電極に電気的に接続され、前記第２の発光制御トランジスタの第２の電極は、発光デバイスの第１の電極に電気的に接続される、ことを特徴とする請求項１８に記載のディスプレイパネル。
  20. 前記第１の導電層は、間隔を置いて配置された複数の発光制御線をさらに含み、
    同じ前記サブピクセルにおいて、前記ベース基板上の前記発光制御線の正投影は、前記ベース基板上の前記補助走査線の正投影から離れた前記ベース基板上の前記駆動トランジスタのゲートの正投影の側に配置され、
    前記発光制御線は、前記第１の発光制御トランジスタのゲートおよび前記第２の発光制御トランジスタのゲートに電気的に接続される、ことを特徴とする請求項１９に記載のディスプレイパネル。
  21. 前記ベース基板上の前記第２の電力線部の正投影と、前記ベース基板上の前記発光制御線の正投影とは、重なり合う領域を有する、ことを特徴とする請求項２０に記載のディスプレイパネル。
  22. 請求項１から請求項２１のいずれか一項に記載のディスプレイパネルを備えるディスプレイデバイス。
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