WO2018074324A1 - アクティブマトリクス基板およびその製造方法 - Google Patents

アクティブマトリクス基板およびその製造方法 Download PDF

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WO2018074324A1
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electrode
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輝幸 上田
北川　英樹
徹 大東
今井　元
鈴木　正彦
節治 西宮
菊池　哲郎
俊克 伊藤
健吾 原
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シャープ株式会社
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    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background

Definitions

  • the present invention relates to an active matrix substrate and a method of manufacturing the same, and more particularly to an active matrix substrate suitably used for an active matrix display device such as a liquid crystal display device and an organic EL display device, and a display device having a touch screen function. It relates to the manufacturing method.
  • An active matrix substrate of a display device includes, for example, a thin film transistor (hereinafter, “TFT”) as a switching element for each pixel.
  • TFT thin film transistor
  • pixel TFT a thin film transistor
  • an amorphous silicon TFT using an amorphous silicon film as a semiconductor layer and a crystalline silicon TFT using a crystalline silicon film such as a polycrystalline silicon film as a semiconductor layer are widely used as pixel TFTs.
  • a part or the whole of the peripheral drive circuit may be integrally formed on the same substrate as the pixel TFT.
  • Such an active matrix substrate is called a driver monolithic active matrix substrate.
  • the peripheral driver circuit is provided in a region (non-display region or frame region) other than a region (display region) including a plurality of pixels.
  • the pixel TFT and the TFT constituting the driving circuit (circuit TFT) can be formed using the same semiconductor film.
  • this semiconductor film for example, a polycrystalline silicon film having a high field effect mobility is used.
  • oxide semiconductors for example, an In—Ga—Zn—O-based semiconductor containing indium, gallium, zinc, and oxygen as main components is used. Such a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area. Therefore, the pixel TFT and the circuit TFT can be formed over the same substrate using the oxide semiconductor film.
  • Patent Document 1 discloses a conductive layer having a two-layer structure of a copper (Cu) layer / titanium (Ti) layer (upper layer / lower layer) as a gate metal layer including a gate bus line and a source metal layer including a source bus line.
  • a display device having a layer is disclosed.
  • a connection portion (referred to as an “SG connection portion”) between a source metal layer and a gate metal layer is connected to a source metal layer without interposing, for example, the same transparent conductive layer as a pixel electrode.
  • a structure in which the gate metal layer is directly connected (sometimes referred to as “direct type”) is disclosed (for example, FIG. 4).
  • the SG connection unit includes, for example, a driving circuit provided in a peripheral region of a display region of the active matrix substrate (referred to as a region of the active matrix substrate corresponding to the display region of the display device), a gate bus line, or a source Connects the wiring or electrode formed of the source metal layer and the wiring or electrode formed of the gate metal layer at the portion connecting to the bus line and the terminal portion (connected to the external circuit) provided in the peripheral region.
  • a driving circuit provided in a peripheral region of a display region of the active matrix substrate (referred to as a region of the active matrix substrate corresponding to the display region of the display device), a gate bus line, or a source Connects the wiring or electrode formed of the source metal layer and the wiring or electrode formed of the gate metal layer at the portion connecting to the bus line and the terminal portion (connected to the external circuit) provided in the peripheral region.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide an active matrix substrate capable of suppressing a decrease in yield and a method for manufacturing the same.
  • An active matrix substrate is a gate having a two-layer structure of a substrate, a Ti layer containing titanium, and a Cu layer containing copper formed on the Ti layer, supported by the substrate.
  • the conductive layer has a two-layer structure of a transparent conductive layer and a Cu layer containing copper formed on the transparent conductive layer.
  • the transparent conductive layer is made of ITO.
  • the active matrix substrate includes a first gate electrode formed of the gate metal layer, a first source electrode and a first drain electrode formed of the source metal layer, and the first insulating layer. And a first thin film transistor having a first semiconductor layer including an oxide semiconductor formed on the substrate.
  • the active matrix substrate is formed on the conductive layer, a gate bus line integrally formed with the first gate electrode, a source bus line integrally formed with the first source electrode, and the conductive layer.
  • a second transparent conductive layer formed on the dielectric layer, wherein the first transparent conductive layer includes the at least one common electrode, and the second transparent conductive layer includes the second transparent conductive layer.
  • the conductive layer includes a plurality of pixel electrodes, the conductive layer includes an auxiliary wiring extending in parallel with the gate bus line or the source bus line, and the auxiliary wiring is in direct contact with the first transparent conductive layer.
  • the active matrix substrate is formed on the conductive layer, a gate bus line formed integrally with the first gate electrode, a source bus line formed integrally with the source bus line, and the conductive layer.
  • Each of the plurality of signal lines is connected to at least one of the plurality of common electrodes, and the plurality of signal lines are connected to the touch screen control circuit, Pitch drive signal and a touch detection signal is configured to be transmitted and received.
  • the active matrix substrate includes a second semiconductor layer including silicon formed on the substrate, a third insulating layer formed between the second semiconductor layer and the gate metal layer,
  • the semiconductor device further includes a second thin film transistor having a second gate electrode formed of the gate metal layer and a second source electrode and a second drain electrode formed of the source metal layer.
  • the oxide semiconductor includes an In—Ga—Zn—O-based semiconductor.
  • the oxide semiconductor includes a crystalline In—Ga—Zn—O-based semiconductor.
  • the first semiconductor layer has a stacked structure.
  • the first thin film transistor is a channel etch type.
  • the second semiconductor layer includes crystalline silicon.
  • the crystalline silicon is polycrystalline silicon.
  • An active matrix substrate manufacturing method is any one of the above active matrix substrate manufacturing methods, the step of preparing the substrate, and the step of forming the gate metal layer on the substrate Depositing a first insulating film on the gate metal layer, forming the first semiconductor layer on the first insulating film, and forming the first opening in the first insulating film.
  • a step of obtaining the first insulating layer, a step of forming the source metal layer on the first semiconductor layer, a second insulating film is deposited on the source metal layer, and the second insulating film is formed on the second insulating film. It includes the step of obtaining the second insulating layer by forming the second opening, and the step of forming the conductive layer on the second insulating layer.
  • An active matrix substrate manufacturing method is any of the above-described active matrix substrate manufacturing methods, the step of preparing the substrate, and forming the gate metal layer on the substrate. Forming a first insulating film on the gate metal layer; forming the first semiconductor layer on the first insulating film; and forming the source metal layer on the first semiconductor layer. Forming a second insulating film on the source metal layer, forming the second opening in the second insulating film, and then forming the first opening in the first insulating film. , Including obtaining the first insulating layer and the second insulating layer, and forming the conductive layer on the second insulating layer.
  • an active matrix substrate capable of suppressing a decrease in yield and a manufacturing method thereof are provided.
  • FIG. 4C is a schematic cross-sectional view
  • FIG. 3C is a schematic cross-sectional view of a laminated structure of an SG connection portion included in the TFT substrates 100A and 100B. It is a typical top view of the whole TFT substrate 100A.
  • a schematic plan view showing an example of a position where an SG connection portion is formed in the TFT substrate 100A is shown.
  • FIG. 10 is a schematic plan view for explaining a touch screen structure in a TFT substrate 200 according to another embodiment of the present invention.
  • FIG. 4 is a schematic plan view of a TFT substrate 200, for explaining the relationship between the pixel arrangement and the touch screen structure.
  • 2 is a schematic cross-sectional view of a pixel region of a TFT substrate 200.
  • the active matrix substrate exemplified below is a TFT substrate used in a liquid crystal display device in FFS (Fringe Field Switching) mode, but the active matrix substrate according to the embodiment of the present invention is not limited to this, and other display modes (for example, , A vertical alignment mode) liquid crystal display device.
  • the active matrix substrate according to the embodiment of the present invention can be suitably used for other known active matrix display devices such as an organic EL display device.
  • the active matrix substrate according to the embodiment of the present invention is further suitably used for a display device having a touch screen function.
  • FIGS. 1A and 1B are schematic cross-sectional views of SG connecting portions of the TFT substrates 100A and 100B according to the embodiment of the present invention.
  • a TFT substrate 100A shown in FIG. 1A includes a substrate 12, a gate metal layer 15 supported on the substrate 12, a first insulating layer 16 formed on the gate metal layer 15, and a first insulating layer 16.
  • a conductive layer 25 in contact with the gate metal layer 15 and in contact with the source metal layer 18 in a second opening 19a2 formed in the second insulating layer 19.
  • FIG. 1A shows an example in which an organic insulating layer 20 is formed on the second insulating layer 19, but the organic insulating layer 20 may be an inorganic insulating layer or omitted. Also good.
  • the organic insulating layer 20 may have an advantage that a flat surface can be easily formed and / or an insulating layer having a small dielectric constant and a large thickness can be easily formed.
  • the third insulating layer 14 is provided between the substrate 12 and the gate metal layer 15, but may be omitted. As will be described later with reference to FIG. 5, when the driving circuit TFT is formed on the active matrix substrate 100A, the third insulating layer 14 can be used as a gate insulating layer. Further, a base film (not shown) may be formed on the substrate 12 and under the third insulating layer 14.
  • the gate metal layer 15 has a two-layer structure of a Ti layer 15a containing titanium and a Cu layer 15b containing copper formed on the Ti layer 15a.
  • the source metal layer 18 has a two-layer structure of a Ti layer 18a containing titanium and a Cu layer 18b containing copper formed on the Ti layer 18a.
  • the Ti layer containing titanium includes an alloy containing more than 50% by mass of titanium
  • the Cu layer containing copper includes an alloy containing more than 50% by mass of copper.
  • the alloy containing Ti and the alloy containing Cu contain, for example, aluminum (Al), nickel (Ni), tin (Sn), silicon (Si), or zinc (Zn).
  • the Ti layer contains 95% by mass or more of titanium
  • the Cu layer contains 95% by mass or more of copper, both of which preferably have a high purity of 99% by mass or more.
  • a first transparent conductive layer 21, a dielectric layer 22, and a second transparent conductive layer 23 are formed on the conductive layer 25.
  • the first transparent conductive layer 21 includes a common electrode
  • the second transparent conductive layer 23 includes a pixel electrode.
  • the first transparent conductive layer 21 may include a pixel electrode
  • the second transparent conductive layer 23 may include a common electrode.
  • VA vertical alignment
  • the common electrode is provided on the liquid crystal layer side of the counter substrate disposed so as to face the TFT substrate 100A through the liquid crystal layer. That is, the conductive layer 25 is formed as a conductive layer independent of the first transparent conductive layer and the second transparent conductive layer, and includes a plurality of pixel electrodes, at least one common electrode, and at least one auxiliary capacitance electrode. None of these are included.
  • the conductive layer 25 does not have a Ti layer that contacts the Cu layer 15 b of the gate metal layer 15.
  • the conductive layer 25 has a two-layer structure of a transparent conductive layer 25a and a Cu layer 25b containing copper formed on the transparent conductive layer 25a.
  • the transparent conductive layer 25a is formed from an oxide conductive material. Examples of the oxide conductive material include ITO (indium tin oxide), IZO (indium zinc oxide, “IZO” is a registered trademark), ZnO (zinc oxide), and the like.
  • the first transparent conductive layer 21 and the second transparent conductive layer 23 can also be formed using the same material as the transparent conductive layer 25a.
  • the conductive layer 25 is connected to the gate metal layer 15 in the contact hole CH1 and is formed at a position spaced from the contact hole CH1. It is connected to the source metal layer 18 inside.
  • the contact hole CH1 has a first opening 16a1 of the first insulating layer 16, a second opening 19a1 of the second insulating layer 19, and an opening 20a1 of the organic insulating layer 20, and the contact hole CH2
  • the second insulating layer 19 has a second opening 19 a 2 and an organic insulating layer 20 opening 20 a 2.
  • the conductive layer 25 is connected to the gate metal layer 15 in the first opening 16a1 of the contact hole CH1, and is connected to the source metal layer 18 in the second opening 19a2 of the contact hole CH2.
  • the conductive layer 25 is connected to the gate metal layer 15 and the source metal layer 18 in the contact hole CH3.
  • the contact hole CH3 has a first opening 16a3 of the first insulating layer 16, a second opening 19a3 of the second insulating layer 19, and an opening 20a3 of the organic insulating layer 20, and the conductive layer 25 is The first opening 16a3 is connected to the gate metal layer 15, and the second opening 19a3 is connected to the source metal layer 18.
  • the conductive layer 25 is in contact with the gate metal layer 15 or the source metal layer 18, so that Unlike the direct type, the gate metal layer 15 and the source metal layer 18 are not in direct contact with each other. Therefore, in the SG connection portions of the TFT substrates 100A and 100B according to the embodiment of the present invention, an electrical connection failure does not occur, and a decrease in yield can be suppressed.
  • TFT substrates 100A and 100B shown in FIGS. 1A and 1B have a first gate electrode 15A formed of a gate metal layer 15 and a source metal layer 18 as will be described later with reference to FIG.
  • the first thin film transistor 10 ⁇ / b> A having the first source electrode 18 sA and the first drain electrode 18 dA formed in step 1 and the first semiconductor layer 17 including the oxide semiconductor formed on the first insulating layer 16 is further provided.
  • the TFT substrates 100 ⁇ / b> A and 100 ⁇ / b> B include a second semiconductor layer 13 containing silicon formed on the substrate 12, and a gap between the second semiconductor layer 13 and the gate metal layer 15.
  • a second thin film transistor having a third insulating layer 14 formed, a second gate electrode 15B formed of a gate metal layer 15, and a second source electrode 18sB and a second drain electrode 18dB formed of a source metal layer 18. 10B may be further provided.
  • the conductive layer 25 may be a conductive layer for forming an auxiliary wiring for reducing the electric resistance of the common electrode in the TFT substrate for an FFS mode liquid crystal display panel, for example.
  • the conductive layer 25 is connected to at least one of a plurality of common electrodes in a TFT substrate for a liquid crystal display panel having a touch screen function, and receives a touch drive signal and a touch detection signal from the touch screen control circuit. It may be a conductive layer for forming a plurality of signal lines for transmitting and receiving.
  • the TFT substrate 100A used in the FFS mode liquid crystal display device can be obtained by making the SG connecting portion in the TFT substrate 100A having the structure described below the structure shown in FIG.
  • FIG. 2 shows a schematic plan view of the entire TFT substrate 100A.
  • the TFT substrate 100A has a display area 101 including a plurality of pixels and an area (non-display area) other than the display area 101, as shown in FIG.
  • the non-display area includes a drive circuit formation area 102 in which a drive circuit is provided.
  • a gate driver circuit 140, a source driver circuit 150, and an inspection circuit 170 are provided in the drive circuit formation region 102.
  • a plurality of gate bus lines (not shown) extending in the row direction and a plurality of source bus lines S extending in the column direction are formed.
  • each pixel is defined by a gate bus line and a source bus line S, for example.
  • the gate bus line is connected to each terminal of the gate driver circuit 140
  • the source bus line S is connected to each terminal of the source driver circuit 150.
  • the gate driver circuit 140 may be formed monolithically on the TFT substrate 100 ⁇ / b> A, and a driver IC may be mounted as the source driver circuit 150.
  • a first TFT 10A (see FIG. 4) is formed as a pixel TFT in each pixel of the display region 101 of the TFT substrate 100A, and a second TFT 10B (see FIG. 5) is formed as a circuit TFT in the drive circuit formation region 102. ing.
  • the SG connection portion of the TFT substrate 100A is, for example, a portion connected to the gate driver line 140 or the source driver circuit 150 provided in the drive circuit formation region 102 and the gate bus line G or the source bus line S, or a drive circuit formation
  • a terminal portion (connected to an external circuit) provided in the region 102 is provided to connect a wiring or an electrode formed of a source metal layer and a wiring or an electrode formed of a gate metal layer.
  • FIG. 3 is a schematic plan view showing an example of a position where the SG connection portion is formed on the TFT substrate 100A.
  • the SG connecting portion is also formed at the junction (the portion indicated by the broken circle) of COM-G (15) and COM-S (18) as schematically shown in FIG. Is done.
  • COM-G (15) and COM-S (18) are wirings for applying a COM signal to the common electrode, and are included in the gate metal layer 15 and the source metal layer 18, respectively.
  • the short ring SR is provided in order to prevent the pixel TFT and / or the circuit TFT from being destroyed by static electricity in the manufacturing process of the TFT substrate 100A. Finally, the short ring SR is cut off together with a part of the glass substrate when the mother substrate is cut.
  • FIG. 4A shows a schematic plan view of the pixel region of the TFT substrate 100A
  • FIG. 4B shows a schematic cross-sectional view taken along the line 4B-4B 'in FIG. 4A
  • FIG. 5 is a schematic cross-sectional view of the circuit TFT 10B included in the TFT substrate 100A.
  • the TFT substrate 100A includes a substrate 12, a first TFT 10A for pixels (FIG. 4) formed on the substrate 12, and a second TFT 10B for circuits (FIG. 5).
  • the substrate 12 is, for example, a glass substrate, and a base film (not shown) may be formed on the substrate 12.
  • a base film (not shown) may be formed on the substrate 12.
  • circuit elements such as the first TFT 10A and the second TFT 10B are formed on the base film.
  • the base film is not particularly limited, it is an inorganic insulating film, for example, a silicon nitride (SiNx) film, a silicon oxide (SiOx) film, or a laminated film having a silicon nitride film as a lower layer and a silicon oxide film as an upper layer. .
  • the first TFT 10A has an active region mainly containing an oxide semiconductor.
  • the second TFT 10B has an active region mainly containing crystalline silicon.
  • the first TFT 10A and the second TFT 10B are integrally formed on the substrate 12.
  • the “active region” refers to a region where a channel is formed in the semiconductor layer of the TFT.
  • the first TFT 10A is a bottom gate TFT, and includes a gate electrode 15A, a first insulating layer 16 covering the gate electrode 15A, and an oxide disposed on the first insulating layer 16. And a semiconductor layer 17.
  • the gate electrode 15 ⁇ / b> A is provided on the third insulating layer 14.
  • the third insulating layer 14 is a gate insulating film of the second TFT 10B, and extends to a region where the first TFT 10A is formed.
  • the gate electrode 15A is formed of the same conductive film as the gate electrode 15B of the second TFT 10B.
  • the portion of the first insulating layer 16 located between the gate electrode 15A and the oxide semiconductor layer 17 functions as the gate insulating film of the first TFT 10A.
  • the first insulating layer 16 preferably has a two-layer structure of a hydrogen donating lower layer and an oxygen donating upper layer.
  • the hydrogen-donating lower layer may be, for example, a silicon nitride (SiNx) layer mainly containing silicon nitride, a silicon nitride oxide (SiNxOy: x> y) layer, or the like.
  • the oxygen donating upper layer may be, for example, a silicon oxide (SiOx) layer mainly containing silicon oxide, a silicon oxynitride (SiOxNy: x> y) layer, or the like.
  • SiOx silicon oxide
  • SiOxNy: x> y silicon oxynitride
  • a good channel interface can be formed at the interface with the oxide semiconductor layer 17.
  • the oxide semiconductor layer 17 has a region (active region) 17c where a channel is formed, and a source contact region 17s and a drain contact region 17d located on both sides of the active region, respectively.
  • a portion of the oxide semiconductor layer 17 that overlaps with the gate electrode 15A through the first insulating layer 16 becomes the channel region 17c.
  • the first TFT 10A further includes a source electrode 18sA and a drain electrode 18dA connected to the source contact region 17s and the drain contact region 17d, respectively.
  • the gate electrode 15A is formed as a part of the gate bus line G as shown in FIG. That is, the portion of the gate bus line G that overlaps with the oxide semiconductor layer 17 corresponds to the gate electrode 15A, and the width direction of the gate bus line G corresponds to the channel width direction of the first TFT 10A.
  • the source electrode 18sA is formed integrally with the source bus line S.
  • the second TFT 10B includes a crystalline silicon semiconductor layer (for example, a low-temperature polysilicon layer) 13 formed on the substrate 12, a third insulating layer 14 covering the crystalline silicon semiconductor layer 13, and a third A gate electrode 15B provided on the insulating layer 14; A portion of the third insulating layer 14 located between the crystalline silicon semiconductor layer 13 and the gate electrode 15B functions as a gate insulating film of the second TFT 10B.
  • the crystalline silicon semiconductor layer 13 has a region (active region) 13c where a channel is formed, and a source region 13s and a drain region 13d located on both sides of the active region.
  • the second TFT 10B also has a source electrode 18sB and a drain electrode 18dB connected to the source region 13s and the drain region 13d, respectively.
  • the source electrode 18sB and the drain electrode 18dB are provided on an interlayer insulating film (here, the first insulating layer 16) covering the gate electrode 15B and the crystalline silicon semiconductor layer 13, and in a contact hole formed in the interlayer insulating film. It may be connected to the crystalline silicon semiconductor layer 13.
  • the second TFT 10B is a top gate type TFT.
  • the TFTs 10A and 10B are covered with a second insulating layer 19 and an organic insulating layer 20.
  • the auxiliary wiring CA (25), the common electrode 21, the dielectric layer 22, and the pixel electrode 23 are formed in this order.
  • the auxiliary wiring CA (25) is included in the conductive layer 25, includes an auxiliary wiring extending in parallel with the gate bus line G or the source bus line S, and is in direct contact with the common electrode (first transparent conductive layer) 21. is doing.
  • the auxiliary wiring CA reduces the electrical resistance of the common electrode 21.
  • FIG. 4 (a) has a portion extending in parallel with the gate bus line G and a portion extending in parallel with the source bus line S, and they are formed integrally, and have a lattice. Forming.
  • the arrangement of the auxiliary wiring CA can be modified as appropriate so as not to lower the pixel aperture ratio.
  • illustration of the common electrode 21 is omitted.
  • the common electrode 21 is formed in a region other than the opening 21a4 in FIG.
  • the pixel electrode 23 has a plurality of slits 23s. There may be one slit 23s.
  • the common electrode 21 is formed from the first transparent conductive layer 21, and the pixel electrode 23 is formed from the second transparent conductive layer 23.
  • the pixel electrode 23 is connected to the drain electrode 18dA in the contact hole CH4.
  • the contact hole CH4 has openings 19a4, 20a4, and 22a4 formed in the second insulating layer 19, the organic insulating layer 20, and the dielectric layer 22.
  • the common electrode 21 is provided in common to a plurality of pixels, is connected to a common wiring (not shown) and / or a common electrode terminal portion, and is supplied with a common voltage (Vcom).
  • the oxide semiconductor included in the oxide semiconductor layer 17 may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layer 17 may have a stacked structure of two or more layers.
  • the oxide semiconductor layer 17 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layer 17 may include at least one metal element of In, Ga, and Zn, for example.
  • the oxide semiconductor layer 17 includes, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer 17 can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT). It is preferably used as a pixel TFT (TFT provided in a pixel).
  • the oxide semiconductor layer 17 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layer 17 includes an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti—O semiconductor.
  • Cd—Ge—O semiconductor, Cd—Pb—O semiconductor, CdO (cadmium oxide), Mg—Zn—O semiconductor, In—Ga—Sn—O semiconductor, In—Ga—O semiconductor Zr—In—Zn—O based semiconductor, Hf—In—Zn—O based semiconductor, Al—Ga—Zn—O based semiconductor, Ga—Zn—O based semiconductor, and the like may be included.
  • the thickness of the oxide semiconductor layer 17 is, for example, not less than 30 nm and not more than 200 nm.
  • the semiconductor layer 13 containing silicon preferably contains crystalline silicon.
  • crystalline silicon includes, in addition to polycrystalline silicon, at least partially crystallized silicon such as microcrystalline silicon ( ⁇ C-Si).
  • the polycrystalline silicon is, for example, low temperature polysilicon (LTPS).
  • LTPS low temperature polysilicon
  • low-temperature polysilicon is formed by irradiating laser light to amorphous silicon deposited on a substrate and melting and crystallizing it (laser annealing).
  • the thickness of the semiconductor layer 13 containing silicon is, for example, not less than 30 nm and not more than 70 nm.
  • the gate metal layer 15 and the source metal layer 18 have a two-layer structure of a Ti layer containing titanium and a Cu layer containing copper formed on the Ti layer.
  • the thickness of the gate metal layer 15 and the source metal layer 18 is, for example, not less than 50 nm and not more than 500 nm.
  • the thickness of the upper Cu layer is, for example, 300 nm, and the thickness of the lower Ti layer is, for example, 30 nm.
  • the first transparent conductive layer 21 and the second transparent conductive layer 23 are each independently, for example, ITO (indium tin oxide), IZO (indium zinc oxide, “IZO” is a registered trademark), ZnO (zinc oxide), etc. It is formed using.
  • the thicknesses of the first transparent conductive layer 21 and the second transparent conductive layer 23 are each independently, for example, 50 nm or more and 150 nm or less.
  • the thickness of the conductive layer 25 is, for example, 100 nm or more and 250 nm or less.
  • the thickness of the transparent conductive layer 25a is, for example, 50 nm or more and 150 nm or less
  • the thickness of the Cu layer 25b is, for example, 100 nm or more and 200 nm or less.
  • First insulating layer 16 (thickness: for example 180 nm or more and 550 nm or less), second insulating layer 19 (thickness: for example 150 nm or more and 700 nm or less), third insulating layer 14 (thickness: for example 50 nm or more and 130 nm or less), and dielectric
  • the layer 22 (thickness: 50 nm to 300 nm) is an inorganic insulating layer, for example, a silicon nitride (SiNx) layer, a silicon nitride oxide (SiNxOy: x> y) layer, a silicon oxide (SiOx) layer, a silicon oxynitride (SiOxNy) : X> y) layer.
  • the first insulating layer 16 preferably has a two-layer structure of a hydrogen donating lower layer and an oxygen donating upper layer.
  • the second insulating layer 19 is a laminated film having a lower layer formed of a SiOx film (thickness: for example, 100 nm or more and 400 nm or less) and an upper layer formed of a SiNx film (thickness: for example, 50 nm or more and 300 nm or less). It is preferable that In such a case, since the lower layer of the second insulating layer 19 constitutes the back channel of the first TFT 10A, it is preferably a SiOx film.
  • the upper layer is preferably a SiNx film having a high passivation effect for protection from moisture and impurities. The upper layer can be omitted.
  • the organic insulating layer 20 is formed of, for example, an acrylic transparent resin having positive photosensitivity.
  • the thickness of the organic insulating layer 20 is, for example, not less than 1 ⁇ m and not more than 3 ⁇ m.
  • the gate metal layer 15 and the source metal layer 18 have a two-layer structure of a Ti layer containing titanium and a Cu layer containing copper formed on the Ti layer.
  • the thicknesses of the gate metal layer 15 and the source metal layer 18 are independently, for example, 50 nm or more and 500 nm or less.
  • the thickness of the Cu layer is, for example, 300 nm, and the thickness of the Ti layer is, for example, 30 nm.
  • the first manufacturing method of the TFT substrate according to the embodiment of the present invention includes the following steps, for example.
  • both the TFT substrate 100A shown in FIG. 1A and the TFT substrate 100B shown in FIG. 1B can be manufactured.
  • each following process can be performed using the well-known film-forming method and patterning method (for example, photolithography process and an etching process).
  • Step a1 Step of preparing the substrate 12
  • Step b1 Step of forming the gate metal layer 15 on the substrate 12
  • Step c1 Step of depositing the first insulating film on the gate metal layer 15
  • Step d1 On the first insulating film
  • Step e1 Step of obtaining first insulating layer 16 by forming first opening 16a1 in the first insulating film
  • Step f1 Step of forming source metal layer 18 on semiconductor layer 17
  • Step g1 Step of obtaining the second insulating layer 19 by depositing a second insulating film on the source metal layer 18 and forming the second openings 19a1, 19a2, 19a3 in the second insulating film
  • Step h1 Second Step of forming conductive layer 25 on insulating layer 19
  • the conductive layer 25 includes the ITO layer 25a and the Cu layer 25b, an aqueous solution containing hydrogen peroxide, nitric acid, tetramethylammonium hydroxide and ammonium hydrogen difluoride (for example, ELM-K255 (Mitsubishi Gas) Using a chemical company)), two layers can be etched simultaneously.
  • ELM-K255 Mitsubishi Gas
  • a step of forming the third insulating layer 14 is added between the step a1 and the step b1. Further, a step of forming the organic insulating layer 20 having a predetermined opening 20a1, 20a2, or 20a3 is added between the step g1 and the step h1. Further, the process for manufacturing the TFT 10B is performed in parallel.
  • a transparent conductive layer to be a pixel electrode, a common electrode, or an auxiliary capacitance electrode is formed according to a liquid crystal display device using a TFT substrate.
  • the first transparent conductive layer 21 including the common electrode is formed.
  • the second transparent conductive layer 23 including the dielectric layer 22 and the pixel electrode is formed, the optional inorganic protective layer is formed, and then the alignment film is formed, whereby the TFT substrate 100A is obtained. .
  • the first opening 16a1 and the second opening 19a2 can be provided at different positions (see FIG. 1A), and the first opening 16a3 and the second opening 19a3 are provided.
  • the same position (the first opening 16a3 in the second opening 19a3) can also be formed (see FIG. 1B).
  • the second manufacturing method of the TFT substrate according to the embodiment of the present invention includes the following steps, for example. According to the second manufacturing method, the TFT substrate 100B having the SG connecting portion shown in FIG. 1B can be manufactured.
  • Step a2 Step of preparing the substrate 12
  • Step b2 Step of forming the gate metal layer 15 on the substrate 12
  • Step c2 Step of depositing the first insulating film on the gate metal layer 15
  • Step d2 On the first insulating film
  • Step e2 Step of forming a source metal layer 18 on the semiconductor layer 17
  • Step f2 Depositing a second insulating film on the source metal layer 18 and forming a second opening 19a3 in the second insulating film
  • Step g2 forming the conductive layer 25 on the second insulating layer 19 Process
  • a step of forming the third insulating layer 14 is added between the step a2 and the step b2.
  • step f2 after depositing the second insulating film, before forming the second opening 19a3 in the second insulating film, forming an organic insulating film and forming the opening 20a3 in the organic insulating film. to add. Further, the process for manufacturing the TFT 10B is performed in parallel.
  • a transparent conductive layer to be a pixel electrode, a common electrode, or an auxiliary capacitance electrode is formed according to a liquid crystal display device using a TFT substrate.
  • the first transparent conductive layer 21 including the common electrode is formed.
  • the second transparent conductive layer 23 including the dielectric layer 22 and the pixel electrode is formed, the optional inorganic protective layer is formed, and then the alignment film is formed, whereby the TFT substrate 100B is obtained.
  • the channel etch type TFT 10A is exemplified, but an etch stop type TFT can also be used.
  • the etch stop layer is not formed on the channel region 17c, and the lower surfaces of the end portions on the channel side of the source electrode 18sA and the drain electrode 18dA are The oxide semiconductor layer 17 is disposed in contact with the upper surface.
  • the channel etch type TFT is formed, for example, by forming a conductive film for a source metal layer on the oxide semiconductor layer 17 and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region 17c may be etched.
  • a TFT etch stop type TFT
  • an etch stop layer (not shown) is formed on the channel region 17c
  • the lower surfaces of the end portions on the channel side of the source electrode 18sA and the drain electrode 18dA are positioned on the etch stop layer, for example.
  • the etch stop type TFT for example, after forming an etch stop layer covering a portion to be the channel region 17c in the oxide semiconductor layer 17, a conductive film for a source metal layer is formed on the oxide semiconductor layer 17 and the etch stop layer. It is formed by performing source and drain separation.
  • the TFT substrates 100A and 100B are TFT substrates for an FFS mode liquid crystal display device, and have a configuration in which a common electrode is arranged below the pixel electrode (a side far from the liquid crystal layer) and a slit is formed in the pixel electrode. is doing. On the contrary, a configuration in which the pixel electrode is disposed below the common electrode and a slit is formed in the common electrode is also known. The arrangement of the common electrode and the pixel electrode of the TFT substrates 100A and 100B may be reversed.
  • the FFS mode liquid crystal display panel including the TFT substrate 100A or 100B includes the TFT substrate 100A or 100B and a counter substrate disposed so as to face the TFT substrate via a liquid crystal layer.
  • the counter substrate has, for example, a light shielding layer and a color filter layer formed on a glass substrate.
  • the light shielding layer is formed, for example, by patterning a Ti film having a thickness of 200 nm into a desired pattern.
  • the color filter layer is formed using, for example, a photosensitive dry film, and includes, for example, R, G, and B color filters arranged corresponding to the pixels.
  • photo spacers may be arranged as necessary.
  • an alignment film is formed on the surface of the TFT substrate and the counter substrate that are in contact with the liquid crystal layer.
  • the alignment film a known film can be appropriately used depending on the alignment of the liquid crystal layer.
  • an auxiliary capacitance electrode is formed by the first transparent conductive layer 21 and the second transparent conductive layer 23 is used.
  • a pixel electrode may be formed.
  • the common electrode is provided on the liquid crystal layer side of the counter substrate disposed so as to face the TFT substrate 100A or 100B with the liquid crystal layer interposed therebetween.
  • the structure of the TFT substrate 200 used in a display device having a touch screen (also referred to as “touch panel”) function will be described with reference to FIGS.
  • an FFS mode liquid crystal display device is illustrated as in the above. Since it is obvious to those skilled in the art that the TFT substrate 200 can be manufactured by the same manufacturing method as the TFT substrate 100A described above, the description of the manufacturing method of the TFT substrate 200 is omitted.
  • the TFT substrate 200 also has an SG connection part having the structure shown in FIG. 1 (a) or 1 (b).
  • the structure of the display area of the TFT substrate 200 will be mainly described.
  • constituent elements of the TFT substrate 200 are given reference numerals obtained by adding 200 to the reference numerals of corresponding constituent elements of the TFT substrate 100A.
  • the TFT substrate 200 includes the substrate 212, the gate metal layer 215, the first insulating layer 216, the oxide semiconductor layer 217, the source metal layer 218, the second insulating layer 219, the organic insulating layer 220, the conductive layer 225, and the first transparent layer.
  • a conductive layer 221 and a second transparent conductive layer 223 are provided.
  • FIG. 6 is a schematic plan view for explaining the touch screen structure (component that exhibits the touch screen function) in the TFT substrate 200.
  • the touch screen structure of the TFT substrate 200 includes a plurality of common electrodes 223 arranged in a matrix having rows and columns, and a plurality of signal lines SL (225) extending in parallel with the source bus lines.
  • the touch screen control circuit 250, and each of the plurality of signal lines SL (225) is connected to any one of the plurality of common electrodes 223, and the plurality of signal lines SL (225).
  • the touch screen control circuit 250 is configured to transmit and receive touch drive signals and touch detection signals.
  • FIG. 6 shows an example in which one signal line SL (225) is connected to one common electrode 223, but two or more signal lines SL (225) are connected to one common electrode 223. Also good. For example, it is possible to reduce variations in electrical load (CR) in a path from the touch screen control circuit 250 to each common electrode 223 via the signal line SL (225).
  • CR electrical load
  • Such an FFS mode liquid crystal display device having a touch screen function is described in, for example, Japanese Patent Application Nos. 2015-145097 and 2016-115573.
  • the entire disclosures of Japanese Patent Application Nos. 2015-145097 and 2016-115573 are incorporated herein by reference.
  • the TFT substrate 200 has a gate driver circuit, a source driver circuit, and an inspection circuit separately.
  • FIG. 7 is a schematic plan view of the TFT substrate 200, for explaining the relationship between the pixel arrangement and the touch screen structure.
  • FIG. 8 is a schematic cross-sectional view of the pixel region of the TFT substrate 200.
  • the TFT substrate 200 has a pixel TFT 210A shown in FIG.
  • the TFT substrate 200 may further include a driving TFT having the same structure as the circuit TFT 10B (see FIG. 5) of the TFT substrate 100A.
  • illustration of the TFT 210A is omitted in FIG. 7, it is provided in the vicinity of a portion where the pixel electrode 221 and the gate bus line G (215) overlap.
  • the TFT substrate 200 is different from the TFT substrate 100A in that the pixel electrode 221 is disposed below the common electrode 223 (the side far from the liquid crystal layer), and the common electrode 223 has a slit 223s. That is, the pixel electrode 221 is formed of the first transparent conductive layer 221, and the common electrode 223 is formed of the second transparent conductive layer 223. In FIG. 7, the common electrode (second transparent conductive layer) 223 arranged in the uppermost layer is not hatched. FIG. 7 shows two sets of common electrodes 223 adjacent to each other on the second source bus line S (218) from the left. Each common electrode 223 is provided corresponding to the plurality of pixel electrodes 221. The number of pixel electrodes 221 corresponding to one common electrode 223 can be appropriately set depending on the definition of the display panel and the touch position resolution of the touch screen.
  • the first TFT 210A is a bottom gate TFT, and includes a gate electrode 215A, a first insulating layer 216 that covers the gate electrode 215A, and an oxide semiconductor layer 217 disposed on the first insulating layer 216. And have.
  • a portion of the first insulating layer 216 located between the gate electrode 215A and the oxide semiconductor layer 217 functions as a gate insulating film of the first TFT 210A.
  • the oxide semiconductor layer 217 includes a region (active region) 217c where a channel is formed, and a source contact region 217s and a drain contact region 217d located on both sides of the active region.
  • the first TFT 210A further includes a source electrode 218sA and a drain electrode 218dA connected to the source contact region 217s and the drain contact region 217d, respectively.
  • the TFT 210A is covered with a second insulating layer 219 and an organic insulating layer 220.
  • a signal line SL (225), a pixel electrode (first transparent conductive layer) 221, a dielectric layer 222, and a common electrode (second transparent conductive layer) 223 are formed in this order.
  • the pixel electrode (first transparent conductive layer) 221 is connected to the drain electrode 218dA in the contact hole CH5.
  • the contact hole CH5 has openings 219a and 220a formed in the second insulating layer 219 and the organic insulating layer 220.
  • the common electrode (second transparent conductive layer) 223 is provided in common for a predetermined number of pixels and has a slit 223s.
  • the signal line SL (225) is included in the conductive layer 225, includes an auxiliary wiring extending in parallel with the source bus line S, and a common electrode (contact hole CH6 (opening 222a) in the dielectric layer 222).
  • the second transparent conductive layer) 223 is in contact.
  • the conductive layer 225 for forming the signal line SL having the touch screen structure can be used as the conductive layer 225 having the SG connection structure.
  • Embodiments according to the present invention are suitably used for active matrix display devices such as liquid crystal display devices and organic EL display devices, and display devices having a touch screen function.
  • first thin film transistor 10B second thin film transistor 12: substrate 13: crystalline silicon semiconductor layer 13: silicon semiconductor layer 13c: active region 13d: drain region 13s: source region 14, 244: insulating layer 15, 215: gate metal layer 15a: Ti layer 15b: Cu layer 15A, 15B, 215A: gate electrode 16, 216: first insulating layer 17, 217: oxide semiconductor layer 17c: channel region 17d: drain contact region 17s: source contact region 18dA: drain electrode 18 dB: drain electrode 18 sA: source electrode 18 sB: source electrode 19, 219: second insulating layer 19a, 219a: opening 20, 220: organic insulating layer 20a, 220a: opening 21, 221: first transparent conductive layer 22, 22 : Dielectric layers 22a, 222a: Openings 23, 223: Second transparent conductive layer 23s, 223s: Slits 25, 225: Conductive layers 100A, 100B, 200: TFT substrate 101: Drive circuit formation region 102: Display region 140: Gate driver circuit 150:

Abstract

アクティブマトリクス基板（１００Ａ）は、Ｃｕ層（１５ｂ）／Ｔｉ層（１５ａ）の２層構造を有するゲートメタル層（１５）と、ゲートメタル層（１５）上の第１絶縁層（１６）と、第１絶縁層（１６）上のＣｕ層（１８ｂ）／Ｔｉ層（１８ａ）の２層構造を有するソースメタル層（１８）と、ソースメタル層（１８）上の第２絶縁層（１９）と、第２絶縁層（１９）上に形成され、第１絶縁層（１６）の第１開口部（１６ａ１）内でゲートメタル層（１５）と接触し、かつ、第２絶縁層（１９）の第２開口部（１９ａ２）内でソースメタル層（１８）と接触する導電層（２５）と、導電層（２５）上に形成され、画素電極、共通電極、および補助容量電極の内のいずれかを含む第１透明導電層（２１）とを有し、導電層（２５）は、画素電極、共通電極、補助容量電極のいずれをも含まず、ゲートメタル層（１５）のＣｕ層（１５ｂ）に接触するＴｉ層を有しない。

Description

アクティブマトリクス基板およびその製造方法
　本発明は、アクティブマトリクス基板およびその製造方法に関し、特に、液晶表示装置および有機ＥＬ表示装置などのアクティブマトリクス型表示装置、さらには、タッチスクリーン機能を備える表示装置に好適に用いられるアクティブマトリクス基板およびその製造方法に関する。
　表示装置のアクティブマトリクス基板は、画素毎にスイッチング素子として、例えば薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）を備えている。本明細書では、このようなＴＦＴを「画素用ＴＦＴ」と称する。画素用ＴＦＴとしては、従来から、アモルファスシリコン膜を半導体層とするアモルファスシリコンＴＦＴや、多結晶シリコン膜などの結晶質シリコン膜を半導体層とする結晶質シリコンＴＦＴが広く用いられている。
　画素用ＴＦＴと同一基板上に、周辺駆動回路の一部または全体を一体的に形成することもある。このようなアクティブマトリクス基板は、ドライバモノリシックのアクティブマトリクス基板と呼ばれる。ドライバモノリシックのアクティブマトリクス基板では、周辺駆動回路は、複数の画素を含む領域（表示領域）以外の領域（非表示領域または額縁領域）に設けられる。画素用ＴＦＴと、駆動回路を構成するＴＦＴ（回路用ＴＦＴ）とは、同じ半導体膜を用いて形成され得る。この半導体膜としては、例えば、電界効果移動度の高い多結晶シリコン膜が用いられる。
　また、ＴＦＴの半導体層の材料として、酸化物半導体を用いるＴＦＴが実用化されている。酸化物半導体として、例えば、インジウム、ガリウム、亜鉛および酸素を主成分とするＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体が用いられている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。従って、酸化物半導体膜を用いて、画素用ＴＦＴおよび回路用ＴＦＴを同一基板上に一体的に形成することも可能である。
　高精細および／または高速動作が求められる表示装置には、結晶質シリコンＴＦＴおよび／または酸化物半導体ＴＦＴが用いられるとともに、銅（Ｃｕ）配線が用いられている。例えば、特許文献１には、ゲートバスラインを含むゲートメタル層およびソースバスラインを含むソースメタル層として、銅（Ｃｕ）層／チタン（Ｔｉ）層（上層／下層）の２層構造を有する導電層を有する表示装置が開示されている。また、特許文献１は、ソースメタル層とゲートメタル層との接続部（「Ｓ－Ｇ接続部」という。）を、例えば画素電極と同じ透明導電層を間に介することなく、ソースメタル層とゲートメタル層とを直接接続した構造（「直接型」ということがある。）を開示している（例えば、図４）。
　なお、Ｓ－Ｇ接続部は、例えば、アクティブマトリクス基板の表示領域（表示装置の表示領域に対応するアクティブマトリクス基板の領域をいう。）の周辺領域に設けられる駆動回路と、ゲートバスラインまたはソースバスラインとを接続する部分や、周辺領域に設けられる端子部（外部回路と接続される）において、ソースメタル層で形成された配線または電極とゲートメタル層で形成された配線または電極とを接続するために設けられる。
国際公開第２０１３／０７３６１９号
　しかしながら、本発明者の検討によると、Ｃｕ層／Ｔｉ層で構成されたゲートメタル層とＣｕ層／Ｔｉ層で形成されたソースメタル層とを直接接続すると、電気的な接続不良が発生することがあり、歩留りの低下の要因となっていることがわかった。この電気的な接続不良が発生するメカニズムはよくわかっていないが、ゲートメタル層とソースメタル層が直接接触している部分およびその周辺で、ゲートメタル層上に形成されたソースメタル層が変色（白っぽく）していることから、ソースメタル層のＣｕ層／Ｔｉ層が変質したと考えられる。
　本発明は上記の課題を解決するためになされたものであり、歩留りの低下を抑制することができるアクティブマトリクス基板およびその製造方法を提供することを目的とする。
　本発明のある実施形態によるアクティブマトリクス基板は、基板と、前記基板に支持された、チタンを含むＴｉ層と前記Ｔｉ層の上に形成された銅を含むＣｕ層との２層構造を有するゲートメタル層と、前記ゲートメタル層上に形成された第１絶縁層と、前記第１絶縁層上に形成された、チタンを含むＴｉ層と前記Ｔｉ層の上に形成された銅を含むＣｕ層との２層構造を有するソースメタル層と、前記ソースメタル層上に形成された第２絶縁層と、前記第２絶縁層上に形成され、前記第１絶縁層に形成された第１開口部内で前記ゲートメタル層と接触し、かつ、前記第２絶縁層に形成された第２開口部内で前記ソースメタル層と接触する導電層と、前記導電層上に形成された、複数の画素電極、少なくともの１つの共通電極、および少なくともの１つの補助容量電極の内のいずれかを含む第１透明導電層とを有し、前記導電層は、前記複数の画素電極、前記少なくともの１つの共通電極、および前記少なくとも１つの補助容量電極のいずれをも含まず、前記ゲートメタル層の前記Ｃｕ層に接触するＴｉ層を有しない。
　ある実施形態において、前記導電層は、透明導電層と、前記透明導電層上に形成された銅を含むＣｕ層との２層構造を有する。
　ある実施形態において、前記透明導電層は、ＩＴＯで形成されている。
　ある実施形態において、前記アクティブマトリクス基板は、前記ゲートメタル層で形成された第１ゲート電極と、前記ソースメタル層で形成された第１ソース電極および第１ドレイン電極と、前記第１絶縁層上に形成された酸化物半導体を含む第１半導体層とを有する第１薄膜トランジスタをさらに備える。
　ある実施形態において、前記アクティブマトリクス基板は、前記第１ゲート電極と一体に形成されたゲートバスラインと、前記第１ソース電極と一体に形成されたソースバスラインと、前記導電層上に形成された誘電体層と、前記誘電体層上に形成された第２透明導電層とをさらに有し、前記第１透明導電層は前記少なくとも１つの共通電極を含み、前記第２透明導電層は前記複数の画素電極を含み、前記導電層は、前記ゲートバスラインまたは前記ソースバスラインと平行に延びる補助配線を含み、前記補助配線は、前記第１透明導電層と直接接触している。
　ある実施形態において、前記アクティブマトリクス基板は、前記第１ゲート電極と一体に形成されたゲートバスラインと、前記ソースバスラインと一体に形成されたソースバスラインと、前記導電層上に形成された誘電体層と、前記誘電体層上に形成された第２透明導電層とをさらに有し、前記第１透明導電層は前記複数の画素電極を含み、前記少なくとも１つの共通電極は、行および列を有するマトリクス状に配列された複数の共通電極であって、前記第２透明導電層は前記複数の共通電極を含み、前記導電層は、前記ソースバスラインと平行に延びる複数の信号線を含み、前記複数の信号線のそれぞれは、前記複数の共通電極の内の少なくともいずれか１つと接続されており、前記複数の信号線には、タッチスクリーン制御回路から、タッチ駆動信号およびタッチ検出信号が送受信されるように構成されている。
　ある実施形態において、前記アクティブマトリクス基板は、前記基板上に形成されたシリコンを含む第２半導体層と、前記第２半導体層と前記ゲートメタル層との間に形成された第３絶縁層と、前記ゲートメタル層で形成された第２ゲート電極と、前記ソースメタル層で形成された第２ソース電極および第２ドレイン電極とを有する第２薄膜トランジスタをさらに備える。
　ある実施形態において、前記酸化物半導体は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記酸化物半導体は、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。
　ある実施形態において、前記第１半導体層は、積層構造を有する。
　ある実施形態において、前記第１薄膜トランジスタは、チャネルエッチ型である。
　ある実施形態において、前記第２半導体層は、結晶質シリコンを含む。
　ある実施形態において、前記結晶質シリコンは、多結晶シリコンである。
　本発明のある実施形態によるアクティブマトリクス基板の製造方法は、上記のいずれかのアクティブマトリクス基板の製造方法であって、前記基板を用意する工程と、前記基板上に前記ゲートメタル層を形成する工程と、前記ゲートメタル層上に第１絶縁膜を堆積する工程と、前記第１絶縁膜上に前記第１半導体層を形成する工程と、前記第１絶縁膜に前記第１開口部を形成することによって、前記第１絶縁層を得る工程と、前記第１半導体層上に前記ソースメタル層を形成する工程と、前記ソースメタル層上に第２絶縁膜を堆積し、前記第２絶縁膜に前記第２開口部を形成することによって、前記第２絶縁層を得る工程と、前記第２絶縁層上に前記導電層を形成する工程とを包含する。
　本発明の他の実施形態によるアクティブマトリクス基板の製造方法は、上記のいずれかのアクティブマトリクス基板の製造方法であって、前記基板を用意する工程と、前記基板上に前記ゲートメタル層を形成する工程と、前記ゲートメタル層上に第１絶縁膜を堆積する工程と、前記第１絶縁膜上に前記第１半導体層を形成する工程と、前記第１半導体層上に前記ソースメタル層を形成する工程と、前記ソースメタル層上に第２絶縁膜を堆積し、前記第２絶縁膜に前記第２開口部を形成した後、前記第１絶縁膜に前記第１開口部を形成することによって、前記第１絶縁層および前記第２絶縁層を得る工程と、前記第２絶縁層上に前記導電層を形成する工程とを包含する。
　本発明の実施形態によると、歩留りの低下を抑制することができるアクティブマトリクス基板およびその製造方法が提供される。
（ａ）は本発明の実施形態によるＴＦＴ基板１００Ａが有するＳ－Ｇ接続部の模式的な断面図であり、（ｂ）は本発明の実施形態によるＴＦＴ基板１００Ｂが有するＳ－Ｇ接続部の模式的な断面図であり、（ｃ）はＴＦＴ基板１００Ａおよび１００Ｂが有するＳ－Ｇ接続部の積層構造の模式的な断面図である。 ＴＦＴ基板１００Ａの全体の模式的な平面図である。 ＴＦＴ基板１００Ａにおいて、Ｓ－Ｇ接続部が形成される位置の例を示す模式的な平面図を示す。 （ａ）は本発明の実施形態によるＴＦＴ基板１００Ａの画素領域の模式的な平面図であり、（ｂ）は（ａ）中の４Ｂ－４Ｂ’線に沿った模式的な断面図である。 ＴＦＴ基板１００Ａが有する回路用ＴＦＴ１０Ｂの模式的な断面図を示す。 本発明の他の実施形態によるＴＦＴ基板２００におけるタッチスクリーン構造を説明するための模式的な平面図である。 ＴＦＴ基板２００の模式的な平面図であり、画素の配列とタッチスクリーン構造との関係を説明するための図である。 ＴＦＴ基板２００の画素領域の模式的な断面図である。
　以下、図面を参照して、本発明の実施形態によるアクティブマトリクス基板の構造および製造方法を説明する。以下で例示するアクティブマトリクス基板は、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置に用いられるＴＦＴ基板であるが、本発明の実施形態によるアクティブマトリクス基板はこれに限られず、他の表示モード（例えば、垂直配向モード）の液晶表示装置にも好適に用いられる。本発明の実施形態によるアクティブマトリクス基板は有機ＥＬ表示装置などの他の公知のアクティブマトリクス型表示装置に好適に用いられ得る。本発明の実施形態によるアクティブマトリクス基板は、さらに、タッチスクリーン機能を備える表示装置に好適に用いられる。
　図１（ａ）および（ｂ）に本発明の実施形態によるＴＦＴ基板１００Ａおよび１００Ｂが有するＳ－Ｇ接続部の模式的な断面図を示す。
　図１（ａ）に示すＴＦＴ基板１００Ａは、基板１２と、基板１２に支持されたゲートメタル層１５と、ゲートメタル層１５上に形成された第１絶縁層１６と、第１絶縁層１６上に形成されたソースメタル層１８と、ソースメタル層１８上に形成された第２絶縁層１９と、第２絶縁層１９上に形成され、第１絶縁層１６に形成された第１開口部１６ａ１内でゲートメタル層１５と接触し、かつ、第２絶縁層１９に形成された第２開口部１９ａ２内でソースメタル層１８と接触する導電層２５とを有する。
　図１（ａ）には、第２絶縁層１９上に有機絶縁層２０が形成されている例を示しているが、有機絶縁層２０は、無機絶縁層であってもよいし、省略されてもよい。有機絶縁層２０は、平坦な表面を容易に形成できる、および／または、誘電率が小さく厚さが大きい絶縁層を容易に形成できるという利点を有し得る。また、ここでは、基板１２とゲートメタル層１５との間に第３絶縁層１４が設けられているが、省略されてもよい。図５を参照して後述するように、アクティブマトリクス基板１００Ａに駆動回路用ＴＦＴを形成する場合に、第３絶縁層１４をゲート絶縁層として用いることができる。さらに、基板１２上かつ第３絶縁層１４の下に、下地膜（不図示）を形成してもよい。
　ゲートメタル層１５は、図１（ｃ）に示す様に、チタンを含むＴｉ層１５ａとＴｉ層１５ａの上に形成された銅を含むＣｕ層１５ｂとの２層構造を有する。ソースメタル層１８も同様に、チタンを含むＴｉ層１８ａとＴｉ層１８ａの上に形成された銅を含むＣｕ層１８ｂとの２層構造を有する。ここで、チタンを含むＴｉ層とは、５０質量％超のチタンを含む合金を含み、銅を含むＣｕ層とは、５０質量％超の銅を含む合金を含む。Ｔｉを含む合金およびＣｕを含む合金は、例えば、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、シリコン（Ｓｉ）、または亜鉛（Ｚｎ）を含有する。典型的には、Ｔｉ層は９５質量％以上のチタンを含み、Ｃｕ層は９５質量％以上の銅を含み、いずれも、９９質量％以上の高い純度を有することが好ましい。
　導電層２５上には、図４を参照して説明するように、例えば、第１透明導電層２１、誘電体層２２、第２透明導電層２３が形成されている。例えば、第１透明導電層２１は共通電極を含み、第２透明導電層２３は画素電極を含む。逆に、第１透明導電層２１が画素電極を含み、第２透明導電層２３が共通電極を含むようにしてもよい。なお、垂直配向（ＶＡ）モードなどの縦電界モードの液晶表示装置に用いる場合には、第１透明導電層２１で補助容量電極を形成し、第２透明導電層２３で画素電極を形成すればよい。このとき、共通電極は、液晶層を介してＴＦＴ基板１００Ａと対向するように配置される対向基板の液晶層側に設けられる。すなわち、導電層２５は、第１透明導電層および第２透明導電層とは別に独立した導電層として形成されており、複数の画素電極、少なくともの１つの共通電極、および少なくとも１つの補助容量電極のいずれをも含まない。
　また、導電層２５は、ゲートメタル層１５のＣｕ層１５ｂに接触するＴｉ層を有しない。導電層２５は、例えば、図１（ｃ）に示す様に、透明導電層２５ａと、透明導電層２５ａ上に形成された銅を含むＣｕ層２５ｂとの２層構造を有する。透明導電層２５ａは、酸化物導電材料から形成されている。酸化物導電材料は、例えば、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物、「ＩＺＯ」は登録商標）やＺｎＯ（酸化亜鉛）などである。上記の第１透明導電層２１および第２透明導電層２３も透明導電層２５ａと同じ材料を用いて形成することができる。
　図１（ａ）に示すＴＦＴ基板１００ＡのＳ－Ｇ接続部において、導電層２５は、コンタクトホールＣＨ１内においてゲートメタル層１５と接続され、コンタクトホールＣＨ１から離間した位置に形成されたコンタクトホールＣＨ２内においてソースメタル層１８と接続されている。コンタクトホールＣＨ１は、第１絶縁層１６の第１開口部１６ａ１と第２絶縁層１９の第２開口部１９ａ１と有機絶縁層２０の開口部２０ａ１とを有しており、コンタクトホールＣＨ２は、第２絶縁層１９の第２開口部１９ａ２と有機絶縁層２０の開口部２０ａ２とを有している。導電層２５は、コンタクトホールＣＨ１が有する第１開口部１６ａ１内でゲートメタル層１５と接続され、コンタクトホールＣＨ２が有する第２開口部１９ａ２内でソースメタル層１８と接続されている。
　一方、図１（ｂ）に示すＴＦＴ基板１００ＢのＳ－Ｇ接続部においては、導電層２５は、コンタクトホールＣＨ３内においてゲートメタル層１５と接続されるとともに、ソースメタル層１８と接続されている。コンタクトホールＣＨ３は、第１絶縁層１６の第１開口部１６ａ３と第２絶縁層１９の第２開口部１９ａ３と有機絶縁層２０の開口部２０ａ３とを有しており、導電層２５は、第１開口部１６ａ３内でゲートメタル層１５と接続され、第２開口部１９ａ３内でソースメタル層１８と接続されている。
　図１（ｃ）に示す様に、本発明の実施形態によるＴＦＴ基板１００Ａおよび１００ＢのＳ－Ｇ接続部では、導電層２５がゲートメタル層１５またはソースメタル層１８と接触しているので、従来の直接型のようにゲートメタル層１５とソースメタル層１８とが直接接触することがない。したがって、本発明の実施形態によるＴＦＴ基板１００Ａおよび１００ＢのＳ－Ｇ接続部においては、電気的な接続不良が発生することがなく、歩留りの低下を抑制することができる。
　図１（ａ）および（ｂ）に示したＴＦＴ基板１００Ａおよび１００Ｂは、例えば図４を参照して後述するように、ゲートメタル層１５で形成された第１ゲート電極１５Ａと、ソースメタル層１８で形成された第１ソース電極１８ｓＡおよび第１ドレイン電極１８ｄＡと、第１絶縁層１６上に形成された酸化物半導体を含む第１半導体層１７とを有する第１薄膜トランジスタ１０Ａをさらに備える。ＴＦＴ基板１００Ａおよび１００Ｂは、例えば図５を参照して後述するように、基板１２上に形成されたシリコンを含む第２半導体層１３と、第２半導体層１３とゲートメタル層１５との間に形成された第３絶縁層１４と、ゲートメタル層１５で形成された第２ゲート電極１５Ｂと、ソースメタル層１８で形成された第２ソース電極１８ｓＢおよび第２ドレイン電極１８ｄＢとを有する第２薄膜トランジスタ１０Ｂをさらに備えてもよい。
　導電層２５は、後述するように、例えば、ＦＦＳモードの液晶表示パネル用のＴＦＴ基板における共通電極の電気抵抗を低下させるための補助配線を形成するための導電層であってよい。あるいは、導電層２５は、タッチスクリーン機能を有する液晶表示パネル用のＴＦＴ基板において、複数の共通電極の内の少なくともいずれか１つと接続され、タッチスクリーン制御回路から、タッチ駆動信号およびタッチ検出信号を送受信するための複数の信号線を形成するための導電層であってもよい。
　次に、図２～５を参照して、ＦＦＳモードの液晶表示装置に用いられるＴＦＴ基板１００Ａの構成の例を詳細に説明する。なお、以下に説明する構造を有するＴＦＴ基板１００ＡにおけるＳ－Ｇ接続部を図１（ｂ）に示した構造とすることによって、ＦＦＳモードの液晶表示装置に用いられるＴＦＴ基板１００Ｂが得られる。
　図２にＴＦＴ基板１００Ａの全体の模式的な平面図を示す。
　ＴＦＴ基板１００Ａは、図２に示す様に、複数の画素を含む表示領域１０１と、表示領域１０１以外の領域（非表示領域）とを有している。非表示領域は、駆動回路が設けられる駆動回路形成領域１０２を含んでいる。駆動回路形成領域１０２には、例えばゲートドライバ回路１４０、ソースドライバ回路１５０および検査回路１７０が設けられている。
　表示領域１０１には、行方向に延びる複数のゲートバスライン（図示せず）と、列方向に延びる複数のソースバスラインＳとが形成されている。図示していないが、各画素は、例えばゲートバスラインおよびソースバスラインＳで規定されている。ゲートバスラインは、それぞれ、ゲートドライバ回路１４０の各端子に接続されており、ソースバスラインＳは、ソースドライバ回路１５０の各端子に接続されている。なお、ゲートドライバ回路１４０だけをＴＦＴ基板１００Ａにモノリシックに形成し、ソースドライバ回路１５０として、ドライバＩＣを実装してもよい。ＴＦＴ基板１００Ａの表示領域１０１の各画素には画素用ＴＦＴとして第１ＴＦＴ１０Ａ（図４参照）が形成されており、駆動回路形成領域１０２には回路用ＴＦＴとして第２ＴＦＴ１０Ｂ（図５参照）が形成されている。
　ＴＦＴ基板１００ＡのＳ－Ｇ接続部は、例えば、駆動回路形成領域１０２に設けられるゲートドライバ回路１４０またはソースドライバ回路１５０と、ゲートバスラインＧまたはソースバスラインＳと接続する部分や、駆動回路形成領域１０２に設けられる端子部（外部回路と接続される）において、ソースメタル層で形成された配線または電極とゲートメタル層で形成された配線または電極とを接続するために設けられる。
　図３に、ＴＦＴ基板１００ＡにおいてＳ－Ｇ接続部が形成される位置の例を示す模式的な平面図を示す。Ｓ－Ｇ接続部は、上記の他、図３に模式的に示す様に、ＣＯＭ－Ｇ（１５）とＣＯＭ－Ｓ（１８）との接合部（破線の円で示した部分）にも形成される。ＣＯＭ－Ｇ（１５）およびＣＯＭ－Ｓ（１８）は、共通電極にＣＯＭ信号を印加するための配線であり、それぞれゲートメタル層１５およびソースメタル層１８に含まれている。ＣＯＭ－Ｇ（１５）とＣＯＭ－Ｓ（１８）とで複数のリングを形成することによって、画素用ＴＦＴおよび／または回路用ＴＦＴが静電気によって破壊されるのを抑制することができる。
　ショートリングＳＲは、ＴＦＴ基板１００Ａの製造工程において、画素用ＴＦＴおよび／または回路用ＴＦＴが静電気によって破壊されるのを防止するために設けられる。最終的には、ショートリングＳＲは、マザー基板を切断する際に、ガラス基板の一部とともに切り落とされる。
　図４（ａ）にＴＦＴ基板１００Ａの画素領域の模式的な平面図を示し、図４（ｂ）に図４（ａ）中の４Ｂ－４Ｂ’線に沿った模式的な断面図を示す。また、図５にＴＦＴ基板１００Ａが有する回路用ＴＦＴ１０Ｂの模式的な断面図を示す。まず、ＴＦＴ１０ＡおよびＴＦＴ１０Ｂの構造を説明する。
　ＴＦＴ基板１００Ａは、基板１２と、基板１２上に形成された画素用の第１ＴＦＴ１０Ａ（図４）と、回路用の第２ＴＦＴ１０Ｂ（図５）とを備えている。基板１２は、例えば、ガラス基板であり、基板１２上に下地膜（不図示）を形成してもよい。下地膜を形成した場合、第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂなどの回路要素は、下地膜上に形成される。下地膜は、特に限定しないが、無機絶縁膜であり、例えば、窒化珪素（ＳｉＮｘ）膜、酸化珪素（ＳｉＯｘ）膜、または、窒化珪素膜を下層、酸化珪素膜を上層とする積層膜である。
　第１ＴＦＴ１０Ａは、酸化物半導体を主として含む活性領域を有している。第２ＴＦＴ１０Ｂは、結晶質シリコンを主として含む活性領域を有している。第１ＴＦＴ１０Ａおよび第２ＴＦＴ１０Ｂは、基板１２上に一体的に形成されている。ここでいう「活性領域」とは、ＴＦＴの半導体層のうちチャネルが形成される領域を指すものとする。画素用の第１ＴＦＴ１０Ａとして、オフリーク電流の小さい酸化物半導体ＴＦＴを用い、回路用の第２ＴＦＴ１０Ｂとして、移動度の高い結晶質シリコンＴＦＴを用いることにより、表示品位に優れた液晶表示装置を得ることができる。なお、本発明の実施形態によるＴＦＴ基板は、図１を参照して説明した構造を有するＳ－Ｇ接続部を有していればよく、ＴＦＴの種類や組合せに制限はない。
　第１ＴＦＴ１０Ａは、図４（ｂ）に示す様に、ボトムゲート型ＴＦＴであり、ゲート電極１５Ａと、ゲート電極１５Ａを覆う第１絶縁層１６と、第１絶縁層１６上に配置された酸化物半導体層１７とを有している。ここで、ゲート電極１５Ａは、第３絶縁層１４の上に設けられている。第３絶縁層１４は、第２ＴＦＴ１０Ｂのゲート絶縁膜であり、第１ＴＦＴ１０Ａが形成される領域まで延設されている。ゲート電極１５Ａは、第２ＴＦＴ１０Ｂのゲート電極１５Ｂと同じ導電膜から形成されている。
　第１絶縁層１６のうちゲート電極１５Ａと酸化物半導体層１７との間に位置する部分は、第１ＴＦＴ１０Ａのゲート絶縁膜として機能する。第１絶縁層１６を、例えば、水素供与性の下層と、酸素供与性の上層との２層構造とすることが好ましい。水素供与性の下層は、例えば窒化珪素を主として含む窒化珪素（ＳｉＮｘ）層、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ）層などであってもよい。酸素供与性の上層は、例えば酸化珪素を主として含む酸化珪素（ＳｉＯｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ）層などであってもよい。特に、酸素供与性の上層としてＳｉＯｘ層を用いると、酸化物半導体層１７との界面に良好なチャネル界面を形成できる。
　酸化物半導体層１７は、チャネルが形成される領域（活性領域）１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄとを有している。この例では、酸化物半導体層１７のうち、第１絶縁層１６を介してゲート電極１５Ａと重なる部分がチャネル領域１７ｃとなる。また、第１ＴＦＴ１０Ａは、ソースコンタクト領域１７ｓおよびドレインコンタクト領域１７ｄにそれぞれ接続されたソース電極１８ｓＡおよびドレイン電極１８ｄＡをさらに有している。
　ここで、ゲート電極１５Ａは、図４（ａ）に示す様に、ゲートバスラインＧの一部として形成されている。すなわち、ゲートバスラインＧの内、酸化物半導体層１７と重なる部分がゲート電極１５Ａに対応し、ゲートバスラインＧの幅方向が、第１ＴＦＴ１０Ａのチャネル幅方向に対応している。ソース電極１８ｓＡは、ソースバスラインＳと一体に形成されている。
　第２ＴＦＴ１０Ｂは、図５に示す様に、基板１２上に形成された結晶質シリコン半導体層（例えば低温ポリシリコン層）１３と、結晶質シリコン半導体層１３を覆う第３絶縁層１４と、第３絶縁層１４上に設けられたゲート電極１５Ｂとを有している。第３絶縁層１４のうち結晶質シリコン半導体層１３とゲート電極１５Ｂとの間に位置する部分は、第２ＴＦＴ１０Ｂのゲート絶縁膜として機能する。結晶質シリコン半導体層１３は、チャネルが形成される領域（活性領域）１３ｃと、活性領域の両側にそれぞれ位置するソース領域１３ｓおよびドレイン領域１３ｄとを有している。この例では、結晶質シリコン半導体層１３のうち、第３絶縁層１４を介してゲート電極１５Ｂと重なる部分が活性領域１３ｃとなる。第２ＴＦＴ１０Ｂは、また、ソース領域１３ｓおよびドレイン領域１３ｄにそれぞれ接続されたソース電極１８ｓＢおよびドレイン電極１８ｄＢを有している。ソース電極１８ｓＢおよびドレイン電極１８ｄＢは、ゲート電極１５Ｂおよび結晶質シリコン半導体層１３を覆う層間絶縁膜（ここでは、第１絶縁層１６）上に設けられ、層間絶縁膜に形成されたコンタクトホール内で結晶質シリコン半導体層１３と接続されていてもよい。このように、第２ＴＦＴ１０Ｂは、トップゲート型のＴＦＴである。
　ＴＦＴ１０Ａ、１０Ｂは、第２絶縁層１９および有機絶縁層２０で覆われている。有機絶縁層２０上には、補助配線ＣＡ（２５）と、共通電極２１と、誘電体層２２と、画素電極２３とがこの順に形成されている。補助配線ＣＡ（２５）は、導電層２５に含まれており、ゲートバスラインＧまたはソースバスラインＳと平行に延びる補助配線を含んでおり、共通電極（第１透明導電層）２１と直接接触している。補助配線ＣＡは、共通電極２１の電気抵抗を低下させる。図４（ａ）に示した補助配線ＣＡは、ゲートバスラインＧと平行に延びる部分およびソースバスラインＳと平行に延びる部分とを有し、かつ、それらは一体に形成されており、格子を形成している。補助配線ＣＡの配置は、画素開口率を低下させないように、適宜改変され得る。なお、図４（ａ）において、共通電極２１の図示を省略している。共通電極２１は、図４（ａ）における開口部２１ａ４以外の領域に形成されている。
　画素電極２３は、複数のスリット２３ｓを有している。スリット２３ｓは、１つでもよい。共通電極２１は第１透明導電層２１から形成されており、画素電極２３は、第２透明導電層２３から形成されている。
　画素電極２３は、コンタクトホールＣＨ４内においてドレイン電極１８ｄＡに接続されている。コンタクトホールＣＨ４は、第２絶縁層１９、有機絶縁層２０および誘電体層２２に形成された開口部１９ａ４、２０ａ４、２２ａ４を有している。共通電極２１は、複数の画素に共通に設けられており、不図示の共通配線および／または共通電極端子部に接続されており、共通電圧（Ｖｃｏｍ）が供給される。
　酸化物半導体層１７に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層１７は、２層以上の積層構造を有していてもよい。酸化物半導体層１７が積層構造を有する場合には、酸化物半導体層１７は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層１７が上層と下層とを含む２層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層１７は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層１７は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１７は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、画素用ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層１７は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１７は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。酸化物半導体層１７の厚さは、例えば３０ｎｍ以上２００ｎｍ以下である。
　シリコンを含む半導体層１３は、結晶質シリコンを含むことが好ましい。ここで、「結晶質シリコン」は、多結晶シリコンの他、マイクロクリスタリンシリコン（μＣ－Ｓｉ）など、少なくとも部分的に結晶化されたシリコンを含む。多結晶シリコンは、例えば、低温ポリシリコン（ＬＴＰＳ）である。低温ポリシリコンは、良く知られているように、基板上に堆積されたアモルファスシリコンにレーザー光を照射し、溶融結晶化すること（レーザーアニール）によって形成される。シリコンを含む半導体層１３の厚さは例えば３０ｎｍ以上７０ｎｍ以下である。
　ゲートメタル層１５およびソースメタル層１８は、チタンを含むＴｉ層とＴｉ層の上に形成された銅を含むＣｕ層との２層構造を有する。ゲートメタル層１５およびソースメタル層１８の厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。上層のＣｕ層の厚さは例えば３００ｎｍであり、下層のＴｉ層の厚さは例えば３０ｎｍである。
　第１透明導電層２１および第２透明導電層２３は、それぞれ独立に、例えば、ＩＴＯ（インジウム錫酸化物）、ＩＺＯ（インジウム亜鉛酸化物、「ＩＺＯ」は登録商標）やＺｎＯ（酸化亜鉛）などを用いて形成される。第１透明導電層２１および第２透明導電層２３の厚さは、それぞれ独立に、例えば５０ｎｍ以上１５０ｎｍ以下である。
　導電層２５の厚さは、例えば１００ｎｍ以上２５０ｎｍ以下である。導電層２５が透明導電層２５ａとＣｕ層２５ｂとを有するとき、透明導電層２５ａの厚さは、例えば、５０ｎｍ以上１５０ｎｍ以下であり、Ｃｕ層２５ｂの厚さは、例えば１００ｎｍ以上２００ｎｍ以下である。
　第１絶縁層１６（厚さ：例えば１８０ｎｍ以上５５０ｎｍ以下）、第２絶縁層１９（厚さ：例えば１５０ｎｍ以上７００ｎｍ以下）、第３絶縁層１４（厚さ：例えば５０ｎｍ以上１３０ｎｍ以下）および誘電体層２２（厚さ：５０ｎｍ以上３００ｎｍ）は、無機絶縁層で、例えば、窒化珪素（ＳｉＮｘ）層、窒化酸化珪素（ＳｉＮｘＯｙ：ｘ＞ｙ）層、酸化珪素（ＳｉＯｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ：ｘ＞ｙ）層である。
　第１絶縁層１６は、上述したように、水素供与性の下層と、酸素供与性の上層との２層構造とすることが好ましい。また、第２絶縁層１９は、ＳｉＯｘ膜（厚さ：例えば１００ｎｍ以上４００ｎｍ以下）から形成された下層と、ＳｉＮｘ膜（厚さ：例えば５０ｎｍ以上３００ｎｍ以下）から形成された上層とを有する積層膜とすることが好ましい。このような場合、第２絶縁層１９の下層は第１ＴＦＴ１０Ａのバックチャネルを構成するので、ＳｉＯｘ膜であることが好ましい。上層は、水分や不純物からの保護のため、パッシベーション効果の高いＳｉＮｘ膜であることが好ましい。上層は省略され得る。
　有機絶縁層２０は、例えばポジ型の感光性を有するアクリル系透明樹脂で形成される。有機絶縁層２０の厚さは、例えば１μｍ以上３μｍ以下である。
　ゲートメタル層１５およびソースメタル層１８は、チタンを含むＴｉ層とＴｉ層の上に形成された銅を含むＣｕ層との２層構造を有する。ゲートメタル層１５およびソースメタル層１８の厚さは、それぞれ独立に、例えば５０ｎｍ以上５００ｎｍ以下である。Ｃｕ層の厚さは例えば３００ｎｍであり、Ｔｉ層の厚さは例えば３０ｎｍである。
　本発明の実施形態によるＴＦＴ基板の第１の製造方法は、例えば、以下の工程を包含する。第１の製造方法によると、図１（ａ）に示したＴＦＴ基板１００Ａおよび図１（ｂ）に示したＴＦＴ基板１００Ｂのいずれをも製造することができる。なお、下記の各工程は、公知の成膜方法およびパターニング方法（例えばフォトリソグラフィプロセスおよびエッチングプロセス）を用いて行うことができる。
　工程ａ１：基板１２を用意する工程
　工程ｂ１：基板１２上にゲートメタル層１５を形成する工程
　工程ｃ１：ゲートメタル層１５上に第１絶縁膜を堆積する工程
　工程ｄ１：第１絶縁膜上に半導体層１７を形成する工程
　工程ｅ１：第１絶縁膜に第１開口部１６ａ１を形成することによって、第１絶縁層１６を得る工程
　工程ｆ１：半導体層１７上にソースメタル層１８を形成する工程
　工程ｇ１：ソースメタル層１８上に第２絶縁膜を堆積し、第２絶縁膜に第２開口部１９ａ１、１９ａ２、１９ａ３を形成することによって、第２絶縁層１９を得る工程
　工程ｈ１：第２絶縁層１９上に導電層２５を形成する工程
　導電層２５がＩＴＯ層２５ａとＣｕ層２５ｂとを有する場合、エッチング液として、過酸化水素、硝酸、水酸化テトラメチルアンモニウムおよび一水素二フッ化アンモニウムを含む水溶液（例えば、ＥＬＭ－Ｋ２５５（三菱ガス化学社製））を用いると、２層を同時にエッチングすることができる。
　上記のＴＦＴ基板１００Ａを製造するときには、工程ａ１と工程ｂ１との間に、第３絶縁層１４を形成する工程を追加する。また、工程ｇ１と工程ｈ１との間に、所定の開口部２０ａ１、２０ａ２または２０ａ３を有する有機絶縁層２０を形成する工程を追加する。また、ＴＦＴ１０Ｂを製造するプロセスを並行して行う。
　工程ｈ１の後は、ＴＦＴ基板が用いられる液晶表示装置に応じて、画素電極、共通電極、または、補助容量電極となる透明導電層を形成する。ＴＦＴ基板１００Ａの製造においては、共通電極を含む第１透明導電層２１を形成する。その後、公知の方法に従って、誘電体層２２および画素電極を含む第２透明導電層２３を形成し、オプショナルな無機保護層を形成した後、配向膜を形成することによって、ＴＦＴ基板１００Ａが得られる。
　上記の製造方法によると、第１開口部１６ａ１と第２開口部１９ａ２とを異なる位置に設けることができる（図１（ａ）参照）とともに、第１開口部１６ａ３と第２開口部１９ａ３とを同じ位置（第２開口部１９ａ３内に第１開口部１６ａ３）を形成することもできる（図１（ｂ）参照）。
　本発明の実施形態によるＴＦＴ基板の第２の製造方法は、例えば、以下の工程を包含する。第２の製造方法によると、図１（ｂ）に示したＳ－Ｇ接続部を有するＴＦＴ基板１００Ｂを製造することができる。
　工程ａ２：基板１２を用意する工程
　工程ｂ２：基板１２上にゲートメタル層１５を形成する工程
　工程ｃ２：ゲートメタル層１５上に第１絶縁膜を堆積する工程
　工程ｄ２：第１絶縁膜上に半導体層１７を形成する工程
　工程ｅ２：半導体層１７上にソースメタル層１８を形成する工程
　工程ｆ２：ソースメタル層１８上に第２絶縁膜を堆積し、第２絶縁膜に第２開口部１９ａ３を形成した後、第１絶縁膜に第１開口部１６ａ３を形成することによって、第１絶縁層１６および第２絶縁層１９を得る工程
　工程ｇ２：第２絶縁層１９上に導電層２５を形成する工程
　上記のＴＦＴ基板１００Ｂを製造するときには、工程ａ２と工程ｂ２との間に、第３絶縁層１４を形成する工程を追加する。また、工程ｆ２において、第２絶縁膜を堆積した後、第２絶縁膜に第２開口部１９ａ３を形成する前に、有機絶縁膜を形成し、有機絶縁膜に開口部２０ａ３を形成する工程を追加する。また、ＴＦＴ１０Ｂを製造するプロセスを並行して行う。
　工程ｇ２の後は、ＴＦＴ基板が用いられる液晶表示装置に応じて、画素電極、共通電極、または、補助容量電極となる透明導電層を形成する。ＴＦＴ基板１００Ｂの製造においては、共通電極を含む第１透明導電層２１を形成する。その後、公知の方法に従って、誘電体層２２および画素電極を含む第２透明導電層２３を形成し、オプショナルな無機保護層を形成した後、配向膜を形成することによって、ＴＦＴ基板１００Ｂが得られる。
　上記の実施形態では、チャネルエッチ型のＴＦＴ１０Ａを例示したが、エッチストップ型のＴＦＴを用いることもできる。チャネルエッチ型のＴＦＴでは、例えば図４（ｂ）に示されるように、チャネル領域１７ｃ上にエッチストップ層が形成されておらず、ソース電極１８ｓＡおよびドレイン電極１８ｄＡのチャネル側の端部下面は、酸化物半導体層１７の上面と接するように配置されている。チャネルエッチ型のＴＦＴは、例えば酸化物半導体層１７上にソースメタル層用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域１７ｃの表面部分がエッチングされる場合がある。
　一方、チャネル領域１７ｃ上にエッチストップ層（不図示）が形成されたＴＦＴ（エッチストップ型ＴＦＴ）では、ソース電極１８ｓＡおよびドレイン電極１８ｄＡのチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のＴＦＴは、例えば酸化物半導体層１７のうちチャネル領域１７ｃとなる部分を覆うエッチストップ層を形成した後、酸化物半導体層１７およびエッチストップ層上にソースメタル層用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。第２の製造方法を採用する場合には、上記の工程ｅ２において、半導体層１７上にソースメタル層１８を形成する前に、半導体層１７上にエッチストップ層を形成することが好ましい。
　ＴＦＴ基板１００Ａおよび１００Ｂは、ＦＦＳモードの液晶表示装置用のＴＦＴ基板であり、共通電極を画素電極よりも下側（液晶層から遠い側）に配置し、画素電極にスリットを形成した構成を採用している。これとは逆に、画素電極を共通電極よりも下側に配置し、共通電極にスリットを形成した構成も知られている。ＴＦＴ基板１００Ａおよび１００Ｂの共通電極と画素電極との配置を逆にしてもよい。
　ＴＦＴ基板１００Ａまたは１００Ｂを備えるＦＦＳモードの液晶表示パネルは、ＴＦＴ基板１００Ａまたは１００Ｂと、ＴＦＴ基板に液晶層を介して対向するように配置される対向基板とを有する。対向基板は、例えば、ガラス基板上に形成された遮光層とカラーフィルタ層とを有する。遮光層は、例えば、厚さが２００ｎｍのＴｉ膜を所望のパターンにパターニングすることによって形成される。カラーフィルタ層は、例えば、感光性のドライフィルムを用いて形成され、例えば、画素に対応して配列された、Ｒ、Ｇ、Ｂのカラーフィルタを有する。また、必要に応じてフォトスペーサが配置されることもある。なお、上記の説明では省略したが、ＴＦＴ基板および対向基板の液晶層に接する面には、配向膜が形成される。配向膜は、液晶層の配向に応じて、公知のものを適宜用いることができる。
　また、ＴＦＴ基板１００Ａまたは１００Ｂを垂直配向（ＶＡ）モードなどの縦電界モードの液晶表示装置に用いる場合には、第１透明導電層２１で補助容量電極を形成し、第２透明導電層２３で画素電極を形成すればよい。このとき、共通電極は、液晶層を介してＴＦＴ基板１００Ａまたは１００Ｂと対向するように配置される対向基板の液晶層側に設けられる。
　次に、図６～図８を参照して、タッチスクリーン（「タッチパネル」とも呼ばれる。）機能を備える表示装置に用いられるＴＦＴ基板２００の構造を説明する。以下では、上記と同様にＦＦＳモードの液晶表示装置を例示する。ＴＦＴ基板２００は、上述したＴＦＴ基板１００Ａと同様の製造方法で製造され得ることは当業者に明らかなので、ＴＦＴ基板２００の製造方法の説明は省略する。ＴＦＴ基板２００も図１（ａ）または図１（ｂ）に示した構造のＳ－Ｇ接続部を有している。以下では、ＴＦＴ基板２００の表示領域の構造を主に説明する。以下の説明において、ＴＦＴ基板２００の構成要素には、ＴＦＴ基板１００Ａの対応する構成要素の参照符号に２００を加えた参照符号を付す。したがって、ＴＦＴ基板２００は、基板２１２、ゲートメタル層２１５、第１絶縁層２１６、酸化物半導体層２１７、ソースメタル層２１８、第２絶縁層２１９、有機絶縁層２２０、導電層２２５、第１透明導電層２２１、第２透明導電層２２３を有する。
　図６は、ＴＦＴ基板２００におけるタッチスクリーン構造（タッチスクリーン機能を発現する構成要素）を説明するための模式的な平面図を示す図である。
　図６に示すように、ＴＦＴ基板２００のタッチスクリーン構造は、行および列を有するマトリクス状に配列された複数の共通電極２２３と、ソースバスラインと平行に延びる複数の信号線ＳＬ（２２５）と、タッチスクリーン制御回路２５０とを有しており、複数の信号線ＳＬ（２２５）のそれぞれは、複数の共通電極２２３の内のいずれか１つと接続されており、複数の信号線ＳＬ（２２５）には、タッチスクリーン制御回路２５０から、タッチ駆動信号およびタッチ検出信号が送受信されるように構成されている。図６では、１つの共通電極２２３に１本の信号線ＳＬ（２２５）が接続されている例を示しているが、１つの共通電極２２３に２以上の信号線ＳＬ（２２５）が接続されてもよい。例えば、タッチスクリーン制御回路２５０から信号線ＳＬ（２２５）を介して各共通電極２２３に至る経路の電気的負荷（ＣＲ）のばらつきを低減させることができる。
　このようなタッチスクリーン機能を備えるＦＦＳモードの液晶表示装置は、例えば、特願２０１５－１４５０９７号および特願２０１６－１１５５７３号に記載されている。参考のために、特願２０１５－１４５０９７号および特願２０１６－１１５５７３号の開示内容の全てを本明細書に援用する。なお、ＴＦＴ基板２００は、ゲートドライバ回路、ソースドライバ回路および検査回路を別途有している。
　図７および図８を参照する。図７は、ＴＦＴ基板２００の模式的な平面図であり、画素の配列とタッチスクリーン構造との関係を説明するための図である。図８は、ＴＦＴ基板２００の画素領域の模式的な断面図である。
　ＴＦＴ基板２００は、図８に示す画素用ＴＦＴ２１０Ａを有する。ＴＦＴ基板２００は、ＴＦＴ基板１００Ａの回路用ＴＦＴ１０Ｂ（図５参照）と同じ構造を有する駆動用ＴＦＴをさらに有してもよい。なお、図７においてはＴＦＴ２１０Ａの図示を省略しているが、画素電極２２１とゲートバスラインＧ（２１５）とが重なる部分の近傍に設けられている。
　ＴＦＴ基板２００は、ＴＦＴ基板１００Ａと異なり、画素電極２２１を共通電極２２３よりも下側（液晶層から遠い側）に配置し、共通電極２２３にスリット２２３ｓを有している。すなわち、画素電極２２１は第１透明導電層２２１で形成され、共通電極２２３は第２透明導電層２２３で形成されている。図７において、最上層に配置されている共通電極（第２透明導電層）２２３にはハッチングを付していない。図７には、左から２本目のソースバスラインＳ（２１８）上で互いに隣接する２組の共通電極２２３を示している。なお、各共通電極２２３は、複数の画素電極２２１に対応して設けられている。１つの共通電極２２３が対応する画素電極２２１の数は、表示パネルの精細度およびタッチスクリーンのタッチ位置分解能に依存して適宜設定され得る。
　第１ＴＦＴ２１０Ａは、図８に示す様に、ボトムゲート型ＴＦＴであり、ゲート電極２１５Ａと、ゲート電極２１５Ａを覆う第１絶縁層２１６と、第１絶縁層２１６上に配置された酸化物半導体層２１７とを有している。
　第１絶縁層２１６のうちゲート電極２１５Ａと酸化物半導体層２１７との間に位置する部分は、第１ＴＦＴ２１０Ａのゲート絶縁膜として機能する。酸化物半導体層２１７は、チャネルが形成される領域（活性領域）２１７ｃと、活性領域の両側にそれぞれ位置するソースコンタクト領域２１７ｓおよびドレインコンタクト領域２１７ｄとを有している。また、第１ＴＦＴ２１０Ａは、ソースコンタクト領域２１７ｓおよびドレインコンタクト領域２１７ｄにそれぞれ接続されたソース電極２１８ｓＡおよびドレイン電極２１８ｄＡをさらに有している。
　ＴＦＴ２１０Ａは、第２絶縁層２１９および有機絶縁層２２０で覆われている。有機絶縁層２２０上には、信号線ＳＬ（２２５）と、画素電極（第１透明導電層）２２１と、誘電体層２２２と、共通電極（第２透明導電層）２２３とがこの順に形成されている。画素電極（第１透明導電層）２２１は、コンタクトホールＣＨ５内においてドレイン電極２１８ｄＡに接続されている。コンタクトホールＣＨ５は、第２絶縁層２１９および有機絶縁層２２０に形成された開口部２１９ａ、２２０ａを有している。共通電極（第２透明導電層）２２３は、所定の数の画素に共通に設けられており、スリット２２３ｓを有している。
　信号線ＳＬ（２２５）は、導電層２２５に含まれており、ソースバスラインＳと平行に延びる補助配線を含んでおり、誘電体層２２２のコンタクトホールＣＨ６（開口部２２２ａ）内で共通電極（第２透明導電層）２２３と接触している。
　このように、ＴＦＴ基板２００においては、タッチスクリーン構造の信号線ＳＬを形成するための導電層２２５をＳ－Ｇ接続構造の導電層２２５として用いることができる。
　本発明による実施形態は、液晶表示装置および有機ＥＬ表示装置などのアクティブマトリクス型表示装置、さらには、タッチスクリーン機能を備える表示装置に好適に用いられる。
　１０Ａ　：第１薄膜トランジスタ
　１０Ｂ　：第２薄膜トランジスタ
　１２　：基板
　１３　：結晶質シリコン半導体層
　１３　：シリコン半導体層
　１３ｃ　：活性領域
　１３ｄ　：ドレイン領域
　１３ｓ　：ソース領域
　１４、２４４　：絶縁層
　１５、２１５　：ゲートメタル層
　１５ａ　：Ｔｉ層
　１５ｂ　：Ｃｕ層
　１５Ａ、１５Ｂ、２１５Ａ　：ゲート電極
　１６、２１６　：第１絶縁層
　１７、２１７　：酸化物半導体層
　１７ｃ　：チャネル領域
　１７ｄ　：ドレインコンタクト領域
　１７ｓ　：ソースコンタクト領域
　１８ｄＡ　：ドレイン電極
　１８ｄＢ　：ドレイン電極
　１８ｓＡ　：ソース電極
　１８ｓＢ　：ソース電極
　１９、２１９　：第２絶縁層
　１９ａ、２１９ａ　：開口部
　２０、２２０　：有機絶縁層
　２０ａ、２２０ａ　：開口部
　２１、２２１　：第１透明導電層
　２２、２２２　：誘電体層
　２２ａ、２２２ａ　：開口部
　２３、２２３　：第２透明導電層
　２３ｓ、２２３ｓ　：スリット
　２５、２２５　：導電層
　１００Ａ、１００Ｂ、２００　：ＴＦＴ基板
　１０１　：駆動回路形成領域
　１０２　：表示領域
　１４０　：ゲートドライバ回路
　１５０　：ソースドライバ回路
　１７０　：検査回路
　２５０　：タッチスクリーン制御回路

Claims (15)

  1. 　基板と、
    　前記基板に支持された、チタンを含むＴｉ層と前記Ｔｉ層の上に形成された銅を含むＣｕ層との２層構造を有するゲートメタル層と、
    　前記ゲートメタル層上に形成された第１絶縁層と、
    　前記第１絶縁層上に形成された、チタンを含むＴｉ層と前記Ｔｉ層の上に形成された銅を含むＣｕ層との２層構造を有するソースメタル層と、
    　前記ソースメタル層上に形成された第２絶縁層と、
    　前記第２絶縁層上に形成され、前記第１絶縁層に形成された第１開口部内で前記ゲートメタル層と接触し、かつ、前記第２絶縁層に形成された第２開口部内で前記ソースメタル層と接触する導電層と、
    　前記導電層上に形成された、複数の画素電極、少なくともの１つの共通電極、および少なくともの１つの補助容量電極の内のいずれかを含む第１透明導電層と、
    を有し、
    　前記導電層は、前記複数の画素電極、前記少なくともの１つの共通電極、および前記少なくとも１つの補助容量電極のいずれをも含まず、かつ、前記ゲートメタル層の前記Ｃｕ層に接触するＴｉ層を有しない、アクティブマトリクス基板。
  2. 　前記導電層は、透明導電層と、前記透明導電層上に形成された銅を含むＣｕ層との２層構造を有する、請求項１に記載のアクティブマトリクス基板。
  3. 　前記透明導電層は、ＩＴＯで形成されている、請求項２に記載のアクティブマトリクス基板。
  4. 　前記ゲートメタル層で形成された第１ゲート電極と、前記ソースメタル層で形成された第１ソース電極および第１ドレイン電極と、前記第１絶縁層上に形成された酸化物半導体を含む第１半導体層とを有する第１薄膜トランジスタをさらに備える、請求項１から３のいずれかに記載のアクティブマトリクス基板。
  5. 　前記第１ゲート電極と一体に形成されたゲートバスラインと、
    　前記第１ソース電極と一体に形成されたソースバスラインと、
    　前記導電層上に形成された誘電体層と、
    　前記誘電体層上に形成された第２透明導電層と、
    をさらに有し、
    　前記第１透明導電層は前記少なくとも１つの共通電極を含み、
    　前記第２透明導電層は前記複数の画素電極を含み、
    　前記導電層は、前記ゲートバスラインまたは前記ソースバスラインと平行に延びる補助配線を含み、
    　前記補助配線は、前記第１透明導電層と直接接触している、請求項４に記載のアクティブマトリクス基板。
  6. 　前記第１ゲート電極と一体に形成されたゲートバスラインと、
    　前記ソースバスラインと一体に形成されたソースバスラインと、
    　前記導電層上に形成された誘電体層と、
    　前記誘電体層上に形成された第２透明導電層と、
    をさらに有し、
    　前記第１透明導電層は前記複数の画素電極を含み、
    　前記少なくとも１つの共通電極は、行および列を有するマトリクス状に配列された複数の共通電極であって、前記第２透明導電層は前記複数の共通電極を含み、
    　前記導電層は、前記ソースバスラインと平行に延びる複数の信号線を含み、
    　前記複数の信号線のそれぞれは、前記複数の共通電極の内の少なくともいずれか１つと接続されており、前記複数の信号線には、タッチスクリーン制御回路から、タッチ駆動信号およびタッチ検出信号が送受信されるように構成されている、請求項４に記載のアクティブマトリクス基板。
  7. 　前記基板上に形成されたシリコンを含む第２半導体層と、前記第２半導体層と前記ゲートメタル層との間に形成された第３絶縁層と、前記ゲートメタル層で形成された第２ゲート電極と、前記ソースメタル層で形成された第２ソース電極および第２ドレイン電極とを有する第２薄膜トランジスタをさらに備える、請求項６に記載のアクティブマトリクス基板。
  8. 　前記酸化物半導体は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項４から７のいずれかに記載のアクティブマトリクス基板。
  9. 　前記酸化物半導体は、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項８に記載のアクティブマトリクス基板。
  10. 　前記第１半導体層は、積層構造を有する、請求項４から９のいずれかに記載のアクティブマトリクス基板。
  11. 　前記第１薄膜トランジスタは、チャネルエッチ型である、請求項４から１０のいずれかに記載のアクティブマトリクス基板。
  12. 　前記第２半導体層は、結晶質シリコンを含む、請求項７および請求項７を引用する請求項８から１１のいずれかに記載のアクティブマトリクス基板。
  13. 　前記結晶質シリコンは、多結晶シリコンである、請求項１２に記載のアクティブマトリクス基板。
  14. 　請求項４から１３のいずれかに記載のアクティブマトリクス基板の製造方法であって、
    　前記基板を用意する工程と、
    　前記基板上に前記ゲートメタル層を形成する工程と、
    　前記ゲートメタル層上に第１絶縁膜を堆積する工程と、
    　前記第１絶縁膜上に前記第１半導体層を形成する工程と、
    　前記第１絶縁膜に前記第１開口部を形成することによって、前記第１絶縁層を得る工程と、
    　前記第１半導体層上に前記ソースメタル層を形成する工程と、
    　前記ソースメタル層上に第２絶縁膜を堆積し、前記第２絶縁膜に前記第２開口部を形成することによって、前記第２絶縁層を得る工程と、
    　前記第２絶縁層上に前記導電層を形成する工程と、
    を包含する、アクティブマトリクス基板の製造方法。
  15. 　請求項４から１３のいずれかに記載のアクティブマトリクス基板の製造方法であって、
    　前記基板を用意する工程と、
    　前記基板上に前記ゲートメタル層を形成する工程と、
    　前記ゲートメタル層上に第１絶縁膜を堆積する工程と、
    　前記第１絶縁膜上に前記第１半導体層を形成する工程と、
    　前記第１半導体層上に前記ソースメタル層を形成する工程と、
    　前記ソースメタル層上に第２絶縁膜を堆積し、前記第２絶縁膜に前記第２開口部を形成した後、前記第１絶縁膜に前記第１開口部を形成することによって、前記第１絶縁層および前記第２絶縁層を得る工程と、
    　前記第２絶縁層上に前記導電層を形成する工程と、
    を包含する、アクティブマトリクス基板の製造方法。
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