CN107665659A - 具有窄边框的平板显示器 - Google Patents

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Abstract

本公开涉及一种具有窄边框的平板显示器。本公开提供了一种平板显示器，该平板显示器包括：基板，所述基板包括显示区域和非显示区域；上拉薄膜晶体管，所述上拉薄膜晶体管包括第一栅极、第一源极和第一漏极，并且设置在所述非显示区域中；以及升压电容器，所述升压电容器设置在所述第一栅极与所述第一源极之间，其中，所述升压电容器包括遮光层，所述遮光层连接到所述第一栅极并且与所述第一源极交叠，但是不与所述第一漏极交叠。

Description

具有窄边框的平板显示器
技术领域
本公开涉及具有窄边框结构的显示器。特别地，本公开涉及一种具有窄边框结构的平板显示器，其中，选通驱动电路直接形成在显示器的基板上并且升压电容器(或升压电容)与用于显示器的薄膜晶体管堆叠。
背景技术
现今，开发出各种平板显示器(或“FPD”)来克服重且体积大的阴极射线管(或“CRT”)的许多缺点。平板显示装置应用于包括移动电话、平板个人计算机、笔记本个人计算机等的各种电器。
正在对显示器进行技术方面和设计方面的研究和开发。近来，特别注重在能够更加吸引消费者的设计方面的发展需求。例如，一直在稳步推进努力使显示器的厚度最小化(制作得更薄)。对于另一示例，已经积极开发了用于狭窄地形成显示器的边缘(或边框)的技术。通过使显示面板的左边缘和右边缘最小化并使有效的显示区域最大化来向用户提供更宽且更大的图像的窄边框技术被积极执行。
显示器包括用于驱动显示面板的选通线的选通驱动器。为了简化制造工序并降低制造成本，使用诸如GIP(面板中选通驱动器)方法或类型的薄膜晶体管技术在显示面板的非显示区域中直接形成选通驱动器。与以IC(集成电路)芯片形式附接到显示面板的IC型选通驱动器相比，通过GIP方法形成的选通驱动器有利于减小显示器的边框尺寸。
根据相关技术的GIP型选通驱动器包括用于将选通信号(或扫描信号)提供给选通线的多个GIP元件，并且被设计为一个GIP元件驱动一条选通线。对于预定尺寸的显示器，由于选通线的数目随着显示器的分辨率增加而增加，所以GIP元件的数目在高分辨率显示器中将增加。随着GIP元件的数目增加，具有GIP元件的非显示区域不可避免地增加，使得在减小平板显示器中的边框区域的尺寸方面存在限制。
发明内容
为了克服上述缺点，本公开的目的在于提供一种具有窄边框结构的平板显示器，其中通过GIP型选通驱动器的新结构显著减小了与非显示区域对应的边框区域。
为了实现上述目的，本公开提供了一种平板显示器，该平板显示器包括：基板，所述基板包括显示区域和非显示区域；上拉薄膜晶体管，所述上拉薄膜晶体管包括第一栅极、第一源极和第一漏极，并且设置在所述非显示区域中；以及升压电容器，所述升压电容器设置在所述第一栅极与所述第一源极之间，其中，所述升压电容器包括遮光层，所述遮光层连接到所述第一栅极并且与所述第一源极交叠，但是不与所述第一漏极交叠。
在一个实施方式中，该平板显示器还包括：缓冲层，所述缓冲层覆盖所述遮光层；以及半导体层，所述半导体层包括沟道区域、源极区域和漏极区域，其中，所述沟道区域与所述遮光层交叠，其中，所述源极区域从所述沟道区域的一侧延伸并且与所述遮光层交叠，其中，所述漏极区域不与所述遮光层交叠，其中，所述第一栅极与所述沟道区域交叠，在所述第一栅极与所述沟道区域之间设置有栅极绝缘层，并且其中，所述升压电容器形成在所述缓冲层的位于作为第一电容电极的所述遮光层与作为第二电容电极的所述源极区域之间的一些部分处。
在一个实施方式中，该平板显示器还包括：中间绝缘层，所述中间绝缘层覆盖所述第一栅极，其中，所述第一漏极在所述中间绝缘层上连接到所述漏极区域，并且其中，所述第一源极在所述中间绝缘层上连接到所述源极区域。
在一个实施方式中，该平板显示器还包括：下拉薄膜晶体管，所述下拉薄膜晶体管包括第二栅极、第二源极和第二漏极，并且设置在所述非显示区域中，其中，所述第二漏极连接到所述第一源极。
在根据本公开的平板显示器中，当形成显示区域中的薄膜晶体管时，选通驱动器直接形成在用于显示器的基板上。本公开提供了一种具有窄边框结构的平板显示器，其中边框区域比用于驱动器的IC芯片安装在用于显示器的基板上的IC型驱动器窄得多。此外，具有足够大的面积以从选通驱动器生成稳定信号的存储电容设置在薄膜晶体管下面，使得极大减小了边框区域的尺寸。本公开提供了一种具有最小化的边框区域并且生成稳定的选通驱动信号的平板显示器。
附图说明
附图被包括以提供对本发明的进一步理解，并且被并入本说明书中并构成本说明书的一部分，附图例示了本发明的实施方式，并且与本说明书一起用来解释本发明的原理。
在附图中：
图1是例示根据本公开的一个优选实施方式的显示器的框图。
图2是例示图1所示的奇数GIP选通驱动器和偶数GIP选通驱动器的连接配置的电路图。
图3是例示根据本公开的第一实施方式的奇数GIP元件或偶数GIP元件的详细配置的示例电路图。
图4是说明根据本公开的图3中示出的GIP元件的操作序列的信号波形。
图5是例示根据本公开的第二实施方式的奇数GIP元件或偶数GIP元件的详细配置的另一示例电路图。
图6是将根据第一实施方式的Q节点处的电平与根据第二实施方式的Q节点处的电平进行比较的曲线图。
图7是例示根据本公开的第二实施方式的具有GIP元件的边框区域的一部分的放大平面图。
图8是沿着图7的线I-I'截取的截面图。
图9是例示根据本公开的第三实施方式的具有GIP元件的边框区域的一部分的放大平面图。
图10是沿着图9的线II-II'截取的截面图。
图11是例示当应用根据本公开的GIP型选通驱动器时与相关技术进行比较的显示器的边框区域的减小的示意图。
具体实施方式
参照附图，我们将解释本公开的优选实施方式。在具体实施方式中，相同的附图标记表示相同的元件。然而，本公开不受这些实施方式的限制，而是在不改变技术精神的情况下，可应用于各种改变或修改。在以下的实施方式中，通过考虑容易进行说明来选择元件的名称，使得它们可能与实际名称不同。由于以下使用的元件的术语是为了便于说明所选择的，所以这些术语可能与技术领域中的实际术语不同。术语“前一GIP元件”是指关于当前GIP元件先前激活的GIP元件中的任一个。优选地，根据本公开的GIP型选通驱动器的薄膜晶体管包括低温多晶硅(或LTPS)。本公开的特征不限于LTPS，而是应用于非晶硅(或a-Si:H)材料和/或氧化物半导体材料。
在下文中，参照图1，我们将解释本公开。图1是例示根据本公开的显示器的框图。参照图1，根据本公开的平板显示器包括显示面板100和源极PCB 140。显示面板100包括GIP型选通驱动器130A和130B。源极PCB 140包括数据驱动器、电平移位器150和定时控制器110。
显示面板100包括彼此交叉的多条数据线(未示出)和多条选通线(未示出)以及以矩阵方式设置在每个交叉区域处的多个像素(未示出)。显示面板100可应用于包括液晶显示器(或LCD)、有机发光二极管显示器(或OLED)和电泳显示器(或EPD)的平板显示器。
数据驱动器包括多个源极驱动器IC 120。源极驱动器IC 120从定时控制器110接收数字视频数据RGB。源极驱动器IC 120通过响应于来自定时控制器110的源极定时控制信号将数字视频数据RGB转换成数据电压，并且通过同步到选通输出信号将数字视频数据RGB提供给显示面板100的数据线。源极驱动器IC 120通过COG(或玻璃上芯片)处理或TAB(带式自动接合)处理连接到显示面板100的数据线。
GIP型选通驱动器130A和130B包括形成在显示面板100的非显示区域BZ处的奇数GIP选通驱动器130A和偶数GIP选通驱动器130B。例如，包括用于驱动奇数选通线的奇数GIP元件的多个奇数GIP选通驱动器130A设置在非显示区域BZ的左部分处。此外，包括用于驱动偶数选通线的偶数GIP元件的多个偶数GIP选通驱动器130B设置在非显示区域BZ的右部分处。
GIP型选通驱动器130A和130B从嵌入在源极PCB 140中的电平移位器150接收选通移位时钟CLK。电平移位器150将从定时控制器110接收的选通移位时钟CLK的TTL(或晶体管至晶体管逻辑)电压转换为选通高电压电平或选通低电压电平。
定时控制器110通过诸如LVDS(或低电压差分信令)接口或TMDS(或最小化传输差分信令)接口这样的接口从外部主机系统接收数字视频数据RGB。定时控制器110将来自主机系统的数字视频数据RGB发送到源极驱动器IC 120。
定时控制器110经由LVDS接口或TMDS接口从主机系统接收包括垂直同步信号、水平同步信号、数据使能信号和主时钟的定时信号。定时控制器110基于来自主机系统的定时信号生成数据定时控制信号和选通定时控制信号。数据定时控制信号用于控制数据驱动器的操作定时和数据电压的极性。选通定时控制信号用于控制GIP型选通驱动器130A和130B的操作定时。
选通定时控制信号包括选通起始脉冲、选通移位时钟CLK、选通输出使能信号。作为起始信号Vst输入到奇数GIP选通驱动器130A和偶数GIP选通驱动器130B的第一GIP元件中，选通起始脉冲控制移位起始定时。除了第一GIP元件之外的其它GIP元件接收偶数/奇数GIP元件的任意一个选通输出信号作为起始信号。选通输出使能(或GOE)信号控制奇数GIP选通驱动器130A和偶数GIP选通驱动器130B的输出定时。
在通过电平移位器150进行电平移位之后，选通移位时钟CLK被发送到奇数GIP选通驱动器130A和偶数GIP选通驱动器130B，然后它们被用作用于对起始信号进行移位的时钟信号。选通移位时钟CLK包括与奇数选通输出信号对应的奇数选通移位时钟和与偶数选通输出信号对应的偶数选通移位时钟。
数据定时控制信号包括源极起始脉冲、源极采样时钟、极性控制信号和源极输出使能信号。源极起始脉冲控制源极驱动器IC 120的移位起始定时。源极采样时钟是用于基于上升沿或下降沿对源极驱动器IC 120中的数据的采样定时进行控制的时钟信号。极性控制信号控制从源极驱动器IC 120输出的数据电压的极性。当小型LVDS接口被用于定时控制器110与源极驱动器IC 120之间的数据接口时，可不包括源极起始脉冲和源极采样时钟。
根据本公开的GIP型选通驱动器130A和130B可进行前向移位驱动和反向移位驱动。前向移位驱动意指从数据驱动器的输出端子向越来越远的方向(例如，图1中的上至下方向)依次驱动(激活)选通线。反向移位驱动意指沿着越来越靠近数据驱动器的输出端子(例如，图1中的下至上方向)的方向依次驱动(激活)选通线。
在前向移位驱动模式下，GIP型选通驱动器130A和130B从定时控制器110接收前向选通起始脉冲和前向选通移位时钟。在反向移位驱动模式下，GIP型选通驱动器130A和130B从定时控制器110接收反向选通起始脉冲和反向选通移位时钟。
图2是例示图1中示出的奇数GIP选通驱动器和偶数GIP选通驱动器的连接配置的电路图。根据本公开的GIP型选通驱动器130A和130B分别设置在非显示区域BZ的左部分和非显示区域BZ的右部分。与GIP型选通驱动器仅设置在非显示区域BZ的任意一侧处的情况相比，本公开容易减小边框的尺寸。
对于窄边框结构，根据本公开的GIP型选通驱动器130A和130B具有用于驱动选通线的GIP元件的数目减少了一半的结构，而不是相关技术的结构，使得左侧非显示区域BZ和右侧非显示区域BZ的面积可被最小化。为此，根据本公开的GIP型选通驱动器130A和130B中包括的GIP元件中的每一个包括一个Q节点以及基于Q节点的电压电平来控制它们的输出的两个上拉晶体管。GIP元件可使用Q节点和两个上拉晶体管来输出两个不同的选通输出信号。
在前向移位模式或反向移位模式下，根据本公开的GIP型选通驱动器130A和130B中包括的GIP元件中的每一个使用前一偶数GIP元件和前一奇数GIP元件中的任意一个选通输出信号作为起始信号。因此，可简化GIP元件的电路配置，并且可容易地实现窄边框结构。
参照图2，根据本公开的奇数GIP选通驱动器130A包括多个奇数GIP元件SG1、SG3、SG5、SG7等。奇数GIP选通驱动器130A通过基于选通移位时钟CLK当中的奇数选通移位时钟(即，CLK1、CLK3、CLK5和CLK7)对前一偶数GIP元件的起始信号Vst或选通输出信号进行移位来生成奇数选通输出信号Out1、Out3、Out5、Out7、Out9、Out11、Out13和Out15。奇数GIP元件中的每一个生成具有彼此不同的相位的两个奇数选通输出信号(即，Out1和Out3、Out5和Out7、Out9和Out11或者Out13和Out15)，并将它们提供给奇数选通线。因此，通过任何一个奇数GIP元件操作两条奇数选通线。
根据本公开的偶数GIP选通驱动器130B包括多个偶数GIP元件SG2、SG4、SG6、SG8等。偶数GIP选通驱动器130B通过基于选通移位时钟CLK当中的偶数选通移位时钟(即，CLK2、CLK4、CLK6和CLK8)对前一奇数GIP元件的起始信号Vst或选通输出信号进行移位来生成偶数选通输出信号Out2、Out4、Out6、Out8、Out10、Out12、Out14和Out16。偶数GIP元件中的每一个生成具有彼此不同的相位的两个偶数选通输出信号(即，Out2和Out4、Out6和Out8、Out10和Out12或者Out14和Out16)，并将且它们提供给偶数选通线。因此，通过任何一个偶数GIP元件操作两个偶数选通线。
到目前为止，我们解释了关于根据本公开的GIP选通驱动器和包括该GIP选通驱动器的平板显示器的结构。在下文中，我们将解释关于根据本公开的优选实施方式的GIP元件的各种结构和/或配置。
<第一实施方式>
在下文中，参照图3和图4，我们将解释关于根据本公开的第一实施方式的GIP元件。图3是例示根据本公开的第一实施方式的奇数GIP元件或偶数GIP元件的详细配置的示例电路图。
参照图3，根据本公开的第一实施方式的GIP型选通驱动器130A和130B的GIP元件中的每一个包括第一上拉薄膜晶体管Tpu1、第二上拉薄膜晶体管Tpu2、第一下拉薄膜晶体管Tpd1、第二下拉晶体管Tpd2、第一开关薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4和第五薄膜晶体管T5。第一开关薄膜晶体管用于前向移位操作，而第五薄膜晶体管用于反向移位操作。在前向移位模式或反向移位模式下，根据第一实施方式的GIP元件接收具有第n相位的第n选通移位时钟CLKn、具有第(n+2)相位的第(n+2)选通移位时钟CLKn+2和具有第(n+4)相位的第(n+4)选通移位时钟CLKn+4。在前向移位模式下，根据第一实施方式的GIP元件接收前一GIP元件的选通输出信号Out(n-1)。前一GIP元件是比当前GIP元件更早激活的元件。在反向移位模式下，根据第一实施方式的GIP元件接收前一GIP元件的选通输出信号Out(n+3)。在反向移位模式下，前一GIP元件可设置在从当前GIP元件行(n)起的随后第三行(n+3)处。
当第一上拉薄膜晶体管Tpu1根据Q节点的电压而导通时，第n选通移位时钟CLKn被施加到第一输出节点No1作为第n选通输出信号Out(n)。为此，第一上拉薄膜晶体管Tpu1包括连接到Q节点的栅极、连接到第n选通移位时钟CLKn的输入端子的漏极和连接到第一输出节点No1的源极。
当第二上拉薄膜晶体管Tpu2根据Q节点的电压而导通时，第(n+2)选通移位时钟CLKn+2被施加到第二输出节点No2作为第(n+2)选通输出信号Out(n+2)。为此，第二上拉薄膜晶体管Tpu2包括连接到Q节点的栅极、连接到第(n+2)选通移位时钟CLKn+2的输入端子的漏极和连接到第二输出节点No2的源极。
当第一下拉薄膜晶体管Tpd1根据对Q节点进行反向充放电的QB节点的电压而导通时，第一输出节点No1的电压保持在低电平电压VSS。为此，第一下拉薄膜晶体管Tpd1包括连接到QB节点的栅极、连接到第一输出节点No1的漏极和连接到低电平电压VSS的输入端子的源极。
当第二下拉薄膜晶体管Tpd2根据QB节点的电压而导通时，第二输出节点No2的电压保持在低电平电压VSS。为此，第二下拉薄膜晶体管Tpd2包括连接到QB节点的栅极、连接到第二输出节点No2的漏极和连接到低电平电压VSS的输入端子的源极。
在第n选通输出信号Out(n)的相位先于第(n+2)选通输出信号Out(n+2)的相位的前向移位模式下，当第一开关薄膜晶体管T1根据从前一GIP元件接收的第(n-1)选通输出信号Out(n-1)导通时，将高电平电压施加到Q节点。为此，第一开关薄膜晶体管T1包括连接到前一GIP元件的输出端子的栅极、连接到高电平电压VGH的输入端子的漏极和连接到Q节点的源极。
当第二开关薄膜晶体管根据Q节点的电压而导通时，将低电平电压VSS施加到QB节点。为此，第二开关薄膜晶体管T2包括连接到Q节点的栅极、连接到QB节点的漏极和连接到低电平电压VSS的输入端子的源极。
第三开关薄膜晶体管T3被配置为将(n+4)选通移位时钟CLKn+4施加到QB节点。第三开关薄膜晶体管T3包括连接到第(n+4)选通移位时钟CLKn+4的输入端子的栅极和漏极以及连接到QB节点的源极。
当第四开关薄膜晶体管T4根据QB节点的电压而导通时，将低电平电压VSS施加到Q节点。第四开关薄膜晶体管T4包括连接到QB节点的栅极、连接到Q节点的漏极和连接到低电平电压VSS的输入端子的源极。
在第(n+2)选通输出信号Out(n+2)的相位先于第n选通输出信号Out(n)的相位的反向移位模式下，当第五开关薄膜晶体管T5根据从前一GIP元件接收的第(n+3)选通输出信号Out(n+3)而导通时，将高电平电压VGH施加到Q节点。为此，第五开关薄膜晶体管T5包括连接到前一GIP元件的输出端子的栅极、连接到高电平电压VGH的输入端子的漏极和连接到Q节点的源极。
根据本公开的GIP元件还可包括用于确保Q节点的稳定的电压电平的CQ电容器CQ和用于确保QB节点的稳定的电压电平的CQB电容器CQB。CQ电容器CQ连接在Q节点与低电平电压VSS的输入端子之间。CQB电容连接在QB节点与低电平电压VSS的输入端子之间。
图4是说明根据本公开的图3中示出的GIP元件的操作序列的信号波形。图4示出了奇数GIP元件在前向移位模式下的操作的示例。为了方便起见，由于相似性而不解释前向移位模式下的偶数GIP元件的操作。
参照图3和图4，在第一时段P1期间，当第一开关薄膜晶体管T1根据从前一GIP元件接收的第(n-1)选通输出信号Out(n-1)而导通时，将第一高电平电压VGH施加到Q节点。然后Q节点被激活。此时，当第二开关薄膜晶体管T2根据Q节点的电压而导通时，将低电平电压VSS施加到QB节点。然后QB节点被停用。
在第二时段P2期间，当第n选通移位时钟CLKn(即，CLK1)被施加到第一上拉薄膜晶体管Tpu1的漏极时，第一上拉薄膜晶体管Tpu1的栅极电平、Q节点电平将通过第一上拉薄膜晶体管Tpu1的栅极与漏极之间的寄生电容的耦合效应被自举。结果，第一上拉薄膜晶体管Tpu1导通，然后将第n选通移位时钟CLKn作为第n选通输出信号Out(n)输出到第一输出节点No1。第n选通输出信号Out(n)被提供给第n奇数选通线。
在第三时段P3期间，当第(n+2)选通移位时钟CLKn+2(即CLK3)被施加到第二上拉薄膜晶体管Tpu2的漏极时，第二上拉薄膜晶体管Tpu2的栅极电平、Q节点电平将通过第二上拉薄膜晶体管Tpu2的栅极与漏极之间的寄生电容的耦合效应仍处于自举状态。结果，第二上拉薄膜晶体管Tpu2导通，然后将第(n+2)选通移位时钟CLKn+2作为第(n+2)选通输出信号Out(n+2)输出到第二输出节点No2。第(n+2)选通输出信号Out(n+2)被提供给第(n+2)奇数选通线。
在第四时段P4期间，经由第三开关薄膜晶体管T3将第(n+4)选通移位时钟CLKn+4施加到QB节点。然后，QB节点被激活。根据QB节点的激活电平，第一下拉薄膜晶体管Tpd1和第二下拉薄膜晶体管Tpd2导通。然后，将低电平电压VSS施加到第一输出节点No1和第二输出节点No2。同时，根据QB节点的激活电平，第四开关薄膜晶体管T4导通。然后，Q节点具有低电平电压VSS。
Q节点和QB节点的电压分别由CQ电容器CQ和CQB电容器CQB保持。结果，在包括第四时段P4的预定时段(即，1帧时段)期间，第一输出节点No1和第二输出节点No2的电平保持在低电平电压VSS。低电平电压VSS被施加到第n奇数选通线和第(n+2)奇数选通线。
<第二实施方式>
在下文中，参照图5和图6，我们将说明根据本公开的第二实施方式的GIP元件。图5是例示根据本公开的第二实施方式的奇数GIP元件或偶数GIP元件的详细配置的另一示例电路图。与图3相比，图5所示的GIP元件具有CQ电容器的连接配置的特征，并且其它配置相同。因此，将通过图4来说明图5所示的GIP元件的操作序列。将不再说明图5所示的GIP元件的与图3相同的配置。图6是将根据第一实施方式的Q节点处的电平与根据第二实施方式的Q节点处的电平进行比较的曲线图。
图3所示的GIP元件具有连接在Q节点与低电平电压VSS的输入端子之间的CQ电容器CQ。图5所示的GIP元件包括第一CQ电容器CQ1和第二CQ电容器CQ2。第一CQ电容器CQ1连接在Q节点与第一输出节点No1之间。第二CQ电容器CQ2连接在Q节点和第二输出节点No2之间。从第二上拉薄膜晶体管Tpu2的角度看，第二CQ电容器CQ2连接在第二上拉薄膜晶体管Tpu2的栅极与源极之间。
在CQ电容器CQ被配置为连接到低电平电压VSS的输入端子的情况下，可通过与低电平电压VSS的耦合效应来降低Q节点的电压电平。在这种情况下，即使执行自举，Q节点的电压电平也不足以到高电平。结果，用于将选通移位时钟充到用于生成选通输出信号的输出节点的时段(例如，图4中的第二时段P2和/或第三时段P3)可能会更长。由于选通移位时钟的充电时段与GIP元件的响应特性密切相关，因此选通移位时钟的较短的充电时段适于确保GIP元件的响应特性的快速响应。
在第一CQ电容器CQ1和第二CQ电容器CQ2分别被配置为连接到第一输出节点和第二输出节点的情况下，当自举时，Q节点联接到具有比低电平电压VSS高的电压电平的输出节点。因此，如图6所示，图5的Q节点的电压电平B比图3的Q节点的电压电平A高。结果，对于图5所示的GIP元件，容易缩短到用于生成选通输出信号的输出节点的选通移位时钟的充电时段(或升压时段)BP(即，图4的P2和P3)。GIP元件的响应特征将被有效地提高。
在下文中，我们将说明关于根据第二实施方式的GIP元件直接形成在基板上的边框区域的结构。图7是例示具有根据本公开的第二实施方式的GIP元件的边框区域的一部分的放大平面图。图8是沿着图7的线I-I'截取的截面图。
图7例示了图5中的圆圈A部分的平面图中的结构。参照图7，第二CQ电容器CQ2连接在第二上拉薄膜晶体管Tpu2与第二下拉薄膜晶体管Tpd2之间。第二上拉薄膜晶体管Tpu2包括栅极Gu、源极Su和漏极Du，其中，源极Su和漏极Du分别设置在栅极Gu的两侧。第二下拉薄膜晶体管Tpd2包括栅极Gd、源极Sd和漏极Dd，其中，源极Sd和漏极Dd分别设置在栅极Gd的两侧。第二上拉薄膜晶体管Tpu2的源极Su连接到第二下拉薄膜晶体管Tpd2的漏极Dd。
此外，第一电容电极C1被形成为从第二上拉薄膜晶体管的栅极Gu延伸并且以矩形形状扩展。第二电容电极C2被形成为从第二上拉薄膜晶体管Tpu2的源极Su延伸并以矩形形状扩展。第一电容电极C1和第二电容电极C2具有相同的形状和尺寸，并且彼此交叠，介电层位于它们之间。结果，具有第一电容电极C1和第二电容电极C2的第二CQ电容器CQ2连接在第二上拉薄膜晶体管Tpu2的栅极Gu与源极Su之间。
进一步参照图8，我们将说明根据本公开的第二实施方式的GIP元件的截面图。特别地，我们将重点说明第二上拉薄膜晶体管Tpu2和第二CQ电容器CQ2。
在基板SUB的整个表面上，沉积和/或涂覆缓冲层BUF。在缓冲层BUF上，形成第二上拉薄膜晶体管Tpu2的半导体层Au。虽然图中未示出，但是也可形成第二下拉薄膜晶体管Tpd2的半导体层。在半导体层Au的中间部分上形成第二上拉薄膜晶体管Tpu2的栅极Gu，栅极绝缘层GI位于栅极Gu与半导体层Au之间。此外，在第二CQ电容器的区域处，形成栅极绝缘层GI和第一电容电极C1。
在基板SUB的具有第二上拉薄膜晶体管Tpu2的栅极Gu和第一电容电极C1的整个表面上沉积和/或涂覆中间绝缘层ILD。中间绝缘层ILD具有用于使第二上拉薄膜晶体管Tpu2的半导体层Au的一部分和另一部分暴露的接触孔。第二上拉薄膜晶体管Tpu2的半导体层Au的与栅极Gu交叠的部分被限定为沟道区域。此外，通过接触孔暴露的一部分和另一部分分别被限定为漏极区域和源极区域。
在中间绝缘层ILD上，形成第二上拉薄膜晶体管Tpu2的漏极Du和源极Su以及第二电容电极C2。漏极Du通过一个接触孔与半导体层Au的一部分接触。源极Su通过另一接触孔与半导体层Au的另一部分接触。由于与其间具有中间绝缘层ILD的第一电容电极C1交叠，因此第一电容电极C1和第二电容电极C2形成第二CQ电容器CQ2。
当进行自举时，第一CQ电容器CQ1和第二CQ电容器CQ2用于联接到具有比低电平电压VSS高的电平的第一输出节点No1和第二输出节点No2。特别地，要求第二CQ电容器CQ2具有足够的电容值。因此，优选的是，第二CQ电容器CQ2的尺寸具有大到足以确保电容值的面积。结果，如图7所示，将在整个边框区域中确保用于第二CQ电容器CQ2的预定宽度WBZ。
<第三实施方式>
在下文中，参照图9和图10，我们将说明本公开的第三实施方式。在第一实施方式和第二实施方式中，我们从电路构造的角度说明了GIP元件。这里，我们将说明当用于GIP元件的电路直接配置和/或形成在基板上时进一步减小边框区域的结构。此外，第三实施方式提供了与第二实施方式相比具有进一步减小的边框面积的结构。然而，第三实施方式的特征不仅限于第二实施方式，而是应用于第一实施方式。此外，在上述实施方式中，GIP元件被划分为奇数GIP元件和偶数GIP元件并且设置在基板的左侧和右侧处。然而，第三实施方式的特征可应用于其中GIP元件设置在显示基板的任一侧处的结构，以用于减小边框区域。
图9是例示具有根据本公开的第三实施方式的GIP元件的边框区域的一部分的放大平面图。图10是沿着图9的线II-II'截取的截面图。
参照9，第二上拉薄膜晶体管Tpu2和第二下拉薄膜晶体管Tpd2设置在边框区域中。第二上拉薄膜晶体管Tpu2包括栅极Gu、漏极Du和源极Su，其中，漏极Du和源极Su分别设置在栅极Gu的两侧。第二下拉薄膜晶体管Tpd2包括栅极Gd、漏极Dd和源极Sd，其中，漏极Dd和源极Sd分别设置在栅极Gd的两侧。第二上拉薄膜晶体管Tpu2的源极Su连接到第二下拉薄膜晶体管Tpd2的漏极Dd。
与根据第二实施方式的GIP元件不同，在根据第三实施方式的GIP元件中，在根据第三实施方式的GIP元件的平面图中没有直接示出第二CQ电容器CQ2。在根据第三实施方式的GIP结构中，第二CQ电容器CQ2与第二上拉薄膜晶体管Tpu2在垂直方向上堆叠。
在半导体层下面，遮光层LS被设置为与第二上拉薄膜晶体管Tpu2的栅极Gu和源极Su交叠。遮光层LS经由栅极接触孔CHG连接到第二上拉薄膜晶体管Tpu2的栅极Gu。结果，遮光层LS将成为第一电容电极C1，源极Su将成为第二电容电极C2。也就是说，第二CQ电容器CQ2形成在与第二上拉薄膜晶体管Tpu2的栅极Gu连接的遮光层LS与源极Su之间。在第三实施方式中，不单独形成用于第二CQ电容器CQ2的电容电极。遮光层LS和第二上拉薄膜晶体管Tpu2的源极Su被用于第二CQ电容器CQ2的电容电极。
进一步参照图10，我们将说明根据第三实施方式的GIP元件的截面结构。特别地，我们将重点说明第二上拉薄膜晶体管Tpu2和第二CQ电容器CQ2。
在基板SUB的顶表面上形成遮光层LS。遮光层LS用于保护第二上拉薄膜晶体管Tpu2和第二下拉薄膜晶体管Tpd2的沟道区域免受从外部环境侵入的光的影响。在第三实施方式中，遮光层LS也用于形成第二CQ电容器CQ2。因此，优选的是，遮光层LS与第二上拉薄膜晶体管Tpu2的半导体层的源极区域和沟道区域交叠，但是不与漏极区域交叠。
如果遮光层LS与第二上拉薄膜晶体管Tpu2的半导体层Au的漏极区域交叠，则由于形成在漏极区域与遮光层LS之间的寄生电容而不能保证第二CQ电容器CQ2的正常操作。此外，由于遮光层LS用于保护沟道区域免受外部光的影响，因此优选的是，沟道区域被遮光层LS完全覆盖。
在基板SUB的具有遮光层LS的整个表面上沉积和/或涂覆缓冲层BUF。在缓冲层BUF上，形成第二上拉薄膜晶体管Tpu2的半导体层Au。虽然图中未示出，但是也可形成第二下拉薄膜晶体管Tpd2的半导体层。在半导体层Au的中间部分上，形成第二上拉薄膜晶体管Tpu2的栅极Gu，栅极绝缘层GI位于半导体层Au与栅极Gu之间。
遮光层LS连接到第二上拉薄膜晶体管Tpu2的栅极Gu。为此，遮光层LS的一些部分经由栅极接触孔CHG与栅极Gu直接接触。栅极接触孔CHG通过贯穿栅极绝缘层GI和缓冲层BUF来使遮光层LS的一些部分暴露。
在基板SUB的具有第二上拉薄膜晶体管Tpu2的栅极Gu的整个表面上沉积和/或涂覆中间绝缘层ILD。中间绝缘层ILD包括分别被形成为使第二上拉薄膜晶体管Tpu2的半导体层Au的一部分和另一部分暴露的漏极接触孔CHD和源极接触孔CHS。第二上拉薄膜晶体管Tpu2的半导体层Au的与栅极Gu交叠的部分被限定为沟道区域CAu。此外，沟道区域CAu的两个部分别被限定为漏极区域DAu和源极区域SAu。第二CQ电容器CQ2形成在缓冲层BUF的设置在遮光层LS与第二上拉薄膜晶体管Tpu2的源极区域SAu之间的一部分处。
在中间绝缘层ILD上，形成第二上拉薄膜晶体管Tpu2的漏极Du和源极Su。漏极Du经由漏极接触孔CHD与漏极区域DAu接触。源极Su经由源极接触孔CHS与源极区域SAu接触。
通过与第二实施方式的GIP结构进行比较，根据第三实施方式的GIP元件具有形成为堆叠在第二上拉薄膜晶体管Tpu2下面的第二CQ电容器CQ2，代替单独形成的电容电极。因此，在根据第三实施方式的GIP元件中不需要根据第二实施方式的用于第二CQ电容器CQ2的边框区域的预定宽度WBZ。也就是说，根据第三实施方式的GIP元件具有窄得多的边框结构。
GIP元件具有其中GIP元件使用连接到Q节点的两个上拉薄膜晶体管来输出具有彼此不同的相位的两个选通输出信号的结构，使得GIP元件的数目可以是相关技术的GIP元件的数目一半。根据本公开的GIP型选通驱动器具有其中能够通过减少用于驱动选通线的GIP元件的数目来减小设置在基板的左侧和右侧处的边框区域的窄边框结构。结果，能够减小包括GIP元件的边框区域BZ。
此外，GIP型选通驱动器具有其中前一GIP元件的任何一个选通输出信号在前向移位模式和反向移位模式下被用于起始信号的结构。因此，能够简化GIP元件的电路配置，使得能够进一步减小边框区域BZ。
此外，根据本公开的GIP型选通驱动器具有其中用于升压的电容器堆叠在薄膜晶体管下面的结构。结果，能够使包括GIP元件的边框区域BZ最小化。
图11是例示当应用根据本公开的GIP型选通驱动器时与相关技术进行比较的显示器的边框区域的减小的示意图。对于相关技术，如图11的(A)所示，难以减小用于设置GIP元件的边框区域BZ。对于本公开，如图11的(B)所示，与相关技术相比，能够显著减小用于GIP元件的边框区域BZ。
虽然已经参照附图详细描述了本发明的实施方式，但是本领域技术人员将理解的是，可以在不改变本发明的技术精神或必要特征的情况下以其它具体形式来实现本发明。因此，应当注意，前述实施方式在所有方面仅仅是说明性的，而不应被解释为限制本发明。本发明的范围由所附的权利要求而不是本发明的详细描述来限定。在权利要求的含义和范围内作出的所有改变或修改或其等同物应被理解为落入在本发明的范围内。

Claims (5)

1.一种平板显示器，该平板显示器包括：
基板，所述基板包括显示区域和非显示区域；
上拉薄膜晶体管，所述上拉薄膜晶体管包括第一栅极、第一源极和第一漏极，并且被设置在所述非显示区域中；以及
升压电容器，所述升压电容器被设置在所述第一栅极与所述第一源极之间，
其中，所述升压电容器包括遮光层，所述遮光层连接到所述第一栅极并且与所述第一源极交叠，但是不与所述第一漏极交叠。
2.根据权利要求1所述的平板显示器，该平板显示器还包括：
缓冲层，所述缓冲层覆盖所述遮光层；以及
半导体层，所述半导体层包括沟道区域、源极区域和漏极区域，
其中，所述沟道区域与所述遮光层交叠，
其中，所述源极区域从所述沟道区域的一侧延伸并且与所述遮光层交叠，
其中，所述漏极区域不与所述遮光层交叠，
其中，所述第一栅极与所述沟道区域交叠，在所述第一栅极与所述沟道区域之间设置有栅极绝缘层，并且
其中，所述升压电容器被形成在所述缓冲层的位于作为第一电容电极的所述遮光层与作为第二电容电极的所述源极区域之间的一些部分处。
3.根据权利要求2所述的平板显示器，该平板显示器还包括：
中间绝缘层，所述中间绝缘层覆盖所述第一栅极，
其中，所述第一漏极在所述中间绝缘层上连接到所述漏极区域，并且
其中，所述第一源极在所述中间绝缘层上连接到所述源极区域。
4.根据权利要求2所述的平板显示器，其中，所述第一栅极经由贯穿所述栅极绝缘层和所述缓冲层的栅极接触孔连接到所述遮光层。
5.根据权利要求1所述的平板显示器，该平板显示器还包括：
下拉薄膜晶体管，所述下拉薄膜晶体管包括第二栅极、第二源极和第二漏极，并且被设置在所述非显示区域中，
其中，所述第二漏极连接到所述第一源极。
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