JP2001343668A - 表示装置用電極基板 - Google Patents

Abstract

(57)【要約】 【課題】 アクティブマトリクス型液晶表示装置のアレ
イ基板として用いられる表示装置用電極基板において、
光遮蔽膜に起因するバックゲート現象の影響やその他の
影響をなくして、優れた表示品位が得られるようにす
る。 【解決手段】 活性層１１３とソース領域１１４及びド
レイン領域１１５との境界部分に存在するＰ−Ｎ接合部
１２２、１２３では透明絶縁基板１１１の背面からの光
を遮蔽し、活性層１１３直下のＰ−Ｎ接合部１２２、１
２３を除く領域では透明絶縁基板１１１の背面からの光
を遮蔽しない光遮蔽膜１２１を透明絶縁基板１１１上に
形成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、表示装置用電極
基板に関し、詳しくはアクティブマトリクス型液晶表示
装置のアレイ基板として用いられる表示装置用電極基板
に関する。

【０００２】

【従来の技術】近年、画素毎にスイッチ素子としてＴＦ
Ｔを配置したアクティブマトリクス型液晶表示装置にお
いては、画素部や周辺駆動回路のスイッチ素子としてｐ
−ＳｉＴＦＴ（多結晶シリコン薄膜トランジスタ）を用
いたものが主流になりつつある。このタイプでは、画素
部が形成されるアレイ基板上に走査線駆動回路や信号線
駆動回路を内蔵することができるため、配線の容易化や
製造コストの低減などに有利とされている。

【０００３】こうしたｐ−ＳｉＴＦＴの構造としては、
製造プロセス的に有為なことからプレーナ型が多く用い
られている。このプレーナ型構造では、ＴＦＴの活性層
を形成する半導体膜がアレイ基板側にあるため、基板背
面の光源から光が入射すると、活性層では光電効果によ
りキャリアが生じ、ＴＦＴのゲート電圧を非導通状態と
してもドレイン−ソース間に電流が流れてしまう、いわ
ゆるオフ電流不良という問題が生じていた。これを解決
するため、活性層の下全面に絶縁膜を介して金属膜ある
いは半導体層で光遮蔽膜を形成することで、基板背面か
らの光の入射を防いでいた。

【０００４】

【発明が解決しようとする課題】しかし、導体又は半導
体からなる光遮蔽膜を絶縁膜を介して活性層の下に形成
した場合、光遮蔽膜の電位により活性層内にキャリアが
生じ、ＴＦＴのしきい値が変動する、いわゆるバックゲ
ート現象が生じる。ＴＦＴのしきい値が変動すると、Ｔ
ＦＴをオフしたときのリーク電流が大きくなる。

【０００５】このようなバックゲート現象により、しき
い値電圧がシフトすると、画素に書き込まれた信号電圧
が低下するため、ドット間で色の差が生じてしまい、表
示品位の劣化を招くことになる。また信号線駆動回路の
アナログスイッチとして形成されたＴＦＴにおいても、
バックゲート現象によりしきい値電圧がシフトすると、
画素部に通じる信号線に設計通りの信号電圧を供給でき
なくなるため、ここでも表示品位の劣化を招くことにな
る。

【０００６】さらに、ＴＦＴの活性層下に光遮蔽膜を形
成すると、この膜の平坦性の問題から、ｐ−ＳｉＴＦＴ
を形成する際の結晶性が悪化し、移動度の低下や特性が
不均一になったり、また活性層とゲート絶縁膜との間に
短絡不良が起こり、回路が正常に動作しなくなるなどの
不具合を生じるおそれがあった。

【０００７】この発明は、光遮蔽膜に起因するバックゲ
ート現象の影響やその他の影響をなくし、アクティブマ
トリクス型液晶表示装置として優れた表示品位を得るこ
とができる表示装置用電極基板を提供することを目的と
する。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、少なくとも半導体薄膜層、低抵
抗半導体薄膜層、絶縁膜層、ゲート電極、ソース電極及
びドレイン電極で構成されるプレーナ型構造の薄膜トラ
ンジスタを透明絶縁基板上に形成してなる表示装置用電
極基板において、前記透明絶縁基板上に、前記半導体薄
膜層と低抵抗半導体薄膜層との接合部に生じる空乏層領
域では前記透明絶縁基板背面からの光を遮蔽し、前記半
導体薄膜層直下の前記空乏層領域を除く領域では前記透
明絶縁基板背面からの光を遮蔽しない光遮蔽膜を形成し
た。

【０００９】請求項２の発明は、請求項１において、前
記光遮蔽膜は、前記薄膜トランジスタの低抵抗半導体薄
膜層の全領域と前記空乏層領域を、前記透明絶縁基板背
面からの光から遮蔽することを特徴とする。

【００１０】請求項３の発明は、請求項１において、前
記光遮蔽膜は、前記薄膜トランジスタの低抵抗半導体薄
膜層領域のうち、半導体接合が逆バイアスとなる側の領
域と前記空乏層領域を前記透明絶縁基板背面からの光か
ら遮蔽することを特徴とする。

【００１１】請求項４の発明は、請求項１乃至３におい
て、前記光遮蔽膜は、導体又は半導体で形成されること
を特徴とする。

【００１２】好ましい形態として、前記半導体薄膜層
は、多結晶シリコン薄膜トランジスタにより形成され
る。

【００１３】また好ましい形態として、前記薄膜トラン
ジスタは、アクティブマトリクス型液晶表示装置のアレ
イ基板上において、画素部のスイッチ素子又は信号線駆
動回路のアナログスイッチとして形成される。

【００１４】上記構成によれば、ゲート電極の下方に位
置する半導体薄膜層の直下に光遮蔽膜が存在しないた
め、光遮蔽膜の電位により半導体薄膜層内にキャリアが
生じることがなく、バックゲート現象による薄膜トラン
ジスタのしきい値の変動を抑えることができる。また、
半導体薄膜層の直下に光遮蔽膜が無いため、ｐ−Ｓｉの
薄膜トランジスタを形成する際の結晶性の悪化が少な
く、移動度の低下や特性が不均一になる不具合を低減す
ることができる。また半導体薄膜層とゲート絶縁膜との
間に生じる短絡不良も少なくなるので、回路が正常に動
作しなくなるなどの不具合も低減することができる。

【００１５】

【発明の実施の形態】以下、この発明に係わる表示装置
用電極基板を、アクティブマトリクス型液晶表示装置の
アレイ基板に適用した場合の実施形態について説明す
る。

【００１６】この実施形態に示すアクティブマトリクス
型液晶表示装置は、画素部が形成されるアレイ基板上に
走査線駆動回路と信号線駆動回路とを内蔵した、駆動回
路一体型の液晶表示装置として構成されているものとす
る。

【００１７】まず、この実施形態に係わる液晶表示装置
の基本的な構成を、図４に示す回路構成図により説明す
る。

【００１８】アレイ基板１００上には、複数の画素１０
が形成された画素部１０１、走査線駆動回路１０２及び
信号線駆動回路１０３が一体に形成されている。

【００１９】画素部１０１には、複数本の信号線１１及
びこれと交差する複数本の走査線１２がマトリクス状に
配置されており、両線の各交差部にはスイッチ素子とし
てのＴＦＴ１３が配設されている。信号線１１と走査線
１２とは、図示しない絶縁膜により電気的に絶縁されて
いる。

【００２０】ＴＦＴ１３のソース電極は信号線１１に接
続され、ドレイン電極は画素電極１４に接続されてい
る。この画素電極１４と相対して配置された対向電極１
５は、図示しない対向基板上に形成されている。画素電
極１４と対向電極１５の間には液晶層１８が狭持され、
液晶容量Ｃｌｃを形成している。また、画素電極１４に
は対向電極１５との電位関係を保持するために、並列に
補助容量１６が接続されている。この補助容量１６は画
素電極１４と補助容量線１７との間に容量Ｃｓを形成し
ている。補助容量線１７は、すべての画素１０の補助容
量１６と電気的に接続されており、外部駆動回路１０４
から一定の電位が与えられている。

【００２１】また、対向電極１５には、外部駆動回路１
０４から一定のコモン電圧（Ｖｃｏｍ）が与えられてい
る。信号線１１を通じて書き込まれた映像信号は、液晶
容量Ｃｌｃと容量Ｃｓにより１フレーム走査期間保持さ
れる。

【００２２】走査線駆動回路１０２は、図示しないシフ
トレジスタ及びバッファ回路により構成され、外部駆動
回路１０４から供給される垂直のクロック信号及びスタ
ート信号に基づいて、各走査線１２に順次走査信号を出
力する。

【００２３】信号線駆動回路１０３は、図示しないシフ
トレジスタ、映像信号線及びアナログスイッチなどで構
成されている。アナログスイッチはｐ−ｃｈ及びｎ−ｃ
ｈのＴＦＴで構成されており、それぞれのドレイン電極
は信号線１１に、またソース電極は映像信号線に接続さ
れている。シフトレジスタは、外部駆動回路１０４から
映像信号とともに供給される水平のクロック信号及びス
タート信号に基づいて前記アナログスイッチを制御し
て、前記映像信号を所定のタイミングで信号線１１にサ
ンプリングする。

【００２４】外部駆動回路１０４は、図示しないコント
ロールＩＣやＤ／Ａコンバータなどで構成され、外部機
器から供給される基準クロック信号やデジタルの映像信
号などを適宜に変換及び加工して、前記各駆動回路にア
ナログの映像信号や水平／垂直のクロック信号、スター
ト信号、コモン電圧などを出力する。この外部駆動回路
１０４とアレイ基板１との間は、図示しないＦＰＣ（フ
レキシブル配線基板）により電気的に接続されている。

【００２５】［実施形態１］次に、実施形態１として、
アレイ基板１００の画素部１０１にスイッチ素子として
配置されたＴＦＴの構造について説明する。

【００２６】図１は、図４に示すアレイ基板１００の部
分断面図であり、とくにスイッチ素子として画素部１０
１に配置されたＴＦＴ１３の断面構造を示している。

【００２７】透明絶縁基板１１１上には、絶縁膜１１２
を介して半導体薄膜層である活性層１１３と、低抵抗半
導体薄膜層であるソース領域１１４及びドレイン領域１
１５が形成されている。活性層１１３の上部には、ゲー
ト絶縁膜１１６を介してゲート電極１１７が形成され、
さらにその上には層間絶縁膜１１８が形成されている。
ソース領域１１４及びドレイン領域１１５上には、ソー
ス電極１１９及びドレイン電極１２０が形成され、それ
ぞれ電気的に接続されている。図１のアレイ基板１００
には、ゲート電極１１７、ソース電極１１９及びドレイ
ン電極１２０が、活性層１１３と同一の側に配置された
プレーナ型構造のＴＦＴ１３が形成されている。

【００２８】一方、透明絶縁基板１１１と絶縁膜１１２
の間には、光遮蔽膜１２１が形成されている。光遮蔽膜
１２１は、活性層１１３とソース領域１１４及びドレイ
ン領域１１５との境界部分に存在するＰ−Ｎ接合部（空
乏層領域）１２２、１２３、並びにソース電極１１９及
びドレイン電極１２０を、透明絶縁基板１１１の背面か
ら入射する光から遮蔽するとともに、活性層１１３直下
のＰ−Ｎ接合部１２２、１２３を除く領域では、前記背
面から入射する光を遮蔽しないように構成されている。
この光遮蔽膜１２１は、導体又は半導体で形成されてい
る。

【００２９】上記のように構成されたアレイ基板１００
では、ゲート電極１１７の下方に位置する活性層１１３
の直下に光遮蔽膜１２１が存在しないため、光遮蔽膜１
２１の電位により活性層１１３内にキャリアが生じるこ
とがない。したがって、バックゲート現象によるＴＦＴ
１３のしきい値の変動が抑えられるので、ドット間で色
の差を生じることがなくなり、良好な表示品位を得るこ
とができる。

【００３０】なお、図１のように活性層１１３の直下に
光遮蔽膜１２１が無いと、基板背面からの光が活性層１
１３に入射するため、オフ電流不良を生じることが考え
られる。しかしながら、オフ電流不良の原因となるキャ
リアは、おもに空乏層領域で発生しているため、Ｐ−Ｎ
接合部１２２、１２３を基板背面からの光から遮蔽する
ことにより、オフ電流不良の発生を防ぐことができる。

【００３１】また、活性層１１３の直下に光遮蔽膜１２
１が無いため、ｐ−ＳｉＴＦＴを形成する際の結晶性の
悪化が少なく、移動度の低下や特性が不均一になる不具
合を低減することができる。また活性層１１３とゲート
絶縁膜１１６との間に生じる短絡不良も少なくなるの
で、回路が正常に動作しなくなるなどの不具合も低減す
ることができる。

【００３２】［実施形態２］次に、実施形態２として、
アレイ基板１００の信号線駆動回路１０３にアナログス
イッチとして配置されたＴＦＴの構造について説明す
る。

【００３３】図２は、信号線駆動回路１０３のうち、と
くにアナログスイッチと映像信号線の配線を示す回路構
成図である。図２に示すアナログスイッチ１３０は、ｐ
−ｃｈアナログスイッチ１３１とｎ−ｃｈアナログスイ
ッチ１３２で構成され、それぞれの出力側は信号線１１
に接続されている。一方、ｐ−ｃｈアナログスイッチ１
３１の入力側は正極性用の映像信号線１３３に、またｎ
−ｃｈアナログスイッチ１３２の入力側は負極性用の映
像信号線１３４にそれぞれ接続されている。図示しない
シフトレジスタによりｐ−ｃｈアナログスイッチ１３１
又はｎ−ｃｈアナログスイッチ１３２がオン／オフされ
ると、映像信号線１３３又は１３４に供給された映像信
号は信号線１１へサンプリングされる。なお、図２で
は、信号線１１への映像信号のサンプリングがなされ、
ｐ−ｃｈアナログスイッチ１３１及びｎ−ｃｈアナログ
スイッチ１３２がともにオフして、映像信号が信号線１
１に保持されている状態を示している。

【００３４】図２に示すように、正極性と負極性の映像
信号をそれぞれ別々の映像信号線から供給する正負分離
方式では、例えば８Ｖ振幅（１〜９Ｖ）の映像信号を供
給する代わりに、映像信号を正極性（５〜９Ｖ）、負極
性（１〜５Ｖ）に分離するとともに、正極性の映像信号
をｐ−ｃｈアナログスイッチ１３１によって信号線１１
へ供給し、また負極性の映像信号をｎ−ｃｈアナログス
イッチ１３２により供給することで、映像信号の振幅を
半減化している。

【００３５】ところで、先に説明した実施形態１のよう
に、画素部１０１に配置されるＴＦＴ１３では、ソー
ス、ドレイン側の電位差が一定でなく、順バイアス及び
逆バイアスを特定することができないため、ソース電極
１１９及びドレイン電極１２０の両方を遮蔽する必要が
ある。しかし、この実施形態２のように、信号線駆動回
路１０３のアナログスイッチとして配置されるＴＦＴに
おいては、順バイアス側と逆バイアス側ではＰ−Ｎ接合
部（空乏層領域）の大きさが異なり、光リーク電流の発
生に寄与するＴＦＴの逆バイアス側を特定することがで
きる。したがって、順バイアス側の遮蔽を省略しても、
空乏層領域の広がる逆バイアス側のみを遮蔽することに
より、十分な遮蔽効果を得ることができる。

【００３６】図２において、信号線１１が負極性の映像
信号（１〜５Ｖ）を保持する場合、アナログスイッチ１
３０がｐ−ｃｈ、ｎ−ｃｈともにオフしている状態で
は、ｐ−ｃｈアナログスイッチ１３１のソース〜ドレイ
ン間には４Ｖ以上のバイアスがかかるため、大きなリー
ク電流が流れる。一方、ｎ−ｃｈアナログスイッチ１３
２のソース〜ドレイン間には４Ｖ以下のバイアスしかか
からないため、リーク電流は表示品位を劣化させるほど
にはならない。したがって、リーク電流の影響を少なく
するには、ｐ−ｃｈアナログスイッチ１３１の逆バイア
ス側、すなわち信号線１１と信号線側のＰ−Ｎ接合部の
みを遮蔽すればよいことになる。また、信号線１１が正
極性の映像信号（５〜９Ｖ）を保持する場合、同様の理
由から、ｎ−ｃｈアナログスイッチ１３２の方がｐ−ｃ
ｈよりも大きなリーク電流が流れるため、ｎ−ｃｈアナ
ログスイッチ１３２の逆バイアス側、すなわち信号線１
１と信号線側のＰ−Ｎ接合部のみを遮蔽すればよいこと
になる。この実施形態のように、順バイアス側の光遮蔽
膜を省略した場合には、製造コストの低減が可能とな
る。

【００３７】図３は、図４に示すアレイ基板１００のう
ち、とくに図２の回路構成に対応する部分の概略構成図
であり、図３（Ａ）は平面構造、図３（Ｂ）はその断面
構造を示している。なお、図３では説明を簡単にするた
めに、図１と同等部分に同一符号を付している。

【００３８】図３に示すように、透明絶縁基板１１１と
絶縁膜１１２の間には、光遮蔽膜１３７が形成されてい
る。光遮蔽膜１３７は、ｐ−ｃｈアナログスイッチ１３
１及びｎ−ｃｈアナログスイッチ１３２の両方につい
て、ともに逆バイアス側となる信号線１１とＰ−Ｎ接合
部１３５、１３６のみを基板背面から入射する光から遮
蔽するように構成されている。この光遮蔽膜１３７は、
導体又は半導体で形成されている。

【００３９】上記のように構成されたアレイ基板１００
においても、バックゲート現象によるＴＦＴ１３のしき
い値の変動を抑えることができる。したがって、信号線
１１に設計通りの信号電圧を供給することができるよう
になり、良好な表示品位を得ることができる。また、こ
の場合もＴＦＴを形成する際の結晶性の悪化が少なく、
移動度の低下や特性が不均一になる不具合を低減するこ
とができる。さらに活性層１１３とゲート絶縁膜１１６
との間に生じる短絡不良も少なくなるので、回路が正常
に動作しなくなるなどの不具合も低減することができ
る。

【００４０】したがって、実施形態１及び２のように構
成されたアレイ基板１００を用いたアクティブマトリク
ス型液晶表示装置においては、光遮蔽膜に起因するバッ
クゲート現象の影響やその他の影響を受けることがな
く、優れた表示品位を得ることができる。

【００４１】

【発明の効果】以上説明したように、この発明に係わる
表示装置用電極基板においては、光遮蔽膜に起因するバ
ックゲート現象の影響やその他の影響をなくすことがで
きるため、アクティブマトリクス型液晶表示装置として
構成した場合に優れた表示品位を得ることができる。

【００４２】とくに、光リーク電流の発生に寄与するＴ
ＦＴの逆バイアス側のみを遮蔽するように構成した場合
は、製造コストの低減を図ることができる。

【図面の簡単な説明】

【図１】画素部にスイッチ素子として配置されたＴＦＴ
の部分断面図。

【図２】信号線駆動回路のアナログスイッチと映像信号
線の配線を示す回路構成図。

【図３】信号線駆動回路にアナログスイッチとして配置
されたＴＦＴの概略構成図。

【図４】実施形態に係わる液晶表示装置の回路構成図。

【符号の説明】

１１…信号線、１３…ＴＦＴ、１００…アレイ基板、１
０１…画素部 １０３…信号線駆動回路、１１１…透明絶縁基板、１１
３…活性層 １１４…ソース領域、１１５…ドレイン領域、ゲート電
極１１７ １１９…ソース電極、１２０…ドレイン電極、１２１，
１３７…光遮蔽膜 １２２，１２３，１３５，１３６…Ｐ−Ｎ接合部 １３０…アナログスイッチ、１３１…ｐ−ｃｈアナログ
スイッチ １３２…ｎ−ｃｈアナログスイッチ、１３３，１３４…
映像信号線

フロントページの続き Ｆターム(参考） 2H091 FA34Y GA13 LA03 2H092 GA59 JA25 JB51 JB56 KA04 NA16 NA22 5C094 AA13 AA25 AA48 AA53 BA03 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EB02 ED15 FA01 FB12 FB14 FB15

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくとも、半導体薄膜層、低抵抗半導
   体薄膜層、絶縁膜層、ゲート電極、ソース電極及びドレ
   イン電極で構成されるプレーナ型構造の薄膜トランジス
   タを透明絶縁基板上に形成してなる表示装置用電極基板
   において、 前記半導体薄膜層と低抵抗半導体薄膜層との接合部に生
   じる空乏層領域では前記透明絶縁基板背面からの光を遮
   蔽し、前記半導体薄膜層直下の前記空乏層領域を除く領
   域では前記透明絶縁基板背面からの光を遮蔽しない光遮
   蔽膜を前記透明絶縁基板上に形成したことを特徴とする
   表示装置用電極基板。
2. 【請求項２】前記光遮蔽膜は、前記薄膜トランジスタの
   低抵抗半導体薄膜層の全領域と前記空乏層領域を、前記
   透明絶縁基板背面からの光から遮蔽することを特徴とす
   る請求項１記載の表示装置用電極基板。
3. 【請求項３】前記光遮蔽膜は、前記薄膜トランジスタの
   低抵抗半導体薄膜層領域のうち、半導体接合が逆バイア
   スとなる側の領域と前記空乏層領域を前記透明絶縁基板
   背面からの光から遮蔽することを特徴とする請求項１記
   載の表示装置用電極基板。
4. 【請求項４】前記光遮蔽膜は、導体又は半導体で形成さ
   れることを特徴とする請求項１乃至３記載の表示装置用
   電極基板。