KR20180014382A - 협 베젤을 갖는 표시장치 - Google Patents

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Abstract

본 발명은 협 베젤 구조를 갖는 평판 표시장치에 관한 것이다. 본 발명에 의한 협 베젤을 갖는 표시장치는, 기판, 풀업 TFT 및 부스팅 용량을 포함한다. 기판은, 표시 영역과 비 표시 영역을 구비한다. 풀업 TFT는, 비 표시 영역에 배치되며, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 구비한다. 부스팅 용량은, 제1 게이트 전극과 제1 드레인 전극 사이에 배치된다. 부스팅 용량은, 제1 드레인 전극과 중첩하되, 제1 소스 전극과는 중첩하지 않고, 제1 게이트 전극과 연결된 광 차단층을 포함한다. 본 발명은, 박막 트랜지스터의 하부에 보조 용량을 형성함으로써, 베젤 영역이 차지하는 크기를 더욱 좁힐 수 있다.

Description

협 베젤을 갖는 표시장치{Display Having Narrow Bezel}
본 발명은 협 베젤(Narrow Bezel) 구조를 갖는 평판 표시장치에 관한 것이다. 특히, 본 발명은 게이트 구동 회로부를 기판에 직접 형성하되, 부스팅 캡(Boosting Capacitance)을 박막 트랜지스터와 적층하는 구조를 가짐으로써, 협 베젤을 갖는 평판 표시장치에 관한 것이다.
휴대전화, 테블릿PC, 노트북 등을 포함한 다양한 종류의 전자제품에는 평판표시장치(FPD : Flat Panel Display)가 이용되고 있다.
표시장치에 대한 연구는 기술적인 면과, 디자인적인 면으로 구분될 수 있다. 특히, 최근에는, 수요자들에게 보다 어필할 수 있는 디자인적인 면에서의 연구개발의 필요성이 특히 부각되고 있다. 특히, 표시장치의 두께를 최소화(슬림화)하는 노력이 꾸준히 진행되고 있다. 또한, 표시장치의 테두리 부분을 좁게 형성하는 기술에 대한 연구도 활발히 진행되고 있다. 평판 표시장치의 표시패널 중에서 화상이 출력되지 않는 좌우 테두리 부분을 최소화시키는 대신, 화상이 출력되는 부분을 증대시킴으로써, 사용자에게 더 넓고 큰 영상을 제공하는 협 베젤(혹은, 네로우 베젤; Narrow bezel) 기술에 대한 연구가 활발히 진행되고 있다.
표시장치는 표시 패널의 게이트 배선들을 구동하기 위한 게이트 드라이버를 포함한다. 이 게이트 드라이버는 공정 수순, 및 제조 단가를 줄이기 위해 GIP(Gate driver In Panel) 방식의 박막 트랜지스터(혹은 TFT; Thin Film Transistor) 공정을 통해 표시 패널의 비 표시영역에 직접 형성되고 있다. GIP 방식으로 형성되는 게이트 드라이버는 IC(Intergrated Circuit) 형태로 표시패널에 부착되는 IC 형 게이트 드라이버에 비해 표시장치의 베젤을 줄이는 데 유리하다.
종래 GIP 형 게이트 드라이버는 게이트 배선들에 게이트 출력신호(스캔 펄스)를 공급하기 위해 다수의 GIP 소자들을 포함하며, 하나의 GIP 소자가 하나의 게이트 배선을 구동하도록 설계되어 있다. 일정 크기의 표시화면에서 해상도가 높아질수록 게이트 배선들의 개수는 증가하기 때문에, 고해상도 표시장치에서 GIP 소자들의 개수는 증가한다. 이렇게 GIP 소자들의 개수가 증가하면 이들이 형성되는 비 표시영역의 면적이 증가 될 수밖에 없어, 표시장치에서 베젤을 줄이는 데 한계가 있다.
본 발명의 목적은 GIP 형 게이트 드라이버의 설계 변경을 통해 비 표시영역에 대응되는 베젤을 더욱 줄인 협 베젤 구조를 갖는 표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 협 베젤을 갖는 표시장치는, 기판, 풀업 TFT 및 부스팅 용량을 포함한다. 기판은, 표시 영역과 비 표시 영역을 구비한다. 풀업 TFT는, 비 표시 영역에 배치되며, 제1 게이트 전극, 제1 드레인 전극 및 제1 소스 전극을 구비한다. 부스팅 용량은, 제1 게이트 전극과 제1 소스 전극 사이에 배치된다. 부스팅 용량은, 제1 소스 전극과 중첩하되, 제1 드레인 전극과는 중첩하지 않고, 제1 게이트 전극과 연결된 광 차단층을 포함한다.
일례로, 본 발명에 의한 협 베젤을 갖는 표시장치는, 버퍼 층과 반도체 층을 더 포함한다. 버퍼 층은, 광 차단층을 덮는다. 반도체 층은, 채널 영역, 소스 영역 및 드레인 영역을 구비한다. 채널 영역은, 버퍼 층 위에서 광 차단층과 중첩한다. 소스 영역은, 채널 영역의 일측부에서 연장되며 광 차단층과 중첩한다. 드레인 영역은, 채널 영역의 타측부에 연장되며 상기 광 차단층과 중첩하지 않는다. 제1 게이트 전극은, 게이트 절연막을 사이에 두고 채널 영역과 중첩한다. 부스팅 용량은, 광 차단층을 제1 용량 전극으로 하고 소스 영역을 제2 용량 전극으로 하여, 제1 용량 전극과 제2 용량 전극 사이에 배치된 버퍼 층에 형성된다.
일례로, 본 발명에 의한 협 베젤을 갖는 표시장치는, 제1 게이트 전극을 덮는 중간 절연막을 더 포함한다. 제1 드레인 전극은, 중간 절연막 위에서 드레인 영역과 연결된다. 제1 소스 전극은, 중간 절연막 위에서 소스 영역과 연결된다.
일례로, 본 발명에 의한 협 베젤을 갖는 표시장치는, 풀다운 TFT를 더 포함한다. 풀다운 TFT는, 비 표시 영역에 배치되며, 제2 게이트 전극, 제2 소스 전극 그리고 제1 소스 전극에 연결된 제2 드레인 전극을 구비한다.
본 발명에 의한 평판 표시장치는, 표시 영역에 박막 트랜지스터를 형성하는 공정에서 게이트 구동부가 기판 위에 직접 형성된다. 본 발명은, 별도의 집적회로를 기판 위에 실장하는 구조에 비해서, 베젤 영역이 좁은 협 베젤 구조를 갖는 평판 표시장치를 제공한다. 또한, 게이트 구동부에서 안정화된 신호를 제공할 수 있도록 충분한 크기의 보조 용량을 확보함에 있어, 박막 트랜지스터의 하부에 보조 용량을 형성함으로써, 베젤 영역이 차지하는 크기를 더욱 좁힐 수 있다. 본 발명은, 안정화된 게이트 구동 신호를 제공하며, 베젤 영역이 극소화된 협 베젤 구조를 갖는 평판 표시장치를 제공한다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도.
도 2는 도 1에 도시된 오드 GIP 회로와 이븐 GIP 회로의 접속 구성을 보여주는 도면.
도 3은 오드 GIP 회로 또는 이븐 GIP 회로에 포함된 GIP 소자의 일 세부 구성을 보여주는 도면.
도 4는 도 3에 도시된 GIP 소자의 동작 수순을 설명하기 위한 신호 파형도.
도 5는 오드 GIP 회로 또는 이븐 GIP 회로에 포함된 GIP 소자의 다른 세부 구성을 보여주는 도면.
도 6은 제1 실시 예와 제2 실시 예에서의 Q 노드 전위를 비교하는 그래프.
도 7은 제2 실시 예에 의한 GIP 구조를 갖는 베젤 영역의 일부를 도시한 확대 평면도.
도 8은 도 7에서 절취선 I-I'으로 자른 단면도
도 9는 제3 실시 예에 의한 GIP 구조를 갖는 베젤 영역의 일부를 도시한 확대 평면도.
도 10은 도 9에서 절취선 II-II'으로 자른 단면도.
도 11은 본 발명의 GIP 형 게이트 드라이버 적용시 표시장치의 좌우 베젤이 종래에 비해 줄어드는 것을 보여주는 개략도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성 요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다. 이하의 설명에서 "전단 GIP 소자"란, 대상 GIP 소자보다 앞서 동작이 활성화되는 GIP 소자들 중 어느 하나를 의미한다. 이하의 설명에서, 본 발명의 GIP 형 게이트 드라이버를 구성하는 박막 트랜지스터들은 저온 다결정 실리콘( 혹은,LTPS; Low-Temperature Polycrystaline Silicon)으로 구현됨이 바람직하나, 본 발명의 기술적 사상은 이에 한정되지 않고 아몰퍼스 실리콘(a-Si:H) 및/또는 산화물 반도체 물질들도 적용될 수 있다.
이하, 도 1을 참조하여 본 발명에 대해 설명한다. 도 1은 본 발명에 따른 표시장치를 개략적으로 보여준다. 도 1을 참조하면, 본 발명에 의한 평판 표시장치는 표시 패널(100), 데이터 드라이버, GIP 형 게이트 드라이버(130A,130B), 및 타이밍 콘트롤러(110)를 포함한다.
표시 패널(100)은 서로 교차하는 데이터 배선들(도시하지 않음) 및 게이트 배선들(도시하지 않음) 그리고 그 교차된 영역에 매트릭스 형태로 배치된 화소들(도시하지 않음)을 포함한다. 표시 패널(100)은 액정표시장치(LCD), 유기발광 다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 평판 표시장치에 적용될 수 있다.
데이터 드라이버는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 데이터 전압으로 변환하고, 게이트 출력신호에 동기되도록 상기 데이터 전압을 표시 패널(100)의 데이터 배선들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시 패널(100)의 데이터 배선들에 접속될 수 있다.
GIP 형 게이트 드라이버(130A,130B)는 표시 패널(100)의 비 표시 영역(BZ)에 형성되는 오드 GIP 회로(130A)와 이븐 GIP 회로(130B)로 구분될 수 있다. 예를 들어, 일측(예컨대, 좌측) 비 표시영역(BZ)에는 다수의 홀수 번째(혹은, 오드; odd) 게이트 배선들을 구동하기 위한 오드 GIP 소자들을 포함한 오드 GIP 회로(130A)가 배치된다. 또한, 상기 일측과 마주하는 표시 패널(100)의 타측(예컨대, 우측) 비 표시영역(BZ)에는, 표시 패널(100)의 짝수 번째(혹은, 이븐: even) 게이트 배선들을 구동하기 위한 다수의 이븐 GIP 소자들을 포함한 이븐 GIP 회로(130B)가 배치된다.
GIP 형 게이트 드라이버(130A,130B)는 소스 PCB(140)에 실장된 레벨 쉬프터(level shiftet)(150)로부터 게이트 쉬프트 클럭들(CLKs)을 입력받는다. 레벨 쉬프터(150)는 타이밍 콘트롤러(110)로부터 입력되는 게이트 쉬프트 클럭들(CLKs)의 TTL(Transistor-Transistor- Logic) 레벨 전압을, 표시 패널(100)에 형성된 박막 트랜지스터들을 스위칭할 수 있는 게이트 하이 전압과 게이트 로우 전압으로 레벨 쉬프팅한다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다.
타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 드라이버의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호와, GIP 형 게이트 드라이버(130A,130B)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 생성한다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock, CLKs), 게이트 출력 인에이블신호(Gate Output Enable) 등을 포함한다. 게이트 스타트 펄스는 오드 및 이븐 GIP 회로(130A,130B)의 첫 번째 GIP 소자들에 스타트 신호(Vst)로 입력되어 쉬프트 스타트 타이밍을 제어한다. 첫 번째 GIP 소자들을 제외한 나머지 GIP 소자들은 전단 이븐/오드 GIP 소자의 게이트 출력신호들 중 어느 하나를 스타트 신호로 입력받을 수 있다. 게이트 출력 인에이블신호(GOE)는 오드 및 이븐 GIP 회로(130A,130B)의 출력 타이밍을 제어한다.
게이트 쉬프트 클럭들(CLks)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 오드 및 이븐 GIP 회로(130A,130B)에 입력되며, 스타트 신호를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 쉬프트 클럭들(CLKs)은, 오드 게이트 출력신호들에 대응되는 오드 게이트 쉬프트 클럭들과, 이븐 게이트 출력신호들에 대응되는 이븐 게이트 쉬프트 클럭들을 포함한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 극성제어신호(Polarity), 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함한다. 소스 스타트 펄스는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(110)와 소스 드라이브 IC들(120) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스와 소스 샘플링 클럭은 생략될 수 있다.
본 발명의 GIP 형 게이트 드라이버(130A,130B)는 순방향 구동과 역방향 구동 모두 가능하다. 여기서, 순방향 구동이란, 데이터 드라이버의 출력단으로부터 점점 멀어지는 방향(예컨대, 도 1에서 아래 방향)을 따라 게이트 배선들을 순차 구동시키는 것을 지시한다. 그리고, 역방향 구동이란, 데이터 드라이버의 출력단을 향해 점점 가까워지는 방향(예컨대, 도 1에서 윗 방향)을 따라 게이트 배선들을 순차 구동시키는 것을 지시한다.
순방향 구동을 위한 순방향 쉬프트 모드에서, GIP 형 게이트 드라이버(130A,130B)는 타이밍 콘트롤러(110)로부터 순방향 게이트 스타트 펄스(Vst)와, 순방향 게이트 쉬프트 클럭들(CLKs)을 입력받아 동작된다. 역방향 구동을 위한 역방향 쉬프트 모드에서, GIP 형 게이트 드라이버(130A,130B)는 타이밍 콘트롤러(110)로부터 역방향 게이트 스타트 펄스(Vst)와, 역방향 게이트 쉬프트 클럭들(CLKs)을 입력받아 동작된다.
도 2는 도 1에 도시된 오드 GIP 회로와 이븐 GIP 회로의 접속 구성을 보여준다. 본 발명의 GIP 형 게이트 드라이버(130A,130B)는 표시패널(100)의 좌우 양측 비 표시영역(BZ)(즉, 베젤 영역)에 분리 형성됨으로써, 편측에만 비 표시영역(BZ)이 형성될 때와 비교해서 베젤의 크기를 줄이기 용이하다.
본 발명에 의한 GIP 형 게이트 드라이버(130A,130B)는 협 베젤(혹은, 네로우 베젤; Narrow Bezel) 구현이 용이하도록, 게이트 배선들을 구동하는 GIP 소자들의 개수를 종래 대비 1/2로 줄여 GIP 소자들이 실장되는 좌우 양측 비 표시영역(BZ)의 면적을 크게 줄인다. 이를 위해, 본 발명에 의한 GIP 형 게이트 드라이버(130A,130B)에 속하는 GIP 소자들 각각은 하나의 Q 노드와, 상기 Q 노드의 전위에 따라 출력이 제어되는 2개의 풀업 박막 트랜지스터들을 통해 위상이 서로 다른 2개의 게이트 출력신호들을 출력할 수 있다.
본 발명에 의한 GIP 형 게이트 드라이버(130A,130B)의 GIP 소자 각각은, 순방향 쉬프트 모드 또는 역방향 쉬프트 모드에서 전단 이븐 또는 오드 GIP 소자들 중 어느 하나의 게이트 출력신호를 스타트 신호로서 활용한다. 그러므로, GIP 소자의 회로 구성이 간소화되어 협 베젤 구현이 더욱 용이해진다.
도 2를 참조하면, 본 발명에 의한 오드 GIP 회로(130A)는, 다수의 오드 GIP 소자들(SG1,SG3,SG5,SG7,...)을 포함하며, 게이트 쉬프트 클럭들(CLKs) 중 오드 게이트 쉬프트 클럭들(예컨대, CLK1,3,5,7)을 기반으로 스타트신호(Vst, 또는 전단 이븐 GIP 소자의 게이트 출력신호)를 쉬프트시켜 오드 게이트 출력신호들(Out1,3,5,7,9,11,13,15)을 생성한다. 특히, 각 오드 GIP 소자는 위상이 서로 다른 2개의 오드 게이트 출력신호들(Out1 및 3, Out5 및 7, Out9 및 11, Out13 및 15)을 생성하여 2개의 오드 게이트 배선들에 공급함으로써, 오드 GIP 소자 하나 당 2개의 오드 게이트 배선들이 구동된다.
본 발명의 이븐 GIP 회로(130B)는, 다수의 이븐 GIP 소자들(SG2,SG4,SG6,SG8,...)을 포함하며, 게이트 쉬프트 클럭들(CLKs) 중 이븐 게이트 쉬프트 클럭들(예컨대, CLK2,4,6,8)을 기반으로 스타트신호(Vst, 또는 전단 오드 GIP 소자의 게이트 출력신호)를 쉬프트시켜 이븐 게이트 출력신호들(Out2,4,6,8,10,12,14,16)을 생성한다. 특히, 각 이븐 GIP 소자는 위상이 서로 다른 2개의 이븐 게이트 출력신호들(Out2 및 4, Out6 및 8, Out10 및 12, Out14 및 16)을 생성하여 2개의 이븐 게이트 배선들에 공급함으로써, 이븐 GIP 소자 하나 당 2개의 이븐 게이트 배선들이 구동한다.
지금까지는 본 발명에 의한 GIP 소자 및 이를 포함하는 평판 표시장치의 개략적인 구조에 대해 설명하였다. 이하에서는, 다양한 실시 예들을 통해 본 발명에 의한 GIP 소자들의 다양한 구성에 대해 설명한다.
<제1 실시 예>
이하, 도 3 및 4를 참조하여, 본 발명의 제1 실시 예에 의한 GIP 소자에 대해 설명한다. 도 3은 오드 GIP 회로 또는 이븐 GIP 회로에 포함된 GIP 소자의 일 세부 구성을 보여준다.
도 3을 참조하면, 본 발명의 제1 실시 예에 의한 GIP 형 게이트 드라이버(130A,130B)의 GIP 소자 각각은, 제1 풀업 TFT(Tpu1), 제2 풀업 TFT(Tpu2), 제1 풀다운 TFT(Tpd1), 제2 풀다운 TFT(Tpd2), 순방향 구동용 제1 스위치 TFT(T1), 제2 스위치 TFT(T2), 제3 스위치 TFT, 제4 스위치 TFT, 및 역방향 구동용 제5 스위치 TFT(T5)를 포함할 수 있다. 제1 실시 예에 의한 GIP 소자는, 순방향 쉬프트 모드 및 역방향 쉬프트 모드 각각에서, 제n 위상을 갖는 제n 게이트 쉬프트 클럭(CLKn), 제n+2 위상을 갖는 제n+2 게이트 쉬프트 클럭(CLKn+2), 제n+4 위상을 갖는 제n+4 게이트 쉬프트 클럭(CLKn+4)을 입력받는다. 또한, 제1 실시 예에 의한 GIP 소자는 순방향 쉬프트 모드에서 자신보다 앞서 동작이 활성화되는 전단 오드/이븐 GIP 소자들 중 어느 하나의 게이트 출력신호(Out(n-1))를 입력받는다. 그리고, 본 발명의 GIP 소자는 역방향 쉬프트 모드에서 자신보다 앞서 동작이 활성화되는 전단 오드/이븐 GIP 소자들 중 어느 하나의 게이트 출력신호(Out(n+3))를 입력받는다.
제1 풀업 TFT(Tpu1)는 Q 노드의 전위에 따라 턴 온 되어 제n 게이트 쉬프트 클럭(CLKn)을 제n 게이트 출력신호(Out(n))로서 제1 출력노드(No1)에 인가한다. 이를 위해, 제1 풀업 TFT(Tpu1)는 Q 노드에 접속된 게이트 전극, 제n 게이트 쉬프트 클럭(CLKn)의 입력단에 접속된 드레인 전극, 및 제1 출력노드(No1)에 접속된 소스 전극을 구비한다.
제2 풀업 TFT(Tpu2)는 상기 Q 노드의 전위에 따라 턴 온 되어 제n+2 게이트 쉬프트 클럭(CLKn+2)을 제n+2 게이트 출력신호(Out(n+2))로서 제2 출력노드(No2)에 인가한다. 이를 위해, 제2 풀업 TFT(Tpu2)는 Q 노드에 접속된 게이트 전극, 제n+2 게이트 쉬프트 클럭(CLKn+2)의 입력단에 접속된 드레인 전극, 및 제2 출력노드(No2)에 접속된 소스 전극을 구비한다.
제1 풀다운 TFT(Tpd1)는 상기 Q 노드와 반대로 충전 및 방전되는 QB 노드의 전위에 따라 턴 온 되어 제1 출력노드(No1)의 전위를 저전위 전압(VSS)으로 유지시킨다. 이를 위해, 제1 풀다운 TFT(Tpd1)는 QB 노드에 접속된 게이트 전극, 제1 출력노드(No1)에 접속된 드레인 전극, 상기 저전위 전압(VSS)의 입력단에 접속된 소스 전극을 구비한다.
제2 풀다운 TFT(Tpd2)는 상기 QB 노드의 전위에 따라 턴 온 되어 제2 출력노드(No2)의 전위를 저전위 전압(VSS)으로 유지시킨다. 이를 위해, 제2 풀다운 TFT(Tpd2)는 QB 노드에 접속된 게이트 전극, 제2 출력노드(No2)에 접속된 드레인 전극, 상기 저전위 전압(VSS)의 입력단에 접속된 소스 전극을 구비한다.
제1 스위치 TFT(T1)는 상기 제n 게이트 출력신호(Out(n))의 위상이 상기 제n+2 게이트 출력신호(Out(n+2))의 위상보다 빠른 순방향 쉬프트 모드에서, 전단 GIP 소자로부터 입력되는 제n-1 게이트 출력신호(Out(n-1))에 따라 스위칭되어 상기 Q 노드에 고전위 전압을 인가한다. 이를 위해, 제1 스위치 TFT(T1)의 게이트 전극은 전단 GIP 소자의 일 출력단에 접속되고, 드레인 전극은 고전위 전압(VGH)의 입력단에 접속되며, 소스 전극은 Q 노드에 접속된다.
제2 스위치 TFT(T2)는 상기 Q 노드의 전위에 따라 스위칭되어 상기 QB 노드에 상기 저전위 전압(VSS)을 인가한다. 이를 위해, 제2 스위치 TFT(T2)의 게이트 전극은 Q 노드에 접속되고, 드레인 전극은 QB 노드에 접속되며, 소스 전극은 저전위 전압(VSS)의 입력단에 접속된다.
제3 스위치 TFT(T3)는 QB 노드에 제n+4 게이트 쉬프트 클럭(CLKn+4)을 인가한다. 제3 스위치 TFT의 게이트 전극 및 드레인 전극은 제n+4 게이트 쉬프트 클럭(CLKn+4)의 입력단에 접속되고, 소스 전극은 QB 노드에 접속된다.
제4 스위치 TFT(T4)는 상기 QB 노드의 전위에 따라 스위칭되어 상기 Q 노드에 상기 저전위 전압(VSS)을 인가한다. 제4 스위치 TFT(T4)의 게이트 전극은 QB 노드에 접속되고, 드레인 전극은 Q 노드에 접속되며, 소스 전극은 저전위 전압(VSS)의 입력단에 접속된다.
제5 스위치 TFT(T5)는 상기 제n+2 게이트 출력신호(Out(n+2))의 위상이 상기 제n 게이트 출력신호(Out(n))의 위상보다 빠른 역방향 쉬프트 모드에서, 전단 GIP 소자로부터 입력되는 제n+3 게이트 출력신호(Out(n+3))에 따라 스위칭되어 상기 Q 노드에 고전위 전압을 인가한다. 이를 위해, 제5 스위치 TFT(T5)의 게이트 전극은 전단 GIP 소자의 일 출력단에 접속되고, 드레인 전극은 고전위 전압(VGH)의 입력단에 접속되며, 소스 전극은 Q 노드에 접속된다.
본 발명의 GIP 소자는, Q 노드의 전위 안정화를 위해 Q 노드와 저전위 전압(VSS)의 입력단 사이에 접속된 CQ 커패시터(CQ)와, QB 노드의 전위 안정화를 위해 QB 노드와 저전위 전압(VSS)의 입력단 사이에 접속된 CQB 커패시터(CQB)를 더 구비할 수 있다.
도 4는 도 3에 도시된 GIP 소자의 동작 수순을 설명하기 위한 신호 파형을 보여준다. 도 4에서는 순방향 구동시 오드 GIP 소자의 일 동작을 보여준다. 순방향 구동시 이븐 GIP 소자, 역방향 구동시 오드 및 이븐 GIP 소자의 동작에 대해서는 그 구동 콘셉이 도 4와 유사하여 설명의 편의상 생략하기로 한다.
도 3 및 4를 참조하면, 제1 기간(P1)에서 전단 GIP 소자로부터 입력되는 제n-1 게이트 출력신호(Out(n-1))에 따라 제1 스위치 TFT(T1)이 턴 온 되어 Q 노드에 고전위 전압(VGH)을 인가하여 Q 노드를 활성화시킨다. 이때, 제1 스위치 TFT(T1)는 Q 노드의 활성화 전위에 따라 턴 온 되어 QB 노드에 저전위 전압(VSS)을 인가하여 QB 노드를 비 활성화시킨다.
제2 기간(P2)에서 제1 풀업 TFT(Tpu1)의 드레인 전극에 제n 게이트 쉬프트 클럭(CLKn)(예컨대, CLK1)이 입력되면, 제1 풀업 TFT(Tpu1)의 게이트-드레인 간 기생 커패시터의 커플링 작용에 의해 제1 풀업 TFT(Tpu1)의 게이트 전위 즉, Q 노드의 전위가 부트 스트랩핑(bootstrapping) 된다. 그 결과, 제1 풀업 TFT(Tpu1)는 턴 온 되어 제n 게이트 쉬프트 클럭(CLKn)을 제n 게이트 출력신호(Out(n))로서 제1 출력노드(No1)에 출력한다. 이러한 제n 게이트 출력신호(Out(n))는 제n 오드 게이트 배선에 공급된다.
제3 기간(P3)에서 제2 풀업TFT(Tpu2)의 드레인전극에 제n+2 게이트 쉬프트 클럭(CLKn+2)(예컨대, CLK3)이 입력되면, 제2 풀업 TFT(Tpu2)의 게이트-드레인 간 기생 커패시터의 커플링 작용에 의해 제2 풀업 TFT(Tpu2)의 게이트 전위 즉, Q 노드의 전위가 재차 부트 스트랩핑(bootstrapping) 된다. 그 결과, 제2 풀업 TFT(Tpu2)는 턴 온 되어 제n+2 게이트 쉬프트 클럭(CLKn+2)을 제n+2 게이트 출력신호(Out(n+2))로서 제2 출력노드(No2)에 출력한다. 이러한 제n+2 게이트 출력신호(Out(n+2))는 제n+2 오드 게이트 배선에 공급된다.
제4 기간(P4)에서 제n+4 게이트 쉬프트 클럭(CLKn+4)이 제3 스위치 TFT(T3)를 경유하여 QB 노드에 인가되어, QB 노드를 활성화시킨다. 이러한 QB 노드의 활성화 전위에 따라 제1 및 제2 풀다운 TFT(Tpd1,Tpd2)는 턴 온 되어 각각 제1 출력노드(No1) 및 제2 출력노드(No2)의 전위를 저전위 전압(VSS)으로 낮춘다. 그리고, QB 노드의 활성화 전위에 따라 제4 스위치 TFT(T4)가 턴 온 되어 Q 노드의 전위를 저전위 전압(VSS)으로 낮춘다.
이러한 Q 노드 및 QB 노드의 전위는 CQ 및 CQB 커패시터(CQ,CQB)에 의해 유지된다. 그 결과, 제4 기간(P4)을 포함한 소정 기간(1 프레임 기간) 동안 제1 출력노드(No1) 및 제2 출력노드(No2)의 전위는 저전위 전압(VSS)으로 유지되며, 이러한 저전위 전압(VSS)은 제n 및 제n+2 오드 게이트 배선에 공급된다.
<제2 실시 예>
이하, 도 5 및 6을 참조하여, 본 발명의 제2 실시 예에 의한 GIP 소자에 대해 상세히 설명한다. 도 5는 제2 실시 예에 의한, 오드 GIP 회로 또는 이븐 GIP 회로에 포함된 GIP 소자의 다른 세부 구성을 보여준다. 도 5의 GIP 소자는 도 3과 비교하여 CQ 커패시터의 접속 구성만이 다를 뿐 나머지 구성은 동일하다. 따라서, 도 5의 GIP 소자는 도 4에서 설명한 동작 수순을 채용할 수 있다. 도 5에 도시된 GIP 소자의 구성 요소들 중에서 도 3과 중복되는 부분에 대해서는 상세한 설명을 생략하기로 한다. 도 6은 제1 실시 예와 제2 실시 예에서의 Q 노드 전위를 비교하는 그래프이다.
도 3의 GIP 소자가 Q 노드와 저전위 전압(VSS)의 입력단 사이에 접속된 CQ 커패시터(CQ)를 구비한 데 비해, 도 5의 GIP 소자는 Q 노드와 제1 출력 노드(No1) 사이에 접속된 제1 CQ 커패시터(CQ1)와, Q 노드와 제2 출력 노드(No2) 사이에 접속된 제2 CQ 커패시터(CQ2)를 구비한다. 다른 관점, 즉 제2 풀업TFT(Tpu2)를 중심으로 설명하면, 제2 풀업TFT(Tpu2)의 게이트 전극과 소스 전극 사이에 제2 CQ 커패시터(CQ2)가 접속된 구조를 갖는다.
도 3과 같이 일단이 저전위 전압(VSS)의 입력단에 접속되도록 CQ 커패시터(CQ)를 설계하는 경우, 저전위 전압(VSS)과의 커플링 현상으로 인해 Q 노드 전위가 낮아질 수 있다. 그 결과, 부트 스트랩핑이 일어나더라도 Q 노드 전위가 충분히 높아지지 않아, 게이트 출력신호의 생성을 위해 게이트 쉬프트 클럭을 출력 노드에 충전시키는 시간, 즉 도 4의 P2, P3가 길어질 수 있다. 게이트 쉬프트 클럭의 충전 시간은 GIP 소자의 응답 특성과 관련이 있으므로, 빠른 응답 특성 확보를 위해 짧을수록 좋다.
한편, 도 5와 같이 일단이 출력 노드에 접속되도록 CQ 커패시터(CQ1,CQ2)를 설계하는 경우, Q 노드는 부트 스트랩핑이 일어날 때 저전위 전압(VSS)보다 높은 전위를 갖는 출력 노드에 커플링되기 때문에, 도 6에 도시된 바와 같이 Q 노드 전위(B)는 도 3의 그것(A)에 비해 충분히 높아질 수 있게 된다. 그 결과 도 5의 GIP 소자에서는 게이트 출력신호의 생성을 위해 게이트 쉬프트 클럭을 출력 노드에 충전시키는 시간(BP), 즉 도 4의 P2, P3를 줄이기 용이하고, 그에 따라 GIP 소자의 응답특성을 보다 효과적으로 개선할 수 있다.
이하, 제2 실시 예에 따라, GIP 소자를 기판 위에 직접 형상한 경우의 베젤 영역의 구조에 대해 설명한다. 도 7은 제2 실시 예에 의한 GIP 구조를 갖는 베젤 영역의 일부를 도시한 확대 평면도이다. 도 8은 도 7에서 절취선 I-I'으로 자른 단면도이다.
도 7에서는 도 5의 원형 A부분의 평면 구조를 나타내었다. 도 7을 참조하면, 제2 풀업TFT(Tpu2)와, 제2 풀다운TFT(Tpd2) 사이에 제2 CQ 커패시터(CQ2)가 접속된 구조가 구현되어 있다. 제2 풀업TFT(Tpu2)는, 게이트 전극(Gu)을 중심으로 양측변에 배치된 소스 전극(Su)과 드레인 전극(Du)을 포함한다. 제2 풀다운TFT(Tpd2)도 게이트 전극(Gd)을 중심으로 양측변에 배치된 소스 전극(Sd)과 드레인 전극(Dd)을 포함한다. 제2 풀업TFT(Tpu2)의 소스 전극(Su)은 제2 풀다운TFT(Tpd2)의 드레인 전극(Dd)과 연결된 구조를 갖는다.
또한, 제2 풀업TFT(Tpu2)의 게이트 전극(Gu)에서 연장되고 장방형으로 확장된 제1 용량 전극(C1)이 형성되어 있다. 한편, 제2 풀업TFT(Tpu2)의 소스 전극(Su)에서 연장되고 장방형으로 확장된 제2 용량 전극(C2)이 형성되어 있다. 제1 용량 전극(C1)과 제2 용량 전극(C2)은 실질적으로 동일한 크기를 가지며, 유전막을 사이에 두고 중첩하도록 배치된다. 그 결과, 제2 풀업TFT(Tpu2)의 게이트 전극(Gu)과 소스 전극(Su) 사이에는 제1 용량 전극(C1)과 제2 용량 전극(C2)을 구비하는 제2 CQ 커패시터(CQ2)가 접속된다.
도 8을 더 참조하여, 제2 실시 예에 의한 GIP의 단면 구조를 설명한다. 특히, 제2 풀업TFT(Tpu2)와 제2 CQ 커패시터(CQ2)를 중심으로 설명한다.
기판(SUB)의 전체 표면 위에는 버퍼 층(BUF)이 증착 및/또는 도포되어 있다. 버퍼 층(BUF) 위에는 제2 풀업TFT(Tpu2)의 반도체 층(Au)이 형성되어 있다. 도면에 도시하지 않았지만, 제2 풀다운TFT(Tpd2)의 반도체 층도 함께 형성되어 있을 수 있다. 반도체 층(Au)의 중심부에는 게이트 절연막(GI)을 사이에 두고 제2 풀업TFT(Tpu2)의 게이트 전극(Gu)이 형성되어 있다. 또한, 제2 CQ 커패시터(CQ2)가 배치된 영역에는 게이트 절연막(GI)과 제1 용량 전극(C1)이 형성되어 있다.
제2 풀업TFT(Tpu2)의 게이트 전극(Gu)과 제1 용량 전극(C1)이 형성된 기판(SUB)의 전체 표면 위에는 중간 절연막(ILD)이 증착 및/또는 도포되어 있다. 중간 절연막(ILD)에는 제2 풀업TFT(Tpu2)의 반도체 층(Au)의 일측부와 타측부를 노출하는 콘택홀들이 형성되어 있다. 제2 풀업TFT(Tpu2)의 반도체 층(Au)에서 게이트 전극(Gu)과 중첩하는 부분은 채널 영역이된다. 반면에, 콘택홀에 의해 노출된 일측부와 타측부는 각각 드레인 영역 및 소스 영역이 된다.
중간 절연막(ILD) 위에는 제2 풀업TFT(Tpu2)의 드레인 전극(Du), 제2 풀업TFT(Tpu2)의 소스 전극(Su) 그리고 제2 용량 전극(C2)이 형성되어 있다. 드레인 전극(Du)은 콘택홀을 통해 반도체 층(Au)의 일측부(즉, 드레인 영역)와 접촉한다. 소스 전극(Su)은 콘택홀을 통해 반도체 층(Au)의 타측부(즉, 소스 영역)와 접촉한다. 제2 용량 전극(C2)은 중간 절연막(ILD)을 사이에 두고, 제1 용량 전극(C1)과 중첩함으로써, 제2 CQ 캐퍼시터(CQ2)를 구성한다.
앞에서도 설명하였듯이, CQ 커패시터(CQ1,CQ2)는, Q 노드는 부트 스트랩핑이 일어날 때 저전위 전압(VSS)보다 높은 전위를 갖는 출력 노드에 커플링되도록 하기 위한 것이다. 특히, 제2 CQ 커패시터(CQ2)는 충분한 용량을 확보하는 것이 필요하다. 따라서, 상당히 큰 면적을 갖는다. 즉, 도 7에서와 같이 베젤 영역에서 일정 폭(WBZ)이 전체 베젤 영역에서 상당히 큰 부분을 차지한다.
<제3 실시 예>
이하, 도 9 및 10을 참조하여, 본 발명의 제3 실시 예에 대해 설명한다. 지금까지 설명한 제1 및 제2 실시 예는 GIP 소자를 구성하는 회로적인 측면에 대해 설명하였다. 이하에서는, GIP 소자를 구성하는 회로를 직접 기판 위에 구현함에 있어서, 베젤 영역을 더 줄일 수 있는 구조에 대해 설명한다. 특히, 제2 실시 예에서, 베젤 영역을 더 줄일 수 있는 구조를 중심으로 설명한다. 하지만, 제3 실시 예에서 제공하는 아이디어를 제1 실시 예에도 동일하게 적용할 수 있음은 자명한 사실이다. 또한, 지금까지는 베젤 영역을 극소화하기 더 용이하도록 이븐/오드로 나누어 좌/우측변에 GIP를 배치한 구조를 중심으로 설명하였다. 하지만, 좌측 혹은 우측변 어느 하나에 GIP를 배치한 구조에서도, 제3 실시 예를 적용하여도 베젤 영역을 더 줄일 수 있다.
도 9는 제3 실시 예에 의한 GIP 구조를 갖는 베젤 영역의 일부를 도시한 확대 평면도이다. 도 10은 도 9에서 절취선 II-II'으로 자른 단면도이다.
도 9를 참조하면, 제2 풀업TFT(Tpu2)와, 제2 풀다운TFT(Tpd2)가 베젤 영역에 배치되어 있다. 제2 풀업TFT(Tpu2)는, 게이트 전극(Gu)을 중심으로 양측변에 배치된 드레인 전극(Du)과 소스 전극(Su)을 포함한다. 제2 풀다운TFT(Tpd2)도 게이트 전극(Gd)을 중심으로 양측변에 배치된 드레인 전극(Dd)과 소스 전극(Sd)을 포함한다. 제2 풀업TFT(Tpu2)의 소스 전극(Su)은 제2 풀다운TFT(Tpd2)의 드레인 전극(Dd)과 연결된 구조를 갖는다.
제3 실시 예에 의한 GIP 구조는, 제2 실시 예에 의한 GIP 구조와 달리, 평면도 상에서 제2 CQ 커패시터(CQ2)가 직접 관측되지 않는다. 제3 실시 예에 의한 GIP 구조에서 제2 CQ 커패시터(CQ2)는 제2 풀업TFT(Tpu2)와 수직 방향으로 중첩된 구조를 갖는다.
구체적으로 설명하면, 제2 풀업TFT(Tpu2)의 게이트 전극(Gu) 및 소스 전극(Su)와 중첩하도록 반도체 층 아래에 광 차단층(LS)이 배치되어 있다. 또한, 광 차단층(LS)은 게이트 콘택홀(CHG)을 통해, 제2 풀업TFT(Tpu2)의 게이트 전극(Gu)과 연결되어 있다. 그 결과, 광 차단층(LS)이 제1 용량 전극(C1)이 되며, 드레인 전극(Du)이 제2 용량 전극(C2)이 된다. 즉, 제2 풀업TFT(Tpu2)의 게이트 전극(Gu)에 연결된 광 차단층(LS)과 소스 전극(Su) 사이에는 제2 CQ 커패시터(CQ2)가 형성된다. 제3 실시 예에 의한 GIP 구조는 제2 CQ 커패시터(CQ2)를 위한 용량 전극들이 별도로 구성되지 않고, 광 차단층(LS)과 제2 풀업TFT(Tpu2)의 소스 전극(Su)을 이용한다.
도 10을 더 참조하여, 제3 실시 예에 의한 GIP의 단면 구조를 상세히 설명한다. 특히, 제2 풀업TFT(Tpu2)와 제2 CQ 커패시터(CQ2)를 중심으로 설명한다.
기판(SUB)의 표면 위에 광 차단층(LS)이 형성되어 있다. 광 차단층(LS)은, 제2 풀업TFT(Tpu2) 및 제2 풀다운TFT(Tpd2)의 채널 영역을 외부의 빛으로부터 보호하기 위한 것이다. 또한, 제3 실시 예에서는 광 차단층(LS)은 제2 CQ 커패시터(CQ2)를 형성하기 위한 것이다. 따라서, 광 차단층(LS)은 제2 풀업TFT(Tpu2)의 반도체 층(Au)에서 소스 영역 및 채널 영역하고만 중첩하되, 드레인 영역과는 중첩하지 않도록 배치하는 것이 바람직하다.
광 차단층(LS)이 제2 풀업TFT(Tpu2)의 반도체 층(Au)에서 드레인 영역과 중첩하는 경우, 드레인 영역과 광 차단층(LS) 사이에 기생 용량이 발생하여, 정상적인 제2 CQ 커패시터(CQ2)의 기능을 기대할 수 없다. 또한, 광 차단층(LS)은 채널 영역을 외부의 빛으로부터 보호하여야 하므로, 적어도 채널 영역과 완전히 중첩되어야 바람직하다.
광 차단층(LS)이 형성된 기판(SUB) 전체 표면 위에는 버퍼 층(BUF)이 증착 및/또는 도포되어 있다. 버퍼 층(BUF) 위에는 제2 풀업TFT(Tpu2)의 반도체 층(Au)이 형성되어 있다. 도면에 도시하지 않았지만, 제2 풀다운TFT(Tpd2)의 반도체 층도 함께 형성되어 있을 수 있다. 반도체 층(Au)의 중심부에는 게이트 절연막(GI)을 사이에 두고 제2 풀업TFT(Tpu2)의 게이트 전극(Gu)이 형성되어 있다.
광 차단층(LS)은 제2 풀업TFT(Tpu2)의 게이트 전극(Gu)과 연결되어야 한다. 이를 위해, 광 차단층(LS)의 일부가 게이트 콘택홀(CHG)을 통해 게이트 전극(Gu)과 접촉한다. 게이트 콘택홀(CHG)은 게이트 절연막(GI) 및 버퍼층(BUF)을 관통하여, 광 차단층(LS)의 일부를 노출한다.
제2 풀업TFT(Tpu2)의 게이트 전극(Gu)이 형성된 기판(SUB)의 전체 표면 위에는 중간 절연막(ILD)이 증착 및/또는 도포되어 있다. 중간 절연막(ILD)에는 제2 풀업TFT(Tpu2)의 반도체 층(Au)의 일측부와 타측부를 노출하는 콘택홀들(CHS, CHD)이 형성되어 있다. 제2 풀업TFT(Tpu2)의 반도체 층(Au)에서 게이트 전극(Gu)과 중첩하는 부분은 채널 영역(CAu)이다. 반면에, 채널 영역(CAu)의 양 측부에는 드레인 영역(DAu)과 소스 영역(SAu)으로 정의된다. 버퍼층(BUF)을 사이에 두고 중첩하는 광 차단층(LS)과 제2 풀업TFT(Tpu2)의 소스 영역(SAu) 사이에 제2 CQ 커패시터(CQ2)가 형성된다.
중간 절연막(ILD) 위에는 제2 풀업TFT(Tpu2)의 드레인 전극(Du), 제2 풀업TFT(Tpu2)의 소스 전극(Su)이 형성되어 있다. 드레인 전극(Du)은 드레인 콘택홀(CHD)을 통해 드레인 영역(DAu)과 접촉한다. 소스 전극(Su)은 소스 콘택홀(CHS)을 통해 소스 영역(SAu)과 접촉한다.
제3 실시 예에 의한 GIP 구조는 제2 실시 예에 의한 것과 비교해서, 제2 CQ 커패시터(CQ2)가 별도로 형성되지 않고, 제2 풀업TFT(Tpu2)의 하부에 적층된 구조를 갖는다. 따라서, 제2 실시 예에 의한 GIP 구조에서 제2 CQ 커패시터(CQ2)가 차지하던 베젤 영역의 폭(WBZ)가 필요 없다. 즉, 제3 실시 예에 의한 GIP 구조는 더욱 더 베젤 영역을 줄여, 극소화할 수 있다.
이상과 같이, 본 발명의 GIP 형 게이트 드라이버는 GIP 소자 각각에서 단일 Q 노드에 접속된 2개의 풀업 TFT들을 통해 위상이 서로 다른 2개의 게이트 출력신호들이 출력되도록 GIP 소자의 구성을 변경함으로써, 게이트 배선들을 구동하는 GIP 소자들의 개수를 종래 대비 1/2로 줄여 GIP 소자들이 실장되는 좌우 양측 비 표시영역(BZ)의 면적을 줄일 수 있다.
또한, 본 발명의 GIP 형 게이트 드라이버의 GIP 소자 각각은, 순방향 쉬프트 모드 또는 역방향 쉬프트 모드에서 전단 GIP 소자들 중 어느 하나의 게이트 출력신호를 스타트 신호로서 활용하기 때문에, GIP 소자의 회로 구성을 간소화할 수 있어 GIP 소자들이 실장되는 좌우 양측 비 표시영역(BZ)의 면적을 더욱 줄일 수 있다.
더욱이, GIP 소자의 부스팅을 위한 캐퍼시터를 박막 트랜지스터의 하부에 적층하는 구조를 갖는다. 그 결과, GIP 소자들이 실장되는 비 표시 영역(BZ)의 면적을 극소화할 수 있다.
도 11은 본 발명의 GIP 형 게이트 드라이버 적용시 표시장치의 좌우 베젤이 종래에 비해 줄어드는 것을 보여주는 개략도이다. 종래 기술에서는 도 11 (A)와 같이 GIP 소자의 실장으로 인한 표시장치의 좌우 베젤(BZ)을 줄이기 어려웠지만, 본 발명에서는 도 11 (B)와 같이 GIP 소자의 실장으로 인한 표시장치의 좌우 베젤(BZ)을 종래에 비해 훨씬 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시 패널 110 : 타이밍 콘트롤러
120 : 소스 드라이브 IC 130A,130B : GIP 회로
140 : 소스 PCB 150 : 레벨 쉬프터
Tpu2: 제2 풀업 TFT Tpd2: 제2 풀다운 TFT
CHG: 게이트 콘택홀 CQ2: 제2 CQ 캐퍼시터

Claims (5)

  1. 표시 영역과 비 표시 영역을 구비한 기판;
    상기 비 표시 영역에 배치되며, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 구비한 풀업 TFT; 그리고
    상기 제1 게이트 전극과 상기 제1 소스 전극 사이에 배치된 부스팅 용량을 포함하며,
    상기 부스팅 용량은, 상기 제1 소스 전극과 중첩하되, 상기 제1 드레인 전극과는 중첩하지 않고, 상기 제1 게이트 전극과 연결된 광 차단층을 포함하는 평판 표시장치.
  2. 제 1 항에 있어서,
    상기 광 차단층을 덮는 버퍼 층;
    상기 버퍼 층 위에서 상기 광 차단층과 중첩하는 채널 영역, 상기 채널 영역의 일측부에서 연장되며 상기 광 차단층과 중첩하는 소스 영역, 그리고 상기 채널 영역의 타측부에 연장되며 상기 광 차단층과 중첩하지 않는 드레인 영역을 구비한 반도체 층을 더 포함하며,
    상기 제1 게이트 전극은, 게이트 절연막을 사이에 두고 상기 채널 영역과 중첩하고,
    상기 부스팅 용량은, 상기 광 차단층을 제1 용량 전극으로 하고 상기 소스 영역을 제2 용량 전극으로 하여, 상기 제1 용량 전극과 상기 제2 용량 전극 사이에 배치된 상기 버퍼 층에 형성된 평판 표시장치.
  3. 제 2 항에 있어서,
    상기 제1 게이트 전극을 덮는 중간 절연막을 더 포함하며,
    상기 제1 드레인 전극은, 상기 중간 절연막 위에서 상기 드레인 영역과 연결되며,
    상기 제1 소스 전극은, 상기 중간 절연막 위에서 상기 소스 영역과 연결된 평판 표시장치.
  4. 제 1 항에 있어서,,
    상기 제1 게이트 전극은, 상기 게이트 절연막 및 상기 버퍼 층을 관통하는 게이트 콘택홀을 통해 상기 광 차단층과 연결된 평판 표시장치.
  5. 제 1 항에 있어서,
    상기 비 표시 영역에 배치되며, 제2 게이트 전극, 제2 소스 전극 및 상기 제1 소스 전극에 연결된 제2 드레인 전극을 구비한 풀다운 TFT를 더 포함하는 평판 표시장치.
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