JP7416364B2 - 表示基板及びその製作方法並びに表示装置 - Google Patents

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Description

本開示は、表示技術分野に係り、特に表示基板及びその製作方法並びに表示装置に関する。
科学技術のますますの進歩と人々の生活水準の向上に伴い、人々の表示に対するニーズも高まりつつある。消費者のニーズに応えるべく、多くのメーカーは、８Ｋ、更にはそれ以上の解像度の表示装置の設計を開始している。しかしながら、８Ｋ解像度の表示装置は、８Ｋ表示装置に適用されるアレイ基板行駆動ＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ）の研究・製作難易度が高いため、市場においては極めて稀である。
従来技術において、解像度が高くなるにつれてＰＰＩ（画面の１インチ当たりの画素数）が増加し、表示装置内の他の部分のレイアウトスペースが圧迫される。
本開示の実施例は、表示基板及びその製作方法並びに表示装置を提供する。
第１態様として、本開示の実施例は、表示基板を提供し、下地基板と、前記下地基板上に位置し、縁部と前記縁部に囲まれた第１部分及び第２部分を含む第１導電パターンと、前記第１導電パターンの前記下地基板から遠い側に位置し、前記第１導電パターンを被覆する第１絶縁層と、前記第１絶縁層の前記下地基板から離れた側に位置し、前記下地基板上への正射影が前記第１導電パターンの第１部分の前記下地基板上への正射影とは重なり合う第２導電パターンと、前記第２導電パターンの前記下地基板から遠い側に位置し、前記第２導電パターンを被覆する第２絶縁層と、前記第２絶縁層の前記下地基板から遠い側に位置し、前記下地基板上への正射影が前記第２導電パターンの前記下地基板上への正射影の内部に位置する第１部分と、前記下地基板上への正射影が前記第１導電パターンの第２部分の前記下地基板上への正射影とは重なり合う領域を有する第２部分とを含み、前記重なり合う領域内に位置するビアを介して前記第１導電パターンと電気的に接続される第３導電パターンとを含み、前記第１導電パターン、前記第１絶縁層、前記第２導電パターン、前記第２絶縁層及び前記第３導電パターンは、合わせて前記表示基板におけるアレイ基板行駆動セル内のキャパシタを構成する。ここで、前記第３導電パターンは、前記第１導電パターンと共に前記キャパシタの第１電極板をなし、前記第２導電パターンは、前記キャパシタの第２電極板をなす。
更に、前記第３導電パターンは、金属材料からなる。
更に、前記表示基板は、導電材料からなり、前記第１導電パターンとしても利用可能である遮光層を含む。
更に、前記アレイ基板行駆動セルの出力回路は、出力トランジスタと、上記キャパシタとを含む。前記キャパシタの第１電極板は、前記出力トランジスタの制御極に接続され、前記キャパシタの第２電極板は、前記出力トランジスタの第２極に接続される。前記出力トランジスタは、プルアップ信号の制御によりクロック信号を出力するためのものである。
更に、前記アレイ基板行駆動セル内の出力回路は、少なくとも２つあり、ここで、少なくとも２つの出力回路のキャパシタの第２導電パターンは、同一の第２導電パターンである。
更に、前記アレイ基板行駆動セルは、一端が前記出力回路の出力端に接続され、他端がローレベル信号線に接続されるノイズ低減回路を更に含む。
更に、前記ノイズ低減回路は、第１プルダウン信号の制御により前記出力回路の出力端の電位をプルダウンする第１ノイズ低減トランジスタと、前記第１プルダウン信号と交互に出力される第２プルダウン信号の制御により前記出力回路の出力端の電位をプルダウンする第２ノイズ低減トランジスタとを含む。
更に、前記アレイ基板行駆動セル内のキャパシタの外郭は、矩形であり、前記矩形の長手方向は、前記表示基板の行方向に平行であり、前記矩形の幅方向は、前記表示基板の列方向に平行であり、前記矩形の長さと前記矩形の幅の比は、５より大きい。
更に、前記アレイ基板行駆動セル内のキャパシタは、２つであり、２つのキャパシタの第１長辺は、同一の直線上に位置し、且つ、２つのキャパシタの第２長辺は、同一の直線上に位置する。
更に、前記表示基板における隣接する２つのアレイ基板行駆動セルの出力回路は、表示基板の行方向に平行な１本の直線を軸として対称に設けられている。
第２態様として、本開示の実施例は、更に、上記の表示基板を含む表示装置を提供する。
第３態様として、本開示の実施例は、更に、表示基板の製作方法を提供し、下地基板を用意するステップと、縁部と前記縁部に囲まれた第１部分及び第２部分を含む第１導電パターンを、前記下地基板上に形成するステップと、前記第１導電パターンを被覆する第１絶縁層を形成するステップと、前記下地基板上への正射影が前記第１導電パターンの第１部分の前記下地基板上への正射影とは重なり合う第２導電パターンを、前記第１絶縁層の前記下地基板から離れた側に形成するステップと、前記第２導電パターンを被覆する第２絶縁層を形成するステップと、前記第２絶縁層と前記第１絶縁層上に、前記第１絶縁層と前記第２絶縁層を貫通し、前記下地基板上への正射影が前記第１導電パターンの第２部分の前記下地基板上への正射影の内部に位置するビアを形成するステップと、前記下地基板上への正射影が前記第２導電パターンの前記下地基板上への正射影の内部に位置する第１部分と、前記ビアを被覆する第２部分とを含み、前記ビアを介して前記第１導電パターンに電気的に接続される第３導電パターンを、前記第２絶縁層の前記下地基板から離れた側に形成するステップとを含む。
本開示の一実施例による表示基板の平面図である。 図１におけるＡ－Ａ線の断面図である。 本開示の一実施例による表示基板において、下地基板上の第１導電パターンの各部分の正投影の分布図である。 本開示の一実施例による表示基板において、下地基板上の第２導電パターンと第３導電パターンの正投影の分布図である。 本開示の一実施例による表示基板において、下地基板上の第３導電パターンの各部分の正投影の分布図である。 本開示の別の実施例による表示基板における画素駆動回路の構成図である。 本開示の別の実施例による表示基板におけるアレイ基板行駆動セルの構成図である。 図７の各デバイスのレイアウト設計図である。 本開示の別の実施例による表示基板において、２つのキャパシタで第２導電パターンを共有する構成図である。 本開示の別の実施例による表示基板において、２つのキャパシタでゲートを共有する構成図である。 本開示の別の実施例による表示基板において、２つのアレイ基板行駆動セルの出力回路の位置関係図である。 本開示の一実施例による表示基板の製作方法のフローチャートである。
以下、本開示の実施例の図面とともに、本開示の実施例の技術手段を明確且つ完全的に記載する。明らかに、記載されている実施例は、本開示の実施例の一部であり、全てではない。本開示の実施例に基づき、当業者が創造性のある作業をしなくても為しえる全ての他の実施例は、いずれも本開示の保護範囲に属するものである。
従来技術において、表示基板の製作過程で製作されるキャパシタは、２つの電極板が接続して短絡する現象により、表示基板の回路が無効になるという問題が生じやすい。
本開示の実施例は、上記問題点に鑑みてなされたものであり、従来技術において表示基板の製作過程で製作されるキャパシタの２つの電極板が接続して短絡する現象により、表示基板の回路が無効になるという問題が生じやすいことを解決できる表示基板及びその製作方法並びに表示装置を提供する。
本開示の実施例は、表示基板を提供し、図１乃至図３に示すように、下地基板（図示せず）と、前記下地基板上に位置し、縁部と前記縁部に囲まれた第１部分及び第２部分を含む第１導電パターン１２０と、前記第１導電パターン１２０の前記下地基板から遠い側に位置し、前記第１導電パターン１２０を被覆する第１絶縁層１３０と、前記第１絶縁層１３０の前記下地基板から離れた側に位置し、前記下地基板上への正射影が前記第１導電パターン１２０の第１部分の前記下地基板上への正射影とは重なり合う第２導電パターン１４０と、前記第２導電パターン１４０の前記下地基板から遠い側に位置し、前記第２導電パターン１４０を被覆する第２絶縁層１５０と、前記第２絶縁層１５０の前記下地基板から遠い側に位置し、前記下地基板上への正射影が前記第２導電パターン１４０の前記下地基板上への正射影の内部に位置する第１部分と、前記下地基板上への正射影が前記第１導電パターン１２０の第２部分の前記下地基板上への正射影とは重なり合う領域を有する第２部分とを含み、前記重なり合う領域内に位置するビアを介して前記第１導電パターン１２０と電気的に接続される第３導電パターン１６０とを含む。前記第１導電パターン１２０、前記第１絶縁層１３０、前記第２導電パターン１４０、前記第２絶縁層１５０及び前記第３導電パターン１６０は、合わせて前記表示基板におけるアレイ基板行駆動セル内のキャパシタを構成する。ここで、前記第３導電パターン１６０は、前記第１導電パターン１２０と共に前記キャパシタの第１電極板をなし、前記第２導電パターン１４０は、前記キャパシタの第２電極板をなす。
本開示の実施例において、前記第１導電パターンの前記縁部に囲まれた第１部分の前記下地基板上への正射影に第２導電パターンの下地基板上への正射影が重なるようにして、第１絶縁層に間隙が生じたときに第２導電パターンと第１導電パターンとが電気的に接続される確率を減少させ、同様に、前記第３導電パターンの第１部分の前記下地基板上への正射影が、前記第２導電パターンの前記下地基板上への正射影の内部に位置するようにして、第２絶縁層に間隙が生じたときに第３導電パターンと第２導電パターンとが電気的に接続される確率を減少させることもでき、キャパシタの製作歩留まりを向上させる。また、ＧＯＡ内のキャパシタは、３層構造設計とし、キャパシタンスを確保した上でキャパシタが占有するスペースを低減でき、ＧＯＡのレイアウトスペースの縮小化を容易にする。従って、本開示は、キャパシタの製作歩留まりを向上させると共に、キャパシタが占めるスペースを低減することができ、ＧＯＡのレイアウトスペースの縮小化を容易にする。
前記下地基板は、リジット下地基板であってもよいし、フレキシブル下地基板であってもよい。下地基板は、リジッド下地基板である場合、石英基板又はガラス基板である。下地基板は、フレキシブル下地基板である場合、ポリイミドフィルムである。
本開示の実施例において、キャパシタは、３層構造である。
前記第１導電パターン１２０は、図３に示すように、縁部と、第１部分と、第２部分とを含む。第１導電パターン１２０の縁部の下地基板上への正射影は、図３の２２１によって示され、第１導電パターン１２０の第１部分の下地基板上への正射影は、図３の２２２によって示され、第１導電パターン１２０の第２部分の下地基板上への正射影は、図３の２２３によって示される。第２導電パターン１４０の下地基板上への正射影が第１導電パターン１２０の第１部分の下地基板上への正射影２２２に重なることで、第２導電パターン１４０が第１導電パターン１２０の縁部に被覆された第１絶縁層１３０の隙間を介して第１導電パターン１２０と電気的に接続されることを回避でき、キャパシタ不良を回避できる。
第１導電パターン１２０と第２導電パターン１４０は、共に金属材料で製作されてもよいし、他の導電材料でもよいが、ここでは限定されない。
前記第１絶縁層１３０は、有機絶縁材料で製作されてもよいし、無機絶縁材料で製作されてもよいが、これでは限定されない。
前記第２導電パターン１４０の下地基板上への正射影の輪郭は、図４の太い実線で示されている。第２導電パターン１４０が第１絶縁層１３０の縁部の折り曲げ隙間に接触することがないので、第２導電パターン１２０が第１絶縁層１３０の折り曲げ部の隙間を介して第１導電パターン１２０に電気的に接続されることが回避され、第１導電パターン１２０と第２導電パターン１４０との間の絶縁性が確保され、キャパシタの製作歩留まりが向上する。
第３導電パターン１６０の下地基板上への正投影の輪郭は、図４の太い点線で示されている。
前記第３導電パターン１６０は、第１部分と第２部分を含み、第３導電パターン１６０の第１部分の下地基板上への正射影は、図５の５６１によって示され、第３導電パターン１６０の第１部分の下地基板上への正射影は、前記第２導電パターン１４０の下地基板上への正射影の内部に位置する。第３導電パターン１６０の第１部分が第２絶縁層１４０の折り曲げ部の隙間を介して第２導電パターン１４０に電気的に接続されることが避けられ、第３導電パターン１６０と第２導電パターン１４０との間の絶縁性が確保され、キャパシタの製作歩留まりが向上する。
図３乃至図５に示すように、第３導電パターン１６０の第２部分の下地基板上への正射影５６２と、前記第１導電パターン１２０の第２部分の下地基板上への正射影２２３とは、重なり合う領域を有する。このように、第３導電パターン１６０は、この重なり合う領域に位置し、且つ第１絶縁層１３０及び第２絶縁層１５０を貫通するビアを介して、第１導電パターン１２０との電気的接続が実現される。
前記第３導電パターン１６０は、金属材料で製作されてもよいし、他の導電材料でもよいが、これでは限定されない。
前記第２絶縁層１５０は、有機絶縁材料で製作されてもよく、無機絶縁材料で製作されてもよいが、これでは限定されない。
第２導電パターン１４０は、第３導電パターン１６０の第１部分に対向するように設けられると共に、第１導電パターン１２０の第１部分に対向するように設けられる。第２導電パターン１４０と第３導電パターン１６０にそれぞれ電圧を供給することにより、第２導電パターン１４０と第３導電パターン１６０の第１部分との間に内部電界を形成して電荷の蓄積を実現する。また、第３導電パターン１６０が第１導電パターン１２０に電気的に接続されているため、第２導電パターン１４０と第１導電パターン１２０の第１部分との間に内部電界を形成して電荷の蓄積を実現する。
第２導電パターン１４０の両面ともキャパシタを蓄積できるので、蓄積量を満たす場合に第２導電パターン１４０の占める面積を節約してキャパシタの占める面積を縮小することができる。本開示の実施例において、表示基板内のＧＯＡセルに上記のキャパシタを用いることで、ＧＯＡセル内のキャパシタの占める面積を縮小することができ、ＧＯＡのレイアウトスペースの縮小化を容易にする。
更に、前記表示基板は、薄膜トランジスタアレイ層を含む。ここで、前記薄膜トランジスタアレイ層のゲートは、前記第２導電パターンとしても利用可能である。
本実施例において、薄膜トランジスタアレイ層のゲートが第２導電パターン１４０としても利用可能にすることで、表示基板に第２導電パターン１４０を特別に製作する製作コストを節約することができると共に、表示基板の厚さを薄くすることもできる。
更に、表示基板は、導電材料からなる遮光層を含み、前記遮光層は、前記第１導電パターン１２０としても利用可能である。
本実施例において、活性層を遮光することのできる遮光ＬＳ（Ｌｉｇｈｔ ｓｈｉｅｌｄ）層が表示基板の下地基板上に設けられているため、下地基板から活性層に光が照射されて活性層の特性に影響を与えることを避け、薄膜トランジスタへの光照射の影響を避ける。
本実施例において、遮光層が第１導電パターン１２０としても利用可能にすることで、表示基板に第１導電パターン１２０を特別に製作する製作コストを節約することができると共に、表示基板の厚さを薄くすることもできる。
また、本開示の他の実施例において、第２導電パターン１４０の下地基板から遠い側に位置する金属層は、第３導電パターン１６０としても利用可能にすることもできる。例えば、表示基板のソースドレイン金属層は、第３導電パターン１６０としても利用可能である。これにより、同様に表示基板に第３導電パターン１６０を特別に製作する製作コストを節約することができると共に、表示基板の厚さを薄くすることができる。
また、ＧＯＡセルの出力回路は、出力トランジスタと、上記キャパシタとを含む。前記出力トランジスタの制御極（ゲート）は、プルアップノードに接続され、前記出力トランジスタの第１極は、駆動信号源に接続され、前記出力トランジスタの第２極は、画素駆動回路に接続される。前記キャパシタの第１電極板は、前記出力トランジスタの制御極（ゲート）に接続され、前記キャパシタの第２電極板は、前記出力トランジスタの第２極に接続される。前記出力トランジスタは、プルアップ信号の電位の制御により、前記画素駆動回路に駆動信号を出力するためのものである。
キャパシタは、両端電圧が突変できないという作用を有するので、キャパシタにより出力トランジスタの第２極からハイレベルの信号を出力する際に、出力トランジスタの制御極（ゲート）の電圧を高くすることができる。
更に、前記アレイ基板行駆動セル内の出力回路は、少なくとも２つあり、ここで、少なくとも２つの出力回路のキャパシタの第２導電パターンは、同一の第２導電パターンであり、即ち一体の構成である。
本実施例では、表示基板内の画素駆動回路として３Ｔ１Ｃを採用した設計を例にとり、画素駆動回路は、図６に示す。この場合、ＧＯＡセルで２組の出力信号を供給する必要がある。
このとき、ＧＯＡセルの出力回路は、図７及び図８に示されている。即ち、前記出力トランジスタは、図７の第１出力トランジスタＭ２６と第２出力トランジスタＭ２９であり、前記キャパシタは、図７の第１キャパシタＣ２と第２キャパシタＣ３である。
第１出力トランジスタＭ２６の制御極（ゲート）は、プルアップノードＱ＜Ｎ＞に電気的に接続され、第１出力トランジスタＭ２６の第１極は、第１クロック信号線ＣＬＫＥに電気的に接続され、第１出力トランジスタＭ２６の第２極は、図６における画素駆動回路のトランジスタＴ２の制御極（ゲート）に電気的に接続される。第１キャパシタＣ２の第１電極板は、第１出力トランジスタＭ２６の制御極（ゲート）に電気的に接続され、第１キャパシタＣ２の第２電極板は、第１出力トランジスタＭ２６の第２極に電気的に接続される。
第２出力トランジスタＭ２９の制御極（ゲート）は、プルアップノードＱ＜Ｎ＞に電気的に接続され、第２出力トランジスタＭ２９の第１極は、第２クロック信号線ＣＬＫＦに電気的に接続され、第２出力トランジスタＭ２９の第２極は、図６における画素駆動回路のトランジスタＴ３の制御極（ゲート）に電気的に接続される。第２キャパシタＣ３の第１電極板は、第２出力トランジスタＭ２９の制御極（ゲート）に電気的に接続され、第２キャパシタＣ３の第２電極板は、第２出力トランジスタＭ２９の第２極に電気的に接続される。
第１出力トランジスタＭ２６は、プルアップノードＱ＜Ｎ＞から供給されるプルアップ信号の制御により、第１出力トランジスタＭ２６の第１極と第１出力トランジスタＭ２６の第２極とを導通するように制御し、第１クロック信号線ＣＬＫＥ上の第１クロック信号をトランジスタＴ２の制御極（ゲート）に出力する。同時に、第２出力トランジスタＭ２９は、プルアップノードＱ＜Ｎ＞から供給されるプルアップ信号の制御により、第２出力トランジスタＭ２９の第１極と第２出力トランジスタＭ２９の第２極とを導通するように制御し、第２クロック信号線ＣＬＫＥ上の第２クロック信号をトランジスタＴ３の制御極（ゲート）に出力する。
ここで、第１クロック信号及び第２クロック信号のハイレベルを時間的にずらして分布させることによって、図７のトランジスタＴ２及びＴ３を時間的にずらしてオンにすることができ、画素回路の表示と画素回路の外部補償電圧センシングが時間的に別々に行われることを可能にする。
ここで、図９に示すように、第１キャパシタＣ２の第２導電パターン１４０と第２キャパシタＣ３の第２導電パターン１４０は、同一の第２導電パターン１４０である。
薄膜トランジスタアレイ層におけるゲートが第２導電パターン１４０としても利用可能である例で説明すると、図７に示すように、プルアップ制御ノードＱ＜Ｎ＞は、第１出力トランジスタＭ２６のゲートと第２出力トランジスタＭ２９のゲートに接続されると共に、第１キャパシタＣ２の第１電極板と第２キャパシタＣ３の第１電極板に接続されるので、図１０において、ゲート層金属で製作された１本のリード線は、第１出力トランジスタＭ２６のゲートと第２出力トランジスタＭ２９のゲートとしても、また、キャパシタＣ２の第１電極板とキャパシタＣ３の第１電極板としても機能させることができる。従って、第１キャパシタＣ２と第２キャパシタＣ３の第２導電パターン１４０は、同一のゲート層であり、即ち、一体の構成である。
これにより、ＧＯＡセル内のキャパシタの製作コストを節約できると共に、表示基板の製作厚さも薄くすることができる。
具体的には、本実施例において、図１０に示すように、２つのキャパシタを互いに近接して設けることで、１つのゲート層をそれぞれ２つのキャパシタの電極板とし、ＧＯＡのレイアウト設計を更に最適化することができる。
更に、図７に示すように、前記アレイ基板行駆動セルは、第１端が前記出力回路の出力端に接続され、第２端がローレベル信号線に接続され、前記出力回路の出力端をプルダウンノードの電位の制御によりプルダウンしてノイズ低減する出力ノイズ低減回路を更に含む。
出力ノイズ低減回路は、プルダウンノードの電位の制御により、出力回路の出力端とローレベル信号線との間を導通させて、出力回路の出力端の電位をプルダウンできる。
更に、前記ノイズ低減回路は、第１プルダウン信号の制御により前記出力回路の出力端の電位をプルダウンしてノイズ低減する第１ノイズ低減トランジスタと、前記第１プルダウン信号と交互に出力される第２プルダウン信号の制御により前記出力回路の出力端の電位をプルダウンしてノイズ低減する第２ノイズ低減トランジスタとを含む。
図７に示すように、第１出力トランジスタＭ２６の第２極をプルダウンしてノイズ低減するためのノイズ低減回路は、制御極が第１プルダウンノードＱＢ＿Ａ＜Ｎ＞に接続され、第１極が第１出力トランジスタＭ２６の第２極に接続され、第２極がローレベル信号線ＶＧＬに接続された第１ノイズ低減トランジスタＭ２７と、制御極が第２プルダウンノードＱＢ＿Ｂ＜Ｎ＞に接続され、第１極が第１出力トランジスタＭ２６の第２極に接続され、第２極がローレベル信号線ＶＧＬに接続された第２ノイズ低減トランジスタＭ２８とを含む。
本実施例において、第１ノイズ低減トランジスタＭ２７及び第２ノイズ低減トランジスタＭ２８の両方は、第１出力トランジスタＭ２６の第２極をプルダウンしてノイズ低減することができる。しかし、トランジスタに電圧が長時間印加されると、トランジスタが故障するおそれがあるので、第１プルダウンノードＱＢ＿Ａ＜Ｎ＞から供給される第１プルダウン信号と第２プルダウンノードＱＢ＿Ｂ＜Ｎ＞から供給される第２プルダウン信号の交互出力制御によって、第１ノイズ低減トランジスタＭ２７と第２ノイズ低減トランジスタＭ２８が第１出力トランジスタＭ２６の第２極を交互にプルダウンしてノイズ低減する目的を実現し、単一トランジスタが長時間動作して無効になる問題を避け、ＧＯＡセル動作の信頼性を向上させる。
同様に、第２出力トランジスタＭ２９の第２極をプルダウンしてノイズ低減するためのノイズ低減回路は、第３ノイズ低減トランジスタＭ３０と、第４ノイズ低減トランジスタＭ３１とを有する。第３ノイズ低減トランジスタＭ３０及び第４ノイズ低減トランジスタＭ３１の動作方式は、第１ノイズ低減トランジスタＭ２７及び第２ノイズ低減トランジスタＭ２８の動作方式と同一であるため、ここで説明を省略する。
更に、図１１に示すように、前記アレイ基板行駆動セル内のキャパシタ（図７では第１キャパシタＣ２及び第２キャパシタＣ３）の外郭は、矩形であり、前記矩形の長手方向は、前記表示基板の行方向に平行であり、前記矩形の幅方向は、前記表示基板の列方向に平行であり、前記矩形の長さと前記矩形の幅の比は、５より大きい。
図１１のＸ軸方向は、表示基板の行方向であり、図１１のＹ軸方向は、表示基板の列方向である。アレイ基板行駆動セル内のキャパシタの外郭矩形の長さと矩形の幅の比を５より大きくすることで、表示基板の列方向に占めるキャパシタのスペースを小さくすることができ、表示基板の列方向により多くの画素を配置することができ、表示装置の解像度を向上させることができる。
ここで、図９、図１０及び図１１に示すように、アレイ基板行駆動セル内のキャパシタは、２つであり、２つのキャパシタの第１長辺は、同一の直線上に位置し、且つ、２つのキャパシタの第２長辺は、同一の直線上に位置する。
２つのキャパシタの第１長辺は、図９及び図１０のキャパシタの上側の長辺であり、２つのキャパシタの第２長辺は、図９及び図１０のキャパシタの下側の長辺であり、２つのキャパシタの第１長辺は、同一の直線上に位置し、且つ２つのキャパシタの第２長辺は、同一の直線上に位置し、即ち、２つのキャパシタは、表示基板上に同一平面上に設けられ、表示基板の列方向に占めるスペースを増加させることなく、表示基板の列方向により多くの画素を配置することができ、表示装置の解像度を向上させることができる。
図１１に示す点線枠内の２つのキャパシタの接する領域は、図９であり、第１キャパシタＣ２と第２キャパシタＣ３の第２導電パターンは、同一の第２導電パターンである。
更に、図１１に示すように、前記表示基板における隣接する２つのアレイ基板行駆動セルの出力回路は、表示基板の行方向に平行な１本の直線を軸として対称に設けられている。
図１１では、Ｙ軸方向に順に設けられた２つのアレイ基板行駆動セルを有し、２つのアレイ基板行駆動セルの出力回路が、表示基板の行方向に平行な１本の直線を軸として対称に設けられていることが分かる。このように、表示基板における各信号配線の設計を容易にし、表示基板の製作効率を高めることができる。
本開示の実施例は、更に、上記の表示基板を含む表示装置を提供する。
表示装置は、ディスプレイ、携帯電話、タブレット、テレビ、ウェアラブル電子機器、ナビゲーション表示機器などである。
本開示の実施例は、表示基板の製作方法を更に提供し、図１２に示すように、下地基板を用意するステップ１００１と、縁部と前記縁部に囲まれた第１部分及び第２部分を含む第１導電パターンを、前記下地基板上に形成するステップ１００２と、前記第１導電パターンを被覆する第１絶縁層を形成するステップ１００３と、前記下地基板上への正射影が前記第１導電パターンの第１部分の前記下地基板上への正射影とは重なり合う第２導電パターンを、前記第１絶縁層の前記下地基板から離れた側に形成するステップ１００４と、前記第２導電パターンを被覆する第２絶縁層を形成するステップ１００５と、前記第２絶縁層と前記第１絶縁層上に、前記第１絶縁層と前記第２絶縁層を貫通し、前記下地基板上への正射影が前記第１導電パターンの第２部分の前記下地基板上への正射影の内部に位置するビアを形成するステップ１００６と、前記下地基板上への正射影が前記第２導電パターンの前記下地基板上への正射影の内部に位置する第１部分と、前記ビアを被覆する第２部分とを含み、前記ビアを介して前記第１導電パターンに電気的に接続される第３導電パターンを、前記第２絶縁層の前記下地基板から離れた側に形成するステップ１００７とを含む。
本開示の実施例において、前記第１導電パターンの前記縁部に囲まれた第１部分の前記下地基板上への正射影に第２導電パターンの下地基板上への正射影が重なるようにして、第１絶縁層に間隙が生じたときに第２導電パターンと第１導電パターンとが電気的に接続される確率を減少させ、同様に、前記第３導電パターンの第１部分の前記下地基板上への正射影が、前記第２導電パターンの前記下地基板上への正射影の内部に位置するようにして、第２絶縁層に間隙が生じたときに第３導電パターンと第２導電パターンとが電気的に接続される確率を減少させることもでき、キャパシタの製作歩留まりを向上させる。また、ＧＯＡ内のキャパシタは、３層構造設計とし、キャパシタンスを確保した上でキャパシタが占有するスペースを低減でき、ＧＯＡのレイアウトスペースの縮小化を容易にする。従って、本開示は、キャパシタの製作歩留まりを向上させると共に、キャパシタが占めるスペースを低減することができ、ＧＯＡのレイアウトスペースの縮小化を容易にする。
前記下地基板は、リジット下地基板であってもよいし、フレキシブル下地基板であってもよい。下地基板は、リジッド下地基板である場合、石英基板又はガラス基板である。下地基板は、フレキシブル下地基板である場合、ポリイミドフィルムである。
本開示の実施例において、キャパシタは、３層構造である。
前記第１導電パターン１２０は、図３に示すように、縁部と、第１部分と、第２部分とを含む。第１導電パターン１２０の縁部の下地基板上への正射影は、図３の２２１によって示され、第１導電パターン１２０の第１部分の下地基板上への正射影は、図３の２２２によって示され、第１導電パターン１２０の第２部分の下地基板上への正射影は、図３の２２３によって示される。第２導電パターン１４０の下地基板上への正射影が第１導電パターン１２０の第１部分の下地基板上への正射影２２２に重なることで、第２導電パターン１４０が第１導電パターン１２０の縁部に被覆された第１絶縁層１３０の隙間を介して第１導電パターン１２０と電気的に接続されることを回避でき、キャパシタ不良を回避できる。
第１導電パターン１２０と第２導電パターン１４０は、共に金属材料で製作されてもよいし、他の導電材料でもよいが、ここでは限定されない。
前記第１絶縁層１３０は、有機絶縁材料で製作されてもよいし、無機絶縁材料で製作されてもよいが、これでは限定されない。
前記第２導電パターン１４０の下地基板上への正射影の輪郭は、図４の太い実線で示されている。第２導電パターン１４０が第１絶縁層１３０の縁部の折り曲げ隙間に接触することがないので、第２導電パターン１２０が第１絶縁層１３０の折り曲げ部の隙間を介して第１導電パターン１２０に電気的に接続されることが回避され、第１導電パターン１２０と第２導電パターン１４０との間の絶縁性が確保され、キャパシタの製作歩留まりが向上する。
第３導電パターン１６０の下地基板上への正投影の輪郭は、図４の太い点線で示されている。
前記第３導電パターン１６０は、第１部分と第２部分を含み、第３導電パターン１６０の第１部分の下地基板上への正射影は、図５の５６１によって示され、第３導電パターン１６０の第１部分の下地基板上への正射影は、前記第２導電パターン１４０の下地基板上への正射影の内部に位置する。第３導電パターン１６０の第１部分が第２絶縁層１４０の折り曲げ部の隙間を介して第２導電パターン１４０に電気的に接続されることが避けられ、第３導電パターン１６０と第２導電パターン１４０との間の絶縁性が確保され、キャパシタの製作歩留まりが向上する。
図３乃至図５に示すように、第３導電パターン１６０の第２部分の下地基板上への正射影５６２と、前記第１導電パターン１２０の第２部分の下地基板上への正射影２２３とは、重なり合う領域を有する。このように、第３導電パターン１６０は、この重なり合う領域に位置し、且つ第１絶縁層１３０及び第２絶縁層１５０を貫通するビアを介して、第１導電パターン１２０との電気的接続が実現される。
前記第３導電パターン１６０は、金属材料で製作されてもよいし、他の導電材料でもよいが、これでは限定されない。
前記第２絶縁層１５０は、有機絶縁材料で製作されてもよく、無機絶縁材料で製作されてもよいが、これでは限定されない。
第２導電パターン１４０は、第３導電パターン１６０の第１部分に対向するように設けられると共に、第１導電パターン１２０の第１部分に対向するように設けられる。第２導電パターン１４０と第３導電パターン１６０にそれぞれ電圧を供給することにより、第２導電パターン１４０と第３導電パターン１６０の第１部分との間に内部電界を形成して電荷の蓄積を実現する。また、第３導電パターン１６０が第１導電パターン１２０に電気的に接続されているため、第２導電パターン１４０と第１導電パターン１２０の第１部分との間に内部電界を形成して電荷の蓄積を実現する。
第２導電パターン１４０の両面ともキャパシタを蓄積できるので、蓄積量を満たす場合に第２導電パターン１４０の占める面積を節約してキャパシタの占める面積を縮小することができる。本開示の実施例において、表示基板内のＧＯＡセルに上記のキャパシタを用いることで、ＧＯＡセル内のキャパシタの占める面積を縮小することができ、ＧＯＡのレイアウトスペースを縮小することが容易になる。
別途に定義することを除き、ここで使用される技術用語や科学用語は、本開示の所属する分野の一般技能を持つ者が理解する通常の意味である。本開示に使用される「第１」、「第２」及び類似用語は、単に異なる構成部分を区別するためのものであり、順番、数量又は重要度をいっさい表さない。「含む」や「含有」及び類似用語は、該用語の前に現れる素子又は部材が、該用語の後に列挙されている素子又は部材及びそれらの均等物をカバーし、ほかの素子又は部材を排除しないことを意味する。「接続」や「連結」などその他の類似用語は、物理や機械的接続に限定するのではなく、直接か間接かを関係なしに電気的接続も含む。「上」、「下」、「左」、「右」などは、相対的位置関係を表すものであり、記載対象の絶対位置が変わると、当該相対的位置関係も対応的に変わる。
なお、層、フィルム、領域又は基板のような素子が別の素子の「上」又は「下」に位置するように記載される場合、その素子が「直接」別の素子の「上」又は「下」に位置するか、又は、中間素子が介在してもよい。
以上に記載されたのは、本開示の選択可能な実施形態である。なお、当業者は、本開示に記載されている原理を逸脱せずに様々な改良や修飾をすることもできる。これらの改良や修飾も、本開示の保護範囲として見なされるべきである。

Claims (11)

  1. 表示基板であって、
    下地基板と、
    前記下地基板上に位置し、縁部と前記縁部に囲まれた第１部分及び第２部分を含む第１導電パターンと、
    前記第１導電パターンの前記下地基板から遠い側に位置し、前記第１導電パターンを被覆する第１絶縁層と、
    前記第１絶縁層の前記下地基板から離れた側に位置し、前記下地基板上への正射影が前記第１導電パターンの第１部分の前記下地基板上への正射影とは重なり合う第２導電パターンと、
    前記第２導電パターンの前記下地基板から遠い側に位置し、前記第２導電パターンを被覆する第２絶縁層と、
    前記第２絶縁層の前記下地基板から遠い側に位置し、前記下地基板上への正射影が前記第２導電パターンの前記下地基板上への正射影の内部に位置する第１部分と、前記下地基板上への正射影が前記第１導電パターンの第２部分の前記下地基板上への正射影とは重なり合う領域を有する第２部分とを含み、前記重なり合う領域内に位置するビアを介して前記第１導電パターンと電気的に接続される第３導電パターンと
    を含み、
    前記第１導電パターン、前記第１絶縁層、前記第２導電パターン、前記第２絶縁層及び前記第３導電パターンは、合わせて前記表示基板におけるアレイ基板行駆動セル内のキャパシタを構成し、
    前記第３導電パターンは、前記第１導電パターンと共に前記キャパシタの第１電極板をなし、前記第２導電パターンは、前記キャパシタの第２電極板をなし、
    前記アレイ基板行駆動セルの出力回路は、出力トランジスタと、前記キャパシタとを含み、
    前記出力トランジスタの制御極は、プルアップノードに接続され、前記出力トランジスタの第１極は、駆動信号源に接続され、前記出力トランジスタの第２極は、画素駆動回路に接続され、前記キャパシタの第１電極板は、前記出力トランジスタの制御極に接続され、前記キャパシタの第２電極板は、前記出力トランジスタの第２極に接続され、前記出力トランジスタは、プルアップ信号の電位の制御により前記画素駆動回路に駆動信号を出力するためのものであり、
    前記アレイ基板行駆動セル内の出力回路は、少なくとも２つあり、ここで、少なくとも２つの出力回路のキャパシタの第２導電パターンは、同一の第２導電パターンである、表示基板。
  2. 前記第３導電パターンは、金属材料からなる、請求項１に記載の表示基板。
  3. 導電材料からなり、前記第１導電パターンとしても利用可能である遮光層を含む、請求項１に記載の表示基板。
  4. ゲートが前記第２導電パターンとしても利用可能である薄膜トランジスタアレイ層を含む、請求項１に記載の表示基板。
  5. 前記アレイ基板行駆動セルは、第１端が前記出力回路の出力端に接続され、第２端がローレベル信号線に接続され、前記出力回路の出力端をプルダウンノードの電位の制御によりプルダウンしてノイズ低減するための出力ノイズ低減回路を更に含む、請求項１に記載の表示基板。
  6. 前記出力ノイズ低減回路は、第１プルダウン信号の制御により前記出力回路の出力端の電位をプルダウンする第１ノイズ低減トランジスタと、前記第１プルダウン信号と交互に出力される第２プルダウン信号の制御により前記出力回路の出力端の電位をプルダウンする第２ノイズ低減トランジスタとを含む、請求項５に記載の表示基板。
  7. 前記アレイ基板行駆動セル内のキャパシタの外郭は、矩形であり、前記矩形の長手方向は、前記表示基板の行方向に平行であり、前記矩形の幅方向は、前記表示基板の列方向に平行であり、前記矩形の長さと前記矩形の幅の比は、５より大きい、請求項１に記載の表示基板。
  8. 前記アレイ基板行駆動セル内のキャパシタは、２つであり、２つのキャパシタの第１長辺は、同一の直線上に位置し、且つ、２つのキャパシタの第２長辺は、同一の直線上に位置する、請求項７に記載の表示基板。
  9. 前記表示基板における隣接する２つのアレイ基板行駆動セルの出力回路は、表示基板の行方向に平行な１本の直線を軸として対称に設けられている、請求項１に記載の表示基板。
  10. 請求項１～９のいずれか１項に記載の表示基板を含む、表示装置。
  11. 表示基板の製作方法であって、
    下地基板を用意するステップと、
    縁部と前記縁部に囲まれた第１部分及び第２部分を含む第１導電パターンを、前記下地基板上に形成するステップと、
    前記第１導電パターンを被覆する第１絶縁層を形成するステップと、
    前記下地基板上への正射影が前記第１導電パターンの第１部分の前記下地基板上への正射影とは重なり合う第２導電パターンを、前記第１絶縁層の前記下地基板から離れた側に形成するステップと、
    前記第２導電パターンを被覆する第２絶縁層を形成するステップと、
    前記第２絶縁層と前記第１絶縁層上に、前記第１絶縁層と前記第２絶縁層を貫通し、前記下地基板上への正射影が前記第１導電パターンの第２部分の前記下地基板上への正射影の内部に位置するビアを形成するステップと、
    前記下地基板上への正射影が前記第２導電パターンの前記下地基板上への正射影の内部に位置する第１部分と、前記ビアを被覆する第２部分とを含み、前記ビアを介して前記第１導電パターンに電気的に接続される第３導電パターンを、前記第２絶縁層の前記下地基板から離れた側に形成するステップと
    を含み、
    前記第１導電パターン、前記第１絶縁層、前記第２導電パターン、前記第２絶縁層及び前記第３導電パターンは、合わせて前記表示基板におけるアレイ基板行駆動セル内のキャパシタを構成し、
    前記第３導電パターンは、前記第１導電パターンと共に前記キャパシタの第１電極板をなし、前記第２導電パターンは、前記キャパシタの第２電極板をなし、
    前記アレイ基板行駆動セルの出力回路は、出力トランジスタと、前記キャパシタとを含み、
    前記出力トランジスタの制御極は、プルアップノードに接続され、前記出力トランジスタの第１極は、駆動信号源に接続され、前記出力トランジスタの第２極は、画素駆動回路に接続され、前記キャパシタの第１電極板は、前記出力トランジスタの制御極に接続され、前記キャパシタの第２電極板は、前記出力トランジスタの第２極に接続され、前記出力トランジスタは、プルアップ信号の電位の制御により前記画素駆動回路に駆動信号を出力するためのものであり、
    前記アレイ基板行駆動セル内の出力回路は、少なくとも２つあり、ここで、少なくとも２つの出力回路のキャパシタの第２導電パターンは、同一の第２導電パターンである、製作方法。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009150864A1 (ja) 2008-06-12 2009-12-17 シャープ株式会社 Ｔｆｔ、シフトレジスタ、走査信号線駆動回路、および、表示装置
CN105428369A (zh) 2015-11-04 2016-03-23 武汉华星光电技术有限公司 阵列基板行驱动结构及显示面板
JP2018018082A (ja) 2016-07-29 2018-02-01 エルジー ディスプレイ カンパニー リミテッド 狭ベゼル平板表示装置
US20180197897A1 (en) 2015-04-14 2018-07-12 Boe Technology Group Co., Ltd. Array substrate and method for fabricating the same, display device
CN110223623A (zh) 2019-06-18 2019-09-10 京东方科技集团股份有限公司 栅极驱动单元及其控制方法、栅极驱动电路、显示装置
CN110221492A (zh) 2019-06-10 2019-09-10 北海惠科光电技术有限公司 阵列基板及其修复方法、显示装置
CN110264937A (zh) 2019-06-27 2019-09-20 京东方科技集团股份有限公司 栅极驱动电路及其测试方法、和显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW588571B (en) * 2002-05-24 2004-05-21 Sanyo Electric Co Electroluminescence display device
JP4549889B2 (ja) * 2004-05-24 2010-09-22 三星モバイルディスプレイ株式會社 キャパシタ及びこれを利用する発光表示装置
KR100589375B1 (ko) * 2004-05-24 2006-06-14 삼성에스디아이 주식회사 커패시터 및 이를 이용하는 발광 표시 장치
US7586121B2 (en) * 2004-12-07 2009-09-08 Au Optronics Corp. Electroluminescence device having stacked capacitors
KR100823199B1 (ko) * 2007-04-05 2008-04-18 삼성에스디아이 주식회사 유기 발광 표시 장치
CN104297970B (zh) * 2014-10-29 2017-03-08 京东方科技集团股份有限公司 Goa 单元、阵列基板、显示装置及制作方法
KR102484185B1 (ko) * 2016-10-31 2023-01-04 엘지디스플레이 주식회사 게이트 구동 회로와 이를 이용한 표시장치
CN106654048B (zh) * 2016-12-27 2019-01-25 武汉华星光电技术有限公司 顶发光型oled显示单元、制作方法及显示面板
CN108932933B (zh) * 2017-05-27 2020-01-21 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、显示装置
CN108257997A (zh) 2017-12-07 2018-07-06 德淮半导体有限公司 像素单元及其制造方法以及成像装置
CN108257977B (zh) * 2018-01-10 2021-01-01 京东方科技集团股份有限公司 显示背板及其制作方法、显示面板和显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009150864A1 (ja) 2008-06-12 2009-12-17 シャープ株式会社 Ｔｆｔ、シフトレジスタ、走査信号線駆動回路、および、表示装置
US20180197897A1 (en) 2015-04-14 2018-07-12 Boe Technology Group Co., Ltd. Array substrate and method for fabricating the same, display device
CN105428369A (zh) 2015-11-04 2016-03-23 武汉华星光电技术有限公司 阵列基板行驱动结构及显示面板
JP2018018082A (ja) 2016-07-29 2018-02-01 エルジー ディスプレイ カンパニー リミテッド 狭ベゼル平板表示装置
CN110221492A (zh) 2019-06-10 2019-09-10 北海惠科光电技术有限公司 阵列基板及其修复方法、显示装置
CN110223623A (zh) 2019-06-18 2019-09-10 京东方科技集团股份有限公司 栅极驱动单元及其控制方法、栅极驱动电路、显示装置
CN110264937A (zh) 2019-06-27 2019-09-20 京东方科技集团股份有限公司 栅极驱动电路及其测试方法、和显示装置

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