KR101696479B1 - 표시장치와 그 정전기 및 노이즈 차단 방법 - Google Patents

표시장치와 그 정전기 및 노이즈 차단 방법 Download PDF

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Abstract

본 발명은 표시장치와 그 정전기 및 노이즈 차단 방법에 관한 것으로, 게이트 구동회로의 동작을 시작하게 하는 스타트펄스를 상기 게이트 구동회로에 공급하기 위한 스타트펄스 배선; 상기 스타트펄스 배선에 연결된 인덕터; 및 저전위 전압이 공급되는 저전위 전압 배선과, 상기 인덕터 사이에 연결된 커패시터를 포함한다.

Description

표시장치와 그 정전기 및 노이즈 차단 방법{DISPLAY DEVICE AND METHOD OF CUTTING OFF STATIC ELECTRICITY AND NOISE THEREOF}
본 발명은 인덕터(Inductor, L)와 커패시터(Capacitor, C)의 조합으로 구성되는 필터를 이용하여 표시패널로 유입되는 정전기와 저주파 노이즈를 제거하는 표시장치와 그 정전기 및 노이즈 차단 방법에 관한 것이다.
액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 음극선관을 빠르게 대체하고 있다. 액정표시장치는 상하부의 투명 기판들 이방성 유전율을 갖는 액정층을 형성하고, 비디오 데이터에 따라 액정층에 형성되는 전계의 세기를 조정하여 액정 물질의 분자 배열을 변경시켜원하는 화상을 표시한다.
액정표시장치의 구동 회로는 표시패널의 데이터라인들에 비디오 데이터의 데이터전압을 공급하는 데이터 구동회로와, 데이터전압에 동기되는 게이트펄스를 표시패널의 게이트라인들(또는 스캔라인들)에 순차적으로 공급하는 게이트 구동회로를 포함한다. 게이트 구동회로는 GIP(Gate In Panel) 공정에 의해 픽셀 어레이와 함께 표시패널의 하부 기판 상에 직접 형성될 수 있다. 이 게이트 구동회로는 표시패널에 형성된 시프트 레지스터(Shift register)와, 표시패널에 전기적으로 연결된 인쇄회로보드(Printed Circuit Board, 이하 "PCB"라 함) 상에 형성된 레벨 시프터(Level shifter)를 포함한다.
시프트 레지스터는 도 1 및 도 2와 같이 클럭신호들(CLK1~n), 고전위 전원전압(VDD), 저전위 전원전압(VSS), 및 스타트펄스(VST)가 입력되고 종속적으로 접속된 다수의 스테이지들(ST1~STn)을 포함한다. 클럭신호들(CLK1~n)은 위상이 순차적으로 지연된 k(k는 2 이상의 자연수) 상(phase) 클럭신호들로서 레벨 시프터를 통해 전압 레벨이 조정되어 시프트 레지스터에 입력된다. 레벨 시프터는 클럭신호들(CLK1~n)과 함께 스타트펄스(VST)의 전압 레벨을 조정하여 시프트 레지스터에 공급한다.
스테이지들(STn-1~STn) 각각은 Q 노드 전압에 따라 제i 클럭신호(CLKi)의 게이트 하이 전압(VGH)을 출력하는 풀업 트랜지스터(Pull-up transistor, T1), QB 노드 전압에 따라 출력 전압을 저전위 전압(VSS)까지 방전시키는 풀다운 트랜지스터(Pull-down transistor, T2), 및 Q 노드와 QB 노드를 제어하는 노드 제어회로(NCON)를 포함한다. 노드 제어회로(NCON)는 스타트펄스(VST) 또는 이전 스테이지의 출력 전압으로 Q 노드와 QB 노드를 충/방전시켜 풀업 트랜지스터(T1)와 풀다운 트랜지스터(T2)의 게이트전압을 제어한다. 노드 제어회로(NCON)는 제i-1 클럭신호(CLKi-1)에 응답하여 스타트펄스(VST) 또는 이전 스테이지의 출력 전압으로 Q 노드를 충전시켜 풀업 트랜지스터(T1)를 턴-온시킬 수 있다. 노드 제어회로(NCON)는 제i+1 클럭신호(CLKi+1)에 응답하여 QB 노드를 충전시켜 풀다운 트랜지스터(T2)를 턴-온시킬 수 있다.
스타트펄스(VST)는 도 3과 같이 스타트펄스 배선을 통해 시프트 레지스터의 제1 스테이지(ST1)에 공급된다. 스타트펄스(VST)는 매 프레임기간마다 프레임기간의 초기에 1회 발생된다. 정전기가 표시패널 내로 유입된다면, 게이트 구동회로의 시프트 레지스터와 픽셀 어레이의 박막층들이 내부 터짐이 발생될 수 있고 이는 표시패널의 구동 불량을 초래한다. 스타트펄스 배선을 통해 정전기가 유입되지 않도록 스타트펄스 배선과, 저전위 전원전압(VSS 또는 GND)이 공급되는 VSS 배선 사이에 연결되는 거대 커패시터(CEMI)가 형성된다. 거대 커패시터(CEMI)는 스타트펄스 배선을 통해 정전기가 유입될 때 그 정전기를 점선과 같이 저전위 전원 전압원(VSS)으로 방전시켜 표시패널 내로 유입될 수 있는 정전기를 차단한다. 한편, 거대 커패시터(CEMI)는 저전위 전압원(VSS)과 표시패널 사이에 흐르는 저주파 노이즈를 막을 수 없다. 저전위 전압원(VSS)과 표시패널 사이에서 저주파 노이즈가 흐르면, 표시패널 내에 형성된 시프트 레지스터로부터 게이트펄스가 출력된 후에 게이트라인의 전압이 게이트 로우 전압(VGL)을 유지하는 동안 저주파 노이즈로 인하여 게이트 로우 전압(VGL)이 변동되어 신뢰성이 떨어진다.
본 발명은 표시패널 내로 유입될 수 있는 정전기와 저주파 노이즈를 차단할 수 있는 표시장치와 그 정전기 및 노이즈 차단 방법을 제공한다.
본 발명의 표시장치는 게이트 구동회로의 동작을 시작하게 하는 스타트펄스를 상기 게이트 구동회로에 공급하기 위한 스타트펄스 배선; 상기 스타트펄스 배선에 연결된 인덕터; 및 저전위 전압이 공급되는 저전위 전압 배선과, 상기 인덕터 사이에 연결된 커패시터를 포함한다. 상기 게이트 구동회로의 스타트신호 입력단자는 상기 인덕터와 상기 커패시터 사이의 노드에 연결된다.
상기 표시장치의 정전기 및 노이즈 차단 방법은 픽셀 어레이와 함께 표시패널의 기판 상에 직접 형성된 게이트 구동회로, 상기 게이트 구동회로의 동작을 시작하게 하는 스타트펄스를 상기 게이트 구동회로의 스타트 신호 입력 단자에 공급하기 위한 스타트펄스 배선, 저전위 전압이 공급되는 저전위 전압 배선을 포함한 표시장치의 정전기 및 노이즈 차단 방법에 있어서, 상기 스타트펄스 배선과 상기 저전위 전원 전압원 사이에서 직렬 연결된 인덕터와 커패시터를 포함한 필터를 이용하여 상기 게이트 구동회로에 입력되는 노이즈를 제거하는 단계를 포함한다. 상기 인덕터는 상기 스타트 배선에 연결되고, 상기 커패시터는 상기 저전위 전압 배선과 상기 인덕터 사이에 연결된다. 상기 게이트 구동회로의 스타트 신호 입력 단자는 상기 인덕터와 상기 커패시터 사이의 노드에 연결된다.
본 발명은 스타트펄스 배선에 인덕터와 커패시터를 연결하여 표시패널 내로 유입될 수 있는 정전기와 저주파 노이즈를 차단할 수 있다.
도 1은 게이트 구동회로의 시프트 레지스터를 개략적으로 보여 주는 블록도이다.
도 2는 시프트 레지스터의 스테이지 회로 구성을 보여 주는 회로도이다.
도 3은 스타트펄스 배선에 연결된 정전기 차단용 커패시터를 보여 주는 회로도이다.
도 4는 본 발명의 실시예에 따른 액정표시장치를 보여 주는 블록도이다
도 5는 스타트펄스 배선에 연결된 필터를 보여 주는 회로도이다.
도 6은 도 5에 도시된 필터의 저역 통과 필터 회로 구성을 보여 주는 회로도이다.
도 7은 도 5에 도시된 필터의 저역 통과 필터 회로 구성을 보여 주는 회로도이다.
도 8은 도 5에 도시된 필터를 상세히 보여 주는 평면도이다.
도 9는 도 8에서 선 "Ⅰ-Ⅰ'"와 선 "Ⅱ-Ⅱ'"를 따라 절취한 인덕터의 단면 구조를 보여 주는 도면이다.
도 10은 도 8에서 선 "Ⅲ-Ⅲ'"를 따라 절취한 인덕터의 단면 구조를 보여 주는 도면이다.
도 11은 표시패널에 형성된 픽셀 어레이 및 시프트 레지스터의 TFT 구조를 보여 주는 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 표시장치는 스캔펄스를 스캔라인들에 순차적으로 공급하여 라인 순차 스캐닝으로 픽셀들에 비디오 데이터를 기입하는 어떠한 표시장치도 포함한다. 예를 들어, 본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED) 중 어느 하나로 구현될 수 있다. 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 본 발명에서 적용 가능한 액정 모드는 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식 혹은, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식이 적용될 수 있고, 이 이외에도 현재 알려진 모든 액정 모드가 적용 가능하다.
도 4를 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 구동회로, 게이트 구동회로, 및 타이밍 콘트롤러(11) 등을 구비한다.
표시패널(10)은 서로 교차되는 데이터라인들 및 게이트라인들(또는 스캔라인들)과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(10)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED) 중 어느 하나의 표시패널로 구현될 수 있다.
데이터 구동회로는 다수의 소스 드라이브 IC들(12)을 포함한다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(10)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들에 접속될 수 있다.
게이트 구동회로(또는 스캔 구동회로)는 타이밍 콘트롤러(11)와 표시패널(10)의 스캔라인들 사이에 접속된 레벨 시프터(15)와, 시프트 레지스터(13)를 포함한다. 레벨 시프터들(15) 각각은 타이밍 콘트롤러(11)로부터 입력되는 게이트 시프트 클럭신호들과 스타트펄스(VST)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 시프팅시켜 클럭신호들(CLK1~n)을 출력한다. 레벨 시프터들(15) 각각은 타이밍 콘트롤러(11)로부터 입력되는 FLK 신호(도시하지 않음)에 응답하여 게이트 시프트 클럭들의 폴링에지에서 게이트 하이 전압(VGH)을 하향 변조할 수 있다.
시프트 레지스터들(13) 각각은 도 1 및 도 2와 같은 회로 구성을 포함하여 게이트 스타트펄스(VST)를 클럭신호들(CLK1~n)에 맞추어 시프트시킨다. 게이트라인들의 양 쪽에 시프트 레지스터들(13)의 출력 노드들이 접속되면, 그 중 어느 하나는 순방향 시프트 모드로 동작하고 다른 하나는 역방향 시프트 모드로 동작할 수 있다.
게이트 구동회로는 GIP(Gate In Panel) 공정으로 표시패널(10)의 하부 기판 상에 직접 형성될 수 있다. GIP 공정에서, 레벨 시프터(15)는 PCB(14) 상에 실장되고, 시프트 레지스터(13)는 표시패널(10)의 하부기판 상에 형성될 수 있다. 게이트 구동회로는 도 4와 같이 표시패널(10)의 양측에 형성되거나 어느 일측에만 형성될 수 있다.
타이밍 콘트롤러(11)는 PCB(14) 상에 실장된다. 타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(12)로 전송한다.
타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(12)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 게이트 스타트펄스(VST), 게이트 시프트 클럭신호들, 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 데이터 타이밍 제어신호는 소스 스타트펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트펄스(SSP)는 소스 드라이브 IC들(12)의 시프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(12) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(11)와 소스 드라이브 IC들(12) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
표시패널(10)의 기판 상에는 스타트펄스(VST)가 공급되는 스타트펄스 배선과, 필터(20)가 형성된다. 스타트펄스 배선은 레벨 쉬프터(15)와 시프트 레지스터(13)의 제1 스테이지(ST1) 사이에 연결되어 스타트펄스(VST)를 제1 스테이지(ST1)의 스타트신호 입력단자에 공급한다. 스타트펄스 배선에는 매 프레임기간마다 프레임기간의 초기에 1회 발생되는 스타트펄스(VST)가 공급되고 나머지 기간 동안 저전위 전원 전압(VSS)을 유지한다. 필터(20)는 도 5와 같이 스타트펄스 배선과, 저전위 전원 전압(VSS)이 공급되는 VSS 배선 사이에 연결된 인덕터(L) 및 커패시터(C)를 포함한다. 스타트펄스(VST)는 인덕터(L)와 커패시터(C) 사이의 노드에 연결된 배선을 통해 시프트 레지스터(13)에서 제1 스테이지(ST1)의 스타트신호 입력단자에 인가된다. 인덕터(L)와 커패시터(C)가 조합된 필터(20)는 도 6과 같이 스타트펄스 배선으로부터 표시패널(10) 쪽으로 바라 볼 때 고주파 노이즈를 제거하는 저역 통과 필터(Low Pass Filter, LPF)이고, 도 7과 같이 저전위 전압원(VSS)으로부터 표시패널(10) 쪽으로 바라 볼 때 저주파 노이즈를 제거하는 고역 통과 필터(High Pass Filter, HPF)이다. PCB(14)로부터 표시패널(10) 쪽으로 유입되는 정전기는 저역 통과 필터(LPF)를 통해 제거되고, VSS 배선으로 유입되는 저주파 노이즈는 고역 통과 필터(HPF)를 통해 제거된다. 인덕터(L)는 도 8 및 도 9와 같이 평면 상에서 구현되는 스파이럴 인덕터(Spiral inductor)로 구현될 수 있다.
도 8은 도 5에 도시된 필터를 상세히 보여 주는 평면도이다. 도 9는 도 8에서 선 "Ⅰ-Ⅰ'"와 선 "Ⅱ-Ⅱ'"를 따라 절취한 인덕터의 단면 구조를 보여 주는 단면도이다. 도 10은 도 8에서 선 "Ⅲ-Ⅲ'"를 따라 절취한 인덕터의 단면 구조를 보여 주는 단면도이다. 도 11은 표시패널(10)에 형성된 픽셀 어레이 및 시프트 레지스터(13)의 TFT 구조를 보여 주는 단면도이다.
도 8 내지 도 11을 참조하면, 표시패널(10)은 게이트 금속 패턴들과, 게이트 금속 패턴들을 덮는 게이트 절연막(GI), 게이트 절연막 상에 형성된 반도체 패턴 및 소스-드레인 금속패턴들을 포함한다. 알루미늄(Al), AlNd, 구리(Cu) 중 어느 하나 또는 그 합금 등의 금속을 표시패널(10)의 하부 기판에 증착하고 그 금속을 포토리소그래피(Photolithography) 공정으로 패터닝함으로써 게이트 금속 패턴들이 형성된다. 게이트 금속 패턴들은 TFT의 게이트전극(TGM), TFT의 게이트전극(TGM)에 연결된 게이트라인, 스타트펄스 배선(VSTL), 커패시터(C)의 하부전극(CGM), 커패시터(C)의 하부전극(CGM)으로부터 인덕터(L) 쪽으로 신장된 LC 연결 패턴(CE) 등을 포함한다.
게이트 절연막(GI)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 절연물질을 기판 상에 증착하는 방법으로 형성되어 게이트 금속 패턴들을 덮는다. 반도체 패턴은 비정질 실리콘, 폴리 실리콘 등의 반도체 물질로 이루어지며, 게이트 절연막(GI) 상에 형성된다. 반도체 패턴은 액티브층(ACT)과 오믹접촉층(OHM)을 포함한다. 소스-드레인 금속패턴은 구리(Cu), 알루미늄(Al), AlNd, 몰리브덴(Mo) 중 어느 하나 또는 그 합금 등의 금속으로 이루어지며, 오믹 접촉층(OHM) 상에 형성된다. 필터(20)의 인덕터(L)와 커패시터(C)에서 소스 드레인 금속 패턴 아래에 도면에서 생략된 반도체 패턴이 형성될 수 있다. 소스-드레인 금속 패턴은 TFT의 소스 및 드레인전극(TSD), TFT의 소스 및 드레인전극(TSD) 중 어느 하나에 연결된 데이터라인, 인덕터(L)의 스파이럴 패턴(ISDM), 커패시터(C)의 상부전극(CSDM) 등을 포함한다. 인덕터(L)의 스파이럴 패턴(ISDM)은 평면 상에서 나선 형태로 패터닝된다. 커패시터(C)의 LC 연결 패턴(CE)은 인덕터(L)의 스파이럴 패턴(ISDM) 아래를 가로 질러 그 스파이럴 패턴(ISDM)의 중심부에 위치하는 스파이럴 패턴(ISDM)의 일측 끝단과 중첩된다. 인덕터(L)의 스파이럴 패턴(ISDM)의 일측 끝단은 게이트 절연막(GI)을 사이에 두고 LC 연결 패턴(CE)의 일부와 중첩되고, 그 타측 끝단은 게이트 절연막(GI)을 사이에 두고 스타트펄스 배선(VSTL)의 일측과 중첩된다.
표시패널(10)은 보호막(PASSI)과, 투명전극 패턴들을 포함한다. 보호막(PASSI)은 게이트 절연막(GI)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB(benzo cyclo butene) 또는 PFCB(perfluorocyclobutane) 등의 유기 절연 물질을 포함하여 TFT, 필터(20)의 인덕터(L) 및 커패시터(C)를 덮는다. 보호막(PASSI)에는 포토리소그래피 공정에 의해 보호막 물질이 패터닝됨으로써 다수의 콘택홀들이 형성된다. 콘택홀들은 제1 내지 제3 콘택홀들을 포함한다. 제1 콘택홀은 보호막(PASSI)과 스파이럴 패턴(ISDM)의 일측 끝단을 관통하여 스파이럴 패턴(ISDM)의 측면을 노출시키고 커패시터(C)의 LC 연결 패턴(CE) 상면을 노출시킨다. 제2 콘택홀은 보호막(PASSI)과 스파이럴 패턴(ISDM)의 타측 끝단을 관통하여 스파이럴 패턴(ISDM)의 측면을 노출시키고 스타트펄스 배선(VSTL)의 상면을 노출시킨다. 제3 콘택홀은 픽셀 어레이와 시프트 레지스터의 TFT에서, 보호막(PASSI)을 관통하여 TFT의 소스 및 드레인전극들 중 어느 하나를 노출시킨다.
투명전극 패턴들은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : IZO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 등의 투명 전도성 물질을 보호막(PASSI) 상에 증착하고 포토리소그래피 공정으로 패터닝함으로써 보호막(PASSI) 상에 형성된다. 투명전극 패턴들은 제1 내지 제3 투명전극 패턴들을 포함한다. 제1 투명전극 패턴은 제1 콘택홀을 통해 스파이럴 패턴(ISDM)의 일측 끝단 측면과 LC 연결 패턴(CE)의 상면에 접촉되어 인덕터(L)와 커패시터(C)의 하부전극(CGM)을 전기적으로 연결한다. 제1 투명전극 패턴은 제2 콘택홀은 통해 보호막(PASSI)과 스파이럴 패턴(ISDM)의 타측 끝단을 관통하여 스파이럴 패턴(ISDM)의 타측 끝단 측면과 스타트펄스 배선(VSTL)의 상면에 접촉되어 인덕터(L)와 스타트펄스 배선(VSTL)을 전기적으로 연결한다. 제3 투명전극 패턴은 TFT의 소스 및 드레인전극들 중 어느 하나에 접속되어 화소 전극 역할을 한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
13 : 레벨 시프터 15 : 시프트 레지스터
20 : 필터 L : 인덕터
C : 커패시터 VSTL : 스타트펄스 배선

Claims (5)

  1. 픽셀 어레이와 함께 표시패널의 기판 상에 직접 형성된 게이트 구동회로를 포함한 표시장치에 있어서,
    상기 게이트 구동회로의 동작을 시작하게 하는 스타트펄스를 상기 게이트 구동회로에 공급하기 위한 스타트펄스 배선;
    상기 스타트펄스 배선에 연결된 인덕터; 및
    저전위 전압이 공급되는 저전위 전압 배선과, 상기 인덕터 사이에 연결된 커패시터를 포함하고,
    상기 게이트 구동회로의 스타트신호 입력단자는 상기 인덕터와 상기 커패시터 사이의 노드에 연결되는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 스타트펄스 배선은 제1 게이트 금속 패턴으로 상기 기판 상에 형성되고,
    상기 커패시터는,
    상기 기판 상에 형성된 제2 게이트 금속 패턴으로 형성된 하부전극, 게이트 절연막을 사이에 두고 상기 하부전극과 중첩되는 제1 소스-드레인 금속 패턴으로 형성된 상부전극, 상기 하부전극으로부터 상기 인덕터 쪽으로 신장되는 제3 게이트 금속 패턴으로 이루어진 LC 연결 패턴을 포함하는 것을 특징으로 하는 표시장치.
  3. 제 2 항에 있어서,
    상기 인덕터는,
    상기 게이트 절연막을 사이에 두고 상기 스타트펄스 배선의 일측과 중첩됨과 아울러, 상기 커패시터의 LC 연결 패턴의 일측 끝단과 중첩되는 제2 소스-드레인 금속 패턴으로 이루어진 스파이럴 패턴을 포함하는 것을 특징으로 하는 표시장치.
  4. 제 3 항에 있어서,
    상기 인덕터와 상기 커패시터를 덮는 보호막;
    상기 보호막과 상기 스파이럴 패턴의 일측 끝단을 관통하는 제1 콘택홀을 통해 상기 스파이럴 패턴의 일측 끝단 측면과 상기 커패시터의 하부전극을 전기적으로 연결하는 제1 투명전극 패턴; 및
    상기 보호막과 상기 스파이럴 패턴의 타측 끝단을 관통하는 제2 콘택홀을 통해 상기 스파이럴 패턴의 타측 끝단 측면과 상기 스타트펄스 배선의 일측을 전기적으로 연결하는 제2 투명전극 패턴을 더 포함하는 것을 특징으로 하는 표시장치.
  5. 픽셀 어레이와 함께 표시패널의 기판 상에 직접 형성된 게이트 구동회로, 상기 게이트 구동회로의 동작을 시작하게 하는 스타트펄스를 상기 게이트 구동회로의 스타트 신호 입력 단자에 공급하기 위한 스타트펄스 배선, 저전위 전압이 공급되는 저전위 전압 배선을 포함한 표시장치의 정전기 및 노이즈 차단 방법에 있어서,
    상기 스타트펄스 배선과 상기 저전위 전압원 사이에서 직렬 연결된 인덕터와 커패시터를 포함한 필터를 이용하여 상기 게이트 구동회로에 입력되는 노이즈를 제거하는 단계를 포함하고,
    상기 인덕터는 상기 스타트펄스 배선에 연결되고, 상기 커패시터는 상기 저전위 전압 배선과 상기 인덕터 사이에 연결되며,
    상기 게이트 구동회로의 스타트 신호 입력 단자는 상기 인덕터와 상기 커패시터 사이의 노드에 연결된 것을 특징으로 하는 표시장치의 정전기 및 노이즈 차단 방법.
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