KR20130119623A

KR20130119623A - 게이트 구동회로 및 이를 포함하는 표시 장치

Info

Publication number: KR20130119623A
Application number: KR1020120042562A
Authority: KR
Inventors: 박경호; 김재원; 백승수; 유동현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2012-04-24
Filing date: 2012-04-24
Publication date: 2013-11-01
Also published as: US20130278570A1

Abstract

게이트 구동회로는 제1 내지 제n 클럭 라인들, 제1 내지 제m 선택 라인들, 홀딩 제어 라인, 전압 라인 및 제1 내지 제mn 스테이지들을 포함한다. 상기 제1 내지 제n 클럭 라인들은 제1 내지 제n(n은 자연수) 게이트 클럭 신호들을 전달한다. 상기 제1 내지 제m 선택 라인들은 제1 내지 제m(m은 자연수) 게이트 선택 신호들을 전달한다. 상기 홀딩 제어 라인은 홀딩 제어 신호를 전달한다. 상기 전압 라인은 게이트 오프 전압을 전달한다. 상기 제1 내지 제mn 스테이지들은 복수의 게이트 신호들을 출력하고, 각 스테이지는 상기 게이트 선택 신호의 하이 전압에 응답하여 상기 게이트 클럭 신호의 하이 전압을 게이트 신호의 게이트 온 전압으로 출력하고, 상기 홀딩 제어 신호의 하이 전압에 응답하여 상기 게이트 로우 전압을 출력한다. 게이트 구동회로 중 게이트 신호를 생성하는 스테이지의 박막 트랜지스터의 개수를 적어도 2개 이하로 설계함으로써 게이트 구동회로의 형성 면적을 최소화할 수 있다. 따라서, 표시 장치의 베젤 폭을 현저하게 감소시킬 수 있다.

Description

게이트 구동회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY APPARATUS HAVING THE SAME}

본 발명은 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 회로 구현을 간단하게 하기 위한 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.

최근 들어 표시장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 이른바 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다.

상기 게이트 구동회로는 ASG 회로와 상기 ASG 회로에 구동 신호를 전달하는 의 복수의 신호 배선들을 포함한다. 상기 게이트 구동회로를 상기 패널의 주변 영역에 형성함으로써 패널 모듈의 제조 원가 및 사이즈는 줄어들 수 있으나, 표시 장치의 베젤 폭이 상대적으로 증가하게 된다.

최근 좁은 베젤 폭 및 얇은 두께의 표시 장치가 요구됨에 따라서 베젤 폭의 축소 기술은 더욱 필요로 하고 있다.

이에 본 발명의 기술적 과제는 이러한 점에 착안한 것으로, 본 발명의 목적은 간단한 회로 구현을 위한 게이트 구동회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위하여 일 실시예에 따른 게이트 구동회로는 제1 내지 제n 클럭 라인들, 제1 내지 제m 선택 라인들, 홀딩 제어 라인, 전압 라인 및 제1 내지 제mn 스테이지들을 포함한다. 상기 제1 내지 제n 클럭 라인들은 제1 내지 제n(n은 자연수) 게이트 클럭 신호들을 전달한다. 상기 제1 내지 제m 선택 라인들은 제1 내지 제m(m은 자연수) 게이트 선택 신호들을 전달한다. 상기 홀딩 제어 라인은 홀딩 제어 신호를 전달한다. 상기 전압 라인은 게이트 오프 전압을 전달한다. 상기 제1 내지 제mn 스테이지들은 복수의 게이트 신호들을 출력하고, 각 스테이지는 상기 게이트 선택 신호의 하이 전압에 응답하여 상기 게이트 클럭 신호의 하이 전압을 게이트 신호의 게이트 온 전압으로 출력하고, 상기 홀딩 제어 신호의 하이 전압에 응답하여 상기 게이트 로우 전압을 출력한다.

본 실시예에서, 각 스테이지는 상기 게이트 선택 신호를 수신하는 제어부, 상기 게이트 클럭 신호를 수신하는 입력부 및 상기 게이트 신호를 출력하는 출력부를 포함하는 제1 트랜지스터 및 상기 홀딩 제어 신호를 수신하는 제어부, 상기 게이트 로우 전압을 수신하는 입력부 및 상기 게이트 신호를 출력하는 출력부를 포함하는 제2 트랜지스터를 포함할 수 있다.

본 실시예에서, 상기 홀딩 제어 라인은 홀수 번째 스테이지와 전기적으로 연결되어, 제1 홀딩 제어 신호를 전달하는 제1 홀딩 라인 및 짝수 번째 스테이지와 전기적으로 연결되어, 상기 제1 홀딩 제어 신호와 위상이 반전된 제2 홀딩 제어 신호를 전달하는 제2 홀딩 라인을 포함할 수 있다.

본 실시예에서, 상기 게이트 클럭 신호는 1 수평 주기(1H)의 폭을 갖는 제1 펄스를 포함하고, 상기 게이트 선택 신호는 n 수평 주기(n×H)의 폭을 갖는 제2 펄스를 포함할 수 있다.

본 실시예에서, 상기 게이트 클럭 신호의 상기 제1 펄스는 n 수평 주기(n×H)를 주기로 반복되고, 상기 게이트 선택 신호의 제2 펄스는 1 프레임을 주기로 반복될 수 있다.

본 실시예에서, 상기 제1 내지 제n 게이트 클럭 신호들은 1 수평 주기(1H)로 순차적으로 지연되고, 상기 제1 내지 제m 게이트 선택 신호들은 n 수평 주기(n×H)로 순차적으로 지연될 수 있다.

본 실시예에서, 상기 게이트 선택 신호의 하이 전압의 레벨은 상기 게이트 클럭 신호의 하이 전압의 레벨 보다 높을 수 있다.

본 실시예에서, 각 클럭 라인은 연속적으로 배열된 m 개의 스테이지들과 연결되고, 각 선택 라인은 불연속적으로 배열된 n 개의 스테이지들과 연결될 수 있다.

본 실시예에서, 각 클럭 라인은 불연속적으로 배열된 m 개의 스테이지들과 연결되고, 각 선택 라인은 연속적으로 배열된 n 개의 스테이지들과 연결될 수 있다.

상기한 본 발명의 목적을 실현하기 위하여 일 실시예에 따른 표시 장치는 표시 패널, 데이터 구동회로 및 게이트 구동회로를 포함한다. 상기 표시 패널은 복수의 데이터 라인들 및 상기 데이터 라인들과 교차하는 복수의 게이트 라인들을 포함하는 표시 영역과, 상기 표시 영역을 둘러싸는 주변영역을 포함한다. 상기 데이터 구동회로는 상기 데이터 라인들에 데이터 신호를 제공한다. 상기 게이트 구동회로는 상기 주변 영역에 배치되어 상기 게이트 라인들에 게이트 신호를 출력하는 제1 내지 제mn 스테이지들(n 및 m 은 자연수)을 포함하고, 제1 내지 제n 게이트 클럭 신호들을 전달하는 제1 내지 제n 클럭 라인들, 제1 내지 제m 게이트 선택 신호들을 전달하는 제1 내지 제m 선택 라인들, 홀딩 제어 신호를 전달하는 홀딩 제어 라인, 게이트 오프 전압을 전달하는 전압 라인 및 각 스테이지는 상기 게이트 선택 신호의 하이 전압에 응답하여 상기 게이트 클럭 신호의 하이 전압을 게이트 신호의 게이트 온 전압으로 출력하고, 상기 홀딩 제어 신호의 하이 전압에 응답하여 상기 게이트 로우 전압을 출력한다.

본 실시예에서, 상기 표시 장치는 상기 게이트 클럭 신호, 상기 게이트 선택 신호, 상기 홀딩 제어 신호를 상기 게이트 구동회로에 제공하는 타이밍 제어부를 더 포함할 수 있다.

본 실시예에서, 상기 게이트 구동회로는 상기 게이트 선택 신호가 하이 전압을 갖는 프레임의 서브 구간 동안 n 개의 게이트 신호들을 순차적으로 상기 표시 패널에 제공하고, 상기 데이터 구동회로는 상기 서브 구간 동안 상기 n 개의 게이트 신호들이 제공되는 n 개의 게이트 라인들과 연결된 화소들에 데이터 신호를 제공할 수 있다.

이러한 게이트 구동회로 및 이를 포함하는 표시 장치에 의하면, 게이트 구동회로 중 게이트 신호를 생성하는 스테이지의 박막 트랜지스터의 개수를 적어도 2개 이하로 설계함으로써 게이트 구동회로의 형성 면적을 최소화할 수 있다. 따라서, 표시 장치의 베젤 폭을 현저하게 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 게이트 구동회로에 대한 개념도이다.
도 3a 및 도 3b는 도 2에 도시된 홀수 번째 스테이지 및 짝수 번째 스테이지의 회로도들이다.
도 4는 도 2에 도시된 게이트 구동회로의 입출력 신호들의 파형도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 입출력 신호들의 파형도이다.
도 6은 본 발명의 다른 실시예에 따른 게이트 구동회로에 대한 개념도이다.
도 7은 도 6에 도시된 게이트 구동회로의 입출력 신호들의 파형도이다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 타이밍 제어부(200), 전압 발생부(300), 데이터 구동회로(400) 및 게이트 구동회로(500)를 포함한다.

상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다.

상기 표시 영역(DA)에는 복수의 데이터 라인들(DL), 복수의 게이트 라인들(GL) 및 복수의 화소들(P)을 포함한다. 상기 데이터 라인들(DL)은 제1 방향(D1)으로 연장되고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된다. 상기 게이트 라인들(GL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다. 상기 화소들(P)은 데이터 라인(DL)과 게이트 라인(GL)에 연결된 박막 트랜지스터(TR) 및 상기 박막 트랜지스터(TR)에 연결된 액정 커패시터(CLC)를 포함할 수 있다.

상기 주변 영역(PA)에는 상기 게이트 구동회로(500)가 배치된다. 상기 게이트 구동회로(500)는 복수의 신호 라인들과 복수의 박막 트랜지스터들을 포함한다. 상기 게이트 구동회로(500)는 상기 표시 영역(DA)에 포함된 박막 트랜지스터를 제조하는 공정을 통해서 상기 주변 영역(PA)에 형성될 수 있다.

상기 타이밍 제어부(200)는 외부로부터 동기 신호 및 데이터 신호를 수신한다. 상기 타이밍 제어부(200)는 상기 동기 신호에 기초하여 복수의 타이밍 제어신호들을 생성하고, 상기 데이터 신호를 다양한 알고리즘을 이용하여 보정된 데이터 신호를 상기 데이터 구동회로(300)에 제공한다.

상기 타이밍 제어신호는 상기 데이터 구동회로(300)의 구동 타이밍을 제어하는 데이터 제어신호와 상기 게이트 구동회로(400)의 구동 타이밍을 제어하는 게이트 제어신호를 포함할 수 있다. 상기 게이트 제어신호는 복수의 게이트 클럭 신호들(C), 복수의 게이트 선택 신호(S) 및 복수의 홀드 제어 신호(Hd)를 포함할 수 있다.

상기 전압 발생부(300)는 상기 표시 패널(100)을 구동하기 위한 구동 전압을 발생한다. 상기 구동 전압은 예를 들어, 게이트 오프 전압(VSS), 아날로그 구동전압(AVDD), 디지털 구동 전압(DVDD) 등을 포함할 수 있다.

상기 데이터 구동회로(400)는 상기 타이밍 제어부(200)로부터 제공된 상기 데이터 신호를 아날로그 형태의 데이터 전압으로 변환하여 상기 표시 패널(100)에 제공한다.

상기 게이트 구동회로(500)는 복수의 신호 라인들 및 상기 신호 라인들로부터 제공된 구동 신호들에 기초하여 독립적으로 구동하는 복수의 스테이지들을 포함한다. 상기 신호 라인들은 상기 스테이지들을 구동하기 위한 구동 신호들을 전달하고, 상기 스테이지들은 상기 구동 신호들에 기초하여 복수의 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다. 상기 신호 라인들은 n 개의 클럭 라인들(CL)과 m 개의 선택 라인들(SL)을 포함한다. 상기 n×m 은 상기 게이트 라인(GL)의 전체 개수에 대응한다. 예를 들면, 상기 게이트 라인의 개수가 1080 개 인 경우, 상기 클럭 라인의 개수, n은 30 이고, 상기 선택 라인의 개수, m은 36 일 수 있다. 따라서, 상기 클럭 라인의 개수 및 상기 선택 라인의 개수는 상기 게이트 라인의 전체 개수에 대응하여 최소화할 수 있도록 다양하게 설계될 수 있다.

상기 스테이지의 개수는 상기 게이트 라인의 전체 개수와 실질적으로 동일하고, 각 스테이지는 적어도 2 개 이하의 박막 트랜지스터들을 포함할 수 있다.

도 2는 도 1의 게이트 구동회로에 대한 개념도이다.

도 1 및 도 2를 참조하면, 상기 게이트 구동회로(500)는 복수의 클럭 라인들(CL1, CL2,.., CLn), 복수의 선택 라인들(SL1, SL2,.., SLm), 홀딩 제어 라인(HL1, HL2), 전압 라인(VL) 및 복수의 스테이지들(GS1, GS2,..., GSnm)을 포함한다.

제1 내지 제n 클럭 라인들(CL1, CL2,.., CLn)은 제1 내지 제n 게이트 클럭 신호들을 각각 전달한다. 각 클럭 라인은 연속적으로 배열된 m 개의 스테이지들과 연결된다. 예를 들면, 제1 클럭 라인(CL1)은 제1 내지 제n 스테이지들(GS1, GS2,..,GSn)과 연결되고, 제2 클럭 라인(CL2)은 제n+1 내지 제2n 스테이지들(GSn+1, GSn+2,.., GS2n)과 연결되고, 제m 클럭 라인(CLm)은 제(m-1)n+1 내지 제mn 스테이지들(GS(m-1)n+1, GS(m-1)n+2,.., GSmn)과 연결된다. 제1 내지 제n 클럭 라인들(CL1, CL2,.., CLn) 각각은 연결 라인(CL)을 통해서 상기 스테이지들(GS1, GS2,..., GSnm)과 전기적으로 연결된다.

상기 제1 내지 제m 게이트 클럭 신호들 각각은 1 수평 주기(1H)에 대응하는 폭을 갖는 제1 펄스(PW1)를 포함한다. 상기 제1 내지 제n 게이트 클럭 신호들은 동일한 배선 저항을 갖는 라인들을 통해서 상기 스테이지들(GS1, GS2,..., GSnm) 각각에 인가될 수 있다. 즉, 상기 제1 내지 제n 게이트 클럭 신호들은 상기 표시 패널(100)의 주변 영역에 형성된 패드들을 통해 수신되고, 상기 패드들과 상기 스테이지들(GS1, GS2,..., GSnm) 사이를 연결하는 상기 클럭 라인들(CL1, CL2,.., CLn) 및 연결 라인들(CL)은 각각에 스테이지들(GS1, GS2,..., GSnm)에 대해 등저항을 갖는다. 상기 스테이지들(GS1, GS2,..., GSnm)의 위치에 따라서 패드들과 각 스테이지를 연결하는 라인의 길이가 서로 다르므로 라인 폭을 조절하거나 동일한 라인 폭에 대해서 지그재그 패턴을 이용하여 라인 길이를 조절함으로써 등저항을 설계할 수 있다.

제1 내지 제m 선택 라인들(SL1, SL2,.., SLm)은 제1 내지 제m 게이트 선택 신호들을 각각 전달한다. 각 선택 라인은 불연속적으로 배열된 n 개의 스테이지들과 연결된다. 예를 들면, 제1 선택 라인(SL1)은 제1, 제(n+1), 제(2n+1),..., 제(m-1)n+1 스테이지들(GS1, GSn+1,.., GS(m-1)n+1)과 연결되고, 제2 선택 라인(SL2)은 제2, 제n+2, 제2n+2,..., 제(m-1)n+2 스테이지들(GS2, GSn+2,.., GS(m-1)n+2)과 연결되고, 제n 선택 라인(SLn)은 제n, 제2n,.., 제mn 스테이지들(GSn, GS2n,.., GSmn)과 연결된다. 상기 제1 내지 제n 게이트 선택 신호들 각각은 n 수평 주기(n×H)에 대응하는 펄스 폭을 갖는 제2 펄스(PW2)를 포함하고, 한 프레임 내에 포함된다. 상기 제1 펄스(PW1)는 n 수평 주기(n×H)를 주기로 반복되고, 상기 제2 펄스(PW2)는 프레임을 주기로 반복된다.

상기 홀딩 제어 라인은 제1 홀딩 제어 신호를 전달하는 제1 홀딩 라인(HL1) 및 제2 홀딩 제어 신호를 전달하는 제2 홀딩 라인(HL2)을 포함한다. 상기 제1 홀딩 라인(HL1)은 홀수 번째 스테이지들과 연결되고, 상기 제2 홀딩 라인(HL2)은 짝수 번째 스테이지들과 연결된다. 상기 제1 및 제2 홀딩 제어 신호들은 서로 반전된 위상을 갖는다. 상기 제1 홀딩 제어 신호(Hd1)는 상기 홀수 번째 스테이지들로부터 출력되는 홀수 번째 게이트 신호들 각각이 게이트 온 전압을 갖는 1 수평 구간을 제외한 프레임의 나머지 구간 동안 게이트 오프 전압을 유지하도록 제어한다. 상기 제2 홀딩 제어 신호(Hd2)는 상기 짝수 번째 스테이지들로부터 출력되는 짝수 번째 게이트 신호들 각각이 게이트 온 전압을 갖는 1 수평 구간을 제외한 프레임의 나머지 구간 동안 게이트 오프 전압을 유지하도록 제어한다. 상기 제2 홀딩 제어 신호(Hd2)는 상기 제1 홀딩 제어 신호(Hd1)의 위상과 반전된 위상을 갖는다.

상기 전압 라인(VL)은 게이트 오프 전압을 전달한다. 상기 전압 라인(VL)은 상기 제1 내지 제mn 스테이지들(GS1, GS2,..., GSmn)과 연결된다.

상기 제1 내지 제mn 스테이지들(GS1, GS2,..., GSmn) 각각은 제1 입력 단자, 제2 입력 단자, 제3 입력 단자, 제4 입력 단자 및 출력 단자를 포함한다.

상기 제1 입력 단자는 클럭 라인과 연결되고, 상기 제2 입력 단자는 선택 라인과 연결되고, 상기 제3 입력 단자는 홀딩 제어 라인과 연결되고, 상기 제4 입력 단자는 전압 라인과 연결되고, 상기 출력 단자는 게이트 라인과 연결된다.

상기 제1 내지 제mn 스테이지들(GS1, GS2,..., GSmn)은 상기 제1 내지 제m 게이트 선택 신호들 및 상기 제1 내지 제m 게이트 선택 신호들에 기초하여 한 프레임 동안 상기 제1 내지 제mn 게이트 라인들(GL1, GL2,..., GLmn)에 순차적으로 게이트 신호들을 출력한다.

예를 들어, FHD 해상도를 갖는 표시 패널을 구동하는 게이트 구동회로를 36개의 게이트 클럭 신호들을 전달하는 36 개의 클럭 라인과, 30 개의 게이트 선택 신호를 전달하는 30 개의 선택 라인들 및 2 개의 홀딩 제어 라인들 및 1 개의 전압 라인을 포함하는 경우, 상기 게이트 구동회로(500)는 약 69 개의 신호 라인들을 갖도록 설계될 수 있다. 이 경우, 신호 라인의 선폭을 10 ㎛ 로 하고 간격을 5 ㎛ 로 설계할 경우, 필요한 공간은 약 1.3 mm 정도이다. 기존 17개의 박막 트랜지스터들로 이루어진 스테이지를 포함하는 게이트 구동회로의 경우 필요한 공간은 약 3.4mm 정도이다. 본 실시예에 따른 게이트 구동회로의 경우, 필요 공간을 약 2.1 mm 정도 감소시킬 수 있다. 따라서 표시 장치에서 보다 좁은 베젤 폭을 실현할 수 있다.

도 3a 및 도 3b는 도 2에 도시된 홀수 번째 스테이지 및 짝수 번째 스테이지의 회로도들이다. 도 4는 도 2에 도시된 게이트 구동회로의 입출력 신호들의 파형도이다.

도 2, 도 3a, 도 3b 및 도 4를 참조하면, 홀수 번째 스테이지(GS_O)는 제1 트랜지스터(T1_O), 제2 트랜지스터(T2_O), 제1 입력 단자(IT1), 제2 입력 단자(IT2), 제3 입력 단자(IT3), 제4 입력 단자(IT4) 및 출력 단자(OT)를 포함한다.

상기 제1 트랜지스터(T1_O)는 상기 제2 입력 단자(IT2)와 연결된 제어부와, 상기 제1 입력 단자(IT1)와 연결된 입력부 및 상기 출력 단자(OT)와 연결된 출력부를 포함한다.

상기 제2 트랜지스터(T2_O)는 상기 제3 입력 단자(IT3)와 연결된 제어부와, 상기 제4 입력 단자(IT4)와 연결된 입력부 및 상기 제1 트랜지스터(T1_O)의 출력부와 연결된 출력부를 포함한다.

상기 제1 입력 단자(IT1)는 게이트 클럭 신호를 수신한다. 상기 게이트 클럭 신호는 제1 내지 제n 게이트 클럭 신호들(C1, C2,.., Cn)을 포함하고, 상기 제1 내지 제n 게이트 클럭 신호들(C1, C2,.., Cn)은 1 수평 주기(1H)로 순차적으로 지연되고, 하이 전압과 로우 전압을 가진다. 상기 게이트 클럭 신호의 상기 하이 전압은 약 30 V 이고, 상기 로우 전압은 약 -7.5V 일 수 있다. 예를 들면, 상기 홀수 번째 스테이지가 제1 스테이지(GS1)인 경우, 상기 제1 입력 단자(IT1)는 제1 게이트 클럭 신호(C1)를 수신한다.

상기 제2 입력 단자(IT2)는 게이트 선택 신호를 수신한다. 상기 게이트 선택 신호는 제1 내지 제m 게이트 선택 신호들(S1,S2,.., Sm)을 포함하고, 상기 제1 내지 제m 게이트 선택 신호들(S1,S2,.., Sm)은 n 수평 주기(n×H)로 순차적으로 지연되고, 하이 전압과 로우 전압을 가진다. 상기 게이트 선택 신호의 하이 전압은 약 45 V 이고, 로우 전압은 약 -7.5V 일 수 있다. 예를 들면, 상기 홀수 번째 스테이지가 상기 제1 스테이지(GS1)인 경우, 상기 제2 입력 단자(IT2)는 제1 게이트 선택 신호(S1)를 수신한다.

상기 제3 입력 단자(IT3)는 제1 홀딩 제어 신호(Hd1)를 수신한다.

상기 제4 입력 단자(IT4)는 게이트 오프 전압(VSS)을 수신한다.

상기 출력 단자(OT)는 게이트 라인과 연결되고, 게이트 온 전압과 게이트 로우 전압을 포함하는 게이트 신호(G1)를 출력한다.

예를 들면, 상기 홀수 번째 스테이지가 상기 제1 스테이지(GS1)인 경우, 상기 제1 입력 단자(IT1)에 제1 게이트 클럭 신호(C1)가 수신되고, 상기 제2 입력 단자(IT2)에 제1 게이트 선택 신호(S1)가 수신되고, 제3 입력 단자(IT3)에 제1 홀딩 제어 신호(Hd1)가 수신되고, 제4 입력 단자(IT4)에 게이트 오프 전압(VSS)이 수신된다.

상기 제1 트랜지스터(T1_O)는 상기 제1 게이트 선택 신호(S1)가 하이 전압을 갖는 제1 서브 구간(SF1)의 제1 구간(h1) 동안, 상기 제1 게이트 선택 신호(S1)의 하이 전압에 응답하여 상기 제1 게이트 클럭 신호(C1)의 하이 전압을 상기 출력 단자(OT)를 통해 출력한다. 상기 제1 스테이지(GS1)는 상기 제1 게이트 클럭 신호(C1)의 하이 전압을 제1 게이트 신호(G1)의 게이트 온 전압으로 출력한다.

상기 제2 트랜지스터(T2_O)는 상기 제1 서브 구간(SF1)의 제2 구간(h2)에 상기 제1 홀딩 제어 신호(Hd1)의 하이 전압에 응답하여 상기 게이트 오프 전압(VSS)을 상기 출력 단자(OT)를 통해 출력한다. 상기 제1 스테이지(GS1)는 상기 게이트 오프 전압(VSS)을 제1 게이트 신호(G1)의 게이트 오프 전압으로 출력한다.

이후, 상기 프레임의 나머지 구간 동안, 상기 제2 트랜지스터(T2_O)는 상기 제1 홀딩 제어 신호(Hd1)의 하이 전압에 응답하여 상기 게이트 오프 전압(VSS)을 상기 제1 게이트 신호(G1)의 게이트 오프 전압으로 출력한다.

또한, 짝수 번째 스테이지(GS_E)는 제1 트랜지스터(T1_E), 제2 트랜지스터(T2_E), 제1 입력 단자(IT1), 제2 입력 단자(IT2), 제3 입력 단자(IT3), 제4 입력 단자(IT4) 및 출력 단자(OT)를 포함한다.

상기 제1 트랜지스터(T1_E)는 상기 제2 입력 단자(IT2)와 연결된 제어부와, 상기 제1 입력 단자(IT1)와 연결된 입력부 및 상기 출력 단자(OT)와 연결된 출력부를 포함한다.

상기 제2 트랜지스터(T2_E)는 상기 제3 입력 단자(IT3)와 연결된 제어부와, 상기 제4 입력 단자(IT4)와 연결된 입력부 및 상기 제1 트랜지스터(T1_E)의 출력부와 연결된 출력부를 포함한다.

상기 제1 입력 단자(IT1)는 게이트 클럭 신호를 수신한다. 예를 들면, 상기 짝수 번째 스테이지가 제1 스테이지(GS2)인 경우, 상기 제1 입력 단자(IT1)는 제2 게이트 클럭 신호(C2)를 수신한다.

상기 제2 입력 단자(IT2)는 게이트 선택 신호를 수신한다. 예를 들면, 상기 짝수 번째 스테이지가 상기 제2 스테이지(GS2)인 경우, 상기 제2 입력 단자(IT2)는 제1 게이트 선택 신호(S1)를 수신한다.

상기 제3 입력 단자(IT3)는 제2 홀딩 제어 신호(Hd2)를 수신한다.

상기 제4 입력 단자(IT4)는 게이트 오프 전압(VSS)을 수신한다.

상기 출력 단자(OT)는 게이트 라인과 연결되고, 게이트 온 전압과 게이트 로우 전압을 포함하는 게이트 신호를 출력한다.

예를 들면, 상기 짝수 번째 스테이지가 상기 제2 스테이지(GS2)인 경우, 상기 제1 입력 단자(IT1)에 제1 게이트 클럭 신호(C1)가 수신되고, 상기 제2 입력 단자(IT2)에 제2 게이트 선택 신호(S2)가 수신되고, 제3 입력 단자(IT3)에 제2 홀딩 제어 신호(Hd2)가 수신되고, 제4 입력 단자(IT4)에 게이트 오프 전압(VSS)이 수신된다.

상기 제1 트랜지스터(T1_O)는 상기 제2 게이트 선택 신호(S2)가 하이 전압을 갖는 제2 서브 구간(SF2)의 제1 구간(h1) 동안, 상기 제2 게이트 선택 신호(S2)의 하이 전압에 응답하여 상기 제1 게이트 클럭 신호(C1)의 하이 전압을 상기 출력 단자(OT)를 통해 출력한다. 상기 제2 스테이지(GS2)는 상기 제1 게이트 클럭 신호(C1)의 하이 전압을 제2 게이트 신호(G2)의 게이트 온 전압으로 출력한다.

상기 제2 트랜지스터(T2_O)는 상기 제2 서브 구간(SF2)의 제2 구간(h2)에 상기 제2 홀딩 제어 신호(Hd2)의 하이 전압에 응답하여 상기 게이트 오프 전압(VSS)을 상기 출력 단자(OT)를 통해 출력한다. 상기 제2 스테이지(GS2)는 상기 게이트 오프 전압(VSS)을 제2 게이트 신호(G2)의 게이트 오프 전압으로 출력한다.

이후, 상기 프레임의 나머지 구간 동안, 상기 제2 트랜지스터(T2_E)는 상기 제2 홀딩 제어 신호(Hd2)의 하이 전압에 응답하여 상기 게이트 오프 전압(VSS)을 상기 제2 게이트 신호(G2)의 게이트 오프 전압으로 출력한다.

본 실시예에 따른 게이트 구동회로(500)는 제1 게이트 선택 신호(S1)가 하이 전압을 갖는 제1 서브 구간(SF1) 동안 제1, 제n+1, 제2n+1,.., 제(m-1)n+1 게이트 신호들을 순차적으로 출력하고, 제2 게이트 선택 신호(S2)가 하이 전압을 갖는 제2 서브 구간(SF2) 동안 제2, 제n+2, 제2n+2,.., 제(m-1)n+2 게이트 신호들을 순차적으로 출력하고, 제m 게이트 선택 신호(Sm)가 하이 전압을 갖는 제m 서브 구간(SFm) 동안 제n, 제2n,.., 제mn 게이트 신호들을 순차적으로 출력한다.

결과적으로, 상기 게이트 구동회로(500)는 한 프레임 동안 제1 내지 제mn 게이트 신호들(G1, G2, G3,..., Gmn)을 출력한다.

도 5는 본 발명의 다른 실시예에 따른 표시 장치의 입출력 신호들의 파형도이다.

도 1, 도 2 및 도 5를 참조하면, 본 실시예에 따른 게이트 구동회로는 전체 개수가 36 개인 게이트 라인들을 구동하는 것을 예로 한다. 상기 36 개의 전체 게이트 라인의 개수에 따라서, 게이트 클럭 신호는 6 개이고, 게이트 선택 신호는 6 개로 설정될 수 있다.

상기 타이밍 제어부(200)는 게이트 제어 신호로서, 제1 내지 제6 게이트 클럭 신호들(C1, C2,.., C6), 제1 내지 제6 게이트 선택 신호들(S1, S2,.., S6), 제1 및 제2 홀딩 제어 신호들(Hd1, Hd2)을 상기 게이트 구동회로(500)에 제공한다.

또한, 상기 타이밍 제어부(200)는 상기 게이트 구동회로(500)에 동기되어 상기 데이터 구동회로(400)를 구동하도록 상기 데이터 구동회로(400)를 제어한다. 예를 들면, 상기 게이트 구동회로(500)에서 제1 게이트 신호(G1)가 출력되는 구간에 상기 데이터 구동회로(400)는 상기 제1 게이트 신호(G1)가 제공되는 제1 게이트 라인(GL1)에 연결된 화소들에 데이터 신호를 출력한다.

도 3a 및 도 3b를 참조하여 설명된 바와 같이, 상기 게이트 구동회로(500)는 제1 게이트 선택 신호(S1)의 하이 전압에 응답하여 순차적으로 입력되는 제1 내지 제6 게이트 클럭 신호들(C1, C2,..,C6)의 하이 전압을 제1, 제7, 제13, 제19, 제25, 제31 게이트 신호들(G1, G7, G13, G19, G25, G31)로 순차적으로 생성한다. 상기 게이트 구동회로(500)는 상기 제1 게이트 선택 신호(S1)가 하이 전압을 갖는 제1 서브 구간(SF1) 동안 제1, 제7, 제13, 제19, 제25, 제31 게이트 라인들에 상기 제1, 제7, 제13, 제19, 제25, 제31 게이트 신호들(G1, G7, G13, G19, G25, G31)을 순차적으로 제공한다(G_OUT).

상기 게이트 구동회로(500)에 동기되어, 상기 데이터 구동회로(400)는 상기 제1, 제7, 제13, 제19, 제25, 제31 수평 라인들에 각각 대응하는 라인 데이터 신호들(d1, d7, d13, d19, d25, d31)을 순차적으로 상기 표시 패널(100)에 제공한다(D_OUT).

제2 게이트 선택 신호(S2)가 하이 전압을 갖는 제2 서브 구간(SF2)동안, 상기 게이트 구동회로(500)는 제2 게이트 선택 신호(S2)의 하이 전압에 응답하여 순차적으로 입력되는 제1 내지 제6 게이트 클럭 신호들(C1, C2,..,C6)의 하이 전압을 제2, 제8, 제14, 제20, 제26, 제32 게이트 신호들(G2, G8, G14, G20, G26, G32)로 순차적으로 생성한다. 상기 제2 서브 구간(SF1) 동안 제2, 제8, 제14, 제20, 제26, 제32 게이트 라인들에 상기 제2, 제8, 제14, 제20, 제26, 제32 게이트 신호들(G2, G8, G14, G20, G26, G32)을 순차적으로 제공한다(G_OUT).

상기 게이트 구동회로(500)에 동기되어, 상기 데이터 구동회로(400)는 상기 제2, 제8, 제14, 제20, 제26, 제32 수평 라인들에 각각 대응하는 라인 데이터 신호들(d2, d8, d14, d20, d26, d32)을 순차적으로 상기 표시 패널(100)에 제공한다(D_OUT).

이와 같은 방식으로, 제6 게이트 선택 신호(S6)가 하이 전압을 갖는 제6 서브 구간(SF6)동안, 상기 게이트 구동회로(500)는 제6 게이트 선택 신호(S6)의 하이 전압에 응답하여 순차적으로 입력되는 제1 내지 제6 게이트 클럭 신호들(C1, C2,..,C6)의 하이 전압을 제6, 제12, 제18, 제24, 제30, 제36 게이트 신호들(G6, G12, G18, G24, G30, G36)로 순차적으로 생성한다. 상기 제6 서브 구간(SF6) 동안 제6, 제12, 제18, 제24, 제30, 제36 게이트 라인들에 상기 제6, 제12, 제18, 제24, 제30, 제36 게이트 신호들(G6, G12, G18, G24, G30, G36)을 순차적으로 제공한다(G_OUT).

상기 게이트 구동회로(500)에 동기되어, 상기 데이터 구동회로(400)는 상기 제6, 제12, 제18, 제24, 제30, 제36 수평 라인들에 각각 대응하는 라인 데이터 신호들(d6, d12, d18, d24, d30, d36)을 순차적으로 상기 표시 패널(100)에 제공한다(D_OUT).

도 6은 본 발명의 다른 실시예에 따른 게이트 구동회로에 대한 개념도이다.

도 1 및 도 6을 참조하면, 본 실시예에 따른 게이트 구동회로(500A)는 도 2에 도시된 이전 실시예에 따른 게이트 구동회로(500)와 비교할 때 복수의 스테이지들(GS1, GS2,..., GSnm)과 제1 내지 제n 클럭 라인들(CL1, CL2,.., CLn) 및 제1 내지 제m 선택 라인들(SL1, SL2,.., SLm)의 연결 관계를 제외하고는 실질적으로 동일하므로 반복되는 설명은 생략한다.

구체적으로, 제1 내지 제n 클럭 라인들(CL1, CL2,.., CLn)은 제1 내지 제n 게이트 클럭 신호들을 각각 전달한다. 각 클럭 라인은 불연속적으로 배열된 m 개의 스테이지들과 연결된다. 예를 들면, 제1 클럭 라인(CL1)은 제1, 제(n+1), 제(2n+1),..., 제(m-1)n+1 스테이지들(GS1, GSn+1, GS2n+1,.., GS(m-1)n+1)과 연결되고, 제2 클럭 라인(CL2)은 제2, 제n+2, 제2n+2,..., 제(m-1)n+2 스테이지들(GS2, GSn+2, GS2n+2,.., GS(m-1)n+2)과 연결되고, 제m 클럭 라인(CLm)은 제n, 제2n,.., 제mn 스테이지들(GSn, GS2n,.., GSmn)과 연결된다. 열 방향으로 연장된 제1 내지 제n 클럭 라인들(CL1, CL2,.., CLn) 각각은 행 방향으로 연장된 연결 라인을 통해서 상기 스테이지들(GS1, GS2,..., GSnm)과 전기적으로 연결된다.

제1 내지 제m 선택 라인들(SL1, SL2,.., SLm)은 제1 내지 제m 게이트 선택 신호들을 각각 전달한다. 각 선택 라인은 연속적으로 배열된 n 개의 스테이지들과 연결된다. 예를 들면, 제1 선택 라인(SL1)은 제1 내지 제n 스테이지들(GS1, GS2,..,GSn)과 연결되고, 제2 선택 라인(SL2)은 제n+1 내지 제2n 스테이지들(GSn+1, GSn+2,.., GS2n)과 연결되고, 제n 선택 라인(SLn)은 제(m-1)n+1 내지 제mn 스테이지들(GS(m-1)n+1, GS(m-1)n+2,.., GSmn)과 연결된다. 상기 제1 내지 제n 게이트 선택 신호들 각각은 n 수평 주기(n×H)에 대응하는 펄스 폭을 갖는 제2 펄스(PW2)를 포함하고, 한 프레임 내에 포함된다.

도 7은 도 6에 도시된 게이트 구동회로의 입출력 신호들의 파형도이다.

도 3a, 도 3b, 도 6 및 도 7을 참조하면, 홀수 번째 스테이지가 제1 스테이지(GS1)인 경우, 상기 제1 입력 단자(IT1)에 제1 게이트 클럭 신호(C1)가 수신되고, 상기 제2 입력 단자(IT2)에 제1 게이트 선택 신호(S1)가 수신되고, 제3 입력 단자(IT3)에 제1 홀딩 제어 신호(Hd1)가 수신되고, 제4 입력 단자(IT4)에 게이트 오프 전압(VSS)이 수신된다.

한편, 짝수 번째 스테이지가 상기 제2 스테이지(GS2)인 경우, 상기 제1 입력 단자(IT1)에 제2 게이트 클럭 신호(C2)가 수신되고, 상기 제2 입력 단자(IT2)에 제1 게이트 선택 신호(S1)가 수신되고, 제3 입력 단자(IT3)에 제2 홀딩 제어 신호(Hd2)가 수신되고, 제4 입력 단자(IT4)에 게이트 오프 전압(VSS)이 수신된다.

상기 제1 트랜지스터(T1_O)는 상기 제1 게이트 선택 신호(S1)가 하이 전압을 갖는 상기 제1 서브 구간(SF1)의 제2 구간(h2) 동안, 상기 제1 게이트 선택 신호(S1)의 하이 전압에 응답하여 상기 제2 게이트 클럭 신호(C2)의 하이 전압을 상기 출력 단자(OT)를 통해 출력한다. 상기 제2 스테이지(GS2)는 상기 제2 게이트 클럭 신호(C2)의 하이 전압을 제2 게이트 신호(G2)의 게이트 온 전압으로 출력한다.

상기 제2 트랜지스터(T2_O)는 상기 제1 서브 구간(SF1)의 제3 구간(h3)에 상기 제2 홀딩 제어 신호(Hd2)의 하이 전압에 응답하여 상기 게이트 오프 전압(VSS)을 상기 출력 단자(OT)를 통해 출력한다. 상기 제2 스테이지(GS2)는 상기 게이트 오프 전압(VSS)을 제2 게이트 신호(G2)의 게이트 오프 전압으로 출력한다.

본 실시예에 따른 상기 게이트 구동회로(500A)는 제1 게이트 선택 신호(S1)가 하이 전압을 갖는 제1 서브 구간(SF1) 동안 제1 내지 제n 게이트 신호들을 순차적으로 출력하고, 제2 서브 구간(SF2) 동안 제n+1 내지 제2n 게이트 신호들을 순차적으로 출력하고, 같은 방식으로, 제m 서브 구간(SFm) 동안 제(m-1)n+1 내지 제mn 게이트 신호들을 순차적으로 출력한다.

결과적으로, 상기 게이트 구동회로(500A)는 한 프레임 동안 제1 내지 제mn 게이트 신호들(G1, G2, G3,..., Gmn)을 순차적으로 출력한다.

본 실시예에 따른 상기 게이트 구동 회로를 포함하는 표시 장치의 데이터 구동회로는 상기 게이트 구동회로(500A)에 동기되어 상기 게이트 라인들에 의해 정의된 표시 패널의 수평 라인들에 순차적으로 데이터 신호를 제공할 수 있다.

본 발명의 실시예들에 따르면, 게이트 구동회로 중 게이트 신호를 생성하는 스테이지의 박막 트랜지스터의 개수를 적어도 2개 이하로 설계함으로써 게이트 구동회로의 형성 면적을 최소화할 수 있다. 따라서, 표시 장치의 베젤 폭을 현저하게 감소시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 표시 패널 200 : 타이밍 제어부
300 : 전압 발생부 400 : 데이터 구동회로
500, 500A : 게이트 구동회로

Claims

제1 내지 제n(n은 자연수) 게이트 클럭 신호들을 전달하는 제1 내지 제n 클럭 라인들;
제1 내지 제m(m은 자연수) 게이트 선택 신호들을 전달하는 제1 내지 제m 선택 라인들;
홀딩 제어 신호를 전달하는 홀딩 제어 라인;
게이트 오프 전압을 전달하는 전압 라인; 및
복수의 게이트 신호들을 출력하는 제1 내지 제mn 스테이지들을 포함하며,
각 스테이지는 상기 게이트 선택 신호의 하이 전압에 응답하여 상기 게이트 클럭 신호의 하이 전압을 게이트 신호의 게이트 온 전압으로 출력하고, 상기 홀딩 제어 신호의 하이 전압에 응답하여 상기 게이트 로우 전압을 출력하는 게이트 구동회로.
제1항에 있어서, 각 스테이지는
상기 게이트 선택 신호를 수신하는 제어부, 상기 게이트 클럭 신호를 수신하는 입력부 및 상기 게이트 신호를 출력하는 출력부를 포함하는 제1 트랜지스터; 및
상기 홀딩 제어 신호를 수신하는 제어부, 상기 게이트 로우 전압을 수신하는 입력부 및 상기 게이트 신호를 출력하는 출력부를 포함하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제2항에 있어서, 상기 홀딩 제어 라인은
홀수 번째 스테이지와 전기적으로 연결되어, 제1 홀딩 제어 신호를 전달하는 제1 홀딩 라인; 및
짝수 번째 스테이지와 전기적으로 연결되어, 상기 제1 홀딩 제어 신호와 위상이 반전된 제2 홀딩 제어 신호를 전달하는 제2 홀딩 라인을 포함하는 것을 특징으로 하는 게이트 구동회로.
제2항에 있어서, 상기 게이트 클럭 신호는 1 수평 주기(1H)의 폭을 갖는 제1 펄스를 포함하고,
상기 게이트 선택 신호는 n 수평 주기(n×H)의 폭을 갖는 제2 펄스를 포함하는 것을 특징으로 하는 게이트 구동회로.
제4항에 있어서, 상기 게이트 클럭 신호의 상기 제1 펄스는 n 수평 주기(n×H)를 주기로 반복되고, 상기 게이트 선택 신호의 제2 펄스는 1 프레임을 주기로 반복되는 것을 특징으로 하는 게이트 구동회로.
제4항에 있어서, 상기 제1 내지 제n 게이트 클럭 신호들은 1 수평 주기(1H)로 순차적으로 지연되고,
상기 제1 내지 제m 게이트 선택 신호들은 n 수평 주기(n×H)로 순차적으로 지연되는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 게이트 선택 신호의 하이 전압의 레벨은 상기 게이트 클럭 신호의 하이 전압의 레벨 보다 높은 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 각 클럭 라인은 연속적으로 배열된 m 개의 스테이지들과 연결되고,
각 선택 라인은 불연속적으로 배열된 n 개의 스테이지들과 연결된 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 각 클럭 라인은 불연속적으로 배열된 m 개의 스테이지들과 연결되고,
각 선택 라인은 연속적으로 배열된 n 개의 스테이지들과 연결된 것을 특징으로 하는 게이트 구동회로.
복수의 데이터 라인들 및 상기 데이터 라인들과 교차하는 복수의 게이트 라인들을 포함하는 표시 영역과, 상기 표시 영역을 둘러싸는 주변영역을 포함하는 표시 패널;
상기 데이터 라인들에 데이터 신호를 제공하는 데이터 구동회로; 및
상기 주변 영역에 배치되어 상기 게이트 라인들에 게이트 신호를 출력하는 제1 내지 제mn 스테이지들(n 및 m 은 자연수)을 포함하는 게이트 구동회로를 포함하고,
상기 게이트 구동회로는,
제1 내지 제n 게이트 클럭 신호들을 전달하는 제1 내지 제n 클럭 라인들;
제1 내지 제m 게이트 선택 신호들을 전달하는 제1 내지 제m 선택 라인들;
홀딩 제어 신호를 전달하는 홀딩 제어 라인;
게이트 오프 전압을 전달하는 전압 라인; 및
각 스테이지는 상기 게이트 선택 신호의 하이 전압에 응답하여 상기 게이트 클럭 신호의 하이 전압을 게이트 신호의 게이트 온 전압으로 출력하고, 상기 홀딩 제어 신호의 하이 전압에 응답하여 상기 게이트 로우 전압을 출력하는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 게이트 클럭 신호, 상기 게이트 선택 신호, 상기 홀딩 제어 신호를 상기 게이트 구동회로에 제공하는 타이밍 제어부를 더 포함하는 표시 장치.
제10항에 있어서, 상기 게이트 구동회로는 상기 게이트 선택 신호가 하이 전압을 갖는 프레임의 서브 구간 동안 n 개의 게이트 신호들을 순차적으로 상기 표시 패널에 제공하고,
상기 데이터 구동회로는 상기 서브 구간 동안 상기 n 개의 게이트 신호들이 제공되는 n 개의 게이트 라인들과 연결된 화소들에 데이터 신호를 제공하는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 각 스테이지는
상기 게이트 선택 신호를 수신하는 제어부, 상기 게이트 클럭 신호를 수신하는 입력부 및 상기 게이트 신호를 출력하는 출력부를 포함하는 제1 트랜지스터; 및
상기 홀딩 제어 신호를 수신하는 제어부, 상기 게이트 로우 전압을 수신하는 입력부 및 상기 게이트 신호를 출력하는 출력부를 포함하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 홀딩 제어 라인은
홀수 번째 스테이지와 전기적으로 연결되어, 제1 홀딩 제어 신호를 전달하는 제1 홀딩 라인; 및
짝수 번째 스테이지와 전기적으로 연결되어, 상기 제1 홀딩 제어 신호와 위상이 반전된 제2 홀딩 제어 신호를 전달하는 제2 홀딩 라인을 포함하는 것을 특징으로 하는 표시 장치.
제13항에 있어서, 상기 게이트 클럭 신호는 1 수평 주기(1H)의 폭을 갖는 제1 펄스를 포함하고,
상기 게이트 선택 신호는 n 수평 주기(n×H)의 폭을 갖는 제2 펄스를 포함하는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 게이트 클럭 신호의 상기 제1 펄스는 n 수평 주기(n×H)를 주기로 반복되고, 상기 게이트 선택 신호의 제2 펄스는 1 프레임을 주기로 반복되는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 제1 내지 제n 게이트 클럭 신호들은 1 수평 주기(1H)로 순차적으로 지연되고,
상기 제1 내지 제m 게이트 선택 신호들은 n 수평 주기(n×H)로 순차적으로 지연되는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 게이트 선택 신호의 하이 전압의 레벨은 상기 게이트 클럭 신호의 하이 전압의 레벨 보다 높은 것을 특징으로 하는 표시 장치.
제10항에 있어서, 각 클럭 라인은 연속적으로 배열된 m 개의 스테이지들과 연결되고,
각 선택 라인은 불연속적으로 배열된 n 개의 스테이지들과 연결된 것을 특징으로 하는 표시 장치.
제10항에 있어서, 각 클럭 라인은 불연속적으로 배열된 m 개의 스테이지들과 연결되고,
각 선택 라인은 연속적으로 배열된 n 개의 스테이지들과 연결된 것을 특징으로 하는 표시 장치.