WO2018229916A1 - 表示パネル及び表示装置 - Google Patents

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WO2018229916A1
WO2018229916A1 PCT/JP2017/022019 JP2017022019W WO2018229916A1 WO 2018229916 A1 WO2018229916 A1 WO 2018229916A1 JP 2017022019 W JP2017022019 W JP 2017022019W WO 2018229916 A1 WO2018229916 A1 WO 2018229916A1
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WO
WIPO (PCT)
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drive
circuit
auxiliary
shift registers
display panel
Prior art date
Application number
PCT/JP2017/022019
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English (en)
French (fr)
Inventor
英俊 中川
高橋　佳久
Original Assignee
堺ディスプレイプロダクト株式会社
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Publication date
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • the present invention relates to a display panel and a display device.
  • liquid crystal display which is a representative flat panel display, is widely used not only in the field of medium-sized panels or small panels but also in the field of large panels for TVs and the like.
  • an active matrix type liquid crystal display device is widely used.
  • a display panel of an active matrix liquid crystal display device includes a plurality of source bus lines (video signal lines), a plurality of gate bus lines, a pixel formation portion, and the like.
  • the pixel formation portion is provided at a location where a plurality of source bus lines and a plurality of gate bus lines intersect, and is arranged in a matrix.
  • Each pixel forming unit includes a thin film transistor, a pixel capacitor for holding a pixel voltage value, and the like.
  • the gate terminal of the thin film transistor is connected to a gate bus line that passes through a location where the gate bus line and the source bus line intersect.
  • the source terminal of the thin film transistor is connected to a source bus line that passes through the location.
  • the active matrix liquid crystal display device includes a gate driver for driving the gate bus line, a source driver for driving the source bus line, and the like.
  • Patent Document 1 discloses a technique in which a gate driver is integrally (monolithically) formed on a TFT substrate in order to reduce the manufacturing cost of a liquid crystal display device (see Patent Document 1).
  • the present invention has been made in view of such circumstances, and an object thereof is to provide a display panel and a display device capable of preventing display quality from being deteriorated due to the occurrence of a ghost.
  • a display panel includes a display region including a plurality of pixel formation units arranged in a matrix and a required width for each of a plurality of drive lines for driving the plurality of pixel formation units.
  • An auxiliary circuit that assists the falling of the drive signal output to the drive line on the opposite side of the drive circuit with the display area in between Is provided.
  • the display device includes the display panel according to the embodiment of the present invention.
  • FIG. 3 is a circuit diagram illustrating an example of a configuration of a shift register of the present embodiment. 4 is a timing chart illustrating an example of the operation of the shift register illustrated in FIG. 3. It is explanatory drawing which shows the 1st example of the circuit structure of the auxiliary circuit of this Embodiment. 6 is a time chart illustrating an example of the operation of the auxiliary circuit illustrated in FIG. 5. It is a schematic diagram which shows an example of the display control of the pixel formation part by the display panel of this Embodiment.
  • FIG. 10 is a time chart illustrating an example of the operation of the auxiliary circuit illustrated in FIG. 9. It is explanatory drawing which shows the 3rd example of the circuit structure of the auxiliary circuit of this Embodiment. 12 is a time chart illustrating an example of the operation of the auxiliary circuit illustrated in FIG. 11. It is explanatory drawing which shows the 4th example of the circuit structure of the auxiliary circuit of this Embodiment. It is a time chart which shows an example of operation
  • FIG. 1 is a schematic diagram illustrating an example of a main part of a display device including the display panel of the present embodiment.
  • the display device of this embodiment is, for example, an active matrix liquid crystal display device.
  • the display device includes a display panel 300 having a gate driver 100 as a first driver circuit and a gate driver 120 as a second driver circuit, a source driver 200, and the like.
  • the gate drivers 100 and 120 are formed on the display panel 300 using, for example, amorphous silicon, polycrystalline silicon, microcrystalline silicon, an oxide semiconductor, or the like. More specifically, the gate drivers 100 and 120 are formed on a light-transmitting pixel substrate (also referred to as an active matrix substrate or a cell array substrate).
  • a plurality (j in the example of FIG. 1) of source bus lines (video signal lines) SL1 to SLj are connected between the display area 301 and the source driver 200.
  • a plurality (i in the example of FIG. 1) of gate bus lines GL1 to GLi are connected between the display area 301 and the gate driver 100.
  • a plurality of (i in the example of FIG. 1) gate bus lines GR1 to GRi are connected between the display region 301 and the gate driver 120.
  • a pixel forming portion 30 is provided at each of the intersections of the plurality of source bus lines and the plurality of gate bus lines.
  • the pixel forming unit 30 is arranged in a matrix to form a display area 301 (2i rows ⁇ j columns pixel forming unit), and includes a TFT (Thin Film Transistor), a pixel capacitance for holding a pixel voltage value, and the like.
  • gate drivers 100 and 120 are provided on both sides of a display area 301.
  • the source driver 200 outputs a video signal to each of the source bus lines SL1 to SLj based on signals such as a digital video signal, a source start pulse signal, and a source clock signal output from a display control circuit (not shown).
  • the gate driver 100 has a first plurality of shift registers 10.
  • the gate driver 120 includes a second plurality of shift registers 20.
  • the gate driver 100 supplies the gate bus lines GL1 to GLi to the gate bus lines GL1 to GLi based on a gate start pulse signal GSP, a gate end pulse signal GEP output from a display control circuit (not shown), a first plurality of clock signals having different phases, and the like.
  • Drive signals having different rising phases are output in order.
  • the drive signal (also referred to as a gate signal) is a rectangular signal having a required width, and the voltage becomes a high level when rising, and the voltage becomes a low level when falling.
  • the gate driver 120 outputs a gate start pulse signal GSP, a gate end pulse signal GEP output from a display control circuit (not shown), a second plurality of clock signals whose phases are shifted from the first plurality of clock signals, and the like. Based on this, drive signals having different rising phases are sequentially output to the respective gate bus lines GR1 to GRi.
  • an auxiliary circuit 21 is provided on the gate driver 120 side.
  • An auxiliary circuit 11 is provided on the gate driver 100 side for each of the gate bus lines GR1 to GRi connected to the gate driver 120. Details of the auxiliary circuits 11 and 21 will be described later.
  • FIG. 2 is a time chart showing an example of a plurality of clock signals.
  • the horizontal axis represents time.
  • FIG. 2 shows 16 clock signals (CK1 to CK16) whose phases are shifted by the horizontal scanning period (1H). Of the 16 clock signals, 8 odd clock signals CK 1, CK 3, CK 5,..., CK 15 correspond to the first plurality of clock signals and are input to the gate driver 100. As can be seen from FIG. 2, the first plurality of clock signals differ in phase by the horizontal scanning period 2H.
  • 8 clock signals of even-numbered CK2, CK4, CK6,..., CK16 correspond to the second plurality of clock signals and are input to the gate driver 120.
  • the second plurality of clock signals differ in phase by the horizontal scanning period 2H.
  • the first plurality of clock signals and the second plurality of clock signals are out of phase by 1H.
  • the high level of the voltage of the clock signal can be set to, for example, + 30V, and the low level can be set to -11V, but is not limited thereto.
  • FIG. 3 is a circuit diagram showing an example of the configuration of the shift register 10 of the present embodiment
  • FIG. 4 is a timing chart showing an example of the operation of the shift register 10 shown in FIG.
  • the timing chart shown in FIG. 4 shows the operation of the shift register 10 illustrated in FIG. Since the configuration of the shift register 20 is the same as that of the shift register 10, the shift register 10 will be described below.
  • the shift register 10 includes thin film transistors M1 to M15 and 15 capacitors cap1 as 15 switching elements.
  • the shift register 10 includes CKA (CK1), CKC (CK3), CKD (CK11), S1 (Qn-6), R1 (Qn + 8), R2 (Qn + 6), CLR (CLR1 or CLR2), Qn, Gout, etc. Terminal.
  • the thin film transistor M1 is an output thin film transistor, and a predetermined clock signal CKA is input to the drain thereof, and a drive signal is output from the source to the output node (Gout).
  • a predetermined set signal S1 (in the example of FIG. 3, in the example of FIG. 3, the output (Qn-6) of the shift register 10 that is six stages before the shift register 10) is input, and the source thereof is an output thin film transistor. It is connected to the gate of M1, and the gate is connected to the drain.
  • the thin film transistor M3 has a drain connected to an output control node (also referred to as netA) to which the source of the thin film transistor M2 and the gate of the output thin film transistor M1 are connected, and a predetermined voltage (Vgl: -11V, for example) is applied to the source. Is applied to the gate, and a predetermined reset signal R1 (in the example of FIG. 3, the output (Qn + 8) of the shift register 10 on the eighth stage after the shift register 10) is input to the gate.
  • a capacitor cap1 is connected between the gate and source of the output thin film transistor M1.
  • the thin film transistor M4 has a drain connected to the output control node (netA), a source connected to a predetermined voltage, and a gate connected to a predetermined node (referred to as netB).
  • the thin film transistor M5 has a predetermined clock signal CKD (CK11) input to its drain, its source connected to netB, and its gate connected to its drain.
  • the thin film transistor M6 has a drain connected to netB, a source connected to a predetermined voltage, and a gate connected to the output control node (netA).
  • the thin film transistor M7 has a drain connected to the output control node (netA), a source connected to a predetermined voltage, and a clear signal CLR input to the gate.
  • the thin film transistor M15 has its drain connected to the output node (Gout), its source connected to a predetermined voltage, and its gate connected to a reset signal R2 (in the example of FIG. The output of the register 10 (Qn + 6)) is input. Other thin film transistors are omitted.
  • the set signal S1 (Qn-6) changes from the high level to the low level. Since the reset signal R1 (Qn + 8) is at a low level, the thin film transistor M3 is in an off state. For this reason, the output control node (netA) is in a floating state.
  • the clock signal CKA changes from the low level to the high level at the time point t1
  • the charge charged in the capacitor cap1 maintains the potential difference between the output control node (netA) and the output node (Gout).
  • the potential of the output control node (netA) also rises (netA is bootstrapped).
  • a period between the time point t1 and a later-described t2 is also referred to as a selection period.
  • the clock signal CKA changes from high level to low level.
  • the potentials of the output node (Gout) and Qn are decreased as the drain potentials of the output thin film transistor M1 and the thin film transistor M10 are decreased. Further, since the potentials of the output node (Gout) and Qn are lowered, the potential of the output control node (netA) is also lowered.
  • a period during which the reset signal R1 is at a high level is also referred to as a reset period.
  • the time point t2 and the time point t3 are different is described, but the time point t2 and the time point t3 may be the same time point.
  • the thin film transistor M7 When the clear signal CLR is input to the gate of the thin film transistor M7, the thin film transistor M7 is turned on, and the charge accumulated in the output control node (netA) is discharged when the output control node (netA) is maintained at a low potential. Can be made.
  • auxiliary circuits 11 and 21 of the present embodiment will be described. Since the auxiliary circuits 11 and 21 have the same configuration, the auxiliary circuit 21 will be described below.
  • the display panel includes an auxiliary circuit that assists the falling of the drive signal output to each of the plurality of gate bus lines on the opposite side of the gate driver with the display area in between.
  • the drive signal can be lowered to a predetermined level (for example, a voltage level equal to or lower than the low level voltage of the drive signal) at a required fall of the drive signal.
  • the required falling point is not limited to the original falling point of the drive signal, but may be any timing that can suppress the occurrence of a ghost, for example, including the required time before and after the original falling point. be able to.
  • the number of elements (image forming units) on the gate bus line increases. For example, when the resolution is 8K compared to 4K, the number of elements on a certain gate bus line doubles.
  • the capacitive load on the gate bus line is distributed from the output part of the gate driver on one side of the display area to the opposite side, and the fall of the drive signal is delayed by the increase of the capacitive load, so that the waveform does not fall. I'm going to fall.
  • an auxiliary circuit is provided on the opposite side of the gate driver with the display area in between, and the fall of the gate bus line is lowered to a predetermined level by the auxiliary circuit, thereby suppressing the delay of the fall of the drive signal and the ghost. Occurrence can be suppressed and display quality defects can be prevented.
  • the auxiliary circuit will be specifically described.
  • FIG. 5 is an explanatory diagram showing a first example of the circuit configuration of the auxiliary circuit 21 of the present embodiment
  • FIG. 6 is a time chart showing an example of the operation of the auxiliary circuit 21 shown in FIG.
  • the auxiliary circuit 21 includes an auxiliary thin film transistor M16 as an auxiliary switching element.
  • the drain (first end) of the auxiliary thin film transistor M16 is connected to the end of the gate bus line connected to the output node Gout (n) of the shift register 10 of the gate driver 100, and the source (second end) of the thin film transistor M16.
  • the gate of the thin film transistor M16 is connected to the end of the gate bus line connected to the output node Gout (n + 6) of the other shift register 10 of the gate driver 100.
  • (n + 6) indicates the number of stages of the output Gout of both the shift registers 10 and 20 of the gate drivers 100 and 120.
  • (n + 6) is a stage subsequent to six stages with respect to (n). It means that.
  • (n + 6) can be read as (n + 3).
  • the auxiliary thin film transistor M16 When one shift register 10 outputs a drive signal to the gate bus line, the auxiliary thin film transistor M16 whose drain is connected to the gate bus line is turned on at a required time when the drive signal falls, so that the drain ( That is, the level of the gate bus line can be set to a predetermined level.
  • the output node Gout (n + 6) of another shift register 10 By turning on the thin film transistor M16 by the drive signal L4 output from the gate bus line, the level of the gate bus line to which the drive signal L1 is transmitted becomes a low level, and the drive signal L1 can be reliably lowered to the low level. .
  • the auxiliary thin film transistor M16 inputs the drive signal L4 for controlling the conduction state between the drain and the source to the gate during the required time before and after the time when the drive signal on the gate bus line connected to the drain falls. . Accordingly, when any shift register 10 outputs a drive signal to the gate bus line, the level of the gate bus line can be set to a predetermined level at a time when the drive signal falls.
  • the gate of the auxiliary thin film transistor M16 is connected to a gate bus line to which a shift register 10 for raising a drive signal during the required time is connected.
  • the group of shift registers 10 outputs drive signals having different rising phases based on a plurality of first clock signals having different phases (CK1, CK3, CK5,..., CK15 in the example of FIG. 2). Therefore, at the timing when the drive signal (for example, L1 in FIG. 6) on the first gate bus line connected to one shift register 10 of the group of shift registers 10 falls, If a drive signal is raised on the second gate bus line connected to the other shift register 10, the drive signal on the second gate bus line (for example, L4 in FIG. 6) is used.
  • the level of the first gate bus line can be set to a predetermined level by turning on the auxiliary thin film transistor M16.
  • FIG. 7 is a schematic diagram showing an example of display control of the pixel formation portion by the display panel of the present embodiment.
  • FIG. 7 only the gate signals G1, G2, and G3 and the source signal S are shown for the sake of simplicity.
  • a pixel formation portion 30 (see FIG. 1) is provided at a position where the gate bus line and the source bus line intersect. According to the present embodiment, the delay at the time of falling of the gate signals G1, G2, and G3 (drive signals) is suppressed, and the falling waveform has less rounding. Accordingly, it is possible to prevent the occurrence of ghost and prevent display quality from being poor without picking up source signals for other gate bus lines.
  • FIG. 8 is a schematic diagram showing an example of display control of the pixel formation portion by a display panel as a comparative example.
  • FIG. 8 only the gate signals G1, G2, and G3 and the source signal S are shown for the sake of simplicity.
  • a source signal for another gate bus line is picked up (indicated by symbol A in the figure), and a ghost failure is caused. appear.
  • FIG. 7 it is possible to suppress the occurrence of ghosts and prevent display quality defects.
  • the gate signal and the source signal shown in FIGS. 7 and 8 are schematically shown and may differ from actual waveforms.
  • FIG. 9 is an explanatory diagram showing a second example of the circuit configuration of the auxiliary circuit 21 of the present embodiment
  • FIG. 10 is a time chart showing an example of the operation of the auxiliary circuit 21 shown in FIG.
  • the difference from the first example illustrated in FIGS. 5 and 6 is that the gate of the auxiliary thin film transistor M16 is replaced with the output Gout (n + 6) of the shift register 10 at the rear of the sixth stage, and the shift register 10 at the rear of the fourth stage.
  • the driving signal output from the output Gout (n + 4) is input.
  • the auxiliary thin film transistor M16 is turned on at a timing slightly delayed from the rise time of the drive signal L3.
  • the voltage level of the gate bus line to which the drive signal L1 is transmitted can be set to a low level just near the time point when the drive signal L1 falls, thereby suppressing the occurrence of ghosts and causing poor display quality. Can be prevented.
  • FIG. 11 is an explanatory diagram showing a third example of the circuit configuration of the auxiliary circuit 21 of the present embodiment
  • FIG. 12 is a time chart showing an example of the operation of the auxiliary circuit 21 shown in FIG.
  • the difference from the second example illustrated in FIGS. 9 and 10 is that a control signal output from the output Q (n + 5) of the shift register 20 of the gate driver 120 is input to the gate of the auxiliary thin film transistor M16.
  • the auxiliary thin film transistor M16 is turned on at a timing slightly delayed from the rise time of the control signal R3.
  • the voltage level of the gate bus line to which the drive signal L1 is transmitted can be set to a low level just near the time point when the drive signal L1 falls, thereby suppressing the occurrence of ghosts and causing poor display quality. Can be prevented.
  • FIG. 13 is an explanatory diagram showing a fourth example of the circuit configuration of the auxiliary circuit 21 of the present embodiment
  • FIG. 14 is a time chart showing an example of the operation of the auxiliary circuit 21 shown in FIG.
  • the auxiliary circuit 21 includes thin film transistors M17 and M18 in addition to the auxiliary thin film transistor M16 as auxiliary switching elements.
  • the drain of the auxiliary thin film transistor M16 is connected to the end of the gate bus line connected to the output node Gout (n) of the shift register 10 of the gate driver 100, and the source of the thin film transistor M16 is connected to the predetermined level VSS.
  • the predetermined level VSS can be Vgl.
  • the gate of the thin film transistor M16 is connected to the source of the thin film transistor M17 and the drain of the thin film transistor M18, and the connection point is referred to as netC.
  • the source of the thin film transistor M17 is connected to the clock signal CK4 input to the gate driver 120.
  • the gate of the thin film transistor M17 is connected to the output Q (n + 5) of the shift register 20.
  • the source of the thin film transistor M18 is connected to the predetermined level VSS, and the gate is connected to the output Q (n + 9) of the shift register 20.
  • the clock signal CK4 is applied to the source of the thin film transistor M17. However, since no signal is input to the gate of the thin film transistor M17, netC does not rise.
  • the control signal R3 output from the output Q (n + 5) of the shift register 20 is applied to the gate of the thin film transistor M17 and the thin film transistor M17 is turned on, so that the clock signal CK4 is transmitted to netC. Entered.
  • the auxiliary thin film transistor M16 is turned on, the level of the gate bus line to which the drive signal L1 is transmitted becomes a low level, and the drive signal L1 can be reliably lowered to the low level.
  • the timing at which the auxiliary thin film transistor M16 is turned on is 1H (horizontal scanning period) earlier than the original falling time of the driving signal L1, but it takes time to rise of the driving signal. In fact, there is no problem.
  • the driving signal R5 output from the output Q (n + 9) of the shift register 20 is applied to the gate of the thin film transistor M18, and the thin film transistor M18 is turned on. Charge can be released.
  • the clock signal CK4 may be the clock signal CK6 as long as the thin film transistor M17 is turned on.
  • the gate of the thin film transistor M17 may be the clock signal CK4 instead of the drive signal R3 output from the output Q (n + 5) of the shift register 20.
  • the timing of each signal shown in FIG. 14 is an example, and is not limited to the illustrated example.
  • FIG. 15 is an explanatory diagram showing a fifth example of the circuit configuration of the auxiliary circuit 21 of the present embodiment
  • FIG. 16 is a time chart showing an example of the operation of the auxiliary circuit 21 shown in FIG.
  • the auxiliary circuit 21 includes thin film transistors M17 and M18 in addition to the auxiliary thin film transistor M16 as an auxiliary switching element.
  • the drain of the auxiliary thin film transistor M16 is connected to the end of the gate bus line connected to the output node Gout (n) of the shift register 10 of the gate driver 100, and the source of the thin film transistor M16 is connected to the predetermined level VSS. .
  • the gate of the thin film transistor M16 is connected to the source of the thin film transistor M17 and the drain of the thin film transistor M18, and the connection point is referred to as netC.
  • the source and gate of the thin film transistor M17 are connected to the output Q (n + 5) of the shift register 20 of the gate driver 120.
  • the source of the thin film transistor M18 is connected to the predetermined level VSS, and the gate is connected to the output Q (n + 11) of the shift register.
  • the control signal R3 output from the output Q (n + 5) of the shift register is applied to the gate of the thin film transistor M17, and the thin film transistor M17 is turned on, so that the control signal R3 is input to netC. Is done.
  • the auxiliary thin film transistor M16 is turned on, the voltage level of the gate bus line through which the drive signal L1 is transmitted becomes a low level, and the drive signal L1 can be reliably lowered to the low level.
  • the timing at which the auxiliary thin film transistor M16 is turned on is 1H (horizontal scanning period) earlier than the original falling time point of the driving signal L1, but it takes time to rise of the driving signal. In fact, there is no problem.
  • control signal R6 output from the output Q (n + 11) of the shift register is applied to the gate of the thin film transistor M18 and the thin film transistor M18 is turned on, so that unnecessary charges accumulated in the netC can be discharged.
  • FIG. 17 is an explanatory diagram showing a sixth example of the circuit configuration of the auxiliary circuit 21 of the present embodiment
  • FIG. 18 is a time chart showing an example of the operation of the auxiliary circuit 21 shown in FIG.
  • the difference from the fifth example illustrated in FIGS. 15 and 16 is that the gate and source of the thin film transistor M17 are replaced with the output Q of the shift register instead of the control signal R3 output from the output Q (n + 5) of the shift register.
  • the control signal R2 output from (n + 3) is input.
  • the control signal R2 output from the output Q (n + 3) of the shift register is applied to the gate of the thin film transistor M17.
  • the auxiliary thin film transistor M16 is turned on at a time point t32 after the time point t31.
  • the level of the gate bus line to which the drive signal L1 is transmitted becomes a low level, and the drive signal L1 can be reliably lowered to the low level.
  • the gate of the auxiliary thin film transistor M16 is connected to the gate of the shift register 20 in the gate driver 120 during a required time (a time period in which the level of the gate bus line to which the drive signal L1 is transmitted is set to the low level).
  • a signal based on a control signal (for example, control signals R2, R3, R5) output from a group of shift registers 20 that raise the control signal is input.
  • a group of shift registers 20 such as Gout (n + 3), Gout (n + 5), and Gout (n + 9) outputs a second plurality of clock signals having different phases (CK2, CK4, CK6,. Based on CK16), control signals having different rising phases are output. Therefore, the group of shift registers 20 in the gate driver 120 (a plurality of shift registers 20 at the timing when the drive signal on the first gate bus line connected to an arbitrary shift register 10 of the group of shift registers 10 in the gate driver 100 falls).
  • the level of the first gate bus line can be set to a predetermined level by turning on the auxiliary thin film transistor M16 using a control signal output from the first gate bus line.
  • the present embodiment it is possible to realize a display device that can suppress the delay of the fall of the drive signal, suppress the occurrence of ghost, and prevent display quality defects.
  • the resolution is 8K
  • the gate drivers 100 and 120 are arranged on both sides of the display area
  • the odd-numbered gate bus lines are driven by the gate driver 100
  • the even-numbered gate drivers 120 Drive the gate bus line.
  • an auxiliary circuit 21 that assists the fall of the drive signal output from the gate driver 100 is disposed on the gate driver 120 side
  • the auxiliary circuit 11 that assists the fall of the drive signal output from the gate driver 120 is provided on the gate driver 100 side.
  • the time of the horizontal scanning period 1H is halved as compared with the case where the resolution is 4K, but since one line is written in a time corresponding to 2H (2 ⁇ 1H), the writing time equivalent to 4K is set. Can be secured.
  • the circuit for one line is arranged using the area for two lines, the circuit area is equivalent to the case of 4K.
  • a high-definition display panel drive circuit can be realized without unnecessarily enlarging the frame.
  • the gate drivers 100 and 120 are arranged with the display area in between, but the present invention is not limited to this.
  • the gate driver 100 and the auxiliary circuit 21 may be provided, and the gate driver 120 and the auxiliary circuit 11 may not be provided.
  • the auxiliary circuit 21 may be configured as illustrated in FIGS. 5 and 9, for example.
  • a display region including a plurality of pixel formation units arranged in a matrix and a plurality of drive lines for driving the plurality of pixel formation units are driven with a required width.
  • a display panel including a drive circuit that sequentially outputs signals, and an auxiliary circuit that assists the falling of the drive signal output to the drive line on the opposite side of the drive circuit with the display region in between .
  • a display panel is a drive circuit that sequentially outputs a drive signal having a required width to each of a plurality of drive lines for driving a plurality of pixel formation units, and a display region composed of a plurality of pixel formation units arranged in a matrix With.
  • the drive circuit is, for example, a gate driver, the drive line is a gate bus line, and the drive signal can be a gate signal.
  • the display panel includes an auxiliary circuit that assists the falling of the drive signal output to the drive line on the opposite side of the drive circuit with the display area in between.
  • To assist the fall of the drive signal can be, for example, to lower the drive signal to a predetermined level at the required fall of the drive signal.
  • the required falling point is not limited to the original falling point of the drive signal, but may be any timing that can suppress the occurrence of a ghost, for example, including the required time before and after the original falling point. be able to.
  • the number of elements (image forming units) on the drive line (bus line) increases. For example, when the resolution is 8K compared to 4K, the number of elements doubles.
  • the capacitive load on the drive line is distributed from the drive circuit part on one side of the display area to the opposite side, and the fall of the drive signal is delayed by the increase of the capacitive load, and the waveform falls off. become.
  • an auxiliary circuit is provided on the opposite side of the drive circuit with the display area in between, and the fall of the drive line is lowered to a predetermined level by the auxiliary circuit, thereby suppressing the delay of the fall of the drive signal and generating a ghost. It is possible to prevent display quality from being poor.
  • the drive circuit has a plurality of shift registers connected to any one of a predetermined clock line and the plurality of drive lines, and the plurality of shift registers One group of the shift registers outputs drive signals having different rising phases based on a plurality of clock signals having different phases, and the auxiliary circuit has a first end that is one of the plurality of drive lines. And an auxiliary switching element having a second end connected to a predetermined level.
  • the drive circuit has a plurality of shift registers connected to any one of a predetermined clock line and a plurality of drive lines.
  • a group of shift registers among the plurality of shift registers outputs drive signals having different rising phases based on a plurality of clock signals having different phases.
  • the auxiliary circuit includes an auxiliary switching element having a first end connected to any one of the plurality of drive lines and a second end connected to a predetermined level.
  • the predetermined level is a voltage level equal to or lower than a low level voltage of the drive signal.
  • the predetermined level is a voltage level equal to or lower than the low level voltage of the drive signal. As a result, the voltage of the drive signal can be reliably lowered to a low level voltage.
  • the auxiliary switching element includes the first end and the second end between the first end and the second end during a period before and after the time when the drive signal on the drive line connected to the first end falls.
  • a signal for making the end-to-end conductive state is input to the control end.
  • a signal that makes the first end and the second end conductive is input to the control end during the required time before and after the time when the drive signal on the drive line connected to the first end falls. Is done.
  • the level of the drive line can be set to a predetermined level at a time when the drive signal falls.
  • control end of the auxiliary switching element is connected to a drive line connected to a shift register that raises a drive signal during the required time among the plurality of drive lines. Yes.
  • the control terminal of the auxiliary switching element is connected to a drive line connected to a shift register that raises a drive signal during a required time among the plurality of drive lines.
  • the group of shift registers outputs drive signals having different rising phases based on a plurality of clock signals having different phases. Therefore, at the timing when the drive signal on the first drive line connected to one shift register of the group of shift registers falls, the second connected to the other shift register of the group of shift registers. Assuming that the drive signal rises on the drive line, the level of the first drive line can be set to a predetermined level by turning on the auxiliary switching element using the drive signal on the second drive line. it can. Thereby, with a simple configuration, it is possible to suppress the delay of the fall of the drive signal, suppress the occurrence of ghost, and prevent display quality defects.
  • the display panel according to the present embodiment includes a plurality of auxiliary circuits corresponding to each of the plurality of drive lines, and each of the plurality of auxiliary circuits has a drive signal output to the drive line corresponding to the auxiliary circuit. Assist falling.
  • a plurality of auxiliary circuits are provided corresponding to each of the plurality of drive lines, and each of the plurality of auxiliary circuits assists the falling of the drive signal output to the drive line corresponding to the auxiliary circuit.
  • the drive circuit includes a first drive circuit and a second drive circuit arranged on both sides with the display region in between, and the first drive circuit has a predetermined And a first plurality of shift registers connected to any one of the plurality of drive lines, and the group of shift registers among the first plurality of shift registers has a phase of Drive signals having different rising phases are output based on different first clock signals, and the second drive circuit is connected to a predetermined clock line or one of the plurality of drive lines. And a group of shift registers out of the second plurality of shift registers has a second plurality of shift registers whose phases are shifted with respect to the first plurality of clock signals.
  • the auxiliary circuit corresponding to the drive line connected to the first plurality of shift registers has the display area
  • the auxiliary circuit corresponding to the drive line that is arranged on the opposite side of the first drive circuit and is connected to the second plurality of shift registers among the plurality of auxiliary circuits has the display region interposed therebetween. Thus, it is disposed on the opposite side of the second drive circuit.
  • the drive circuit includes a first drive circuit and a second drive circuit arranged on both sides with the display area in between.
  • the first drive circuit includes a first plurality of shift registers connected to any one of a predetermined clock line and a plurality of drive lines.
  • a group of shift registers among the first plurality of shift registers outputs drive signals having different rising phases based on the first plurality of clock signals having different phases.
  • the second drive circuit has a second plurality of shift registers connected to any one of a predetermined clock line and a plurality of drive lines.
  • a group of shift registers among the second plurality of shift registers outputs drive signals having different rising phases based on the second plurality of clock signals that are out of phase with respect to the first plurality of clock signals. .
  • the odd-numbered drive lines can be driven by the first plurality of shift registers
  • the even-numbered drive lines can be driven by the second plurality of shift registers.
  • the auxiliary circuit corresponding to the drive line connected to the first plurality of shift registers is arranged on the opposite side of the first drive circuit with the display region in between.
  • the auxiliary circuit corresponding to the drive line connected to the second plurality of shift registers is arranged on the opposite side of the second drive circuit with the display region in between.
  • a group of shift registers of the second plurality of shift registers (at a timing when a drive signal on a drive line connected to an arbitrary shift register of the group of shift registers among the plurality of first shift registers falls)
  • the level of the drive line can be set to a predetermined level.
  • a group of shifts of the first plurality of shift registers at a timing when a drive signal on a drive line connected to an arbitrary shift register of the group of shift registers of the second plurality of shift registers falls.
  • the level of the drive line can be set to a predetermined level.
  • the display device includes the display panel according to the present embodiment.

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Abstract

ゴーストの発生による表示品質の不良を防止することができる表示パネル及び表示装置を提供する。　表示パネルは、マトリクス状に配置された複数の画素形成部で構成される表示領域と、複数の画素形成部を駆動するための複数の駆動ラインそれぞれに所要幅の駆動信号を順次出力する駆動回路とを備える表示パネルであって、表示領域を間にして駆動回路の反対側に、駆動ラインに出力された駆動信号の立ち下りを補助する補助回路を備える。

Description

表示パネル及び表示装置
　本発明は、表示パネル及び表示装置に関する。
　近年、フラットパネルディスプレイの代表である液晶ディスプレイ（ＬＣＤ）は、中型パネルまたは小型パネルの分野だけでなくＴＶ用等の大型パネルの分野でも広く用いられている。このような液晶ディスプレイでは、アクティブマトリクス型の液晶表示装置が広く使用されている。
　アクティブマトリクス型の液晶表示装置の表示パネルは、複数のソースバスライン（映像信号線）、複数のゲートバスライン及び画素形成部などを備える。画素形成部は、複数のソースバスラインと複数のゲートバスラインとが交差する箇所に設けられ、マトリクス状に配置されている。各画素形成部は、薄膜トランジスタ及び画素電圧値を保持するための画素容量などを備える。薄膜トランジスタのゲート端子は、ゲートバスラインとソースバスラインが交差する箇所を通過するゲートバスラインに接続されている。また、薄膜トランジスタのソース端子は、当該箇所を通過するソースバスラインに接続されている。また、アクティブマトリクス型の液晶表示装置は、ゲートバスラインを駆動するためゲートドライバ及びソースバスラインを駆動するためのソースドライバなど備える。
　特許文献１には、液晶表示装置の製造コストを低減するため、ゲートドライバをＴＦＴ基板に一体的（モノリシック）に形成する技術が開示されている（特許文献１参照）。
特許第５１３２８１８号公報
　一方で、液晶ディスプレイの高解像度化の要望もある。表示パネルを高解像度化するためには、ゲートバスライン及びソースバスラインの本数を増やす必要がある。しかし、ゲートバスライン及びソースバスラインの本数を増やすと、ゲートバスライン上の素子の数が増加して負荷が増加する。また、ゲート信号の出力時間（水平走査期間）が短くなる。さらに、ゲートバスライン間の間隔が狭くなることによって回路領域が減少し、駆動能力が低下する。これらの結果として、ゲートドライバが出力するゲート波形の立ち下りが遅延し、いわゆるゴーストの発生による表示品質の不良が生じる。
　本発明は斯かる事情に鑑みてなされたものであり、ゴーストの発生による表示品質の不良を防止することができる表示パネル及び表示装置を提供することを目的とする。
　本発明の実施の形態に係る表示パネルは、マトリクス状に配置された複数の画素形成部で構成される表示領域と、前記複数の画素形成部を駆動するための複数の駆動ラインそれぞれに所要幅の駆動信号を順次出力する駆動回路とを備える表示パネルであって、前記表示領域を間にして前記駆動回路の反対側に、前記駆動ラインに出力された駆動信号の立ち下りを補助する補助回路を備える。
　本発明の実施の形態に係る表示装置は、本発明の実施の形態に係る表示パネルを備える。
　本発明によれば、ゴーストの発生による表示品質の不良を防止することができる。
本実施の形態の表示パネルを備える表示装置の要部の一例を示す模式図である。 複数のクロック信号の一例を示すタイムチャートである。 本実施の形態のシフトレジスタの構成の一例を示す回路図である。 図３に示すシフトレジスタの動作の一例を示すタイミングチャートである。 本実施の形態の補助回路の回路構成の第１例を示す説明図である。 図５に示す補助回路の動作の一例を示すタイムチャートである。 本実施の形態の表示パネルによる画素形成部の表示制御の一例を示す模式図である。 比較例としての表示パネルによる画素形成部の表示制御の一例を示す模式図である。 本実施の形態の補助回路の回路構成の第２例を示す説明図である。 図９に示す補助回路の動作の一例を示すタイムチャートである。 本実施の形態の補助回路の回路構成の第３例を示す説明図である。 図１１に示す補助回路の動作の一例を示すタイムチャートである。 本実施の形態の補助回路の回路構成の第４例を示す説明図である。 図１３に示す補助回路の動作の一例を示すタイムチャートである。 本実施の形態の補助回路の回路構成の第５例を示す説明図である。 図１５に示す補助回路の動作の一例を示すタイムチャートである。 本実施の形態の補助回路の回路構成の第６例を示す説明図である。 図１７に示す補助回路の動作の一例を示すタイムチャートである。
　以下、本発明の実施の形態を図面に基づいて説明する。図１は本実施の形態の表示パネルを備える表示装置の要部の一例を示す模式図である。本実施の形態の表示装置は、例えば、アクティブマトリクス型の液晶表示装置である。図１に示すように、表示装置は、第１の駆動回路としてのゲートドライバ１００及び第２の駆動回路としてのゲートドライバ１２０を有する表示パネル３００、ソースドライバ２００などを備える。なお、ゲートドライバ１００、１２０は、例えば、アモルファスシリコン、多結晶シリコン、微結晶シリコン、酸化物半導体などを用いて、表示パネル３００上に形成されている。より具体的には、ゲートドライバ１００、１２０は、透光性の画素基板（アクティブマトリクス基板、セル・アレイ基板ともいう）上に形成されている。
　表示領域３０１とソースドライバ２００との間には、複数（図１の例ではｊ）のソースバスライン（映像信号線）ＳＬ１～ＳＬｊが接続されている。表示領域３０１とゲートドライバ１００との間には、複数（図１の例ではｉ）のゲートバスラインＧＬ１～ＧＬｉが接続されている。ゲートバスラインＧＬ１～ＧＬｉは、ｉ＝１、３、５、…の如く奇数番目のゲートバスラインである。また、表示領域３０１とゲートドライバ１２０との間には、複数（図１の例ではｉ）のゲートバスラインＧＲ１～ＧＲｉが接続されている。ゲートバスラインＧＲ１～ＧＲｉは、ｉ＝２、４、６、…の如く偶数番目のゲートバスラインである。
　複数のソースバスラインと複数のゲートバスラインとが交差する箇所それぞれには画素形成部３０が設けられている。画素形成部３０は、マトリクス状に配置されて表示領域３０１（２ｉ行×ｊ列の画素形成部）を構成し、ＴＦＴ（Thin Film Transistor）及び画素電圧値を保持するための画素容量などを備える。図１に示すように、表示領域３０１を間にして、その両側にゲートドライバ１００、１２０が設けられている。
　ソースドライバ２００は、不図示の表示制御回路から出力されるデジタル映像信号、ソーススタートパルス信号、ソースクロック信号などの信号に基づいて、各ソースバスラインＳＬ１～ＳＬｊに映像信号を出力する。
　ゲートドライバ１００は、第１の複数のシフトレジスタ１０を有する。また、ゲートドライバ１２０は、第２の複数のシフトレジスタ２０を有する。
　ゲートドライバ１００は、不図示の表示制御回路から出力されるゲートスタートパルス信号ＧＳＰ、ゲートエンドパルス信号ＧＥＰ、位相が異なる第１の複数のクロック信号などに基づいて、各ゲートバスラインＧＬ１～ＧＬｉへ立ち上がり位相が異なる駆動信号を順番に出力する。駆動信号（ゲート信号とも称する）は、所要幅の矩形状の信号であり、立ち上がりによって電圧がハイレベルとなり、立ち下りによって電圧がローレベルとなる。
　ゲートドライバ１２０は、不図示の表示制御回路から出力されるゲートスタートパルス信号ＧＳＰ、ゲートエンドパルス信号ＧＥＰ、第１の複数のクロック信号に対して位相がずれた第２の複数のクロック信号などに基づいて、各ゲートバスラインＧＲ１～ＧＲｉへ立ち上がり位相が異なる駆動信号を順番に出力する。
　ゲートドライバ１００に接続されたゲートバスラインＧＬ１～ＧＬｉそれぞれに対して、ゲートドライバ１２０側に補助回路２１が設けられている。また、ゲートドライバ１２０に接続されたゲートバスラインＧＲ１～ＧＲｉそれぞれに対して、ゲートドライバ１００側に補助回路１１が設けられている。補助回路１１、２１の詳細は後述する。
　図２は複数のクロック信号の一例を示すタイムチャートである。図２において、横軸は時間を示す。図２には、水平走査期間（１Ｈ）だけ位相がずれた１６個のクロック信号（ＣＫ１～ＣＫ１６）を図示している。１６個のクロック信号のうち、奇数番目のＣＫ１、ＣＫ３、ＣＫ５、…、ＣＫ１５の８個のクロック信号は、第１の複数のクロック信号に相当し、ゲートドライバ１００に入力される。図２から分かるように、第１の複数のクロック信号は、水平走査期間２Ｈだけ位相が異なる。
　また、１６個のクロック信号のうち、偶数番目のＣＫ２、ＣＫ４、ＣＫ６、…、ＣＫ１６の８個のクロック信号は、第２の複数のクロック信号に相当し、ゲートドライバ１２０に入力される。図２から分かるように、第２の複数のクロック信号は、水平走査期間２Ｈだけ位相が異なる。また、第１の複数のクロック信号と第２の複数のクロック信号とは、１Ｈだけ位相がずれている。なお、クロック信号の電圧のハイレベルは、例えば、＋３０Ｖとし、ローレベルは、－１１Ｖとすることができるが、これに限定されない。
　次に、シフトレジスタについて説明する。図３は本実施の形態のシフトレジスタ１０の構成の一例を示す回路図であり、図４は図３に示すシフトレジスタ１０の動作の一例を示すタイミングチャートである。図４に示すタイミングチャートは、図３に例示したシフトレジスタ１０の動作を示す。なお、シフトレジスタ２０の構成は、シフトレジスタ１０の構成と同様であるので、以下ではシフトレジスタ１０について説明する。
　図３に示すように、シフトレジスタ１０は、１５個のスイッチング素子としての薄膜トランジスタＭ１～Ｍ１５、１個のキャパシタｃａｐ１を備える。また、シフトレジスタ１０は、ＣＫＡ（ＣＫ１）、ＣＫＣ（ＣＫ３）、ＣＫＤ（ＣＫ１１）、Ｓ１（Ｑｎ－６）、Ｒ１（Ｑｎ＋８）、Ｒ２（Ｑｎ＋６）、ＣＬＲ（ＣＬＲ１又はＣＬＲ２）、Ｑｎ、Ｇｏｕｔなどの端子を有する。
　より具体的には、薄膜トランジスタＭ１は、出力用薄膜トランジスタであり、そのドレインに所定のクロック信号ＣＫＡが入力され、そのソースから出力ノード（Ｇｏｕｔ）へ駆動信号が出力される。薄膜トランジスタＭ２は、そのドレインに所定のセット信号Ｓ１（図３の例では、当該シフトレジスタ１０よりも６段前側のシフトレジスタ１０の出力（Ｑｎ－６））が入力され、そのソースが出力用薄膜トランジスタＭ１のゲートに接続され、そのゲートがドレインに接続されている。薄膜トランジスタＭ３は、薄膜トランジスタＭ２のソースと出力用薄膜トランジスタＭ１のゲートとが接続された出力制御ノード（ｎｅｔＡとも称する）に、そのドレインが接続され、そのソースに所定電圧（Ｖｇｌ：例えば、－１１Ｖなど）が印加され、そのゲートに所定のリセット信号Ｒ１（図３の例では、当該シフトレジスタ１０よりも８段後側のシフトレジスタ１０の出力（Ｑｎ＋８））が入力される。また、出力用薄膜トランジスタＭ１のゲートとソースとの間にはキャパシタｃａｐ１が接続されている。
　また、薄膜トランジスタＭ４は、そのドレインが出力制御ノード（ｎｅｔＡ）に接続され、そのソースが所定電圧に接続され、そのゲートが所定のノード（ｎｅｔＢと称する）に接続されている。薄膜トランジスタＭ５は、そのドレインに所定のクロック信号ＣＫＤ（ＣＫ１１）が入力され、そのソースがｎｅｔＢに接続され、そのゲートがドレインに接続されている。薄膜トランジスタＭ６は、そのドレインがｎｅｔＢに接続され、そのソースが所定電圧に接続され、そのゲートが出力制御ノード（ｎｅｔＡ）に接続されている。
　また、薄膜トランジスタＭ７は、出力制御ノード（ｎｅｔＡ）にそのドレインが接続され、そのソースが所定電圧に接続され、そのゲートにクリア信号ＣＬＲが入力される。薄膜トランジスタＭ１５は、出力ノード（Ｇｏｕｔ）にそのドレインが接続され、そのソースが所定電圧に接続され、そのゲートにリセット信号Ｒ２（図３の例では、当該シフトレジスタ１０よりも６段後側のシフトレジスタ１０の出力（Ｑｎ＋６））が入力される。その他の薄膜トランジシタについては省略する。
　図４に示すように、時点ｔ０において、セット信号Ｓ１（Ｑｎ－６）が入力されると、薄膜トランジスタＭ２はオン状態となり、キャパシタｃａｐ１が充電（プリチャージ）される。これにより、出力制御ノード（ｎｅｔＡ）の電位は、ローレベルからハイレベルに変化し、出力用薄膜トランジスタＭ１及び薄膜トランジスタＭ１０はオン状態となる。しかし、セット信号Ｓ１がハイレベルとなる時点ｔ０とｔ１との間（セット期間とも称する）においては、クロック信号ＣＫＡがローレベルとなっているので、出力ノード（Ｇｏｕｔ）及びＱｎの電位はローレベルで維持される。
　時点ｔ１において、セット信号Ｓ１（Ｑｎ－６）がハイレベルからローレベルに変化する。リセット信号Ｒ１（Ｑｎ＋８）がローレベルであるため薄膜トランジスタＭ３はオフ状態となっている。このため、出力制御ノード（ｎｅｔＡ）はフローティング状態となる。そして、時点ｔ１において、クロック信号ＣＫＡがローレベルからハイレベルに変化すると、キャパシタｃａｐ１に充電された電荷が出力制御ノード（ｎｅｔＡ）と出力ノード（Ｇｏｕｔ）との電位差を保つため、出力用薄膜トランジスタＭ１のドレインの電位の上昇に伴って出力制御ノード（ｎｅｔＡ）の電位も上昇する（ｎｅｔＡがブートストラップされる）。その結果、出力用薄膜トランジスタＭ１及び薄膜トランジスタＭ１０がオン状態になり、出力ノード（Ｇｏｕｔ）及びＱｎの電位が上昇する。時点ｔ１と後述のｔ２との間を選択期間とも称する。
　時点ｔ２において、クロック信号ＣＫＡがハイレベルからローレベルに変化する。時点ｔ２においては、出力用薄膜トランジスタＭ１及び薄膜トランジスタＭ１０はオン状態となっているので、出力用薄膜トランジスタＭ１及び薄膜トランジスタＭ１０のドレインの電位の低下に伴って出力ノード（Ｇｏｕｔ）及びＱｎの電位は低下する。また、出力ノード（Ｇｏｕｔ）及びＱｎの電位が低下するので、出力制御ノード（ｎｅｔＡ）の電位も低下する。
　また、時点ｔ２において、リセット信号Ｒ２（Ｑｎ＋６）がローレベルからハイレベルに変化すると、薄膜トランジスタＭ１５はオン状態となり、出力ノード（Ｇｏｕｔ）の電位をローレベルまで下げる。
　時点ｔ３において、リセット信号Ｒ１（Ｑｎ＋８）がローレベルからハイレベルに変化すると、薄膜トランジスタＭ３はオン状態となり、出力制御ノード（ｎｅｔＡ）の電位はローレベルまで低下する。リセット信号Ｒ１がハイレベルとなっている期間をリセット期間とも称する。なお、図４の例では、時点ｔ２と時点ｔ３とが異なる場合について記載しているが、時点ｔ２と時点ｔ３とは同一時点であってもよい。
　また、薄膜トランジスタＭ７のゲートにクリア信号ＣＬＲが入力されると、薄膜トランジスタＭ７がオンし、出力制御ノード（ｎｅｔＡ）が低電位に維持されるときに、出力制御ノード（ｎｅｔＡ）に蓄積した電荷を放電させることができる。
　次に、本実施の形態の補助回路１１、２１について説明する。なお、補助回路１１、２１の構成は同じであるので、以下では補助回路２１について説明する。
　前述のように、表示パネルは、表示領域を間にしてゲートドライバの反対側に、複数のゲートバスラインそれぞれに出力された駆動信号の立ち下りを補助する補助回路を備える。駆動信号の立ち下りを補助するとは、例えば、駆動信号の所要の立ち下がり時点で、駆動信号を所定レベル（例えば、駆動信号のローレベル電圧以下の電圧レベル）に引き下げることとすることができる。所要の立ち下り時点とは、駆動信号の本来の立ち下り時点だけでなく、ゴーストの発生を抑制することができるタイミングであればよく、例えば、本来の立ち下り時点の前後所要の時間内も含めることができる。
　高解像度化に伴ってゲートバスライン上の素子（画像形成部）の数が増加する。例えば、解像度が４Ｋに比べて８Ｋでは、あるゲートバスライン上の素子の数は倍増する。ゲートバスライン上の容量負荷は、表示領域の一方側のゲートドライバの出力部分から反対側に向かって分布し、駆動信号の立ち下がりが、容量負荷の増加によって遅延し、波形の立ち下りがなまることになる。しかし、補助回路を、表示領域を間にしてゲートドライバの反対側に設け、補助回路によってゲートバスラインの立ち下りを所定レベルに引き下げることにより、駆動信号の立ち下がりの遅延を抑制し、ゴーストの発生を抑制して表示品質の不良を防止することができる。以下、補助回路について具体的に説明する。
　図５は本実施の形態の補助回路２１の回路構成の第１例を示す説明図であり、図６は図５に示す補助回路２１の動作の一例を示すタイムチャートである。図５に示すように、補助回路２１は、補助スイッチング素子として補助薄膜トランジスタＭ１６を有する。補助薄膜トランジスタＭ１６のドレイン（第１端）は、ゲートドライバ１００の一のシフトレジスタ１０の出力ノードＧｏｕｔ（ｎ）に接続されたゲートバスラインの終端に接続され、薄膜トランジスタＭ１６のソース（第２端）は、所定レベルＶＳＳに接続されている。また、薄膜トランジスタＭ１６のゲートは、ゲートドライバ１００の他のシフトレジスタ１０の出力ノードＧｏｕｔ（ｎ＋６）に接続されたゲートバスラインの終端に接続されている。
　なお、（ｎ＋６）は、ゲートドライバ１００、１２０の両方のシフトレジスタ１０、２０の出力Ｇｏｕｔが、何段目であるかを示し、例えば、（ｎ＋６）は、（ｎ）に対して６段後段という意味である。なお、片側のゲートドライバ１００のシフトレジスタ１０の出力Ｇｏｕｔだけを考慮すれば、（ｎ＋６）は、（ｎ＋３）と読み替えることができる。
　一のシフトレジスタ１０がゲートバスラインに駆動信号を出力する場合、当該駆動信号が立ち下がる所要の時点で、当該ゲートバスラインにドレインが接続された補助薄膜トランジスタＭ１６をオンにすることにより、ドレイン（すなわち、ゲートバスライン）のレベルを所定レベルにすることができる。
　より具体的には、図６に示すように、一のシフトレジスタ１０の出力ノードＧｏｕｔ（ｎ）から出力される駆動信号Ｌ１の立ち下り時点で、他のシフトレジスタ１０の出力ノードＧｏｕｔ（ｎ＋６）から出力される駆動信号Ｌ４によって薄膜トランジスタＭ１６をオンにすることにより、駆動信号Ｌ１が伝送されているゲートバスラインのレベルがローレベルになり、駆動信号Ｌ１を確実にローレベルまで立ち下げることができる。
　すなわち、補助薄膜トランジスタＭ１６は、ドレインに接続されたゲートバスライン上の駆動信号が立ち下がる時点を含む前後所要時間の間に、ドレイン及びソース間の導通状態を制御する駆動信号Ｌ４をゲートへ入力する。これにより、任意のシフトレジスタ１０がゲートバスラインに駆動信号を出力した場合、当該駆動信号が立ち下がる所要の時点で、当該ゲートバスラインのレベルを所定レベルにすることができる。
　また、図５に示すように、補助薄膜トランジスタＭ１６のゲートは、当該所要時間の間に駆動信号を立ち上げるシフトレジスタ１０が接続されたゲートバスラインに接続されている。一群のシフトレジスタ１０は、位相が異なる第１の複数のクロック信号（図２の例では、ＣＫ１、ＣＫ３、ＣＫ５、…、ＣＫ１５）に基づいて、立ち上り位相が異なる駆動信号を出力する。そこで、一群のシフトレジスタ１０のうちの一のシフトレジスタ１０に接続された第１のゲートバスライン上の駆動信号（例えば、図６のＬ１）が立ち下がるタイミングで、当該一群のシフトレジスタ１０のうちの他のシフトレジスタ１０に接続された第２のゲートバスライン上に駆動信号を立ち上げるとすると、当該第２のゲートバスライン上の駆動信号（例えば、図６のＬ４）を利用して補助薄膜トランジスタＭ１６をオンさせることにより、第１のゲートバスラインのレベルを所定レベルにすることができる。これにより、簡単な構成で、駆動信号の立ち下がりの遅延を抑制し、ゴーストの発生を抑制して表示品質の不良を防止することができる。
　図７は本実施の形態の表示パネルによる画素形成部の表示制御の一例を示す模式図である。図７では、簡便のため、ゲート信号Ｇ１、Ｇ２、Ｇ３及びソース信号Ｓだけを図示している。ゲートバスラインとソースバスラインとが交差する位置には、画素形成部３０（図１参照）が設けられている。本実施の形態によれば、ゲート信号Ｇ１、Ｇ２、Ｇ３（駆動信号）の立ち下り時点の遅延が抑制され、立ち下りの波形のなまりも少ない。従って、他のゲートバスライン用のソース信号を拾うことがなく、ゴーストの発生を抑制して表示品質の不良を防止することができる。
　図８は比較例としての表示パネルによる画素形成部の表示制御の一例を示す模式図である。図８では、簡便のため、ゲート信号Ｇ１、Ｇ２、Ｇ３及びソース信号Ｓだけを図示している。図８に示すように、ゲート信号Ｇ１、Ｇ２、Ｇ３の立ち下りの波形がなまると、他のゲートバスライン用のソース信号を拾うことになり（図中符号Ａで示す）、ゴースト不良が発生する。しかし、本実施の形態では、図７で説明したように、ゴーストの発生を抑制して表示品質の不良を防止することができる。なお、図７及び図８で示したゲート信号及びソース信号は、模式的に示すものであり、実際の波形とは異なる場合がある。
　図９は本実施の形態の補助回路２１の回路構成の第２例を示す説明図であり、図１０は図９に示す補助回路２１の動作の一例を示すタイムチャートである。図５及び図６で例示した第１例との相違点は、補助薄膜トランジスタＭ１６のゲートに、６段後側のシフトレジスタ１０の出力Ｇｏｕｔ（ｎ＋６）に代えて、４段後側のシフトレジスタ１０の出力Ｇｏｕｔ（ｎ＋４）が出力する駆動信号を入力させる点である。
　これにより、駆動信号（ゲート信号）の立ち上がりがなまっている場合には、駆動信号Ｌ３の立ち上がり時点よりも若干遅れたタイミングで補助薄膜トランジスタＭ１６がオンとなる。その結果、丁度駆動信号Ｌ１の立ち下がり時点近くで、駆動信号Ｌ１が伝送されているゲートバスラインの電圧レベルをローレベルとすることができるので、ゴーストの発生を抑制して表示品質の不良を防止することができる。
　図１１は本実施の形態の補助回路２１の回路構成の第３例を示す説明図であり、図１２は図１１に示す補助回路２１の動作の一例を示すタイムチャートである。図９及び図１０で例示した第２例との相違点は、補助薄膜トランジスタＭ１６のゲートに、ゲートドライバ１２０のシフトレジスタ２０の出力Ｑ（ｎ＋５）が出力する制御信号を入力させる点である。
　これにより、駆動信号（ゲート信号）の立ち上がりがなまっている場合には、制御信号Ｒ３の立ち上がり時点よりも若干遅れたタイミングで補助薄膜トランジスタＭ１６がオンとなる。その結果、丁度駆動信号Ｌ１の立ち下がり時点近くで、駆動信号Ｌ１が伝送されているゲートバスラインの電圧レベルをローレベルとすることができるので、ゴーストの発生を抑制して表示品質の不良を防止することができる。
　図１３は本実施の形態の補助回路２１の回路構成の第４例を示す説明図であり、図１４は図１３に示す補助回路２１の動作の一例を示すタイムチャートである。
　図１３に示すように、補助回路２１は、補助スイッチング素子として補助薄膜トランジスタＭ１６の他に、薄膜トランジスタＭ１７、Ｍ１８を備える。補助薄膜トランジスタＭ１６のドレインは、ゲートドライバ１００の一のシフトレジスタ１０の出力ノードＧｏｕｔ（ｎ）に接続されたゲートバスラインの終端に接続され、薄膜トランジスタＭ１６のソースは、所定レベルＶＳＳに接続されている。なお、所定レベルＶＳＳは、Ｖｇｌとすることができる。また、薄膜トランジスタＭ１６のゲートには、薄膜トランジスタＭ１７のソース及び薄膜トランジスタＭ１８のドレインが接続され、接続点をｎｅｔＣと称する。薄膜トランジスタＭ１７のソースは、ゲートドライバ１２０に入力される、クロック信号ＣＫ４に接続されている。薄膜トランジスタＭ１７のゲートは、シフトレジスタ２０の出力Ｑ（ｎ＋５）に接続されている。また、薄膜トランジスタＭ１８のソースは所定レベルＶＳＳに接続され、ゲートはシフトレジスタ２０の出力Ｑ（ｎ＋９）に接続されている。
　図１４に示すように、時点ｔ１１において、クロック信号ＣＫ４が、薄膜トランジスタＭ１７のソースに印加される。しかし、薄膜トランジスタＭ１７のゲートには、信号が入力されていないので、ｎｅｔＣは立ち上がらない。
　図１４に示すように、時点ｔ１２において、シフトレジスタ２０の出力Ｑ（ｎ＋５）から出力される制御信号Ｒ３が、薄膜トランジスタＭ１７のゲートに印加され、薄膜トランジスタＭ１７がオンするので、ｎｅｔＣへクロック信号ＣＫ４が入力される。これにより、補助薄膜トランジスタＭ１６がオンとなり、駆動信号Ｌ１が伝送されているゲートバスラインのレベルがローレベルになり、駆動信号Ｌ１を確実にローレベルまで立ち下げることができる。なお、図１４の例では、補助薄膜トランジスタＭ１６がオンとなるタイミング（時点ｔ１２）が、駆動信号Ｌ１の本来の立ち下り時点よりも、１Ｈ（水平走査期間）だけ早いが、駆動信号の立ち上がりに時間を要するので、実際には問題がない。
　図１４に示すように、時点ｔ１３において、シフトレジスタ２０の出力Ｑ（ｎ＋９）から出力される駆動信号Ｒ５が、薄膜トランジスタＭ１８のゲートに印加され、薄膜トランジスタＭ１８がオンするので、ｎｅｔＣに溜まった不要な電荷を放出することができる。
　上述の例において、薄膜トランジスタＭ１７がオンしている状態であれば、クロック信号ＣＫ４がクロック信号ＣＫ６であってもよい。また、駆動信号の立ち上りが遅い場合には、薄膜トランジスタＭ１７のゲートには、シフトレジスタ２０の出力Ｑ（ｎ＋５）から出力される駆動信号Ｒ３に代えて、クロック信号ＣＫ４でもよい。なお、本実施の形態において、図１４に示す各信号のタイミングは、一例であって、図示された例に限定されるものではない。
　図１５は本実施の形態の補助回路２１の回路構成の第５例を示す説明図であり、図１６は図１５に示す補助回路２１の動作の一例を示すタイムチャートである。図１５に示すように、補助回路２１は、補助スイッチング素子として補助薄膜トランジスタＭ１６の他に、薄膜トランジスタＭ１７、Ｍ１８を備える。補助薄膜トランジスタＭ１６のドレインは、ゲートドライバ１００の一のシフトレジスタ１０の出力ノードＧｏｕｔ（ｎ）に接続されたゲートバスラインの終端に接続され、薄膜トランジスタＭ１６のソースは、所定レベルＶＳＳに接続されている。また、薄膜トランジスタＭ１６のゲートには、薄膜トランジスタＭ１７のソース及び薄膜トランジスタＭ１８のドレインが接続され、接続点をｎｅｔＣと称する。薄膜トランジスタＭ１７のソース及びゲートは、ゲートドライバ１２０のシフトレジスタ２０の出力Ｑ（ｎ＋５）に接続されている。また、薄膜トランジスタＭ１８のソースは所定レベルＶＳＳに接続され、ゲートはシフトレジスタの出力Ｑ（ｎ＋１１）に接続されている。
　図１６に示すように、時点ｔ２１において、シフトレジスタの出力Ｑ（ｎ＋５）から出力される制御信号Ｒ３が、薄膜トランジスタＭ１７のゲートに印加され、薄膜トランジスタＭ１７がオンするので、ｎｅｔＣへ制御信号Ｒ３が入力される。これにより、補助薄膜トランジスタＭ１６がオンとなり、駆動信号Ｌ１が伝送されているゲートバスラインの電圧レベルがローレベルになり、駆動信号Ｌ１を確実にローレベルまで立ち下げることができる。なお、図１６の例では、補助薄膜トランジスタＭ１６がオンとなるタイミング（時点ｔ２１）が、駆動信号Ｌ１の本来の立ち下り時点よりも、１Ｈ（水平走査期間）だけ早いが、駆動信号の立ち上がりに時間を要するので、実際には問題がない。
　時点ｔ２２において、シフトレジスタの出力Ｑ（ｎ＋１１）から出力される制御信号Ｒ６が、薄膜トランジスタＭ１８のゲートに印加され、薄膜トランジスタＭ１８がオンするので、ｎｅｔＣに溜まった不要な電荷を放出することができる。
　図１７は本実施の形態の補助回路２１の回路構成の第６例を示す説明図であり、図１８は図１７に示す補助回路２１の動作の一例を示すタイムチャートである。図１５及び図１６に例示した第５例との相違点は、薄膜トランジスタＭ１７のゲート及びソースには、シフトレジスタの出力Ｑ（ｎ＋５）から出力される制御信号Ｒ３に代えて、シフトレジスタの出力Ｑ（ｎ＋３）から出力される制御信号Ｒ２が入力される点である。
　駆動信号の立ち上がりが遅い場合には、図１８に示すように、時点ｔ３１において、シフトレジスタの出力Ｑ（ｎ＋３）から出力される制御信号Ｒ２が、薄膜トランジスタＭ１７のゲートに印加されるが、ｎｅｔＣの立ち上がりも遅くなり、例えば、時点ｔ３１よりも後の時点ｔ３２において、補助薄膜トランジスタＭ１６がオンとなる。これにより、駆動信号Ｌ１が伝送されているゲートバスラインのレベルがローレベルになり、駆動信号Ｌ１を確実にローレベルまで立ち下げることができる。
　上述のように、補助薄膜トランジスタＭ１６のゲートに、ゲートドライバ１２０内のシフトレジスタ２０のうち、所要時間（駆動信号Ｌ１が伝送されているゲートバスラインのレベルをローレベルにする時間帯）の間に制御信号を立ち上げる一群のシフトレジスタ２０が出力する制御信号（例えば、制御信号Ｒ２、Ｒ３、Ｒ５）に基づく信号が入力される。
　出力がＧｏｕｔ（ｎ＋３）、Ｇｏｕｔ（ｎ＋５）、Ｇｏｕｔ（ｎ＋９）などの一群のシフトレジスタ２０は、位相が異なる第２の複数のクロック信号（図２の例では、ＣＫ２、ＣＫ４、ＣＫ６、…、ＣＫ１６）に基づいて、立ち上り位相が異なる制御信号を出力する。そこで、ゲートドライバ１００内の一群のシフトレジスタ１０の任意のシフトレジスタ１０に接続された第１のゲートバスライン上の駆動信号が立ち下がるタイミングで、ゲートドライバ１２０内の一群のシフトレジスタ２０（複数あってもよい）が出力する制御信号を利用して補助薄膜トランジスタＭ１６をオンさせることにより、第１のゲートバスラインのレベルを所定レベルにすることができる。これにより、簡単な構成で、駆動信号の立ち下がりの遅延を抑制し、ゴーストの発生を抑制して表示品質の不良を防止することができる。
　本実施の形態によれば、駆動信号の立ち下がりの遅延を抑制し、ゴーストの発生を抑制して表示品質の不良を防止することができる表示装置を実現することができる。
　また、本実施の形態では、例えば、解像度を８Ｋとし、ゲートドライバ１００、１２０を、表示領域の両側に配置し、ゲートドライバ１００によって奇数番目のゲートバスラインを駆動し、ゲートドライバ１２０によって偶数番目のゲートバスラインを駆動する。そして、ゲートドライバ１００が出力する駆動信号の立ち下げを補助する補助回路２１をゲートドライバ１２０側に配置し、ゲートドライバ１２０が出力する駆動信号の立ち下げを補助する補助回路１１をゲートドライバ１００側に配置する。これにより、例えば、解像度が４Ｋの場合と比較して水平走査期間１Ｈの時間は半分になるが、２Ｈ（２×１Ｈ）に相当する時間で１ラインを書き込むので、４Ｋと同等の書き込み時間を確保することができる。また、２ライン分の領域を利用して１ライン分の回路を配置することになるので、回路領域も４Ｋの場合と同等になる。これによって、額縁を不要に拡大することなく高精細の表示パネルの駆動回路を実現することができる。
　上述の実施の形態では、表示領域を間にして、ゲートドライバ１００、１２０を配置する構成であったが、これに限定されない。例えば、ゲートドライバ１００及び補助回路２１を具備し、ゲートドライバ１２０及び補助回路１１を具備しない構成であってもよい。この場合には、補助回路２１は、例えば、図５及び図９に例示した構成とすればよい。
　本実施の形態に係る表示パネルは、マトリクス状に配置された複数の画素形成部で構成される表示領域と、前記複数の画素形成部を駆動するための複数の駆動ラインそれぞれに所要幅の駆動信号を順次出力する駆動回路とを備える表示パネルであって、前記表示領域を間にして前記駆動回路の反対側に、前記駆動ラインに出力された駆動信号の立ち下りを補助する補助回路を備える。
　表示パネルは、マトリクス状に配置された複数の画素形成部で構成される表示領域と、複数の画素形成部を駆動するための複数の駆動ラインそれぞれに所要幅の駆動信号を順次出力する駆動回路とを備える。駆動回路は、例えば、ゲートドライバであり、駆動ラインは、ゲートバスラインであり、駆動信号は、ゲート信号とすることができる。
　表示パネルは、表示領域を間にして駆動回路の反対側に、駆動ラインに出力された駆動信号の立ち下りを補助する補助回路を備える。駆動信号の立ち下りを補助するとは、例えば、駆動信号の所要の立ち下がり時点で、駆動信号を所定レベルに引き下げることとすることができる。所要の立ち下り時点とは、駆動信号の本来の立ち下り時点だけでなく、ゴーストの発生を抑制することができるタイミングであればよく、例えば、本来の立ち下り時点の前後所要の時間内も含めることができる。
　高解像度化に伴って駆動ライン（バスライン）上の素子（画像形成部）の数が増加する。例えば、解像度が４Ｋに比べて８Ｋでは、素子の数は倍増する。駆動ライン上の容量負荷は、表示領域の一方側の駆動回路の部分から反対側に向かって分布し、駆動信号の立ち下がりが、容量負荷の増加によって遅延し、波形の立ち下りがなまることになる。しかし、補助回路を、表示領域を間にして駆動回路の反対側に設け、補助回路によって駆動ラインの立ち下りを所定レベルに引き下げることにより、駆動信号の立ち下がりの遅延を抑制し、ゴーストの発生を抑制して表示品質の不良を防止することができる。
　本実施の形態に係る表示パネルにおいて、前記駆動回路は、所定のクロックライン及び前記複数の駆動ラインのいずれか一の駆動ラインに接続された複数のシフトレジスタを有し、前記複数のシフトレジスタのうちの一群のシフトレジスタは、位相が異なる複数のクロック信号に基づいて、立ち上り位相が異なる駆動信号を出力し、前記補助回路は、第１端が前記複数の駆動ラインのいずれか一の駆動ラインに接続され、第２端が所定レベルに接続された補助スイッチング素子を有する。
　駆動回路は、所定のクロックライン及び複数の駆動ラインのいずれか一の駆動ラインに接続された複数のシフトレジスタを有する。複数のシフトレジスタのうち一群のシフトレジスタは、位相が異なる複数のクロック信号に基づいて、立ち上り位相が異なる駆動信号を出力する。補助回路は、第１端が複数の駆動ラインのいずれか一の駆動ラインに接続され、第２端が所定レベルに接続された補助スイッチング素子を有する。
　任意のシフトレジスタが駆動ラインに駆動信号を出力した場合、当該駆動信号が立ち下がる所要の時点で、当該駆動ラインに第１端が接続された補助スイッチング素子をオンにすることにより、第１端のレベルを所定レベルにすることができる。
　本実施の形態に係る表示パネルにおいて、前記所定レベルは、前記駆動信号のローレベルの電圧以下の電圧レベルである。
　所定レベルは、前記駆動信号のローレベルの電圧以下の電圧レベルである。これにより、確実に、駆動信号の電圧をローレベルの電圧に立ち下げることができる。
　本実施の形態に係る表示パネルにおいて、前記補助スイッチング素子は、前記第１端に接続された駆動ライン上の駆動信号が立ち下がる時点を含む前後所要時間の間に、前記第１端及び第２端間を導通状態にする信号が制御端に入力される。
　補助スイッチング素子は、第１端に接続された駆動ライン上の駆動信号が立ち下がる時点を含む前後所要時間の間に、第１端及び第２端間を導通状態にする信号が制御端に入力される。これにより、任意のシフトレジスタが駆動ラインに駆動信号を出力した場合、当該駆動信号が立ち下がる所要の時点で、当該駆動ラインのレベルを所定レベルにすることができる。
　本実施の形態に係る表示パネルにおいて、前記補助スイッチング素子の制御端は、前記複数の駆動ラインのうちの前記所要時間の間に駆動信号を立ち上げるシフトレジスタが接続された駆動ラインに接続されている。
　補助スイッチング素子の制御端は、複数の駆動ラインのうちの所要時間の間に駆動信号を立ち上げるシフトレジスタが接続された駆動ラインに接続されている。一群のシフトレジスタは、位相が異なる複数のクロック信号に基づいて、立ち上り位相が異なる駆動信号を出力する。そこで、一群のシフトレジスタのうちの一のシフトレジスタに接続された第１の駆動ライン上の駆動信号が立ち下がるタイミングで、当該一群のシフトレジスタのうちの他のシフトレジスタに接続された第２の駆動ライン上に駆動信号を立ち上げるとすると、当該第２の駆動ライン上の駆動信号を利用して補助スイッチング素子をオンさせることにより、第１の駆動ラインのレベルを所定レベルにすることができる。これにより、簡単な構成で、駆動信号の立ち下がりの遅延を抑制し、ゴーストの発生を抑制して表示品質の不良を防止することができる。
　本実施の形態に係る表示パネルは、前記複数の駆動ラインそれぞれに対応させて前記補助回路を複数備え、複数の前記補助回路それぞれは、該補助回路に対応する駆動ラインに出力された駆動信号の立ち下りを補助する。
　複数の駆動ラインそれぞれに対応させて補助回路を複数備え、複数の補助回路それぞれは、当該補助回路に対応する駆動ラインに出力された駆動信号の立ち下りを補助する。これにより、複数の駆動ラインそれぞれに出力された駆動信号の立ち下がりの遅延を抑制し、ゴーストの発生を抑制して表示品質の不良を防止することができる。
　本実施の形態に係る表示パネルは、前記駆動回路は、前記表示領域を間にして両側に配置された第１の駆動回路及び第２の駆動回路を含み、前記第１の駆動回路は、所定のクロックライン及び前記複数の駆動ラインのいずれか一の駆動ラインに接続された第１の複数のシフトレジスタを有し、前記第１の複数のシフトレジスタのうちの一群のシフトレジスタは、位相が異なる第１の複数のクロック信号に基づいて、立ち上り位相が異なる駆動信号を出力し、前記第２の駆動回路は、所定のクロックライン及び前記複数の駆動ラインのいずれか一の駆動ラインに接続された第２の複数のシフトレジスタを有し、前記第２の複数のシフトレジスタのうちの一群のシフトレジスタは、前記第１の複数のクロック信号に対して位相がずれた第２の複数のクロック信号に基づいて、立ち上り位相が異なる駆動信号を出力し、複数の前記補助回路のうち、前記第１の複数のシフトレジスタに接続された駆動ラインに対応する補助回路は、前記表示領域を間にして前記第１の駆動回路の反対側に配置され、複数の前記補助回路のうち、前記第２の複数のシフトレジスタに接続された駆動ラインに対応する補助回路は、前記表示領域を間にして前記第２の駆動回路の反対側に配置される。
　駆動回路は、表示領域を間にして両側に配置された第１の駆動回路及び第２の駆動回路を含む。第１の駆動回路は、所定のクロックライン及び複数の駆動ラインのいずれか一の駆動ラインに接続された第１の複数のシフトレジスタを有する。第１の複数のシフトレジスタのうちの一群のシフトレジスタは、位相が異なる第１の複数のクロック信号に基づいて、立ち上り位相が異なる駆動信号を出力する。
　第２の駆動回路は、所定のクロックライン及び複数の駆動ラインのいずれか一の駆動ラインに接続された第２の複数のシフトレジスタを有する。第２の複数のシフトレジスタのうちの一群のシフトレジスタは、第１の複数のクロック信号に対して位相がずれた第２の複数のクロック信号に基づいて、立ち上り位相が異なる駆動信号を出力する。例えば、全駆動ラインのうち、奇数番目の駆動ラインは、第１の複数のシフトレジスタによって駆動され、偶数番目の駆動ラインは、第２の複数のシフトレジスタによって駆動することができる。
　複数の補助回路のうち、第１の複数のシフトレジスタに接続された駆動ラインに対応する補助回路は、表示領域を間にして第１の駆動回路の反対側に配置される。複数の補助回路のうち、第２の複数のシフトレジスタに接続された駆動ラインに対応する補助回路は、表示領域を間にして第２の駆動回路の反対側に配置される。
　第１の複数のシフトレジスタのうちの一群のシフトレジスタの任意のシフトレジスタに接続された駆動ライン上の駆動信号が立ち下がるタイミングで、第２の複数のシフトレジスタのうちの一群のシフトレジスタ（複数あってもよい）が出力する駆動信号を利用して補助スイッチング素子をオンさせることにより、当該駆動ラインのレベルを所定レベルにすることができる。また、第２の複数のシフトレジスタのうちの一群のシフトレジスタの任意のシフトレジスタに接続された駆動ライン上の駆動信号が立ち下がるタイミングで、第１の複数のシフトレジスタのうちの一群のシフトレジスタ（複数あってもよい）が出力する駆動信号を利用して補助スイッチング素子をオンさせることにより、当該駆動ラインのレベルを所定レベルにすることができる。これにより、簡単な構成で、駆動信号の立ち下がりの遅延を抑制し、ゴーストの発生を抑制して表示品質の不良を防止することができる。
　本実施の形態に係る表示装置は、本実施の形態に係る表示パネルを備える。
　これにより、駆動信号の立ち下がりの遅延を抑制し、ゴーストの発生を抑制して表示品質の不良を防止することができる表示装置を実現することができる。
　１０、２０　シフトレジスタ
　１１、２１　補助回路
　３０　画素形成部
　１００、１２０　ゲートドライバ
　２００　ソースドライバ
　３００　表示パネル
　３０１　表示領域
　Ｍ１～Ｍ１８　薄膜トランジスタ

Claims (8)

  1. 　マトリクス状に配置された複数の画素形成部で構成される表示領域と、前記複数の画素形成部を駆動するための複数の駆動ラインそれぞれに所要幅の駆動信号を順次出力する駆動回路とを備える表示パネルであって、
    　前記表示領域を間にして前記駆動回路の反対側に、前記駆動ラインに出力された駆動信号の立ち下りを補助する補助回路を備える表示パネル。
  2. 　前記駆動回路は、
    　所定のクロックライン及び前記複数の駆動ラインのいずれか一の駆動ラインに接続された複数のシフトレジスタを有し、
    　前記複数のシフトレジスタのうちの一群のシフトレジスタは、
    　位相が異なる複数のクロック信号に基づいて、立ち上り位相が異なる駆動信号を出力し、
    　前記補助回路は、
    　第１端が前記複数の駆動ラインのいずれか一の駆動ラインに接続され、第２端が所定レベルに接続された補助スイッチング素子を有する請求項１に記載の表示パネル。
  3. 　前記所定レベルは、前記駆動信号のローレベルの電圧以下の電圧レベルである請求項２に記載の表示パネル。
  4. 　前記補助スイッチング素子は、
    　前記第１端に接続された駆動ライン上の駆動信号が立ち下がる時点を含む前後所要時間の間に、前記第１端及び第２端間を導通状態にする信号が制御端に入力される請求項２又は請求項３に記載の表示パネル。
  5. 　前記補助スイッチング素子の制御端は、
    　前記複数の駆動ラインのうちの前記所要時間の間に駆動信号を立ち上げるシフトレジスタが接続された駆動ラインに接続されている請求項４に記載の表示パネル。
  6. 　前記複数の駆動ラインそれぞれに対応させて前記補助回路を複数備え、
    　複数の前記補助回路それぞれは、
    　該補助回路に対応する駆動ラインに出力された駆動信号の立ち下りを補助する請求項１から請求項５のいずれか一項に記載の表示パネル。
  7. 　前記駆動回路は、
    　前記表示領域を間にして両側に配置された第１の駆動回路及び第２の駆動回路を含み、
    　前記第１の駆動回路は、
    　所定のクロックライン及び前記複数の駆動ラインのいずれか一の駆動ラインに接続された第１の複数のシフトレジスタを有し、
    　前記第１の複数のシフトレジスタのうちの一群のシフトレジスタは、
    　位相が異なる第１の複数のクロック信号に基づいて、立ち上り位相が異なる駆動信号を出力し、
    　前記第２の駆動回路は、
    　所定のクロックライン及び前記複数の駆動ラインのいずれか一の駆動ラインに接続された第２の複数のシフトレジスタを有し、
    　前記第２の複数のシフトレジスタのうちの一群のシフトレジスタは、
    　前記第１の複数のクロック信号に対して位相がずれた第２の複数のクロック信号に基づいて、立ち上り位相が異なる駆動信号を出力し、
    　複数の前記補助回路のうち、前記第１の複数のシフトレジスタに接続された駆動ラインに対応する補助回路は、前記表示領域を間にして前記第１の駆動回路の反対側に配置され、
    　複数の前記補助回路のうち、前記第２の複数のシフトレジスタに接続された駆動ラインに対応する補助回路は、前記表示領域を間にして前記第２の駆動回路の反対側に配置される請求項６に記載の表示パネル。
  8. 　請求項１から請求項７のいずれか一項に記載の表示パネルを備える表示装置。
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