KR100286090B1 - 고정패턴 제거기능을 갖춘 수평구동회로, 어드레스 지정장치 및 액정표시장치 - Google Patents

고정패턴 제거기능을 갖춘 수평구동회로, 어드레스 지정장치 및 액정표시장치 Download PDF

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Abstract

본 발명의 수평구동회로는 수평샘플링펄스를 순차 발생하는 시프트레지스터와, 상기 시프트레지스터에 결합되어 제N 단(段)과 그 후속의 제M 단 사이에서 수평샘플링펄스의 비중첩기간을 제공하는 고정패턴제거회로로 구성되고, 상기 제M 단 수평샘플링펄스의 상승은 제N 단 수평샘플링펄스의 하강과 중첩되지 않고 제M 단 수평샘플링펄스의 상승과 제N 단 수평샘플링펄스의 하강 사이에 위상차를 가지게 된다. 고정패턴제거회로는 제N 단의 수평샘플링펄스의 하강에 의해 제M 단의 수평 샘플링펄스의 상승을 제어하는 수단으로 구성된다. 수평구동회로는 2차원 어드레스 지정장치와 액정표시장치에 적용되어 표시화상의 수직줄무늬의 결함을 제거할 수 있다.

Description

고정패턴제거기능을 갖춘 수평구동회로, 어드레스지정장치 및 액정표시장치
제1도는 본 발명의 수평구동회로가 적용된 예시적인 액티브매트릭스형 액정 표시장치의 회로도.
제2도는 제1도에 도시된 수평구동회로의 동작을 설명하기 위한 신호의 타이밍차트.
제3도는 제1도에 도시된 수평구동회로의 동작을 설명하기 위한 신호의 다른 타이밍차트.
제4도는 제1도의 수평구동회로에 포함된 고정패턴제거회로의 변형예의 회로도.
제5도는 본 발명의 수평구동회로의 다른 실시예를 나타내는 회로도.
제6도는 제5도에 도시된 수평구동회로의 동작을 설명하는 신호의 타이밍차트.
제7도는 제5도에 도시된 수평구동회로의 변형실시예의 동작을 설명하기 위한 신호의 타이밍차트.
제8도는 종래 액티브매트릭스형 액정표시장치의 회로도.
제9도는 제8도의 종래 장치의 문제점을 설명하기 위한 신호의 타이밍차트.
〈도면의 주요부분에 대한 부호의 설명〉
SIG : 공통신호선 B : 1차 펄스
ø: 2차 펄스 HCK1 : 수평클럭신호
HCK2 : 반전신호 S/R : 시프트레지스터
본 발명은 게이트선과 데이터선의 교차점에 매트릭스어레이로 배치된 박막트랜지스터와 같은 능동소자들과 그 능동소자들에 대응하는 화소전극들로 이루어진 액티브매트릭스형 액정표시장치에 관한 것으로, 특히 데이터선에 영상신호를 라인 순차모드로 분배적으로 공급하기 위한 수평구동회로에 관한 것이다.
본 발명을 보다 용이하게 이해할 수 있도록 하기 위해 제8도에는 액티브매트릭스형 액정표시장치의 종래기술을 나타내는 등가회로가 도시되어 있다.
동 도에 도시된 바와 같이 그러한 형태의 액정표시장치는 X축 방향에서 상호 나란하게 배열된 복수의 게이트선(X1, X2, ....)과 Y축 방향에서 상호 나란하게 배열된 복수의 데이터선(Y1, Y2, ....)으로 구성된다. 상기 게이트선과 데이터선의 교차점에는 박막트랜지스터(TFT)(T11, T21, T22, ...)와 같은 능동소자가 배치되고, 그 박막트랜지스터에 대응하여 액정셀(L11, L12, L21, L22, ....)이 배치된다. TFT의 게이트전극은 각각 게이트선에 접속되고, 그 소오스전극은 각각 데이터선에 접속되며, 드레인전극은 각각 대응하는 액정셀의 화소전극에 접속된다. 각 액정셀은 하나의 화소전극과 그에 대향하는 공통전극(COM)사이에 유지되는 액정으로 구성된다.
상기 데이터선(Y1, Y2, ...)은 각각 대응하는 스위칭트랜지스터(S1, S2, .... )를 경유하여 외부소오스로부터 영상신호가 인가되는 공통신호선(SIG)에 접속되고, 각 스위칭트랜지스터의 게이트전극에는 수평구동회로가 접속된다. 이 수평 구동회로는 상기 스위칭트랜지스터의 게이트전극에 외부소오스로부터 입력되는 수평클럭펄스(HCLK)와 동기적으로 수평스위치구동펄스(ø1, ø2, ... )를 순차 공급하게 된다. 한편, 상기 게이트선(X1, X2, ... )은 도시되지 않은 수직구동회로에 접속된다.
이하, 제8도에 도시된 회로의 동작에 대해 개략적으로 설명한다.
도시되지 않은 수직구동회로가 활성화되면, 게이트선이 순차적으로 여기되어 TFT가 행별로 선택된다. 이때 수평구동회로가 활성화되어 스위칭트랜지스터를 라인수차적으로 동작시키게 되면, 신호선(SIG)에 인가되는 영상신호가 데이터선에서 순차로 샘플링되고, 이와 같이 샘플링된 영상신호는 행별로 선택된 TFT를 경유해서 대응하는 액정셀에 순차기입된다. 이와 같이 하여 샘플링된 영상신호의 데이터가 각 액정셀에 도트순차적으로 기입된다.
이어, 본 발명에 의해 해결될 문제점들에 대해 제9도를 참조하여 간단하게 설명한다. 제8도에 도시된 수평구동회로는 시프트레지스터등으로 구성되어 수평스위치구동펄스(ø1, ø2, ... )를 출력신호로서 순차 발생하게 된다. 이러한 수평 구동회로는 그 회로에서 발생된 선행 펄스(ø1)와 후행 펄스(ø2)의 논리레벨이 상호 중첩되지 않도록 설계된다. 그러나, 실제로 펄스들의 상승 및 하강에지에서 파형왜곡등으로부터 야기되는 지터(jitter)에 의해 부분적으로 중첩이 발생된다. 즉, 상호 인접한 펄스들이 상호 간섭하게 된다. 그러한 지터의 양은 시프트레지스터의 각 단(段)의 각 장치의 전기적특성에 내재하면서 그 특성에 의존하게 된다. 그러므로, 펄스열 사이의 중첩패턴은 고정적이고, 지터의 특정양이 시프트레지스터의 특정 단에서 연속적으로 나타나는 경향이 있다.
상기한 바와 같이 우선 스위칭트랜지스터(S1)가 선행펄스(ø1)에 응답하여 턴온된 다음 공통신호선(SIG)으로부터의 영상신호가 대응하는 데이터선(Y1)에서 샘플링한다. 이어, 스위칭트랜지스터(S2)가 후행펄스(ø2)에 응답하여 턴온되고, 공통신호선(SIG)으로부터의 영상신호가 대응하는 데이터선(Y2)에서 샘플링된다. 그러나, 이때 지터가 존재하게 되면 선행펄스(ø1)의 하강이전에 후행펄스(ø2)가 상승 또는 턴온되므로, 그 기간동안 충ㆍ방전전류에 의해 신호선(SIG)에서 전위변동이 유발된다. 그러한 전위변동은 선행펄스의 하강이전에 발생되므로 그 전위변동이 데이터선(Y1)에서 샘플링되어 데이터선(Y1)의 샘플데이터에러를 초래하게 된다. 이 에러는 지터양에 의존하기 때문에 특히 지터양이 큰 특정 단에서 에러가 연속으로 나타나게 된다. 그러한 에러는 전체 표시화면상에서 수직줄무늬와 같이 보이게 되어 결과적으로 화질이 극히 열화된다는 문제가 초래된다. 일반적으로 신호선(SIG)에 영상신호를 출력하는 비디오드라이버는 고출력임피던스를 갖게 되며 신호선의 임피던스들로 높으므로, 수평스위치구동펄스의 지터에 의해 악영향이 초래되어 결과적으로 표시화상에서 수직줄무늬 또는 고정중첩패턴이 눈에 잘 띄게 된다. 또, 수평구동회로에 대한 클럭펄스주파수를 저하시키면서 전력소비를 저감시키기 위한 일환으로 소위 연속 R-G-B구동이 수행되면, 일정수의 화소열이 감소되어 수직 줄무늬에 관련된 결함이 더 악화된다.
본 발명은 종래기술에서 관찰된 상기한 문제점들을 감안하여 이루어진 것으로, 그 목적은 액티브매트릭스형 액정표시장치에 채용되고 고정중첩패턴제거기능이 부가되어 표시화상에서의 상기한 수직줄무늬장애를 제거하도록 한 개량된 수평구동 회로를 제공하는 것이다.
본 발명의 양태에 따르면, 수평샘플링펄스를 순차 발생하는 시프트레지스터와, 상기 시프트레지스터에 결합되어 제N 단과 그 후속의 제M 단 사이에서 수평샘플링펄스의 비중첩기간을 제공하는 고정패턴제거회로로 구성되고, 상기 제M 단 수평샘플링펄스의 상승은 제N 단 수평샘플링펄스의 하강과 중첩되지 않고 제M 단 수평샘플링펄스의 상승과 제N 단 수평샘플링펄스의 하강 사이에 위상차를 갖는다. 상기 고정패턴제거회로는 제N 단의 수평샘플링펄스의 하강에 의해 제M 단의 수평샘플링펄스의 상승을 제어하는 수단으로 구성된다.
본 발명의 다른 양태에 따르면, X축방향에서 상호 대략 나란하게 배열된 복수의 게이트선과, Y축방향에서 상호 대략 나란하게 배열된 복수의 데이터선과, 상기 게이트선에 게이트신호를 순차 공급하는 제1 주사수단과, 상기 데이터선에 데이터신호를 순차 공급하는 제2 주사수단과, 상기 게이트선과 데이터선의 교차점에 배치된 능동소자로 구성되고, 상기 제2 주사수단은 수평샘플링펄스를 순차로 발생하기 위한 시프트레지스터, 이 시프트레지스터와 결합된 고정패턴제거회로, 이 고정 패턴제거회로의 출력을 지연시키는 지연회로, 이 지연회로의 출력에 응답하여 데이터선에 데이터신호를 인가하는 스위칭소자로 구성되고, 상기 고정패턴제거회로는 제N 단과 그 후속의 제M 단 사이에서 수평샘플링펄스의 비중첩기간을 제공하고, 상기 제M 단 수평샘플링펄스의 상승은 제N 단 수평샘플링펄스의 하강과 중첩되지 않고 제M 단 수평샘플링펄스의 상승과 제N 단 수평샘플링펄스의 하강 사이에 위상차를 갖는다.
본 발명의 또 다른 양태에 따르면, 매트릭스로 배열되고, 각각 화소전극과 이 화소전극에 결합되고 제1 및 제2 전극을 갖춘 스위칭소자로 구성되는 복수의 표시소자와, 제1 전극과 결합되는 복수의 게이트선과, 제2 전극과 결합되는 복수의 데이터선과, 수평샘플링펄스의 비중첩기간을 발생하는 제어수단을 갖추어 제N 펄스의 하강에 의해 그 제N 펄스의 하강과 대체로 동일한 위상의 제M 펄스의 상승이 제 N 펄스와의 사이에서 비중첩기간을 갖도록 제어됨으로써 상기 데이터선에 순차 공급되는 영상신호를 샘플링하는 주사회로를 제공한다.
본 발명에 있어서, 고정패턴제거회로는 수평샘플링펄스를 순차 발생하는 시프트레지스터의 출력에 접속되고, 그 고정패턴제거회로는 제N 단 선행 수평샘플링 펄스를 제어신호로 사용하여 상승구간이 그 제N 단 선행 수평샘플링펄스의 하강과 동일한 위상인 제M 단 후행 수평샘플링펄스의 출력타이밍을 제어하게 된다. 즉, 선행펄스의 출력중에는 선행펄스의 하강후 후행펄스가 정확하게 상승되도록 후행펄스의 출력이 금지된다. 또, 고정패턴제거회로로부터 출력된 후행펄스는 소정시간의 지연후 대응하는 영상신호샘플링스위치에 공급된다. 따라서, 시프트레지스터의 제N 단에 대응하는 선행샘플과 제M 단에 대응하는 후행 샘플사이에서 중첩이 발생되지 않게 되고, 그에 따라 수직 줄무늬 또는 고정중첩패턴의 결함이 배제될 수 있다. 선행펄스가 후행펄스의 출력타이밍을 제어하는데 사용되는 본 발명에 있어서는 복잡한 구성의 회로나 클럭펄스소오스의 추가의 필요성이 배제될 수 있다.
본 발명의 상기 및 기타의 특징과 이점은 예시적인 첨부도면을 참조하여 이루어지는 이하의 설명으로부터 명백해지게 된다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다. 제1도는 본 발명을 액티브매트릭스형 액정표시장치에 적용한 예시적인 경우의 대표적인 회로블록도로서, 본 발명은 2차원 표시장치만으로 한정되지 않고 2차원 어드레스장치에도 적용가능함을 알 수 있다.
도시된 바와 같이, 표시장치는 X축방향으로 상호 나란하게 배열된 복수의 게이트선(X1, X2, .... ), Y축 방향으로 상호 나란하게 배열된 복수의 데이터선(Yn, Yn+1, Yn+2, ... ), 상기 게이트선에 라인순차적으로 게이트신호를 공급하기 위한 제1 주사장치 또는 수직주사장치, 상기 데이터선에 라인순차적으로 영상신호를 공급하기 위한 제2 주사장치 또는 수평주사장치로 구성된다.
박막트랜지스터(TFT)(T1ㆍn, T1ㆍn+1, T1ㆍn+2, T2ㆍn, T2ㆍn+1, T2ㆍn+2, ... ) 와 같은 능동소자들이 각각 상기 게이트선과 상기 데이터선의 교차점에 배치되고, 액정셀(L1ㆍn, L1ㆍn+1, L1ㆍn+2, L2ㆍn, L2ㆍn+1, L2ㆍn+2, ... )이 상기 각 TFT에 접속된다. 각 액정 셀은 화소전극과 이 화소전극에 대향하는 공통전극 및 양 전극사이에 유지되는 액정층으로 구성된다. 상기 TFT의 드레인전극은 상기 회소전극에 접속되고, 게이트 전극은 대응하는 게이트선에 접속되며, 소오스전극은 대응하는 데이터선에 접속된다. 상기 TFT는 상기 게이트선으로부터 공급되는 게이트신호에 따라 행별로 선택되고, 데이터선으로부터 공급되는 영상신호를 도트순차어드레스지정후, 그 영상신호를 대응하는 액정셀에 기록하게 된다.
상기 화소전극, TFT, 게이트선, 데이터선, 수직주사장치와 수평주사장치는 반도체제조공정에 의해 도시되지 않은 하나의 기판상에서 매트릭스를 형성하도록 배열된다. 한편, 다른 기판상에는 공통전극이 형성된다. 액티브매트릭스형 액정표시장치는 사이에 형성된 소정간극을 통해 상호 대향하는 양 기판사이에 액정층을 유지시킴으로써 구성될 수 있다.
이하, 본 발명의 주요 구성소자인 수평주사장치의 회로구성에 대해 제1도를 참조하여 상세하게 설명한다. 상기 수평주사장치는 복수단의 D형 플립플롭(D-FF)이 접속된 시프트레지스터(S/R)을 구비하게 되는 바, 도면의 간단화를 기하기 위해 단지 제N 단-제(N+2) 단이 발췌 도시되어 있다. 시프트레지스터의 각 단의 출력에 NAND소자가 접속된다. 여기서, 참조부호 NAND에는 시프트레지스터의 각 단에 대한 상관성을 나타내기 위해 첨자가 부가된다. 예를 들어, 제N 단 출력단에 접속된 NAND소자는 NANDn으로 표시된다. 이하의 설명에서, 유사한 첨자들은 시프트레지스터의 단들에 대한 상관성을 나타내는데 필요한 경우 상기한 규칙에 따라 다른 종류의 소자와 신호펄스에 대해서도 사용하기로 한다. 상기 NAND소자들로부터는 수평 샘플링펄스(B)들이 순차로 출력되는 바, 이들 샘플링펄스들은 고정중첩패턴의 제거이전에 어느 정도의 지터를 포함하므로 이하에서는 "1차펄스 (B)" 로 칭하기로 한다.
각 NAND소자의 출력단에는 NOR소자가 접속되는 바, 이 NOR 소자군은 고정패턴제거회로를 구성하게 된다. 또, 상기 각 NOR소자의 출력단에는 지연소자(DLY)가 접속되는 바, 이 지연소자군은 지연회로를 구성하게 된다.
상기 지연회로의 출력단으로부터는 지터의 제거와 소정지연처리의 후속하여 수평샘플링펄스(ø)가 인가된다, 이후에는 상기와 같이 이미 처리된 펄스들에 대해서는 "2차펄스 (ø)" 로 칭하기로 한다. 실제, 상기 지연소자(DLY)의 출력신호는 2차펄스(ø)와 그 반전펄스로 구성된다. 상기 지연소자의 1쌍의 출력단에는 전송게이트소자(S)가 접속되는 바, 이 전송게이트 소자군은 스위치수단을 구성하게 된다. 상기 전송게이트소자의 입력단은 영상신호가 인가되는 공통신호선(SIG)에 접속되고, 그 출력단은 각각 대응하는 데이터선(Y)에 접속된다. 상기 전송게이트소자는 2차펄스(ø)의 공급중에만 턴온됨으로써 영상신호가 대응하는 데이터선(Y)에 순차로 공급되어 전송된다.
고정패턴제거회로를 구성하는 각 NOR소자의 하나의 입력단에는 상기한 바와 같이 1차펄스(B)가 공급되는 반면, 그 다른 입력단에는 2차펄스(B)가 공급된다. 상기 NOR소자는 선행 2차 펄스(ø)를 제어신호로 사용하여 상승구간이 그 선행 2차 펄스의 하강과 동일한 위상인 후행 1차펄스(B)의 출력타이밍을 제어하게 된다. 본 실시예에서 후속단 1차펄스(B)의 상승시점은 선행단 2차펄스(ø)에 따라 제어된다. 예를 들어, 제N 단 소자(NORn)는 2차펄스(øn-1)에 따라 1차펄스(Bn)의 게이트제어를 행하게 된다.
본 실시예에서, 지연회로를 구성하는 각 지연소자(DLY)는 직렬접속인버터로 구성되고, 필요한 지연시간은 접속인버터의 수를 적절한 값으로 설정함으로써 확보할 수 있다. 여기서, NOR소자에서도 소정의 지연이 발생됨을 알 수 있다. 그에 따라, 전체회로의 총 지연시간은 NOR소자의 지연과 지연소자(DLY)의 지연의 합으로 된다.
이어, 제1도에 도시된 수평주사장치의 동작에 대해 제2도와 제3도를 참조하여 상세하게 설명한다. 우선 제2도의 타이밍회로를 참조하여 시프트레지스터(S/R)로부터의 1차펄스(B)의 출력방법에 대해 설명한다. 데이터펄스(Dn-1)가 시프트레지스터(S/R)의 선행 단으로부터 제N 단(D-FF)으로 전송된다. 헌편, 시프트레지스터의 각 단에는 수평클럭신호(HCK1)와 그 반전신호(HCK2)가 인가된다. 본 실시예에서 데이터펄스(D)의 폭은 클럭신호의 1주기와 동일한 구간으로 설정된다, 상기 시프트레지스터의 선행 단으로부터 제N 단으로 입력되는 데이터펄스(Dn-1)는 클럭신호의 1/2주기와 동일한 시간길이 만큼 지연되어 1쌍의 인버터에 의해 반전된다. 제2도에서, An은 상기와 같이 처리된 펄스의 파형을 나타낸다.
그 펄스(An)는 다른 인버터에 의해 재차 반전되어 제N 단 데이터펄스(Dn)가 얻어진다. 제2도의 타이밍차트로부터 명백해지는 바와 같이 데이터펄스(Dn)는 선행 단 데이터펄스(Dn-1)에 비해 클럭신호주기의 1/2 정도의 시간길이만큼 천이된다. 이와 같이 하여, 각각 클럭신호주기의 1/2만큼 천이된 데이터펄스(Dn, Dn+l, Dn+2, ... )가 시프트레지스터(S/R)로부터 순차 출력된다.
NAND소자들은 상기 시프트레지스터의 각 단의 출력단에 각각 접속된다. 예를 들어 제N 단에 접속된 소자(NANDn)는 제N 단 데이터펄스(Dn)와 후속단 데이터펄스(Dn+1)의 NAND처리를 수행함으로써 1차펄스(Bn)를 출력으로 발생하게 된다. 이와 유사하게, 제(N+1) 단 출력단에 접속된 소자(NANDn+1)는 후속의 1차펄스(Bn+1)를 발생하게 된다. 이와 같이 순차적으로 출력된 각 1차펄스(B)는 클럭신호주기의 1/2정도의 구간을 가지고 그 펄스구간과 동일한 시간길이만큼 천이된다. 즉, 후속 단 1차펄스는 선행단 1차펄스의 출력직후에 출력된다. 이와 같이 순차적으로 출력되는 1차펄스는 논리레벨에서 상호 중첩되지 않는다. 그러나, 실제로 펄스의 상승 및 하강시 파형왜곡에 의해 어느 정도의 지터는 유도되어 상호 중첩이 초래된다.
이하, 제3도의 타이밍차트를 참조하여 2차펄스(ø)의 발생동작에 대해 설명한다. 상술한 바와 같이, 고정패턴제거회로를 구성하는 소자(NORn)가 제N 단 소자(NANDn)에 접속된다. 그 소자(NORn)는 제N 단 1차펄스(Bn)와 선행단 2차펄스(øn-1)의 NOR처리를 햄항으로써 펄스(Cn)를 출력으로 발생하게 된다. 제3도의 타이밍차트로부터 명백한 바와 같이 상기 펄스(Cn)는 선행단 2차펄스(øn-1)의 하강과 동기적으로 상승 또는 턴온된다. 그러므로, 제N 단 1차펄스(Bn)에 어느 정도의 지터가 포함된 경우에도 그러한 지터는 대응하는 펄스(Cn)로부터 제거될 수 있다. 이 펄스(Cn)는 지연소자(DLYn)를 통해 소정시간길이만큼 지연되어 최종 2차펄스(øn)로 된다. 이와 같이 하여 고정패턴 제거회로는 선행 2차펄스를 제어신호로서 사용하여, 상승구간이 선행 2차펄스의 하강과 동위상인 후행 2차펄스의 출력타이밍을 제어함으로써, 고정 중첩패턴을 소거한다. 2차펄스(øn-1, øn, øn+1, ... )사이에는 상호 중첩이 발생되지 않고, 그에 따라 상기한 처리후에 순차 출력되어 종래 기술에서 관찰된 표시화상에서의 수직줄무늬의 문제가 해결된다.
제4도는 상기한 제1도의 회로의 변형예를 나타낸다. 이 변형된 회로의 보다 양호한 이해를 도모하기 위해 수평주사장치의 제N 단이 발췌 도시되어 있다. 제4도에서 제1도의 회로에 채용된 구성요소와 동일한 구성소자는 동일한 참조부호 또는 기호로 표기되고, 고정패턴제거회로가 인버터(I)와 NAND소자의 조합으로 구성된 점에 차이가 있다. 그러한 구성의 고정패턴제거회로는 상기한 고정패턴제거회로(N0Rn)와 동일한 기능을 가진다.
이하, 제5도를 참조하여 본 발명의 수평주사장치 또는 구동회로를 나타내는 다른 실시예에 대해 설명한다. 이해를 용이하게 하기 위해 제1도의 회로에 채용된 구성요소와 동일한 구성소자는 참조부호 또는 기호로 표시된다. 제1도의 실시예와 다른 점은 시프트레지스터(S/R)의 각 단의 출력단에 각각 접속된 NAND소자가 채용되지 않은 것이다. 그러므로, 본 실시예에서 시프트레지스터의 각 단으로부터 출력된 데이터펄스(D)가 대응하는 NOR소자에 직접 인가된다. 그에 관련하여 전단으로 부터의 2차펄스(ø)가 바로 직전의 단으로부터의 2차펄스(ø)대신에 각 NOR 소자의 다른 입력단에 인가된다.
이어, 제6도를 참조하여 제5도에 도시된 수평구동회로의 동작에 대해 설명한다. 상기한 바와 같이 시프트레지스터(S/R)는 각각 클럭신호(HCK)의 1주기와 동등한 구간을 가지는 데이터펄스(D)를 순차 출력하게 된다. 그 데이터펄스는 클럭신호 주기의 1/2정도의 시간길이만큼 상호 천이된다. 본 실시예에서, 데이터펄스는 2개의 군으로 분할되고, 1군은 우수단의 데이터펄스(Dn, Dn+2, Dn+4, ... )를 포함하는 반면, 다른 군은 기수단의 데이터펄스(Dn+1, Dn+3, Dn+5, ...)를 포함하게 된다. 우수군의 데이터펄스와 기수군의 데이터펄스는 상호 다른 신호선으로부터 공급되는 영상신호를 샘플링하기 위해 사용된다. 동일한 군에서는 어느 정도의 지터의 존재에 의해 펄스사이에서 간섭이 발생될 가능성이 있다. 이 때문에 바로 직전의 단의 2차펄스 대신에 전 단의 2차펄스가 통상 후행단펄스의 상승타이밍을 제어하기 위한 제어신호로서 사용된다. 본 발명에서는 상기한 바와 같이 선행펄스가 펄스간섭 유발가능성을 가지는 특정한 후행펄스의 출력타이밍을 제어하기 위한 제어신호로서 사용되고, 그 특정후행펄스는 제1도에 도시된 바와 같이 후속펄스만으로 한정되지는 않는다.
상기한 바와 같은 시간간격을 자기고 펄스발생타이밍을 제어하는 상황이 제7도의 예시적인 경우에도 도입된다. 이 예에서, 시프트레지스터에 전송된 데이터펄스(D)의 폭은 클럭신호(HCK)의 2구간과 같은 긴 구간으로 설정된다. 이 경우에도, 시프트레지스터는 클럭신호구간의 1/2정도의 시간길이만큼 상호 천이되는 데이터펄스(Dn, Dn+1, Dn+2, Dn+3, Dn+4, Dn+5, ... )를 순차로 출력하게 된다. 제7도의 타이밍차트로부터 명백한 바와 같이 3개 단의 간격으로 펄스간섭 또는 비트간섭이 발생된다. 예를 들어 후행데이터펄스(Dn+4)의 상승타이밍은 선행데이터펄스(Dn)의 하강타이밍과 동일한 위상이므로 그 양 펄스사이에는 비트간섭의 가능성이 존재하게 된다. 그러므로, 이 경우에 4단정도 앞선 수평샘플링펄스는 후행단의 수평샘플링펄스의 출력타이밍을 제어하기 위한 출력신호로서 사용된다.
상기한 바와 같이, 본 발명에 따르면, 수평구동회로에 고정패턴제거회로를 결합함으로써 표시화상에서의 수직줄무늬가 제거될 수 있는 효과가 얻어질 수 있다. 그 고정패턴제거회로는 후행펄스의 출력타이밍이 선행펄스의 사용에 의해 제어되는 비교적 간단한 구성을 가지게 되고, 회로기능은 각 단에서의 장치의 전기적 특성변화에 의해 유해하게 작용하지 않게 된다. 상기한 고정중첩패턴제거기능이 구비된 수평구동회로를 동시 R-G-B 구동시스템에 기초하는 액티브매트릭스형 액정표시장치에 적용한 경우에 현저한 효과가 달성될 수 있다.

Claims (14)

  1. 수평샘플링펄스를 순차 발생하는 시프트레지스터와, 상기 시프트레지스터에 결합되어 제N 단(段)과 그 후속의 제M 단 사이에서 수평샘플링펄스의 비중첩기간을 제공하는 고정패턴제거회로로 구성되고, 상기 제M 단 수평샘플링펄스의 상승은 제N 단 수평샘플링펄스의 하강과 중첩되지 않고 제M 단 수평샘플링펄스의 상승과 제N 단 수평샘플링펄스의 하강 사이에 위상차를 가지는 것을 특징으로 하는 수평구동회로.
  2. 제1항에 있어서, 상기 고정패턴제거회로는 제N 단의 수평샘플링펄스의 하강에 의해 제M 단의 수평샘플링펄스의 상승을 제어하는 제어수단과, 상기 제어수단의 출력을 지연시키는 지연수단으로 구성되는 것을 특징으로 하는 수평구동회로.
  3. 제1항에 있어서, 상기 제M 단은 제(N+1) 단인 것을 특징으로 하는 수평구동회로.
  4. 제1항에 있어서, 상기 제M 단 수평샘플링펄스는 제N 단 수평샘플링펄스를 사용함으로써 상승되는 것을 특징으로 하는 수평구동회로.
  5. 제2항에 있어서, 상기 제어수단은 NOR소자로 구성되는 것을 특징으로 하는 수평구동회로.
  6. 제2항에 있어서, 상기 제어수단은 복수의 인버터와 그 인버터에 결합된 NAND 소자로 구성되는 것을 특징으로 하는 수평구동회로.
  7. X축방향에서 상호 대략 나란하게 배열된 복수의 게이트선과, Y축방향에서 상호 대략 나란하게 배열된 복수의 데이터선과, 상기 게이트선에 게이트신호를 순차 공급하는 제1 주사수단과, 상기 데이터선에 데이터신호를 순차 공급하는 제2 주사수단과, 상기 게이트선과 데이터선의 교차점에 배치된 능동소자로 구성되고, 상기 제2 주사수단은 수평샘플링펄스를 순차로 발생하기 위한 시프트레지스터, 이 시프터레지스터와 결합된 고정패턴제거회로, 이 고정패턴제거회로의 출력을 지연시키는 지연회로, 이 지연회로의 출력에 응답하여 데이터선에 데이터신호를 인가하는 스위치소자로 구성되고, 상기 고정패턴제거회로는 제N 단과 그 후속의 제M 단 사이에서 수평샘플링펄스의 비중첩기간을 제공하고, 상기 제M 단 수평샘플링펄스의 상승은 제N 단 수평샘플링펄스의 하강과 중첩되지 않고 제M 단 수평샘플링펄스의 상승과 제N 단 수평샘플링펄스의 하강 사이에 위상차를 가지는 것을 특징으로 하는 어드레스지정장치.
  8. 제7항에 있어서, 상기 고정패턴제거회로는 제N 단의 수평샘플링펄스의 하강에 의해 제M 단의 수평샘플링펄스의 상승을 제어하는 제어수단과, 상기 제어수단의 출력을 지연시키는 지연수단으로 구성되는 것을 특징으로 하는 어드레스지정장치.
  9. 제7항에 있어서, 상기 제M 단은 제(N+1) 단인 것을 특징으로 하는 어드레스 지정장치.
  10. 제7항에 있어서, 상기 지연회로와 스위치소자는 상보형 펄스발생장치로 구성되는 것을 특징으로 하는 어드레스지정장치.
  11. 제7항에 있어서, 상기 능동소자는 박막트랜지스터로 구성되는 것을 특징으로 하는 어드레스지정장치.
  12. 제8항에 있어서, 상기 스위치소자는 CMOS전송게이트로 구성되는 것을 특징으로 하는 어드레스지정장치.
  13. 매트릭스로 배열되고, 각각 화소전극과 이 화소전극에 결합되고 제1 및 제2 전극을 갖춘 스위칭소자로 구성되는 복수의 표시소자와, 제1 전극과 결합되는 복수의 게이트선과, 제2 전극과 결합되는 복수의 데이터선과, 수평샘플링펄스의 비중첩기간을 발생하는 제어수단을 갖추어 제N 펄스의 하강에 의해 그 제N 펄스의 하강과 대체로 동일한 위상의 제M 펄스의 상승이 제N 펄스와의 사이에서 비중첩기간을 갖도록 제어됨으로써 상기 데이터선에 순차 공급되는 영상신호를 샘플링하는 주사회로로 구성되는 것을 특징으로 하는 액정표시장치.
  14. 제13항에 있어서, 상기 제M 펄스는 제(N+1) 펄스인 것을 특징으로 하는 액정 표시장치.
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