JP2000347634A - 液晶表示装置 - Google Patents
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- G09G3/2007—Display of intermediate tones
- G09G3/2077—Display of intermediate tones by a combination of two or more gradation control methods
- G09G3/2081—Display of intermediate tones by a combination of two or more gradation control methods with combination of amplitude modulation and time modulation
Abstract
(57)【要約】
【課題】 大画面化、高精細化、高解像度化および多階
調化を実現できるアクティブマトリクス型液晶表示装置
を提供すること。 【解決手段】 本発明によると、ＯＣＢモードで表示を
行う液晶表示装置において、時間階調と電圧階調とを組
み合わせて階調表示を行う。その際に、１フレームを時
間階調のビット数に応じてサブフレームに分割し、サブ
フレームの表示を行う時に、液晶にイニシャライズ電圧
を印加する。
調化を実現できるアクティブマトリクス型液晶表示装置
を提供すること。 【解決手段】 本発明によると、ＯＣＢモードで表示を
行う液晶表示装置において、時間階調と電圧階調とを組
み合わせて階調表示を行う。その際に、１フレームを時
間階調のビット数に応じてサブフレームに分割し、サブ
フレームの表示を行う時に、液晶にイニシャライズ電圧
を印加する。
Description
【０００１】
【０００２】本発明は、液晶表示装置に関する。特に、
電圧階調と時間階調との両方によって階調表示を行う液
晶表示装置に関する。
電圧階調と時間階調との両方によって階調表示を行う液
晶表示装置に関する。
【０００３】
【０００４】最近安価なガラス基板上に半導体薄膜を形
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型液晶表示装置の需要が高ま
ってきたことによる。
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型液晶表示装置の需要が高ま
ってきたことによる。
【０００５】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個もの画素領域
にそれぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続
された画素電極に出入りする電荷を画素ＴＦＴのスイッ
チング機能により制御するものである。
マトリクス状に配置された数十〜数百万個もの画素領域
にそれぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続
された画素電極に出入りする電荷を画素ＴＦＴのスイッ
チング機能により制御するものである。
【０００６】近年、画像の高精細化、高解像度化ととも
に、望ましくはフルカラー表示が行える多階調表示が求
められている。
に、望ましくはフルカラー表示が行える多階調表示が求
められている。
【０００７】また、アクティブマトリクス型液晶表示装
置の中でも、表示装置の高精細化、高解像度化に伴い、
高速駆動が可能なデジタル駆動方式のアクティブマトリ
クス型液晶表示装置が注目されてきている。
置の中でも、表示装置の高精細化、高解像度化に伴い、
高速駆動が可能なデジタル駆動方式のアクティブマトリ
クス型液晶表示装置が注目されてきている。
【０００８】
【０００９】デジタル駆動方式のアクティブマトリクス
型液晶表示装置には、外部から入力されるデジタルビデ
オデータをアナログデータ（階調電圧）に変換するＤ／
Ａ変換回路（ＤＡＣ）が必要である。Ｄ／Ａ変換回路に
は、様々な種類のものが存在する。
型液晶表示装置には、外部から入力されるデジタルビデ
オデータをアナログデータ（階調電圧）に変換するＤ／
Ａ変換回路（ＤＡＣ）が必要である。Ｄ／Ａ変換回路に
は、様々な種類のものが存在する。
【００１０】デジタル駆動方式のアクティブマトリクス
型液晶表示装置の多階調表示能力は、このＤ／Ａ変換回
路の能力、つまりＤ／Ａ変換回路が何ビットのデジタル
ビデオデータをアナログデータに変換することができる
かに依存している。例えば、一般的に、２ビットのデジ
タルビデオデータを処理するＤ／Ａ変換回路を有する液
晶表示装置であれば、２2＝４階調表示を行うことがで
き、８ビットならば２8＝２５６階調表示を行うことが
でき、またｎビットならば２n階調表示を行うことがで
きる。
型液晶表示装置の多階調表示能力は、このＤ／Ａ変換回
路の能力、つまりＤ／Ａ変換回路が何ビットのデジタル
ビデオデータをアナログデータに変換することができる
かに依存している。例えば、一般的に、２ビットのデジ
タルビデオデータを処理するＤ／Ａ変換回路を有する液
晶表示装置であれば、２2＝４階調表示を行うことがで
き、８ビットならば２8＝２５６階調表示を行うことが
でき、またｎビットならば２n階調表示を行うことがで
きる。
【００１１】しかし、Ｄ／Ａ変換回路の能力を上げるた
めには、Ｄ／Ａ変換回路の回路構成が複雑になり、かつ
レイアウト面積が大きくなる。最近では、Ｄ／Ａ変換回
路をアクティブマトリクス回路と同一基板上にポリシリ
コンＴＦＴによって形成する液晶表示装置が報告されて
きている。しかし、この場合、Ｄ／Ａ変換回路の回路構
成が複雑になると、Ｄ／Ａ変換回路の歩留まりが低下
し、液晶表示装置の歩留まりも低下してしまう。また、
Ｄ／Ａ変換回路のレイアウト面積が大きくなると、小型
の液晶表示装置を実現することが困難になる。
めには、Ｄ／Ａ変換回路の回路構成が複雑になり、かつ
レイアウト面積が大きくなる。最近では、Ｄ／Ａ変換回
路をアクティブマトリクス回路と同一基板上にポリシリ
コンＴＦＴによって形成する液晶表示装置が報告されて
きている。しかし、この場合、Ｄ／Ａ変換回路の回路構
成が複雑になると、Ｄ／Ａ変換回路の歩留まりが低下
し、液晶表示装置の歩留まりも低下してしまう。また、
Ｄ／Ａ変換回路のレイアウト面積が大きくなると、小型
の液晶表示装置を実現することが困難になる。
【００１２】また、アクティブマトリクス型液晶表示装
置の大画面化、高精細化、高解像度化に伴い、１画素に
画像データを書き込む時間が短くなり、従来よく用いら
れているネマチック液晶を用いたＴＮモード（ツイスト
ネマチックモード）では、液晶分子の応答速度が問題と
なってきた。
置の大画面化、高精細化、高解像度化に伴い、１画素に
画像データを書き込む時間が短くなり、従来よく用いら
れているネマチック液晶を用いたＴＮモード（ツイスト
ネマチックモード）では、液晶分子の応答速度が問題と
なってきた。
【００１３】上述のように、大画面化、高精細化、高解
像度化および多階調化を実現できるアクティブマトリク
ス型液晶表示装置の実現が望まれている。
像度化および多階調化を実現できるアクティブマトリク
ス型液晶表示装置の実現が望まれている。
【００１４】
【００１５】そこで、本発明は上述の問題に鑑みてなさ
れたものであり、大画面化、高精細化、高解像度化、多
階調化を実現することのできる液晶表示装置を提供する
ものである。
れたものであり、大画面化、高精細化、高解像度化、多
階調化を実現することのできる液晶表示装置を提供する
ものである。
【００１６】まず、図１を参照する。図１には、本発明
の液晶表示装置の概略構成図が示されている。１０１は
デジタルドライバを有する液晶パネルである。液晶パネ
ル１０１は、アクティブマトリクス基板１０１−１およ
び対向基板１０１−２を有している。アクティブマトリ
クス基板１０１−１には、ソースドライバ１０１−１−
１、ゲートドライバ１０１−１−２および１０１−１−
３、複数の画素ＴＦＴがマトリクス状に配置されたアク
ティブマトリクス回路１０１−１−４を有している。ソ
ースドライバ１０１−１−１およびゲートドライバ１０
１−１−２ならびに１０１−１−３は、アクティブマト
リクス回路１０１−１−４を駆動する。また、対向基板
１０１−２は、対向電極１０１−２−１を有している。
なお、端子ＣＯＭは、対向電極に信号を供給する端子を
示している。
の液晶表示装置の概略構成図が示されている。１０１は
デジタルドライバを有する液晶パネルである。液晶パネ
ル１０１は、アクティブマトリクス基板１０１−１およ
び対向基板１０１−２を有している。アクティブマトリ
クス基板１０１−１には、ソースドライバ１０１−１−
１、ゲートドライバ１０１−１−２および１０１−１−
３、複数の画素ＴＦＴがマトリクス状に配置されたアク
ティブマトリクス回路１０１−１−４を有している。ソ
ースドライバ１０１−１−１およびゲートドライバ１０
１−１−２ならびに１０１−１−３は、アクティブマト
リクス回路１０１−１−４を駆動する。また、対向基板
１０１−２は、対向電極１０１−２−１を有している。
なお、端子ＣＯＭは、対向電極に信号を供給する端子を
示している。
【００１７】１０２はデジタルビデオデータ時間階調処
理回路である。デジタルビデオデータ時間階調処理回路
１０２は、外部から入力されるｍビットデジタルビデオ
データのうちｎビットのデジタルビデオデータを、ｎビ
ットの電圧階調の為のデジタルビデオデータに変換す
る。ｍビットのデジタルビデオデータのうち（ｍ−ｎ）
ビットの階調情報は、時間階調によって表現される。
理回路である。デジタルビデオデータ時間階調処理回路
１０２は、外部から入力されるｍビットデジタルビデオ
データのうちｎビットのデジタルビデオデータを、ｎビ
ットの電圧階調の為のデジタルビデオデータに変換す
る。ｍビットのデジタルビデオデータのうち（ｍ−ｎ）
ビットの階調情報は、時間階調によって表現される。
【００１８】デジタルビデオデータ時間階調処理回路１
０２によって変換されたｎビットデジタルビデオデータ
は、液晶パネル１０１に入力される。液晶パネル１０１
に入力されたｎビットデジタルビデオデータは、ソース
ドライバ１０１−１−１に入力され、ソースドライバ内
のＤ／Ａ変換回路でアナログ階調データに変換され、各
ソース信号線に供給され、画素ＴＦＴに供給される。
０２によって変換されたｎビットデジタルビデオデータ
は、液晶パネル１０１に入力される。液晶パネル１０１
に入力されたｎビットデジタルビデオデータは、ソース
ドライバ１０１−１−１に入力され、ソースドライバ内
のＤ／Ａ変換回路でアナログ階調データに変換され、各
ソース信号線に供給され、画素ＴＦＴに供給される。
【００１９】１０３は、対向電極駆動回路であり、対向
電極の電位を制御する対向電極制御信号を液晶パネル１
０１の対向電極１０１−２−１に供給する。
電極の電位を制御する対向電極制御信号を液晶パネル１
０１の対向電極１０１−２−１に供給する。
【００２０】なお、本明細書においては、液晶表示装置
と液晶パネルとを使い分けている。本明細書では、少な
くともアクティブマトリクス回路を有するものを液晶パ
ネルと呼ぶことにする。
と液晶パネルとを使い分けている。本明細書では、少な
くともアクティブマトリクス回路を有するものを液晶パ
ネルと呼ぶことにする。
【００２１】ここで、本発明の液晶表示装置の液晶パネ
ルの概略構成図について説明する、図２および図３を参
照する。図２および図３には、液晶パネル１０１を構成
するアクティブマトリクス基板１０１−１、対向基板、
および液晶１０１−３が示されている。本発明に用いら
れる液晶パネルは、いわゆるπセル構造を有しており、
ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｅｎｄ）モードという表示モードを用いている。π
セル構造とは、液晶分子のプレチルト角がアクティブマ
トリクス基板と対向基板との基板間の中心面に対して面
対称の関係で配向された構造である。πセル構造の配向
状態は、基板間に電圧が印加されていない時はスプレイ
配向となり、電圧を印加すると図２に示すようなベンド
配向に移行する。さらに電圧を印加するとベンド配向の
液晶分子が両基板が基板と垂直に配向し、光が透過する
状態となる。
ルの概略構成図について説明する、図２および図３を参
照する。図２および図３には、液晶パネル１０１を構成
するアクティブマトリクス基板１０１−１、対向基板、
および液晶１０１−３が示されている。本発明に用いら
れる液晶パネルは、いわゆるπセル構造を有しており、
ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｅｎｄ）モードという表示モードを用いている。π
セル構造とは、液晶分子のプレチルト角がアクティブマ
トリクス基板と対向基板との基板間の中心面に対して面
対称の関係で配向された構造である。πセル構造の配向
状態は、基板間に電圧が印加されていない時はスプレイ
配向となり、電圧を印加すると図２に示すようなベンド
配向に移行する。さらに電圧を印加するとベンド配向の
液晶分子が両基板が基板と垂直に配向し、光が透過する
状態となる。
【００２２】図２に示すように、本発明の液晶表示装置
は、液晶がベンド配向した液晶パネルと２軸性位相差板
１１１と透過軸が互いに直行した一対の偏光板とを有し
ている。ＯＣＢモードによる表示においては、リタデー
ションの視角依存性を、２軸性位相差板によって３次元
的に補償している。
は、液晶がベンド配向した液晶パネルと２軸性位相差板
１１１と透過軸が互いに直行した一対の偏光板とを有し
ている。ＯＣＢモードによる表示においては、リタデー
ションの視角依存性を、２軸性位相差板によって３次元
的に補償している。
【００２３】なお、上述の様に、液晶に電圧を印加しな
い時には、図３に示すようなスプレイ配向をしている。
い時には、図３に示すようなスプレイ配向をしている。
【００２４】なお、ＯＣＢモードによると、従来のＴＮ
モードより約１０倍速い高速応答性を現できる。
モードより約１０倍速い高速応答性を現できる。
【００２５】次に、本発明の液晶表示装置の別の例を図
３０に示す。３０１はアナログドライバを有する液晶パ
ネルである。液晶表示装置３０１は、アクティブマトリ
クス基板３０１−１および対向基板３０１−２を有して
いる。アクティブマトリクス基板３０１−１には、ソー
スドライバ３０１−１−１、ゲートドライバ３０１−１
−２および３０１−１−３、複数の画素ＴＦＴがマトリ
クス状に配置されたアクティブマトリクス回路３０１−
１−４を有している。ソースドライバ３０１−１−１お
よびゲートドライバ３０１−１−２ならびに３０１−１
−３は、アクティブマトリクス回路３０１−１−４を駆
動する。また、対向基板３０１−２は、対向電極３０１
−２−１を有している。なお、端子ＣＯＭは、対向電極
に信号を供給する端子を示している。
３０に示す。３０１はアナログドライバを有する液晶パ
ネルである。液晶表示装置３０１は、アクティブマトリ
クス基板３０１−１および対向基板３０１−２を有して
いる。アクティブマトリクス基板３０１−１には、ソー
スドライバ３０１−１−１、ゲートドライバ３０１−１
−２および３０１−１−３、複数の画素ＴＦＴがマトリ
クス状に配置されたアクティブマトリクス回路３０１−
１−４を有している。ソースドライバ３０１−１−１お
よびゲートドライバ３０１−１−２ならびに３０１−１
−３は、アクティブマトリクス回路３０１−１−４を駆
動する。また、対向基板３０１−２は、対向電極３０１
−２−１を有している。なお、端子ＣＯＭは、対向電極
に信号を供給する端子を示している。
【００２６】３０２はＡ／Ｄ変換回路であり、外部から
供給されるアナログビデオデータをｍビットデジタルビ
デオデータに変換する。３０３はデジタルビデオデータ
時間階調処理回路である。デジタルビデオデータ時間階
調処理回路３０３は、入力されるｍビットデジタルビデ
オデータのうちｎビットのデジタルビデオデータを、ｎ
ビットの電圧階調の為のデジタルビデオデータに変換す
る。入力されるｍビットのデジタルビデオデータのうち
（ｍ−ｎ）ビットの階調情報は、時間階調によって表現
される。デジタルビデオデータ時間階調処理回路３０３
によって変換されたｎビットデジタルビデオデータは、
Ｄ／Ａ変換回路３０４に入力され、アナログビデオデー
タに変換される。Ｄ／Ａ変換回路３０４によって変換さ
れたアナログビデオデータは、液晶表示装置３０１に入
力される。液晶表示装置３０１に入力されたアナログビ
デオデータは、ソースドライバに入力され、ソースドラ
イバ内のサンプリング回路によってサンプリングされ、
各ソース信号線に供給され、画素ＴＦＴに供給される。
供給されるアナログビデオデータをｍビットデジタルビ
デオデータに変換する。３０３はデジタルビデオデータ
時間階調処理回路である。デジタルビデオデータ時間階
調処理回路３０３は、入力されるｍビットデジタルビデ
オデータのうちｎビットのデジタルビデオデータを、ｎ
ビットの電圧階調の為のデジタルビデオデータに変換す
る。入力されるｍビットのデジタルビデオデータのうち
（ｍ−ｎ）ビットの階調情報は、時間階調によって表現
される。デジタルビデオデータ時間階調処理回路３０３
によって変換されたｎビットデジタルビデオデータは、
Ｄ／Ａ変換回路３０４に入力され、アナログビデオデー
タに変換される。Ｄ／Ａ変換回路３０４によって変換さ
れたアナログビデオデータは、液晶表示装置３０１に入
力される。液晶表示装置３０１に入力されたアナログビ
デオデータは、ソースドライバに入力され、ソースドラ
イバ内のサンプリング回路によってサンプリングされ、
各ソース信号線に供給され、画素ＴＦＴに供給される。
【００２７】３０５は、対向電極駆動回路であり、対向
電極の電位を制御する対向電極制御信号を液晶パネル３
０１の対向電極３０１−２−１に供給する。
電極の電位を制御する対向電極制御信号を液晶パネル３
０１の対向電極３０１−２−１に供給する。
【００２８】本発明の液晶表示装置の動作は、下記の実
施形態において、詳しく説明する。
施形態において、詳しく説明する。
【００２９】以下に本発明の構成を述べる。
【００３０】本発明の液晶表示装置によると、複数の画
素ＴＦＴがマトリクス状に配置されたアクティブマトリ
クス回路および前記アクティブマトリクス回路を駆動す
るソースドライバおよびゲートドライバを有するアクテ
ィブマトリクス基板と、対向電極を有する対向基板と、
を有する液晶表示装置であって、ＯＣＢモードによって
表示を行い、外部から入力されるｍビットデジタルビデ
オデータのうち、ｎビットを電圧階調の情報として、か
つ（ｍ−ｎ）ビットを時間階調の情報として（ｍ、ｎは
共に２以上の正数、かつｍ＞ｎ）用いることによって、
電圧階調と時間階調とを同時に行うことを特徴とする液
晶表示装置が提供される。
素ＴＦＴがマトリクス状に配置されたアクティブマトリ
クス回路および前記アクティブマトリクス回路を駆動す
るソースドライバおよびゲートドライバを有するアクテ
ィブマトリクス基板と、対向電極を有する対向基板と、
を有する液晶表示装置であって、ＯＣＢモードによって
表示を行い、外部から入力されるｍビットデジタルビデ
オデータのうち、ｎビットを電圧階調の情報として、か
つ（ｍ−ｎ）ビットを時間階調の情報として（ｍ、ｎは
共に２以上の正数、かつｍ＞ｎ）用いることによって、
電圧階調と時間階調とを同時に行うことを特徴とする液
晶表示装置が提供される。
【００３１】また、本発明の液晶表示装置によると、複
数の画素ＴＦＴがマトリクス状に配置されたアクティブ
マトリクス回路および前記アクティブマトリクス回路を
駆動するソースドライバおよびゲートドライバを有する
アクティブマトリクス基板と、対向電極を有する対向基
板と、を有する液晶表示装置であって、ＯＣＢモードに
よって表示を行い、外部から入力されるｍビットデジタ
ルビデオデータのうち、ｎビットを電圧階調の情報とし
て、かつ（ｍ−ｎ）ビットを時間階調の情報として
（ｍ、ｎは共に２以上の正数、かつｍ＞ｎ）用いること
によって、電圧階調および時間階調を、それぞれ前、
後、または相前後して行うことを特徴とする液晶表示装
置が提供される。
数の画素ＴＦＴがマトリクス状に配置されたアクティブ
マトリクス回路および前記アクティブマトリクス回路を
駆動するソースドライバおよびゲートドライバを有する
アクティブマトリクス基板と、対向電極を有する対向基
板と、を有する液晶表示装置であって、ＯＣＢモードに
よって表示を行い、外部から入力されるｍビットデジタ
ルビデオデータのうち、ｎビットを電圧階調の情報とし
て、かつ（ｍ−ｎ）ビットを時間階調の情報として
（ｍ、ｎは共に２以上の正数、かつｍ＞ｎ）用いること
によって、電圧階調および時間階調を、それぞれ前、
後、または相前後して行うことを特徴とする液晶表示装
置が提供される。
【００３２】sまた、本発明の液晶表示装置によると、
複数の画素ＴＦＴがマトリクス状に配置されたアクティ
ブマトリクス回路および前記アクティブマトリクス回路
を駆動するソースドライバおよびゲートドライバを有す
るアクティブマトリクス基板と、対向電極を有する対向
基板と、外部から入力されるｍビットデジタルビデオデ
ータをｎビットデジタルビデオデータに変換し、前記ソ
ースドライバに前記ｎビットデジタルビデオデータを供
給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する液晶表示装置であって、電圧階調と時間階調と
を同時に行い、２m-n個のサブフレームによって１フレ
ームの映像を形成することによって表示を行い、前記２
m-n個のサブフレームの表示の開始時に液晶分子の配向
をベンド配向にするための電圧を印加することを特徴と
する液晶表示装置が提供される。
複数の画素ＴＦＴがマトリクス状に配置されたアクティ
ブマトリクス回路および前記アクティブマトリクス回路
を駆動するソースドライバおよびゲートドライバを有す
るアクティブマトリクス基板と、対向電極を有する対向
基板と、外部から入力されるｍビットデジタルビデオデ
ータをｎビットデジタルビデオデータに変換し、前記ソ
ースドライバに前記ｎビットデジタルビデオデータを供
給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、
を有する液晶表示装置であって、電圧階調と時間階調と
を同時に行い、２m-n個のサブフレームによって１フレ
ームの映像を形成することによって表示を行い、前記２
m-n個のサブフレームの表示の開始時に液晶分子の配向
をベンド配向にするための電圧を印加することを特徴と
する液晶表示装置が提供される。
【００３３】また、本発明の液晶表示装置によると、複
数の画素ＴＦＴがマトリクス状に配置されたアクティブ
マトリクス回路および前記アクティブマトリクス回路を
駆動するソースドライバおよびゲートドライバを有する
アクティブマトリクス基板と、対向電極を有する対向基
板と、外部から入力されるｍビットデジタルビデオデー
タをｎビットデジタルビデオデータに変換し、前記ソー
スドライバに前記ｎビットデジタルビデオデータを供給
する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を
有する液晶表示装置であって、電圧階調と時間階調と
を、それぞれ前、後、または相前後して行い、前記２
m-n個のサブフレームの表示の開始時に液晶分子の配向
をベンド配向にするための電圧を印加することを特徴と
する液晶表示装置が提供される。
数の画素ＴＦＴがマトリクス状に配置されたアクティブ
マトリクス回路および前記アクティブマトリクス回路を
駆動するソースドライバおよびゲートドライバを有する
アクティブマトリクス基板と、対向電極を有する対向基
板と、外部から入力されるｍビットデジタルビデオデー
タをｎビットデジタルビデオデータに変換し、前記ソー
スドライバに前記ｎビットデジタルビデオデータを供給
する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を
有する液晶表示装置であって、電圧階調と時間階調と
を、それぞれ前、後、または相前後して行い、前記２
m-n個のサブフレームの表示の開始時に液晶分子の配向
をベンド配向にするための電圧を印加することを特徴と
する液晶表示装置が提供される。
【００３４】また、本発明の液晶表示装置によると、複
数の画素ＴＦＴがマトリクス状に配置されたアクティブ
マトリクス回路および前記アクティブマトリクス回路を
駆動するソースドライバおよびゲートドライバを有する
アクティブマトリクス基板と、対向電極を有する対向基
板と、外部から入力されるｍビットデジタルビデオデー
タをｎビットデジタルビデオデータに変換し、前記ソー
スドライバに前記ｎビットデジタルビデオデータを供給
する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を
有する液晶表示装置であって、電圧階調と時間階調とを
同時に行い、２m-n個のサブフレームによって１フレー
ムの映像を形成することによって表示を行い、前記２
m-n個のサブフレームによって構成されるフレームの表
示の開始時に液晶分子の配向をベンド配向にするための
電圧を印加することを特徴とする液晶表示装置が提供さ
れる。
数の画素ＴＦＴがマトリクス状に配置されたアクティブ
マトリクス回路および前記アクティブマトリクス回路を
駆動するソースドライバおよびゲートドライバを有する
アクティブマトリクス基板と、対向電極を有する対向基
板と、外部から入力されるｍビットデジタルビデオデー
タをｎビットデジタルビデオデータに変換し、前記ソー
スドライバに前記ｎビットデジタルビデオデータを供給
する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を
有する液晶表示装置であって、電圧階調と時間階調とを
同時に行い、２m-n個のサブフレームによって１フレー
ムの映像を形成することによって表示を行い、前記２
m-n個のサブフレームによって構成されるフレームの表
示の開始時に液晶分子の配向をベンド配向にするための
電圧を印加することを特徴とする液晶表示装置が提供さ
れる。
【００３５】また、本発明の液晶表示装置によると、複
数の画素ＴＦＴがマトリクス状に配置されたアクティブ
マトリクス回路および前記アクティブマトリクス回路を
駆動するソースドライバおよびゲートドライバを有する
アクティブマトリクス基板と、対向電極を有する対向基
板と、外部から入力されるｍビットデジタルビデオデー
タをｎビットデジタルビデオデータに変換し、前記ソー
スドライバに前記ｎビットデジタルビデオデータを供給
する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を
有する液晶表示装置であって、電圧階調と時間階調と
を、それぞれ前、後、または相前後して行い、前記２
m-n個のサブフレームによって構成されるフレームの表
示の開始時に液晶分子の配向をベンド配向にするための
電圧を印加することを特徴とする液晶表示装置が提供さ
れる。
数の画素ＴＦＴがマトリクス状に配置されたアクティブ
マトリクス回路および前記アクティブマトリクス回路を
駆動するソースドライバおよびゲートドライバを有する
アクティブマトリクス基板と、対向電極を有する対向基
板と、外部から入力されるｍビットデジタルビデオデー
タをｎビットデジタルビデオデータに変換し、前記ソー
スドライバに前記ｎビットデジタルビデオデータを供給
する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を
有する液晶表示装置であって、電圧階調と時間階調と
を、それぞれ前、後、または相前後して行い、前記２
m-n個のサブフレームによって構成されるフレームの表
示の開始時に液晶分子の配向をベンド配向にするための
電圧を印加することを特徴とする液晶表示装置が提供さ
れる。
【００３６】前記ｍは１０、前記ｎは２であるようにし
てもよい。
てもよい。
【００３７】前記ｍは１２、前記ｎは４であるようにし
てもよい。
てもよい。
【００３８】
【００３９】以下に本発明の液晶表示装置を実施形態を
もって詳しく説明する。ただし、本発明の液晶表示装置
は、以下の実施形態に限定されるわけではない。
もって詳しく説明する。ただし、本発明の液晶表示装置
は、以下の実施形態に限定されるわけではない。
【００４０】（実施形態１）
【００４１】本実施形態の液晶表示装置の概略構成図を
図４に示す。本実施形態においては、説明の簡略のた
め、外部から４ビットデジタルビデオデータが供給され
る液晶表示装置を例にとる。
図４に示す。本実施形態においては、説明の簡略のた
め、外部から４ビットデジタルビデオデータが供給され
る液晶表示装置を例にとる。
【００４２】図４には、本発明の液晶表示装置の概略構
成図が示されている。４０１はデジタルドライバを有す
る液晶パネルである。液晶パネル４０１は、アクティブ
マトリクス基板４０１−１および対向基板４０１−２を
有している。アクティブマトリクス基板４０１−１に
は、ソースドライバ４０１−１−１、ゲートドライバ４
０１−１−２および４０１−１−３、複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
４０１−１−４を有している。ソースドライバ４０１−
１−１およびゲートドライバ４０１−１−２ならびに４
０１−１−３は、アクティブマトリクス回路４０１−１
−４を駆動する。また、対向基板４０１−２は、対向電
極４０１−２−１を有している。なお、端子ＣＯＭは、
対向電極に信号を供給する端子を示している。
成図が示されている。４０１はデジタルドライバを有す
る液晶パネルである。液晶パネル４０１は、アクティブ
マトリクス基板４０１−１および対向基板４０１−２を
有している。アクティブマトリクス基板４０１−１に
は、ソースドライバ４０１−１−１、ゲートドライバ４
０１−１−２および４０１−１−３、複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
４０１−１−４を有している。ソースドライバ４０１−
１−１およびゲートドライバ４０１−１−２ならびに４
０１−１−３は、アクティブマトリクス回路４０１−１
−４を駆動する。また、対向基板４０１−２は、対向電
極４０１−２−１を有している。なお、端子ＣＯＭは、
対向電極に信号を供給する端子を示している。
【００４３】なお、本実施形態の液晶パネルは、上述し
た様なＯＣＢモードを表示モードとして用いている。
た様なＯＣＢモードを表示モードとして用いている。
【００４４】４０２はデジタルビデオデータ時間階調処
理回路である。デジタルビデオデータ時間階調処理回路
４０２は、外部から入力される４ビットデジタルビデオ
データのうち２ビットのデジタルビデオデータを、電圧
階調の為の２ビットデジタルビデオデータに変換する。
４ビットのデジタルビデオデータのうち残り２ビットの
階調情報は、時間階調によって表現される。
理回路である。デジタルビデオデータ時間階調処理回路
４０２は、外部から入力される４ビットデジタルビデオ
データのうち２ビットのデジタルビデオデータを、電圧
階調の為の２ビットデジタルビデオデータに変換する。
４ビットのデジタルビデオデータのうち残り２ビットの
階調情報は、時間階調によって表現される。
【００４５】デジタルビデオデータ時間階調処理回路４
０２によって変換された後の２ビットデジタルビデオデ
ータは、液晶パネル４０１に入力される。液晶パネル４
０１に入力された２ビットデジタルビデオデータは、ソ
ースドライバに入力され、ソースドライバ内のＤ／Ａ変
換回路（図示せず）でアナログ階調データに変換され、
各ソース信号線に供給される。
０２によって変換された後の２ビットデジタルビデオデ
ータは、液晶パネル４０１に入力される。液晶パネル４
０１に入力された２ビットデジタルビデオデータは、ソ
ースドライバに入力され、ソースドライバ内のＤ／Ａ変
換回路（図示せず）でアナログ階調データに変換され、
各ソース信号線に供給される。
【００４６】また、４０３は対向電極駆動回路であり、
対向電極の電位を制御する対向電極制御信号を液晶パネ
ル４０１の対向電極４０１−２−１に供給する。
対向電極の電位を制御する対向電極制御信号を液晶パネ
ル４０１の対向電極４０１−２−１に供給する。
【００４７】ここで、本実施形態の液晶表示装置の液晶
パネル４０１の回路回路構成、特にアクティブマトリク
ス回路４０１−１−４について、図５を用いて説明す
る。
パネル４０１の回路回路構成、特にアクティブマトリク
ス回路４０１−１−４について、図５を用いて説明す
る。
【００４８】本実施形態においては、アクティブマトリ
クス回路４０１−１−４は、（ｘ×ｙ）個の画素を有し
ている。それぞれの画素には、説明の便宜上、Ｐ1,1、
Ｐ2,1、・・・、Ｐy,x等の符号が付けられている。ま
た、それぞれの画素は、画素ＴＦＴ５０１、保持容量５
０２を有している。また、アクティブマトリクス基板と
対向基板との間には、液晶が挟まれている。液晶５０２
は、各画素に対応する液晶を模式的に示したものであ
る。
クス回路４０１−１−４は、（ｘ×ｙ）個の画素を有し
ている。それぞれの画素には、説明の便宜上、Ｐ1,1、
Ｐ2,1、・・・、Ｐy,x等の符号が付けられている。ま
た、それぞれの画素は、画素ＴＦＴ５０１、保持容量５
０２を有している。また、アクティブマトリクス基板と
対向基板との間には、液晶が挟まれている。液晶５０２
は、各画素に対応する液晶を模式的に示したものであ
る。
【００４９】本実施形態のデジタルドライバ液晶パネル
は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・
・、Ｐ1,x）を同時に駆動する、いわゆる線順次駆動を
行う。言い換えると、１ライン分の画素に同時にアナロ
グ階調電圧を書き込む。全ての画素（Ｐ1,1〜Ｐy,x）に
アナログ階調電圧を書き込むのに要する時間を１フレー
ム期間（Ｔf）と呼ぶことにする。また、本実施形態で
は、１フレーム期間（Ｔf）を４分割した期間をサブフ
レーム期間（Ｔsf）と呼ぶことにする。さらに、１ライ
ン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、Ｐ1,x）
にアナログ階調電圧を書き込むのに要する時間を１サブ
フレームライン期間（Ｔsfl）と呼ぶことにする。
は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・
・、Ｐ1,x）を同時に駆動する、いわゆる線順次駆動を
行う。言い換えると、１ライン分の画素に同時にアナロ
グ階調電圧を書き込む。全ての画素（Ｐ1,1〜Ｐy,x）に
アナログ階調電圧を書き込むのに要する時間を１フレー
ム期間（Ｔf）と呼ぶことにする。また、本実施形態で
は、１フレーム期間（Ｔf）を４分割した期間をサブフ
レーム期間（Ｔsf）と呼ぶことにする。さらに、１ライ
ン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、Ｐ1,x）
にアナログ階調電圧を書き込むのに要する時間を１サブ
フレームライン期間（Ｔsfl）と呼ぶことにする。
【００５０】対向電極４０１−２−１には、対向電極制
御回路からの対向電極制御信号が供給される。なお、対
向電極が電気的に接続された端子ＣＯＭに対向電極制御
信号が供給されるようになっている。
御回路からの対向電極制御信号が供給される。なお、対
向電極が電気的に接続された端子ＣＯＭに対向電極制御
信号が供給されるようになっている。
【００５１】次に、本実施形態の液晶表示装置の階調表
示について説明する。本実施形態の液晶表示装置に外部
から供給されるデジタルビデオデータは４ビットであ
り、１６階調の情報を有している。ここで、図６を参照
する。図６には、本実施形態の液晶表示装置の表示階調
レベルが示されている。電圧レベルＶLはＤ／Ａ変換回
路に入力される最低の電圧レベルであり、また、電圧レ
ベルＶHはＤ／Ａ変換回路に入力される最高の電圧レベ
ルである。
示について説明する。本実施形態の液晶表示装置に外部
から供給されるデジタルビデオデータは４ビットであ
り、１６階調の情報を有している。ここで、図６を参照
する。図６には、本実施形態の液晶表示装置の表示階調
レベルが示されている。電圧レベルＶLはＤ／Ａ変換回
路に入力される最低の電圧レベルであり、また、電圧レ
ベルＶHはＤ／Ａ変換回路に入力される最高の電圧レベ
ルである。
【００５２】本実施形態においては、２ビット、つまり
４階調の電圧レベルを実現するために、電圧レベルＶH
と電圧レベルＶLとの間をほぼ等電圧レベルに４分割
し、その電圧レベルのステップをαとした。なお、α＝
（ＶH−ＶL）／４である。よって、本実施形態のＤ／Ａ
変換回路が出力する電圧階調レベルは、デジタルビデオ
データのアドレスが（００）の時はＶLとなり、デジタ
ルビデオデータのアドレスが（０１）の時はＶL＋αと
なり、デジタルビデオデータのアドレスが（１０）の時
はＶL＋２αとなり、デジタルビデオデータのアドレス
が（１１）の時はＶL＋３αとなる。
４階調の電圧レベルを実現するために、電圧レベルＶH
と電圧レベルＶLとの間をほぼ等電圧レベルに４分割
し、その電圧レベルのステップをαとした。なお、α＝
（ＶH−ＶL）／４である。よって、本実施形態のＤ／Ａ
変換回路が出力する電圧階調レベルは、デジタルビデオ
データのアドレスが（００）の時はＶLとなり、デジタ
ルビデオデータのアドレスが（０１）の時はＶL＋αと
なり、デジタルビデオデータのアドレスが（１０）の時
はＶL＋２αとなり、デジタルビデオデータのアドレス
が（１１）の時はＶL＋３αとなる。
【００５３】本実施形態のＤ／Ａ変換回路が出力できる
電圧階調レベルは、上述の様にＶL、（ＶL＋α）、（Ｖ
L＋２α）、および（ＶL＋３α）の４通りである。そこ
で、本発明においては、時間階調表示を組合わせること
によって、液晶表示装置の表示階調レベルの数を上げる
ことができる。
電圧階調レベルは、上述の様にＶL、（ＶL＋α）、（Ｖ
L＋２α）、および（ＶL＋３α）の４通りである。そこ
で、本発明においては、時間階調表示を組合わせること
によって、液晶表示装置の表示階調レベルの数を上げる
ことができる。
【００５４】本実施形態においては、４ビットデジタル
ビデオデータのうちの２ビット分の情報を時間階調表示
に用いることによって、電圧レベルのステップαをほぼ
４等分した電圧階調レベルに相当する表示階調レベルを
実現することができる。つまり、本実施例の液晶表示装
置は、ＶL、ＶL＋α／４、ＶL＋２α／４、ＶL＋３α／
４、ＶL＋α、ＶL＋５α／４、ＶL＋６α／４、ＶL＋７
α／４、ＶL＋２α、ＶL＋９α／４、ＶL＋１０α／
４、ＶL＋１１α／４、ＶL＋３αの電圧階調レベルに相
当する表示階調レベルを実現することができる。
ビデオデータのうちの２ビット分の情報を時間階調表示
に用いることによって、電圧レベルのステップαをほぼ
４等分した電圧階調レベルに相当する表示階調レベルを
実現することができる。つまり、本実施例の液晶表示装
置は、ＶL、ＶL＋α／４、ＶL＋２α／４、ＶL＋３α／
４、ＶL＋α、ＶL＋５α／４、ＶL＋６α／４、ＶL＋７
α／４、ＶL＋２α、ＶL＋９α／４、ＶL＋１０α／
４、ＶL＋１１α／４、ＶL＋３αの電圧階調レベルに相
当する表示階調レベルを実現することができる。
【００５５】ここで、外部から入力される４ビットデジ
タルビデオデータアドレスと、時間階調処理後デジタル
ビデオデータアドレスおよびそれに対応する電圧階調レ
ベルと、時間階調を組み合わせた表示階調レベルとの対
応を下記の表１に示す。
タルビデオデータアドレスと、時間階調処理後デジタル
ビデオデータアドレスおよびそれに対応する電圧階調レ
ベルと、時間階調を組み合わせた表示階調レベルとの対
応を下記の表１に示す。
【００５６】
【表１】
【００５７】なお、表１に示すように、本実施例におい
ては、４ビットデジタルビデオデータのアドレスが（１
１００）〜（１１１１）までは同じ階調電圧レベル（Ｖ
L＋３α）が出力される。
ては、４ビットデジタルビデオデータのアドレスが（１
１００）〜（１１１１）までは同じ階調電圧レベル（Ｖ
L＋３α）が出力される。
【００５８】なお、表１に示す階調電圧レベルは、液晶
に実際に印加される電圧であるとしてもよい。つまり、
表１に示す階調電圧レベルは、後述の対向電極に印加さ
れるＶCOMを考慮にいれた電圧レベルであるとしてもよ
い。
に実際に印加される電圧であるとしてもよい。つまり、
表１に示す階調電圧レベルは、後述の対向電極に印加さ
れるＶCOMを考慮にいれた電圧レベルであるとしてもよ
い。
【００５９】本発明の液晶表示装置は、１フレーム期間
Ｔｆを４つのサブフレーム期間（1st Ｔsf、2nd Ｔsf、
3rd Ｔsf、および4th Ｔsf）に分割して表示を行ってい
る。さらに、本実施形態の液晶表示装置は、線順次駆動
を行うので、１フレーム期間において、各画素は１サブ
フレームライン期間（Ｔsfl）の間、階調電圧が書き込
まれる。よって、各サブフレーム期間（1st Ｔsf、2nd
Ｔsf、3rd Ｔsf、および4th Ｔsf）に対応する各サブフ
レームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsf
l、および4th Ｔsfl）に、時間階調処理後の２ビットデ
ジタルビデオデータのアドレスがＤ／Ａ変換回路に入力
され、Ｄ／Ａ変換回路から階調電圧が出力される。４つ
のサブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3r
d Ｔsfl、および4th Ｔsfl）に書き込まれる階調電圧に
よって４回のサブフレームの表示が高速に行われ、結果
として１フレームの表示階調は、各サブフレームライン
期間の階調電圧レベルの総和を時間平均したものにな
る。このようにして、電圧階調と時間階調とを同時に行
う。
Ｔｆを４つのサブフレーム期間（1st Ｔsf、2nd Ｔsf、
3rd Ｔsf、および4th Ｔsf）に分割して表示を行ってい
る。さらに、本実施形態の液晶表示装置は、線順次駆動
を行うので、１フレーム期間において、各画素は１サブ
フレームライン期間（Ｔsfl）の間、階調電圧が書き込
まれる。よって、各サブフレーム期間（1st Ｔsf、2nd
Ｔsf、3rd Ｔsf、および4th Ｔsf）に対応する各サブフ
レームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsf
l、および4th Ｔsfl）に、時間階調処理後の２ビットデ
ジタルビデオデータのアドレスがＤ／Ａ変換回路に入力
され、Ｄ／Ａ変換回路から階調電圧が出力される。４つ
のサブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3r
d Ｔsfl、および4th Ｔsfl）に書き込まれる階調電圧に
よって４回のサブフレームの表示が高速に行われ、結果
として１フレームの表示階調は、各サブフレームライン
期間の階調電圧レベルの総和を時間平均したものにな
る。このようにして、電圧階調と時間階調とを同時に行
う。
【００６０】なお、本実施形態の液晶表示装置において
は、各サブフレーム期間において、サブフレームライン
期間が始まる前に、イニシャライズ期間（Ｔｉ）を設け
ている。このイニシャライズ期間（Ｔｉ）において、全
ての画素に、ある電圧Ｖｉ（画素電極イニシャライズ電
圧）を印加し、かつ対向電極にある電圧ＶCOMi（対向電
極イニシャライズ電圧）を印加することによって、スプ
レイ配向にある液晶をベンド配向に移行させる。
は、各サブフレーム期間において、サブフレームライン
期間が始まる前に、イニシャライズ期間（Ｔｉ）を設け
ている。このイニシャライズ期間（Ｔｉ）において、全
ての画素に、ある電圧Ｖｉ（画素電極イニシャライズ電
圧）を印加し、かつ対向電極にある電圧ＶCOMi（対向電
極イニシャライズ電圧）を印加することによって、スプ
レイ配向にある液晶をベンド配向に移行させる。
【００６１】よって、本実施形態の液晶表示装置におい
ては、２ビットデジタルビデオデータを扱うＤ／Ａ変換
回路を用いる場合でも、２4−３＝１３階調の階調レベ
ルの表示を行うことができる。
ては、２ビットデジタルビデオデータを扱うＤ／Ａ変換
回路を用いる場合でも、２4−３＝１３階調の階調レベ
ルの表示を行うことができる。
【００６２】なお、各サブフレームライン期間（1st Ｔ
sfl、2nd Ｔsfl、3rd Ｔsfl、および4th）に書き込まれ
るデジタルビデオデータのアドレス（または階調電圧レ
ベル）は、表１以外の組合わせによっても設定され得
る。例えば、表１においては、デジタルビデオデータア
ドレスが（００１０）の時には、第３サブフレームライ
ン期間（3rd Ｔsfl）および第４サブフレームライン期
間（4th Ｔsfl）に、（ＶL＋α）の階調電圧が書き込ま
れるように示されているが、本発明を実現するために
は、この組合わせに限定されるわけではない。つまり、
デジタルビデオデータアドレスが（００１０）の時に
は、第１サブフレームライン期間〜第４サブフレームラ
イン期間の４個のサブフレーム期間のうち、計２個のサ
ブフレーム期間に（ＶL＋α）の階調電圧が書き込まれ
るようにすればよく、どのサブフレーム期間に（ＶL＋
α）の階調電圧が書き込まれるようにするかは自由に設
定できる。
sfl、2nd Ｔsfl、3rd Ｔsfl、および4th）に書き込まれ
るデジタルビデオデータのアドレス（または階調電圧レ
ベル）は、表１以外の組合わせによっても設定され得
る。例えば、表１においては、デジタルビデオデータア
ドレスが（００１０）の時には、第３サブフレームライ
ン期間（3rd Ｔsfl）および第４サブフレームライン期
間（4th Ｔsfl）に、（ＶL＋α）の階調電圧が書き込ま
れるように示されているが、本発明を実現するために
は、この組合わせに限定されるわけではない。つまり、
デジタルビデオデータアドレスが（００１０）の時に
は、第１サブフレームライン期間〜第４サブフレームラ
イン期間の４個のサブフレーム期間のうち、計２個のサ
ブフレーム期間に（ＶL＋α）の階調電圧が書き込まれ
るようにすればよく、どのサブフレーム期間に（ＶL＋
α）の階調電圧が書き込まれるようにするかは自由に設
定できる。
【００６３】ここで、図７および図８を参照する。図７
および図８には、本実施形態の液晶表示装置の駆動タイ
ミングチャートが示されている。図７および図８には、
画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、および画素Ｐy,1が
例にとって示されている。なお、図面の都合上、図７お
よび図８の２図を用いて説明している。
および図８には、本実施形態の液晶表示装置の駆動タイ
ミングチャートが示されている。図７および図８には、
画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、および画素Ｐy,1が
例にとって示されている。なお、図面の都合上、図７お
よび図８の２図を用いて説明している。
【００６４】前述の様に、１フレーム期間（Ｔｆ）は、
第１サブフレーム期間（1st Ｔsf）、第２サブフレーム
期間（2nd Ｔsf）、第３サブフレーム期間（3rd Ｔs
f）、および第４サブフレーム期間（4th Ｔsf）によっ
て構成される。各サブフレーム期間の始まりには、イニ
シャライズ期間（Ｔｉ）があり、このイニシャライズ期
間（Ｔi）には、全ての画素に、画素電極イニシャライ
ズ電圧（Ｖi）が印加される。また、イニシャライズ期
間（Ｔi）には、対向電極（ＣＯＭ）には、対向電極イ
ニシャライズ電圧（ＶCOMi）が印加される。
第１サブフレーム期間（1st Ｔsf）、第２サブフレーム
期間（2nd Ｔsf）、第３サブフレーム期間（3rd Ｔs
f）、および第４サブフレーム期間（4th Ｔsf）によっ
て構成される。各サブフレーム期間の始まりには、イニ
シャライズ期間（Ｔｉ）があり、このイニシャライズ期
間（Ｔi）には、全ての画素に、画素電極イニシャライ
ズ電圧（Ｖi）が印加される。また、イニシャライズ期
間（Ｔi）には、対向電極（ＣＯＭ）には、対向電極イ
ニシャライズ電圧（ＶCOMi）が印加される。
【００６５】よって、本実施形態においては、イニシャ
ライズ期間（Ｔi）においては、画素電極と対向電極と
に挟まれた液晶には（Ｖi＋ＶCOMi）の電圧が印加され
ることになり、スプレイ配向していた液晶分子がベンド
配向し、その後の画像情報を有するアナログ階調電圧の
印加によっても高速応答が可能な状態になる。
ライズ期間（Ｔi）においては、画素電極と対向電極と
に挟まれた液晶には（Ｖi＋ＶCOMi）の電圧が印加され
ることになり、スプレイ配向していた液晶分子がベンド
配向し、その後の画像情報を有するアナログ階調電圧の
印加によっても高速応答が可能な状態になる。
【００６６】第１サブフレーム期間において、イニシャ
ライズ期間（Ｔi）経過後、画素Ｐ1,1には、第１サブフ
レームライン期間（1st Ｔsfl）にデジタルビデオデー
タがＤ／Ａ変換回路によってアナログ階調電圧に変換さ
れ書き込まれる。なお、イニシャライズ期間（Ｔi）経
過後は、対向電極にはＶCOMが印加される。なおＶ
COMは、表示画面のチラツキ具合をみて調整できるよう
になっている。また、VCOMは０Ｖであってもよい。
ライズ期間（Ｔi）経過後、画素Ｐ1,1には、第１サブフ
レームライン期間（1st Ｔsfl）にデジタルビデオデー
タがＤ／Ａ変換回路によってアナログ階調電圧に変換さ
れ書き込まれる。なお、イニシャライズ期間（Ｔi）経
過後は、対向電極にはＶCOMが印加される。なおＶ
COMは、表示画面のチラツキ具合をみて調整できるよう
になっている。また、VCOMは０Ｖであってもよい。
【００６７】なお、Ｖi、ＶCOMi、およびＶCOMは、用い
る液晶や表示具合等に応じて最適な値を設定することが
望ましい。
る液晶や表示具合等に応じて最適な値を設定することが
望ましい。
【００６８】画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデ
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれた後、次のサブフレームライン期間に
は、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ
／Ａ変換回路によってアナログ階調電圧に変換され書き
込まれる。
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれた後、次のサブフレームライン期間に
は、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ
／Ａ変換回路によってアナログ階調電圧に変換され書き
込まれる。
【００６９】このようにして、全ての画素に画像情報を
有するアナログ階調電圧が順に書き込まれる。よって第
１サブフレーム期間が終了する。
有するアナログ階調電圧が順に書き込まれる。よって第
１サブフレーム期間が終了する。
【００７０】そして、第１サブフレーム期間の経過後、
第２サブフレーム期間が始まる。第２サブフレーム期間
（2nd Ｔsf）においても、イニシャライズ期間（Ｔi）
には、対向電極（ＣＯＭ）には、対向電極イニシャライ
ズ電圧（ＶCOMi）が供給される。第２サブフレーム期間
においてもイニシャライズ期間（Ｔi）経過後、画素Ｐ
1,1〜画素Ｐ1,xには、第２サブフレームライン期間（2n
d Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路に
よってアナログ階調電圧に変換され書き込まれる。画素
Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換
回路によってアナログ階調電圧に変換され書き込まれた
後、次のサブフレームライン期間には、画素Ｐ2,1〜画
素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によ
ってアナログ階調電圧に変換され書き込まれる。なお、
イニシャライズ期間（Ｔi）経過後は、対向電極にはＶ
COMが印加される。
第２サブフレーム期間が始まる。第２サブフレーム期間
（2nd Ｔsf）においても、イニシャライズ期間（Ｔi）
には、対向電極（ＣＯＭ）には、対向電極イニシャライ
ズ電圧（ＶCOMi）が供給される。第２サブフレーム期間
においてもイニシャライズ期間（Ｔi）経過後、画素Ｐ
1,1〜画素Ｐ1,xには、第２サブフレームライン期間（2n
d Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路に
よってアナログ階調電圧に変換され書き込まれる。画素
Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換
回路によってアナログ階調電圧に変換され書き込まれた
後、次のサブフレームライン期間には、画素Ｐ2,1〜画
素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によ
ってアナログ階調電圧に変換され書き込まれる。なお、
イニシャライズ期間（Ｔi）経過後は、対向電極にはＶ
COMが印加される。
【００７１】このようにして、全ての画素に画像情報を
有するアナログ階調電圧が順に書き込まれる。よって第
２サブフレーム期間が終了する。
有するアナログ階調電圧が順に書き込まれる。よって第
２サブフレーム期間が終了する。
【００７２】第３サブフレーム期間（3rd Ｔsf）および
第４サブフレーム期間（4th Ｔsf）においても同様の動
作が行われる。
第４サブフレーム期間（4th Ｔsf）においても同様の動
作が行われる。
【００７３】このようにして、第１サブフレーム期間か
ら第４サブフレーム期間迄が終了する。
ら第４サブフレーム期間迄が終了する。
【００７４】第１のフレーム期間終了後、第２のフレー
ム期間が始まる（図８）。本実施形態では、フレーム期
間ごとに液晶に印加される電界の向きが逆となるフレー
ム反転を行う。よって、第２のフレーム期間において
は、画素電極供給される画素電極イニシャライズ電圧
（Ｖi）および階調電圧は、対向電極を基準電位とした
時に、第１のフレーム期間と逆極性の電圧が印加される
ことになる。
ム期間が始まる（図８）。本実施形態では、フレーム期
間ごとに液晶に印加される電界の向きが逆となるフレー
ム反転を行う。よって、第２のフレーム期間において
は、画素電極供給される画素電極イニシャライズ電圧
（Ｖi）および階調電圧は、対向電極を基準電位とした
時に、第１のフレーム期間と逆極性の電圧が印加される
ことになる。
【００７５】ここで、図９を参照する。図９は、ある画
素（例えば、画素Ｐ1,1）の画素電極にサブフレーム期
間ごとに書き込まれる階調電圧レベルと、フレーム期間
における階調表示レベルとの関係を示した例である。
素（例えば、画素Ｐ1,1）の画素電極にサブフレーム期
間ごとに書き込まれる階調電圧レベルと、フレーム期間
における階調表示レベルとの関係を示した例である。
【００７６】始めに１フレーム期間目に着目する。ま
ず、イニシャライズ期間（Ｔi）においては、画素電極
にイニシャライズ電圧（Ｖi）が印加され、スプレイ配
向にある液晶がベンド配向に移行する。イニシャライズ
期間（Ｔi）終了後、第１のサブフレームライン期間（1
st Ｔsfl）には（ＶL＋α）の階調電圧が書き込まれ、
第１のサブフレーム期間（1st Ｔsf）には階調電圧（Ｖ
L＋α）に対応した階調表示が行われる。第２サブフレ
ームライン期間（2nd Ｔsfl）には（ＶL＋２α）の階調
電圧が書き込まれ、第２のサブフレーム期間（2nd Ｔs
f）には階調電圧（ＶL＋α）に対応した階調表示が行わ
れる。第３のサブフレームライン期間（3rdＴsfl）には
（ＶL＋２α）の階調電圧が書き込まれ、第３のサブフ
レーム期間（3rd Ｔsf）には階調電圧（ＶL＋２α）に
対応した階調表示が行われる。第４のサブフレームライ
ン期間（1st Ｔsfl）には（ＶL＋２α）の階調電圧が書
き込まれ、第４のサブフレーム期間（4th Ｔsf）には階
調電圧（ＶL＋２α）に対応した階調表示が行われる。
よって、１フレーム目の階調表示レベルは、（ＶL＋７
α／４）の階調電圧レベルに対応した階調表示となる。
ず、イニシャライズ期間（Ｔi）においては、画素電極
にイニシャライズ電圧（Ｖi）が印加され、スプレイ配
向にある液晶がベンド配向に移行する。イニシャライズ
期間（Ｔi）終了後、第１のサブフレームライン期間（1
st Ｔsfl）には（ＶL＋α）の階調電圧が書き込まれ、
第１のサブフレーム期間（1st Ｔsf）には階調電圧（Ｖ
L＋α）に対応した階調表示が行われる。第２サブフレ
ームライン期間（2nd Ｔsfl）には（ＶL＋２α）の階調
電圧が書き込まれ、第２のサブフレーム期間（2nd Ｔs
f）には階調電圧（ＶL＋α）に対応した階調表示が行わ
れる。第３のサブフレームライン期間（3rdＴsfl）には
（ＶL＋２α）の階調電圧が書き込まれ、第３のサブフ
レーム期間（3rd Ｔsf）には階調電圧（ＶL＋２α）に
対応した階調表示が行われる。第４のサブフレームライ
ン期間（1st Ｔsfl）には（ＶL＋２α）の階調電圧が書
き込まれ、第４のサブフレーム期間（4th Ｔsf）には階
調電圧（ＶL＋２α）に対応した階調表示が行われる。
よって、１フレーム目の階調表示レベルは、（ＶL＋７
α／４）の階調電圧レベルに対応した階調表示となる。
【００７７】次に２フレーム期間目に着目する。まず、
イニシャライズ期間（Ｔi）においては、画素電極にイ
ニシャライズ電圧（Ｖi）が印加され、スプレイ配向に
ある液晶がベンド配向に移行する。イニシャライズ期間
（Ｔi）終了後、第１のサブフレームライン期間（1st
Ｔsfl）には（ＶL＋２α）の階調電圧が書き込まれ、第
１のサブフレーム期間（1st Ｔsf）には階調電圧（ＶL
＋２α）に対応した階調表示が行われる。第２サブフレ
ームライン期間（2nd Ｔsfl）には（ＶL＋２α）の階調
電圧が書き込まれ、第２のサブフレーム期間（2nd Ｔs
f）には階調電圧（ＶL＋２α）に対応した階調表示が行
われる。第３のサブフレームライン期間（3rd Ｔsfl）
には（ＶL＋３α）の階調電圧が書き込まれ、第３のサ
ブフレーム期間（3rd Ｔsf）には階調電圧（ＶL＋３
α）に対応した階調表示が行われる。第４のサブフレー
ムライン期間（1st Ｔsfl）には（ＶL＋３α）の階調電
圧が書き込まれ、第４のサブフレーム期間（4th Ｔsf）
には階調電圧（ＶL＋３α）に対応した階調表示が行わ
れる。よって、１フレーム目の階調表示レベルは、（Ｖ
L＋１０α／４）の階調電圧レベルに対応した階調表示
となる。
イニシャライズ期間（Ｔi）においては、画素電極にイ
ニシャライズ電圧（Ｖi）が印加され、スプレイ配向に
ある液晶がベンド配向に移行する。イニシャライズ期間
（Ｔi）終了後、第１のサブフレームライン期間（1st
Ｔsfl）には（ＶL＋２α）の階調電圧が書き込まれ、第
１のサブフレーム期間（1st Ｔsf）には階調電圧（ＶL
＋２α）に対応した階調表示が行われる。第２サブフレ
ームライン期間（2nd Ｔsfl）には（ＶL＋２α）の階調
電圧が書き込まれ、第２のサブフレーム期間（2nd Ｔs
f）には階調電圧（ＶL＋２α）に対応した階調表示が行
われる。第３のサブフレームライン期間（3rd Ｔsfl）
には（ＶL＋３α）の階調電圧が書き込まれ、第３のサ
ブフレーム期間（3rd Ｔsf）には階調電圧（ＶL＋３
α）に対応した階調表示が行われる。第４のサブフレー
ムライン期間（1st Ｔsfl）には（ＶL＋３α）の階調電
圧が書き込まれ、第４のサブフレーム期間（4th Ｔsf）
には階調電圧（ＶL＋３α）に対応した階調表示が行わ
れる。よって、１フレーム目の階調表示レベルは、（Ｖ
L＋１０α／４）の階調電圧レベルに対応した階調表示
となる。
【００７８】なお、本実施形態においては、４階調の電
圧レベルを実現するために、電圧レベルＶHと電圧レベ
ルＶLとの間をほぼ等電圧レベルに分割し、その電圧レ
ベルのステップをαとしたが、電圧レベルＶHと電圧レ
ベルＶLとの間を等電圧レベルに分割せず任意に設定し
た場合でも、本発明の効果はある。
圧レベルを実現するために、電圧レベルＶHと電圧レベ
ルＶLとの間をほぼ等電圧レベルに分割し、その電圧レ
ベルのステップをαとしたが、電圧レベルＶHと電圧レ
ベルＶLとの間を等電圧レベルに分割せず任意に設定し
た場合でも、本発明の効果はある。
【００７９】また、本実施形態においては、液晶パネル
のＤ／Ａ変換回路に電圧レベルＶHと電圧レベルＶLとを
入力し階調電圧レベルを実現できるようにしたが、３以
上の電圧レベルの入力によって階調電圧レベルを実現す
るようにすることもできる。
のＤ／Ａ変換回路に電圧レベルＶHと電圧レベルＶLとを
入力し階調電圧レベルを実現できるようにしたが、３以
上の電圧レベルの入力によって階調電圧レベルを実現す
るようにすることもできる。
【００８０】また、本実施例においては、各サブフレー
ムライン期間に書き込まれる階調電圧レベルを表１のよ
うに設定したが、既述したように、表1に限定されるわ
けではない。
ムライン期間に書き込まれる階調電圧レベルを表１のよ
うに設定したが、既述したように、表1に限定されるわ
けではない。
【００８１】また、本実施例においては、外部から入力
される４ビットデジタルビデオデータのうち２ビットの
デジタルビデオデータを、２ビットの電圧階調の為のデ
ジタルビデオデータに変換し、４ビットのデジタルビデ
オデータのうち２ビットの階調情報は、時間階調によっ
て表現されるようにした。ここで、一般に、外部からｍ
ビットのデジタルビデオデータが時間階調処理回路によ
って、ｎビットデジタルビデオデータが、階調電圧の為
のデジタルビデオデータに変換され、（ｍ−ｎ）ビット
の階調情報は、時間階調によって表現される場合を考え
る。なお、ｍ、ｎは共に２以上の整数であり、ｍ＞ｎと
する。
される４ビットデジタルビデオデータのうち２ビットの
デジタルビデオデータを、２ビットの電圧階調の為のデ
ジタルビデオデータに変換し、４ビットのデジタルビデ
オデータのうち２ビットの階調情報は、時間階調によっ
て表現されるようにした。ここで、一般に、外部からｍ
ビットのデジタルビデオデータが時間階調処理回路によ
って、ｎビットデジタルビデオデータが、階調電圧の為
のデジタルビデオデータに変換され、（ｍ−ｎ）ビット
の階調情報は、時間階調によって表現される場合を考え
る。なお、ｍ、ｎは共に２以上の整数であり、ｍ＞ｎと
する。
【００８２】この場合、フレーム期間（Ｔf）とサブフ
レーム期間（Ｔsf）との関係は、 Ｔf＝２m-n・Ｔsf となり、（２m−（２m-n−１））通りの階調表示を行う
ことができる。
レーム期間（Ｔsf）との関係は、 Ｔf＝２m-n・Ｔsf となり、（２m−（２m-n−１））通りの階調表示を行う
ことができる。
【００８３】なお、本実施形態においては、ｍ＝４かつ
ｎ＝２の場合を例にとって説明したが、これらの場合に
限定されるわけではないことは、言うまでもない。ｍ＝
１２かつｎ＝４であってもよい。また、ｍ＝８かつｎ＝
２であってもよい。また、ｍ＝８かつｎ＝６であっても
よい。また、ｍ＝１０かつｎ＝２であってもよいし、そ
の他の場合であってもよい。
ｎ＝２の場合を例にとって説明したが、これらの場合に
限定されるわけではないことは、言うまでもない。ｍ＝
１２かつｎ＝４であってもよい。また、ｍ＝８かつｎ＝
２であってもよい。また、ｍ＝８かつｎ＝６であっても
よい。また、ｍ＝１０かつｎ＝２であってもよいし、そ
の他の場合であってもよい。
【００８４】また、電圧階調および時間階調を、それぞ
れ前、後、または相前後して行うようにしてもよい。
れ前、後、または相前後して行うようにしてもよい。
【００８５】（実施形態２）
【００８６】本実施形態においては、上記実施形態１に
おける本発明の液晶表示装置の構成において、サブフレ
ームごとにフレーム反転駆動を行った場合について説明
する。
おける本発明の液晶表示装置の構成において、サブフレ
ームごとにフレーム反転駆動を行った場合について説明
する。
【００８７】図１０を参照する。図１０には、本実施形
態の液晶表示装置の駆動タイミングチャートが示されて
いる。図１０は、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、
および画素Ｐy,1が例にとって示されている。
態の液晶表示装置の駆動タイミングチャートが示されて
いる。図１０は、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,1、
および画素Ｐy,1が例にとって示されている。
【００８８】本実施形態においても、前述の様に、１フ
レーム期間（Ｔｆ）は、第１サブフレーム期間（1st Ｔ
sf）、第２サブフレーム期間（2nd Ｔsf）、第３サブフ
レーム期間（3rd Ｔsf）、および第４サブフレーム期間
（4th Ｔsf）によって構成される。各サブフレーム期間
の始まりには、イニシャライズ期間（Ｔｉ）があり、こ
のイニシャライズ期間（Ｔi）には、全ての画素に、画
素電極イニシャライズ電圧（Ｖi）が印加される。ま
た、イニシャライズ期間（Ｔi）には、対向電極（ＣＯ
Ｍ）には、対向電極イニシャライズ電圧（ＶCOMi）が印
加される。
レーム期間（Ｔｆ）は、第１サブフレーム期間（1st Ｔ
sf）、第２サブフレーム期間（2nd Ｔsf）、第３サブフ
レーム期間（3rd Ｔsf）、および第４サブフレーム期間
（4th Ｔsf）によって構成される。各サブフレーム期間
の始まりには、イニシャライズ期間（Ｔｉ）があり、こ
のイニシャライズ期間（Ｔi）には、全ての画素に、画
素電極イニシャライズ電圧（Ｖi）が印加される。ま
た、イニシャライズ期間（Ｔi）には、対向電極（ＣＯ
Ｍ）には、対向電極イニシャライズ電圧（ＶCOMi）が印
加される。
【００８９】よって、本実施形態においても、イニシャ
ライズ期間（Ｔi）においては、画素電極と対向電極と
に挟まれた液晶には（Ｖi＋ＶCOMi）の電圧が印加され
ることになり、スプレイ配向していた液晶分子がベンド
配向し、その後の画像情報を有するアナログ階調電圧の
印加によっても高速応答が可能な状態になる。
ライズ期間（Ｔi）においては、画素電極と対向電極と
に挟まれた液晶には（Ｖi＋ＶCOMi）の電圧が印加され
ることになり、スプレイ配向していた液晶分子がベンド
配向し、その後の画像情報を有するアナログ階調電圧の
印加によっても高速応答が可能な状態になる。
【００９０】第１サブフレーム期間において、イニシャ
ライズ期間（Ｔi）経過後、画素Ｐ1,1には、第１サブフ
レームライン期間（1st Ｔsfl）にデジタルビデオデー
タがＤ／Ａ変換回路によってアナログ階調電圧に変換さ
れ、そのアナログ階調電圧が書き込まれる。なお、画素
Ｐ1,1〜画素Ｐ1,xには、同時に、それぞれの画素に対応
したアナログ階調電圧が書き込まれる。なお、イニシャ
ライズ期間（Ｔi）経過後は、対向電極にはＶCOMが印加
される。なおＶCOMは、表示画面のチラツキ具合をみて
調整できるようになっている。また、本実施形態におい
てもVCOMは０Ｖであってもよい。
ライズ期間（Ｔi）経過後、画素Ｐ1,1には、第１サブフ
レームライン期間（1st Ｔsfl）にデジタルビデオデー
タがＤ／Ａ変換回路によってアナログ階調電圧に変換さ
れ、そのアナログ階調電圧が書き込まれる。なお、画素
Ｐ1,1〜画素Ｐ1,xには、同時に、それぞれの画素に対応
したアナログ階調電圧が書き込まれる。なお、イニシャ
ライズ期間（Ｔi）経過後は、対向電極にはＶCOMが印加
される。なおＶCOMは、表示画面のチラツキ具合をみて
調整できるようになっている。また、本実施形態におい
てもVCOMは０Ｖであってもよい。
【００９１】画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデ
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれた後、次のサブフレームライン期間に
は、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ
／Ａ変換回路によってアナログ階調電圧に変換され書き
込まれる。
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれた後、次のサブフレームライン期間に
は、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ
／Ａ変換回路によってアナログ階調電圧に変換され書き
込まれる。
【００９２】このようにして、全ての画素に画像情報を
有するアナログ階調電圧が順に書き込まれる。よって第
１サブフレーム期間が終了する。
有するアナログ階調電圧が順に書き込まれる。よって第
１サブフレーム期間が終了する。
【００９３】そして、第１サブフレーム期間の経過後、
第２サブフレーム期間が始まる。第２サブフレーム期間
（2nd Ｔsf）においても、イニシャライズ期間（Ｔi）
には、対向電極（ＣＯＭ）には、対向電極イニシャライ
ズ電圧（ＶCOMi）が供給される。なお、本実施形態にお
いては、サブフレーム期間毎に液晶に印加される電界の
向きが逆になるようにしている。第２サブフレーム期間
においてもイニシャライズ期間（Ｔi）経過後、画素Ｐ
1,1〜画素Ｐ1,xには、第１サブフレームライン期間（1s
t Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路に
よってアナログ階調電圧に変換され書き込まれる。画素
Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換
回路によってアナログ階調電圧に変換され書き込まれた
後、次のサブフレームライン期間には、画素Ｐ2,1〜画
素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によ
ってアナログ階調電圧に変換され書き込まれる。なお、
イニシャライズ期間（Ｔi）経過後は、対向電極にはＶ
COMが印加される。
第２サブフレーム期間が始まる。第２サブフレーム期間
（2nd Ｔsf）においても、イニシャライズ期間（Ｔi）
には、対向電極（ＣＯＭ）には、対向電極イニシャライ
ズ電圧（ＶCOMi）が供給される。なお、本実施形態にお
いては、サブフレーム期間毎に液晶に印加される電界の
向きが逆になるようにしている。第２サブフレーム期間
においてもイニシャライズ期間（Ｔi）経過後、画素Ｐ
1,1〜画素Ｐ1,xには、第１サブフレームライン期間（1s
t Ｔsfl）にデジタルビデオデータがＤ／Ａ変換回路に
よってアナログ階調電圧に変換され書き込まれる。画素
Ｐ1,1〜画素Ｐ1,xにデジタルビデオデータがＤ／Ａ変換
回路によってアナログ階調電圧に変換され書き込まれた
後、次のサブフレームライン期間には、画素Ｐ2,1〜画
素Ｐ2,xにデジタルビデオデータがＤ／Ａ変換回路によ
ってアナログ階調電圧に変換され書き込まれる。なお、
イニシャライズ期間（Ｔi）経過後は、対向電極にはＶ
COMが印加される。
【００９４】このようにして、全ての画素に画像情報を
有するアナログ階調電圧が順に書き込まれる。よって第
２サブフレーム期間が終了する。
有するアナログ階調電圧が順に書き込まれる。よって第
２サブフレーム期間が終了する。
【００９５】第３サブフレーム期間（3rd Ｔsf）および
第４サブフレーム期間（4th Ｔsf）においても同様の動
作が行われる。
第４サブフレーム期間（4th Ｔsf）においても同様の動
作が行われる。
【００９６】このようにして、第１サブフレーム期間か
ら第４サブフレーム期間迄が終了する。
ら第４サブフレーム期間迄が終了する。
【００９７】第１のフレーム期間終了後、第２のフレー
ム期間が始まる（図示せず）。
ム期間が始まる（図示せず）。
【００９８】このように本実施形態においては、サブフ
レーム期間毎に液晶に印加される電界の向きが逆になる
サブフレーム反転方式によって表示を行うので、よりち
らつきの少ない表示が可能となる。
レーム期間毎に液晶に印加される電界の向きが逆になる
サブフレーム反転方式によって表示を行うので、よりち
らつきの少ない表示が可能となる。
【００９９】（実施形態３）
【０１００】本実施形態においては、上記実施形態１に
おける本発明の液晶表示装置の構成において、第１サブ
フレーム期間にだけイニシャライズ期間を設け、イニシ
ャライズ電圧（ＶiおよびＶCOM）を印加し、かつフレー
ム反転駆動を行う場合について説明する。
おける本発明の液晶表示装置の構成において、第１サブ
フレーム期間にだけイニシャライズ期間を設け、イニシ
ャライズ電圧（ＶiおよびＶCOM）を印加し、かつフレー
ム反転駆動を行う場合について説明する。
【０１０１】図１１を参照する。図１１には、本実施形
態の液晶表示装置の駆動タイミングチャートが示されて
いる。図１１には、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,
1、および画素Ｐy,1が例にとって示されている。
態の液晶表示装置の駆動タイミングチャートが示されて
いる。図１１には、画素Ｐ1,1、画素Ｐ2,1、画素Ｐ3,
1、および画素Ｐy,1が例にとって示されている。
【０１０２】本実施形態においても、前述の様に、１フ
レーム期間（Ｔｆ）は、第１サブフレーム期間（1st Ｔ
sf）、第２サブフレーム期間（2nd Ｔsf）、第３サブフ
レーム期間（3rd Ｔsf）、および第４サブフレーム期間
（4th Ｔsf）によって構成される。上述の実施形態１と
ことなるのは、第１サブフレーム期間の始まりにだけ、
イニシャライズ期間（Ｔｉ）があり、このイニシャライ
ズ期間（Ｔi）には、全ての画素に、画素電極イニシャ
ライズ電圧（Ｖi）が印加される点である。
レーム期間（Ｔｆ）は、第１サブフレーム期間（1st Ｔ
sf）、第２サブフレーム期間（2nd Ｔsf）、第３サブフ
レーム期間（3rd Ｔsf）、および第４サブフレーム期間
（4th Ｔsf）によって構成される。上述の実施形態１と
ことなるのは、第１サブフレーム期間の始まりにだけ、
イニシャライズ期間（Ｔｉ）があり、このイニシャライ
ズ期間（Ｔi）には、全ての画素に、画素電極イニシャ
ライズ電圧（Ｖi）が印加される点である。
【０１０３】また、イニシャライズ期間（Ｔi）には、
対向電極（ＣＯＭ）には、対向電極イニシャライズ電圧
（ＶCOMi）が印加されることは同様である。
対向電極（ＣＯＭ）には、対向電極イニシャライズ電圧
（ＶCOMi）が印加されることは同様である。
【０１０４】よって、本実施形態においても、イニシャ
ライズ期間（Ｔi）においては、画素電極と対向電極と
に挟まれた液晶には（Ｖi＋ＶCOMi）の電圧が印加され
ることになり、スプレイ配向していた液晶分子がベンド
配向し、その後の画像情報を有するアナログ階調電圧の
印加によっても高速応答が可能な状態になる。
ライズ期間（Ｔi）においては、画素電極と対向電極と
に挟まれた液晶には（Ｖi＋ＶCOMi）の電圧が印加され
ることになり、スプレイ配向していた液晶分子がベンド
配向し、その後の画像情報を有するアナログ階調電圧の
印加によっても高速応答が可能な状態になる。
【０１０５】第１サブフレーム期間において、イニシャ
ライズ期間（Ｔi）経過後、画素Ｐ1,1には、第１サブフ
レームライン期間（1st Ｔsfl）にデジタルビデオデー
タがＤ／Ａ変換回路によってアナログ階調電圧に変換さ
れ、そのアナログ階調電圧が書き込まれる。なお、画素
Ｐ1,1〜画素Ｐ1,xには、同時に、それぞれの画素に対応
したアナログ階調電圧が書き込まれる。なお、イニシャ
ライズ期間（Ｔi）経過後は、対向電極にはＶCOMが印加
される。なおＶCOMは、表示画面のチラツキ具合をみて
調整できるようになっている。また、本実施形態におい
てもVCOMは０Ｖであってもよい。
ライズ期間（Ｔi）経過後、画素Ｐ1,1には、第１サブフ
レームライン期間（1st Ｔsfl）にデジタルビデオデー
タがＤ／Ａ変換回路によってアナログ階調電圧に変換さ
れ、そのアナログ階調電圧が書き込まれる。なお、画素
Ｐ1,1〜画素Ｐ1,xには、同時に、それぞれの画素に対応
したアナログ階調電圧が書き込まれる。なお、イニシャ
ライズ期間（Ｔi）経過後は、対向電極にはＶCOMが印加
される。なおＶCOMは、表示画面のチラツキ具合をみて
調整できるようになっている。また、本実施形態におい
てもVCOMは０Ｖであってもよい。
【０１０６】画素Ｐ1,1〜画素Ｐ1,xにデジタルビデオデ
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれた後、次のサブフレームライン期間に
は、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ
／Ａ変換回路によってアナログ階調電圧に変換され書き
込まれる。
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれた後、次のサブフレームライン期間に
は、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデータがＤ
／Ａ変換回路によってアナログ階調電圧に変換され書き
込まれる。
【０１０７】このようにして、全ての画素に画像情報を
有するアナログ階調電圧が順に書き込まれる。よって第
１サブフレーム期間が終了する。
有するアナログ階調電圧が順に書き込まれる。よって第
１サブフレーム期間が終了する。
【０１０８】そして、第１サブフレーム期間の経過後、
第２サブフレーム期間が始まる。第２サブフレーム期間
（2nd Ｔsf）においては、イニシャライズ期間（Ｔi）
を設けない。よって、第２サブフレーム期間の開始時
に、イニシャライズ電圧（ＶiおよびVCOM）が画素に印
加されることはない。画素Ｐ1,1〜画素Ｐ1,xには、第１
サブフレームライン期間（1st Ｔsfl）にデジタルビデ
オデータがＤ／Ａ変換回路によってアナログ階調電圧に
変換され書き込まれる。画素Ｐ1,1〜画素Ｐ1,xにデジタ
ルビデオデータがＤ／Ａ変換回路によってアナログ階調
電圧に変換され書き込まれた後、次のサブフレームライ
ン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデ
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれる。
第２サブフレーム期間が始まる。第２サブフレーム期間
（2nd Ｔsf）においては、イニシャライズ期間（Ｔi）
を設けない。よって、第２サブフレーム期間の開始時
に、イニシャライズ電圧（ＶiおよびVCOM）が画素に印
加されることはない。画素Ｐ1,1〜画素Ｐ1,xには、第１
サブフレームライン期間（1st Ｔsfl）にデジタルビデ
オデータがＤ／Ａ変換回路によってアナログ階調電圧に
変換され書き込まれる。画素Ｐ1,1〜画素Ｐ1,xにデジタ
ルビデオデータがＤ／Ａ変換回路によってアナログ階調
電圧に変換され書き込まれた後、次のサブフレームライ
ン期間には、画素Ｐ2,1〜画素Ｐ2,xにデジタルビデオデ
ータがＤ／Ａ変換回路によってアナログ階調電圧に変換
され書き込まれる。
【０１０９】このようにして、全ての画素に画像情報を
有するアナログ階調電圧が順に書き込まれる。よって第
２サブフレーム期間が終了する。
有するアナログ階調電圧が順に書き込まれる。よって第
２サブフレーム期間が終了する。
【０１１０】第３サブフレーム期間（3rd Ｔsf）および
第４サブフレーム期間（4th Ｔsf）においても、第２サ
ブフレーム期間（2nd Ｔsf）と同様の動作が行われる。
第４サブフレーム期間（4th Ｔsf）においても、第２サ
ブフレーム期間（2nd Ｔsf）と同様の動作が行われる。
【０１１１】このようにして、第１サブフレーム期間か
ら第４サブフレーム期間迄が終了する。
ら第４サブフレーム期間迄が終了する。
【０１１２】第１のフレーム期間終了後、第２のフレー
ム期間が始まる（図示せず）。
ム期間が始まる（図示せず）。
【０１１３】（実施形態４）
【０１１４】本実施形態においては、１０ビットデジタ
ルビデオデータが入力される液晶表示装置について説明
する。図１２を参照する。図１２には、本実施例の液晶
表示装置の概略構成図が示されている。液晶表示装置１
００１は、アクティブマトリクス基板１００１−１およ
び対向基板１００１−２を有している。アクティブマト
リクス基板１００１−１には、ソースドライバ１００１
−１−１ならびに１００１−１−２、ゲートドライバ１
００１−１−３、複数の画素ＴＦＴがマトリクス状に配
置されたアクティブマトリクス回路１００１−１−４、
デジタルビデオデータ時間階調処理回路１００１−１−
５、および対向電極駆動回路１００１−１−６を有して
いる。また、対向基板１００１−２は、対向電極１００
１−２−１を有している。なお、端子ＣＯＭは、対向電
極に信号を供給する端子を示している。
ルビデオデータが入力される液晶表示装置について説明
する。図１２を参照する。図１２には、本実施例の液晶
表示装置の概略構成図が示されている。液晶表示装置１
００１は、アクティブマトリクス基板１００１−１およ
び対向基板１００１−２を有している。アクティブマト
リクス基板１００１−１には、ソースドライバ１００１
−１−１ならびに１００１−１−２、ゲートドライバ１
００１−１−３、複数の画素ＴＦＴがマトリクス状に配
置されたアクティブマトリクス回路１００１−１−４、
デジタルビデオデータ時間階調処理回路１００１−１−
５、および対向電極駆動回路１００１−１−６を有して
いる。また、対向基板１００１−２は、対向電極１００
１−２−１を有している。なお、端子ＣＯＭは、対向電
極に信号を供給する端子を示している。
【０１１５】本実施形態においては、図１２に示すよう
に、デジタルビデオデータ時間階調処理回路および対向
電極駆動回路がアクティブマトリクス基板上に一体形成
されており、液晶表示装置が形成されている。
に、デジタルビデオデータ時間階調処理回路および対向
電極駆動回路がアクティブマトリクス基板上に一体形成
されており、液晶表示装置が形成されている。
【０１１６】デジタルビデオデータ時間階調処理回路１
００１−１−５は、外部から入力される１０ビットデジ
タルビデオデータのうち８ビットのデジタルビデオデー
タを、８ビットの電圧階調の為のデジタルビデオデータ
に変換する。１０ビットのデジタルビデオデータのうち
２ビットの階調情報は、時間階調によって表現される。
００１−１−５は、外部から入力される１０ビットデジ
タルビデオデータのうち８ビットのデジタルビデオデー
タを、８ビットの電圧階調の為のデジタルビデオデータ
に変換する。１０ビットのデジタルビデオデータのうち
２ビットの階調情報は、時間階調によって表現される。
【０１１７】デジタルビデオデータ時間階調処理回路１
００１−５によって変換された８ビットデジタルビデオ
データは、ソースドライバ１００１−１−１および１０
０１−１−２に入力され、ソースドライバ内のＤ／Ａ変
換回路（図示せず）でアナログ階調電圧に変換され、各
ソース信号線に供給される。
００１−５によって変換された８ビットデジタルビデオ
データは、ソースドライバ１００１−１−１および１０
０１−１−２に入力され、ソースドライバ内のＤ／Ａ変
換回路（図示せず）でアナログ階調電圧に変換され、各
ソース信号線に供給される。
【０１１８】ここで、図１３を参照する。図１３には、
本実施形態の液晶表示装置の回路構成がより詳しく示さ
れている。ソースドライバ１００１−１−１は、シフト
レジスタ回路１００１−１−１−１、ラッチ回路１（１
００１−１−１−２）、ラッチ回路２（１００１−１−
１−３）、Ｄ／Ａ変換回路（１００１−１−１−４）を
有している。その他、バッファ回路やレベルシフタ回路
（いずれも図示せず）を有している。また、説明の便宜
上、Ｄ／Ａ変換回路１００１−１−１−４にはレベルシ
フタ回路が含まれている。
本実施形態の液晶表示装置の回路構成がより詳しく示さ
れている。ソースドライバ１００１−１−１は、シフト
レジスタ回路１００１−１−１−１、ラッチ回路１（１
００１−１−１−２）、ラッチ回路２（１００１−１−
１−３）、Ｄ／Ａ変換回路（１００１−１−１−４）を
有している。その他、バッファ回路やレベルシフタ回路
（いずれも図示せず）を有している。また、説明の便宜
上、Ｄ／Ａ変換回路１００１−１−１−４にはレベルシ
フタ回路が含まれている。
【０１１９】ソースドライバ１００１−１−２は、ソー
スドライバ１００１−１−１と同じ構成を有する。な
お、ソースドライバ１００１−１−１は、奇数番目のソ
ース信号線に画像信号（階調電圧）を供給し、ソースド
ライバ１００１−１−２は、偶数番目のソース信号線に
画像信号を供給するようになっている。
スドライバ１００１−１−１と同じ構成を有する。な
お、ソースドライバ１００１−１−１は、奇数番目のソ
ース信号線に画像信号（階調電圧）を供給し、ソースド
ライバ１００１−１−２は、偶数番目のソース信号線に
画像信号を供給するようになっている。
【０１２０】なお、本実施例のアクティブマトリクス型
液晶表示装置においては、回路レイアウトの都合上、ア
クティブマトリクス回路の上下を挟むように２つのソー
スドライバ１００１−１−１および１００１−１−２を
設けたが、回路レイアウト上、可能であれば、ソースド
ライバを１つだけ設けるようにしても良い。
液晶表示装置においては、回路レイアウトの都合上、ア
クティブマトリクス回路の上下を挟むように２つのソー
スドライバ１００１−１−１および１００１−１−２を
設けたが、回路レイアウト上、可能であれば、ソースド
ライバを１つだけ設けるようにしても良い。
【０１２１】また、１００１−１−３はゲートドライバ
であり、シフトレジスタ回路、バッファ回路、レベルシ
フタ回路等（いずれも図示せず）を有している。
であり、シフトレジスタ回路、バッファ回路、レベルシ
フタ回路等（いずれも図示せず）を有している。
【０１２２】アクティブマトリクス回路１００１−１−
４は、１９２０×１０８０（横×縦）の画素を有してい
る。各画素の構成は、上記実施形態１で説明したものと
同様である。
４は、１９２０×１０８０（横×縦）の画素を有してい
る。各画素の構成は、上記実施形態１で説明したものと
同様である。
【０１２３】本実施形態の液晶表示装置は、８ビットデ
ジタルビデオデータを扱うＤ／Ａ変換回路１００１−１
−１−４を有している。また、外部から供給される１０
ビットデジタルビデオデータのうち２ビット分の情報を
時間階調を行うために用いる。なお、時間階調について
は、上述の実施形態１と同様に考えられる。
ジタルビデオデータを扱うＤ／Ａ変換回路１００１−１
−１−４を有している。また、外部から供給される１０
ビットデジタルビデオデータのうち２ビット分の情報を
時間階調を行うために用いる。なお、時間階調について
は、上述の実施形態１と同様に考えられる。
【０１２４】よって、本実施形態の液晶表示装置は、２
8−３＝２５３通りの階調表示を行うことができる。
8−３＝２５３通りの階調表示を行うことができる。
【０１２５】また、本実施形態の液晶表示装置の駆動方
法については、上述の実施形態１〜実施形態３のいずれ
の方法をも用いることができる。
法については、上述の実施形態１〜実施形態３のいずれ
の方法をも用いることができる。
【０１２６】（実施形態５）
【０１２７】本実施形態では、本発明の液晶表示装置の
作製方法例について説明する。ここでは、アクティブマ
トリクス回路とその周辺に設けられる駆動回路のＴＦＴ
を同時に作製する方法について説明する。
作製方法例について説明する。ここでは、アクティブマ
トリクス回路とその周辺に設けられる駆動回路のＴＦＴ
を同時に作製する方法について説明する。
【０１２８】〔島状半導体層、ゲート絶縁膜形成の工
程：図１４（Ａ）〕図１４（Ａ）において、基板７００
１には、無アルカリガラス基板や石英基板を使用するこ
とが望ましい。その他にもシリコン基板や金属基板の表
面に絶縁膜を形成したものを基板としても良い。
程：図１４（Ａ）〕図１４（Ａ）において、基板７００
１には、無アルカリガラス基板や石英基板を使用するこ
とが望ましい。その他にもシリコン基板や金属基板の表
面に絶縁膜を形成したものを基板としても良い。
【０１２９】そして、基板７００１のＴＦＴが形成され
る表面には、酸化シリコン膜、窒化シリコン膜、または
窒化酸化シリコン膜からなる下地膜７００２をプラズマ
ＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形
成した。例えば下地膜７００２として、窒化シリコン膜
７００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さ
に、酸化シリコン膜７００３を５０〜３００ｎｍ、ここ
では１５０ｎｍの厚さとした２層構造で形成すると良
い。下地膜７００２は基板からの不純物汚染を防ぐため
に設けられるものであり、石英基板を用いた場合には必
ずしも設けなくても良い。
る表面には、酸化シリコン膜、窒化シリコン膜、または
窒化酸化シリコン膜からなる下地膜７００２をプラズマ
ＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形
成した。例えば下地膜７００２として、窒化シリコン膜
７００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さ
に、酸化シリコン膜７００３を５０〜３００ｎｍ、ここ
では１５０ｎｍの厚さとした２層構造で形成すると良
い。下地膜７００２は基板からの不純物汚染を防ぐため
に設けられるものであり、石英基板を用いた場合には必
ずしも設けなくても良い。
【０１３０】次に下地膜７００２の上に２０〜１００ｎ
ｍの厚さの、非晶質シリコン膜を公知の成膜法で形成し
た。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッ
タ法や蒸着法などの他の作製方法で形成しても良いが、
膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。ここでは、下地膜と非晶質
シリコン膜とは、同じ成膜法で形成することが可能であ
るので両者を連続形成しても良い。下地膜を形成後、一
旦大気雰囲気にさらされないようにすることで表面の汚
染を防ぐことが可能となり、作製されるＴＦＴの特性バ
ラツキを低減させることができる。
ｍの厚さの、非晶質シリコン膜を公知の成膜法で形成し
た。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッ
タ法や蒸着法などの他の作製方法で形成しても良いが、
膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。ここでは、下地膜と非晶質
シリコン膜とは、同じ成膜法で形成することが可能であ
るので両者を連続形成しても良い。下地膜を形成後、一
旦大気雰囲気にさらされないようにすることで表面の汚
染を防ぐことが可能となり、作製されるＴＦＴの特性バ
ラツキを低減させることができる。
【０１３１】非晶質シリコン膜から結晶質シリコン膜を
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。
【０１３２】こうして形成された結晶質シリコン膜の不
要な部分をエッチング除去して、島状半導体層７００４
〜７００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ 15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
要な部分をエッチング除去して、島状半導体層７００４
〜７００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ 15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
【０１３３】次に、島状半導体層７００４〜７００６を
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜７００７を形成した。ゲート絶縁膜７０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図１４（Ａ））
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜７００７を形成した。ゲート絶縁膜７０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図１４（Ａ））
【０１３４】〔ｎ-領域の形成：図１４（Ｂ）〕島状半
導体層７００４、７００６及び配線を形成する領域の全
面と、島状半導体層７００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク７００８〜７０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域７０１２を形成した。この低濃度不純物領
域７０１２は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴ
に、ゲート絶縁膜を介してゲート電極と重なるＬＤＤ領
域（本明細書中ではＬov領域という。なお、ovとはover
lapの意味である。）を形成するための不純物領域であ
る。なお、ここで形成された低濃度不純物領域に含まれ
るｎ型を付与する不純物元素の濃度を（ｎ-）で表すこ
ととする。従って、本明細書中では低濃度不純物領域７
０１２をｎ-領域と言い換えることができる。
導体層７００４、７００６及び配線を形成する領域の全
面と、島状半導体層７００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク７００８〜７０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域７０１２を形成した。この低濃度不純物領
域７０１２は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴ
に、ゲート絶縁膜を介してゲート電極と重なるＬＤＤ領
域（本明細書中ではＬov領域という。なお、ovとはover
lapの意味である。）を形成するための不純物領域であ
る。なお、ここで形成された低濃度不純物領域に含まれ
るｎ型を付与する不純物元素の濃度を（ｎ-）で表すこ
ととする。従って、本明細書中では低濃度不純物領域７
０１２をｎ-領域と言い換えることができる。
【０１３５】ここではフォスフィン（ＰＨ3）を質量分
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜７
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm 3
の範囲にするのが好ましく、ここでは１×１０18atoms/
cm3とした。
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜７
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm 3
の範囲にするのが好ましく、ここでは１×１０18atoms/
cm3とした。
【０１３６】その後、レジストマスク７００８〜７０１
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。
【０１３７】〔ゲート電極用および配線用導電膜の形
成：図１４（Ｃ）〕第１の導電膜７０１３を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜７０１３としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜７０１３上に第２
の導電膜７０１４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜７０１３の下に導電膜７０１３、７０１４
（特に導電膜７０１４）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。
成：図１４（Ｃ）〕第１の導電膜７０１３を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜７０１３としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜７０１３上に第２
の導電膜７０１４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜７０１３の下に導電膜７０１３、７０１４
（特に導電膜７０１４）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。
【０１３８】〔ｐ−ｃｈゲート電極、配線電極の形成と
ｐ+領域の形成：図１５（Ａ）〕レジストマスク７０１
５〜７０１８を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極７０１９、ゲート配線７
０２０、７０２１を形成した。なお、ｎチャネル型ＴＦ
Ｔとなる領域の上には全面を覆うように導電膜７０２
２、７０２３を残した。
ｐ+領域の形成：図１５（Ａ）〕レジストマスク７０１
５〜７０１８を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極７０１９、ゲート配線７
０２０、７０２１を形成した。なお、ｎチャネル型ＴＦ
Ｔとなる領域の上には全面を覆うように導電膜７０２
２、７０２３を残した。
【０１３９】そして、レジストマスク７０１５〜７０１
８をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層７００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０20〜３×１０21
atoms/cm3の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ++）で表すこととする。従って、本明細
書中では不純物領域７０２４、７０２５をｐ++領域と言
い換えることができる。
８をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層７００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０20〜３×１０21
atoms/cm3の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ++）で表すこととする。従って、本明細
書中では不純物領域７０２４、７０２５をｐ++領域と言
い換えることができる。
【０１４０】なお、この工程において、レジストマスク
７０１５〜７０１８を使用してゲート絶縁膜７００７を
エッチング除去して、島状半導体層７００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
７０１５〜７０１８を使用してゲート絶縁膜７００７を
エッチング除去して、島状半導体層７００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
【０１４１】〔ｎ―ｃｈゲート電極の形成：図１５
（Ｂ）〕次に、レジストマスク７０１５〜７０１８は除
去した後、レジストマスク７０２６〜７０２９を形成
し、ｎチャネル型ＴＦＴのゲート電極７０３０、７０３
１を形成した。このときゲート電極７０３０はｎ-領域
７０１２とゲート絶縁膜を介して重なるように形成し
た。
（Ｂ）〕次に、レジストマスク７０１５〜７０１８は除
去した後、レジストマスク７０２６〜７０２９を形成
し、ｎチャネル型ＴＦＴのゲート電極７０３０、７０３
１を形成した。このときゲート電極７０３０はｎ-領域
７０１２とゲート絶縁膜を介して重なるように形成し
た。
【０１４２】〔ｎ+領域の形成：図１５（Ｃ）〕次に、
レジストマスク７０２６〜７０２９を除去し、レジスト
マスク７０３２〜７０３４を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク７０３４はｎチャネル型ＴＦＴのゲート
電極７０３１を覆う形で形成した。これは、後の工程に
おいてアクティブマトリクス回路のｎチャネル型ＴＦＴ
に、ゲート電極と重ならないようにＬＤＤ領域を形成す
るためである。
レジストマスク７０２６〜７０２９を除去し、レジスト
マスク７０３２〜７０３４を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク７０３４はｎチャネル型ＴＦＴのゲート
電極７０３１を覆う形で形成した。これは、後の工程に
おいてアクティブマトリクス回路のｎチャネル型ＴＦＴ
に、ゲート電極と重ならないようにＬＤＤ領域を形成す
るためである。
【０１４３】そして、ｎ型を付与する不純物元素を添加
して不純物領域７０３５〜７０３９を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域７
０３７〜７０３９に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域７０３７〜７０３９をｎ+領域と言い
換えることができる。また、不純物領域７０３５、７０
３６は既にｎ-領域が形成されていたので、厳密には不
純物領域７０３７〜７０３９よりも若干高い濃度でリン
を含む。
して不純物領域７０３５〜７０３９を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域７
０３７〜７０３９に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域７０３７〜７０３９をｎ+領域と言い
換えることができる。また、不純物領域７０３５、７０
３６は既にｎ-領域が形成されていたので、厳密には不
純物領域７０３７〜７０３９よりも若干高い濃度でリン
を含む。
【０１４４】なお、この工程において、レジストマスク
７０３２〜７０３４およびゲート電極７０３０をマスク
としてゲート絶縁膜７００７をエッチングし、島状半導
体膜７００５、７００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。
７０３２〜７０３４およびゲート電極７０３０をマスク
としてゲート絶縁膜７００７をエッチングし、島状半導
体膜７００５、７００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。
【０１４５】〔ｎ--領域の形成：図１６（Ａ）〕次に、
レジストマスク７０３２〜７０３４を除去し、アクティ
ブマトリクス回路のｎチャネル型ＴＦＴとなる島状半導
体層７００６にｎ型を付与する不純物元素を添加する工
程を行った。こうして形成された不純物領域７０４０〜
７０４３には前記ｎ-領域と同程度かそれより少ない濃
度（具体的には５×１０16〜１×１０18atoms/cm3）の
リンが添加されるようにした。なお、ここで形成された
不純物領域７０４０〜７０４３に含まれるｎ型を付与す
る不純物元素の濃度を（ｎ --）で表すこととする。従っ
て、本明細書中では不純物領域７０４０〜７０４３をｎ
--領域と言い換えることができる。また、この工程では
ゲート電極で隠された不純物領域７０６７を除いて全て
の不純物領域にｎ-の濃度でリンが添加されているが、
非常に低濃度であるため無視して差し支えない。
レジストマスク７０３２〜７０３４を除去し、アクティ
ブマトリクス回路のｎチャネル型ＴＦＴとなる島状半導
体層７００６にｎ型を付与する不純物元素を添加する工
程を行った。こうして形成された不純物領域７０４０〜
７０４３には前記ｎ-領域と同程度かそれより少ない濃
度（具体的には５×１０16〜１×１０18atoms/cm3）の
リンが添加されるようにした。なお、ここで形成された
不純物領域７０４０〜７０４３に含まれるｎ型を付与す
る不純物元素の濃度を（ｎ --）で表すこととする。従っ
て、本明細書中では不純物領域７０４０〜７０４３をｎ
--領域と言い換えることができる。また、この工程では
ゲート電極で隠された不純物領域７０６７を除いて全て
の不純物領域にｎ-の濃度でリンが添加されているが、
非常に低濃度であるため無視して差し支えない。
【０１４６】〔熱活性化の工程：図１６（Ｂ）〕次に、
後に第１の層間絶縁膜の一部となる保護絶縁膜７０４４
を形成した。保護絶縁膜７０４４は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。
後に第１の層間絶縁膜の一部となる保護絶縁膜７０４４
を形成した。保護絶縁膜７０４４は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。
【０１４７】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
【０１４８】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
【０１４９】〔層間絶縁膜、ソース／ドレイン電極、遮
光膜、画素電極、保持容量の形成：図１６（Ｃ）〕活性
化工程を終えたら、保護絶縁膜７０４４の上に０．５〜
１．５μm厚の層間絶縁膜７０４５を形成した。前記保
護絶縁膜７０４４と層間絶縁膜７０４５とでなる積層膜
を第１の層間絶縁膜とした。
光膜、画素電極、保持容量の形成：図１６（Ｃ）〕活性
化工程を終えたら、保護絶縁膜７０４４の上に０．５〜
１．５μm厚の層間絶縁膜７０４５を形成した。前記保
護絶縁膜７０４４と層間絶縁膜７０４５とでなる積層膜
を第１の層間絶縁膜とした。
【０１５０】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極７０４６〜７０４８と、ドレイン電極７
０４９、７０５０を形成した。図示していないが、本実
施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成した３層構造の積層膜とした。
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極７０４６〜７０４８と、ドレイン電極７
０４９、７０５０を形成した。図示していないが、本実
施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成した３層構造の積層膜とした。
【０１５１】次に、パッシベーション膜７０５１とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜７０５１に開口部を形成し
ておいても良い。
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜７０５１に開口部を形成し
ておいても良い。
【０１５２】その後、有機樹脂からなる第２の層間絶縁
膜７０５２を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。
膜７０５２を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。
【０１５３】次に、アクティブマトリクス回路となる領
域において、第２の層間絶縁膜７０５２上に遮光膜７０
５３を形成した。遮光膜７０５３はアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた
元素またはいずれかを主成分とする膜で１００〜３００
ｎｍの厚さに形成した。そして、遮光膜７０５４の表面
に陽極酸化法またはプラズマ酸化法により３０〜１５０
ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜７０
５４を形成した。ここでは遮光膜７０５３としてアルミ
ニウム膜またはアルミニウムを主成分とする膜を用い、
酸化膜７０５４として酸化アルミニウム膜（アルミナ
膜）を用いた。
域において、第２の層間絶縁膜７０５２上に遮光膜７０
５３を形成した。遮光膜７０５３はアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた
元素またはいずれかを主成分とする膜で１００〜３００
ｎｍの厚さに形成した。そして、遮光膜７０５４の表面
に陽極酸化法またはプラズマ酸化法により３０〜１５０
ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜７０
５４を形成した。ここでは遮光膜７０５３としてアルミ
ニウム膜またはアルミニウムを主成分とする膜を用い、
酸化膜７０５４として酸化アルミニウム膜（アルミナ
膜）を用いた。
【０１５４】なお、ここでは遮光膜表面のみに絶縁膜を
設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱Ｃ
ＶＤ法またはスパッタ法などの気相法によって形成して
も良い。その場合も膜厚は３０〜１５０ｎｍ（好ましく
は５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、Ｄ
ＬＣ（Diamond like carbon）膜または有機樹脂膜を
用いても良い。さらに、これらを組み合わせた積層膜を
用いても良い。
設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱Ｃ
ＶＤ法またはスパッタ法などの気相法によって形成して
も良い。その場合も膜厚は３０〜１５０ｎｍ（好ましく
は５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、Ｄ
ＬＣ（Diamond like carbon）膜または有機樹脂膜を
用いても良い。さらに、これらを組み合わせた積層膜を
用いても良い。
【０１５５】次に、第２の層間絶縁膜７０５２にドレイ
ン電極７０５０に達するコンタクトホールを形成し、画
素電極７０５５を形成した。なお、画素電極７０５６、
７０５７はそれぞれ隣接する別の画素の画素電極であ
る。画素電極７０５５〜７０５７は、透過型液晶表示装
置とする場合には透明導電膜を用い、反射型の液晶表示
装置とする場合には金属膜を用いれば良い。ここでは透
過型の液晶表示装置とするために、酸化インジウム・ス
ズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成
した。
ン電極７０５０に達するコンタクトホールを形成し、画
素電極７０５５を形成した。なお、画素電極７０５６、
７０５７はそれぞれ隣接する別の画素の画素電極であ
る。画素電極７０５５〜７０５７は、透過型液晶表示装
置とする場合には透明導電膜を用い、反射型の液晶表示
装置とする場合には金属膜を用いれば良い。ここでは透
過型の液晶表示装置とするために、酸化インジウム・ス
ズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成
した。
【０１５６】また、この時、画素電極７０５５と遮光膜
７０５３とが酸化膜７０５４を介して重なった領域７０
５８が保持容量を形成した。
７０５３とが酸化膜７０５４を介して重なった領域７０
５８が保持容量を形成した。
【０１５７】こうして同一基板上に、ドライバー回路と
なるＣＭＯＳ回路とアクティブマトリクス回路とを有し
たアクティブマトリクス基板が完成した。なお、ドライ
バー回路となるＣＭＯＳ回路にはｎチャネル型ＴＦＴ７
０８１、ｐチャネル型ＴＦＴ７０８２が形成され、アク
ティブマトリクス回路にはｎチャネル型ＴＦＴでなる画
素ＴＦＴ７０８３が形成された。
なるＣＭＯＳ回路とアクティブマトリクス回路とを有し
たアクティブマトリクス基板が完成した。なお、ドライ
バー回路となるＣＭＯＳ回路にはｎチャネル型ＴＦＴ７
０８１、ｐチャネル型ＴＦＴ７０８２が形成され、アク
ティブマトリクス回路にはｎチャネル型ＴＦＴでなる画
素ＴＦＴ７０８３が形成された。
【０１５８】ＣＭＯＳ回路のｐチャネル型ＴＦＴ７０８
１には、チャネル形成領域７０６１およびソース領域７
０６２、ドレイン領域７０６３がそれぞれｐ+領域で形
成された。また、ｎチャネル型ＴＦＴ７０８２には、チ
ャネル形成領域７０６４、ソース領域７０６５、ドレイ
ン領域７０６６、ゲート絶縁膜を介してゲート電極と重
なったＬＤＤ領域（以下、Ｌov領域という。なお、ovと
はoverlapの意である。）７０６７が形成された。この
時、ソース領域７０６５、ドレイン領域７０６６はそれ
ぞれ（ｎ-＋ｎ+）領域で形成され、Ｌov領域７０６７は
ｎ-領域で形成された。
１には、チャネル形成領域７０６１およびソース領域７
０６２、ドレイン領域７０６３がそれぞれｐ+領域で形
成された。また、ｎチャネル型ＴＦＴ７０８２には、チ
ャネル形成領域７０６４、ソース領域７０６５、ドレイ
ン領域７０６６、ゲート絶縁膜を介してゲート電極と重
なったＬＤＤ領域（以下、Ｌov領域という。なお、ovと
はoverlapの意である。）７０６７が形成された。この
時、ソース領域７０６５、ドレイン領域７０６６はそれ
ぞれ（ｎ-＋ｎ+）領域で形成され、Ｌov領域７０６７は
ｎ-領域で形成された。
【０１５９】また、画素ＴＦＴ７０８３には、チャネル
形成領域７０６８、７０６９、ソース領域７０７０、ド
レイン領域７０７１、ゲート絶縁膜を介してゲート電極
と重ならないＬＤＤ領域（以下、Ｌoff領域という。な
お、offとはoffsetの意である。）７０７２〜７０７
５、Ｌoff領域７０７３、７０７４に接したｎ+領域７０
７６が形成された。この時、ソース領域７０７０、ドレ
イン領域７０７１はそれぞれｎ+領域で形成され、Ｌoff
領域７０７２〜７０７５はｎ--領域で形成された。
形成領域７０６８、７０６９、ソース領域７０７０、ド
レイン領域７０７１、ゲート絶縁膜を介してゲート電極
と重ならないＬＤＤ領域（以下、Ｌoff領域という。な
お、offとはoffsetの意である。）７０７２〜７０７
５、Ｌoff領域７０７３、７０７４に接したｎ+領域７０
７６が形成された。この時、ソース領域７０７０、ドレ
イン領域７０７１はそれぞれｎ+領域で形成され、Ｌoff
領域７０７２〜７０７５はｎ--領域で形成された。
【０１６０】本実施形態の作製方法によると、アクティ
ブマトリクス回路およびドライバー回路が要求する回路
仕様に応じて各回路を形成するＴＦＴの構造を最適化
し、半導体装置の動作性能および信頼性を向上させるこ
とができた。具体的には、ｎチャネル型ＴＦＴは回路仕
様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域また
はＬoff領域を使い分けることによって、同一基板上に
高速動作またはホットキャリア対策を重視したＴＦＴ構
造と低オフ電流動作を重視したＴＦＴ構造とを実現し
た。
ブマトリクス回路およびドライバー回路が要求する回路
仕様に応じて各回路を形成するＴＦＴの構造を最適化
し、半導体装置の動作性能および信頼性を向上させるこ
とができた。具体的には、ｎチャネル型ＴＦＴは回路仕
様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域また
はＬoff領域を使い分けることによって、同一基板上に
高速動作またはホットキャリア対策を重視したＴＦＴ構
造と低オフ電流動作を重視したＴＦＴ構造とを実現し
た。
【０１６１】例えば、ｎチャネル型ＴＦＴ７０８２は高
速動作を重視するシフトレジスタ回路、分周波回路、信
号分割回路、レベルシフタ回路、バッファ回路などのロ
ジック回路に適している。また、ｎチャネル型ＴＦＴ７
０８３は低オフ電流動作を重視したアクティブマトリク
ス回路、サンプリング回路（サンプルホールド回路）に
適している。
速動作を重視するシフトレジスタ回路、分周波回路、信
号分割回路、レベルシフタ回路、バッファ回路などのロ
ジック回路に適している。また、ｎチャネル型ＴＦＴ７
０８３は低オフ電流動作を重視したアクティブマトリク
ス回路、サンプリング回路（サンプルホールド回路）に
適している。
【０１６２】また、チャネル長３〜７μｍに対してＬov
領域の長さ（幅）は０．５〜３．０μｍ、代表的には
１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ７
０８３に設けられるＬoff領域７０７２〜７０７５の長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜
２．５μｍとすれば良い。
領域の長さ（幅）は０．５〜３．０μｍ、代表的には
１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ７
０８３に設けられるＬoff領域７０７２〜７０７５の長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜
２．５μｍとすれば良い。
【０１６３】以上の工程を経てアクティブマトリクス基
板が完成する。
板が完成する。
【０１６４】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、液晶表示装置を作製す
る工程を説明する。
ティブマトリクス基板をもとに、液晶表示装置を作製す
る工程を説明する。
【０１６５】図１６（Ｃ）の状態のアクティブマトリク
ス基板に配向膜（図示せず）を形成する。本実施形態で
は、配向膜にはポリイミドを用いた。次に、対向基板を
用意する。対向基板は、ガラス基板、透明導電膜から成
る対向電極、配向膜（いずれも図示せず）とで構成され
る。
ス基板に配向膜（図示せず）を形成する。本実施形態で
は、配向膜にはポリイミドを用いた。次に、対向基板を
用意する。対向基板は、ガラス基板、透明導電膜から成
る対向電極、配向膜（いずれも図示せず）とで構成され
る。
【０１６６】なお、本実施形態では、配向膜にはポリイ
ミド膜を用いた。なお、配向膜形成後、ラビング処理を
施した。なお、本実施形態では、配向膜に比較的大きな
プレチル角を持つようなポリイミドを用いた。
ミド膜を用いた。なお、配向膜形成後、ラビング処理を
施した。なお、本実施形態では、配向膜に比較的大きな
プレチル角を持つようなポリイミドを用いた。
【０１６７】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（いずれも図示せず）などを介して
貼り合わせる。その後、両基板の間に液晶を注入し、封
止剤（いずれも図示せず）によって完全に封止する。本
実施形態では、液晶にネマチック液晶を用いた。
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（いずれも図示せず）などを介して
貼り合わせる。その後、両基板の間に液晶を注入し、封
止剤（いずれも図示せず）によって完全に封止する。本
実施形態では、液晶にネマチック液晶を用いた。
【０１６８】よって、液晶表示装置が完成する。
【０１６９】なお、本実施形態で説明した非晶質シリコ
ン膜の結晶化の方法の代わりに、レーザー光（代表的に
はエキシマレーザー光）によって、非晶質シリコン膜の
結晶化を行ってもよい。
ン膜の結晶化の方法の代わりに、レーザー光（代表的に
はエキシマレーザー光）によって、非晶質シリコン膜の
結晶化を行ってもよい。
【０１７０】また、多結晶シリコン膜を用いる代わり
に、スマートカット、ＳＩＭＯＸ、エルトラン等のＳＯ
Ｉ構造（ＳＯＩ基板）を用いて他のプロセスを行っても
よい。
に、スマートカット、ＳＩＭＯＸ、エルトラン等のＳＯ
Ｉ構造（ＳＯＩ基板）を用いて他のプロセスを行っても
よい。
【０１７１】（実施形態６）
【０１７２】本実施形態では、本発明の液晶表示装置の
別の作製方法について説明する。ここでは、アクティブ
マトリクス回路とその周辺に設けられる駆動回路のＴＦ
Ｔを同時に作製する方法について説明する。
別の作製方法について説明する。ここでは、アクティブ
マトリクス回路とその周辺に設けられる駆動回路のＴＦ
Ｔを同時に作製する方法について説明する。
【０１７３】〔島状半導体層、ゲート絶縁膜形成の工
程：図１７（Ａ）〕図１７（Ａ）において、基板６００
１には、無アルカリガラス基板や石英基板を使用するこ
とが望ましい。その他にもシリコン基板や金属基板の表
面に絶縁膜を形成したものを基板としても良い。
程：図１７（Ａ）〕図１７（Ａ）において、基板６００
１には、無アルカリガラス基板や石英基板を使用するこ
とが望ましい。その他にもシリコン基板や金属基板の表
面に絶縁膜を形成したものを基板としても良い。
【０１７４】そして、基板６００１のＴＦＴが形成され
る表面には、酸化シリコン膜、窒化シリコン膜、または
窒化酸化シリコン膜からなる下地膜６００２をプラズマ
ＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形
成した。例えば下地膜６００２として、窒化シリコン膜
６００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さ
に、酸化シリコン膜６００３を５０〜３００ｎｍ、ここ
では１５０ｎｍの厚さとした２層構造で形成すると良
い。下地膜６００２は基板からの不純物汚染を防ぐため
に設けられるものであり、石英基板を用いた場合には必
ずしも設けなくても良い。
る表面には、酸化シリコン膜、窒化シリコン膜、または
窒化酸化シリコン膜からなる下地膜６００２をプラズマ
ＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形
成した。例えば下地膜６００２として、窒化シリコン膜
６００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さ
に、酸化シリコン膜６００３を５０〜３００ｎｍ、ここ
では１５０ｎｍの厚さとした２層構造で形成すると良
い。下地膜６００２は基板からの不純物汚染を防ぐため
に設けられるものであり、石英基板を用いた場合には必
ずしも設けなくても良い。
【０１７５】次に下地膜６００２の上に２０〜１００ｎ
ｍの厚さの、非晶質シリコン膜を公知の成膜法で形成し
た。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッ
タ法や蒸着法などの他の作製方法で形成しても良いが、
膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。ここでは、下地膜と非晶質
シリコン膜とは、同じ成膜法で形成することが可能であ
るので両者を連続形成しても良い。下地膜を形成後、一
旦大気雰囲気にさらされないようにすることで表面の汚
染を防ぐことが可能となり、作製されるＴＦＴの特性バ
ラツキを低減させることができる。
ｍの厚さの、非晶質シリコン膜を公知の成膜法で形成し
た。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッ
タ法や蒸着法などの他の作製方法で形成しても良いが、
膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。ここでは、下地膜と非晶質
シリコン膜とは、同じ成膜法で形成することが可能であ
るので両者を連続形成しても良い。下地膜を形成後、一
旦大気雰囲気にさらされないようにすることで表面の汚
染を防ぐことが可能となり、作製されるＴＦＴの特性バ
ラツキを低減させることができる。
【０１７６】非晶質シリコン膜から結晶質シリコン膜を
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。
【０１７７】こうして形成された結晶質シリコン膜の不
要な部分をエッチング除去して、島状半導体層６００４
〜６００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ 15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
要な部分をエッチング除去して、島状半導体層６００４
〜６００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ 15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
【０１７８】次に、島状半導体層６００４〜６００６を
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜６００７を形成した。ゲート絶縁膜６０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図１７（Ａ））
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜６００７を形成した。ゲート絶縁膜６０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図１７（Ａ））
【０１７９】〔ｎ-領域の形成：図１７（Ｂ）〕島状半
導体層６００４、６００６及び配線を形成する領域の全
面と、島状半導体層６００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク６００８〜６０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域６０１２、６０１３を形成した。この低濃
度不純物領域６０１２、６０１３は、後にＣＭＯＳ回路
のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート
電極と重なるＬＤＤ領域（本明細書中ではＬov領域とい
う。なお、ovとはoverlapの意味である。）を形成する
ための不純物領域である。なお、ここで形成された低濃
度不純物領域に含まれるｎ型を付与する不純物元素の濃
度を（ｎ-）で表すこととする。従って、本明細書中で
は低濃度不純物領域６０１２、６０１３をｎ -領域と言
い換えることができる。
導体層６００４、６００６及び配線を形成する領域の全
面と、島状半導体層６００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク６００８〜６０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域６０１２、６０１３を形成した。この低濃
度不純物領域６０１２、６０１３は、後にＣＭＯＳ回路
のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート
電極と重なるＬＤＤ領域（本明細書中ではＬov領域とい
う。なお、ovとはoverlapの意味である。）を形成する
ための不純物領域である。なお、ここで形成された低濃
度不純物領域に含まれるｎ型を付与する不純物元素の濃
度を（ｎ-）で表すこととする。従って、本明細書中で
は低濃度不純物領域６０１２、６０１３をｎ -領域と言
い換えることができる。
【０１８０】ここではフォスフィン（ＰＨ3）を質量分
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜６
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm 3
の範囲にするのが好ましく、ここでは１×１０18atoms/
cm3とした。
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜６
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm 3
の範囲にするのが好ましく、ここでは１×１０18atoms/
cm3とした。
【０１８１】その後、レジストマスク６００８〜６０１
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。
【０１８２】〔ゲート電極用および配線用導電膜の形
成：図１７（Ｃ）〕第１の導電膜６０１４を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜６０１４としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜６０１４上に第２
の導電膜６０１５をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜６０１４の下に導電膜６０１４、６０１５
（特に導電膜６０１５）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。
成：図１７（Ｃ）〕第１の導電膜６０１４を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜６０１４としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜６０１４上に第２
の導電膜６０１５をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜６０１４の下に導電膜６０１４、６０１５
（特に導電膜６０１５）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。
【０１８３】〔ｐ−ｃｈゲート電極、配線電極の形成と
ｐ+領域の形成：図１８（Ａ）〕レジストマスク６０１
６〜６０１９を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極６０２０、ゲート配線６
０２１、６０２２を形成した。なお、ｎチャネル型ＴＦ
Ｔとなる領域の上には全面を覆うように導電膜６０２
３、６０２４を残した。
ｐ+領域の形成：図１８（Ａ）〕レジストマスク６０１
６〜６０１９を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極６０２０、ゲート配線６
０２１、６０２２を形成した。なお、ｎチャネル型ＴＦ
Ｔとなる領域の上には全面を覆うように導電膜６０２
３、６０２４を残した。
【０１８４】そして、レジストマスク６０１６〜６０１
９をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層６００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０20〜３×１０21
atoms/cm3の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ++）で表すこととする。従って、本明細
書中では不純物領域６０２５、６０２６をｐ++領域と言
い換えることができる。
９をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層６００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０20〜３×１０21
atoms/cm3の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ++）で表すこととする。従って、本明細
書中では不純物領域６０２５、６０２６をｐ++領域と言
い換えることができる。
【０１８５】なお、この工程において、レジストマスク
６０１６〜６０１９を使用してゲート絶縁膜６００７を
エッチング除去して、島状半導体層６００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
６０１６〜６０１９を使用してゲート絶縁膜６００７を
エッチング除去して、島状半導体層６００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
【０１８６】〔ｎ―ｃｈゲート電極の形成：図１８
（Ｂ）〕次に、レジストマスク６０１６〜６０１９は除
去した後、レジストマスク６０２７〜６０３０を形成
し、ｎチャネル型ＴＦＴのゲート電極６０３１、６０３
２を形成した。このときゲート電極６０３１はｎ-領域
６０１２、６０１３とゲート絶縁膜を介して重なるよう
に形成した。
（Ｂ）〕次に、レジストマスク６０１６〜６０１９は除
去した後、レジストマスク６０２７〜６０３０を形成
し、ｎチャネル型ＴＦＴのゲート電極６０３１、６０３
２を形成した。このときゲート電極６０３１はｎ-領域
６０１２、６０１３とゲート絶縁膜を介して重なるよう
に形成した。
【０１８７】〔ｎ+領域の形成：図１８（Ｃ）〕次に、
レジストマスク６０２７〜６０３０を除去し、レジスト
マスク６０３３〜６０３５を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク６０３５はｎチャネル型ＴＦＴのゲート
電極６０３２を覆う形で形成した。これは、後の工程に
おいてアクティブマトリクス回路のｎチャネル型ＴＦＴ
に、ゲート電極と重ならないようにＬＤＤ領域を形成す
るためである。
レジストマスク６０２７〜６０３０を除去し、レジスト
マスク６０３３〜６０３５を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク６０３５はｎチャネル型ＴＦＴのゲート
電極６０３２を覆う形で形成した。これは、後の工程に
おいてアクティブマトリクス回路のｎチャネル型ＴＦＴ
に、ゲート電極と重ならないようにＬＤＤ領域を形成す
るためである。
【０１８８】そして、ｎ型を付与する不純物元素を添加
して不純物領域６０３６〜６０４０を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域６
０３８〜６０４０に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域６０３８〜６０４０をｎ+領域と言い
換えることができる。また、不純物領域６０３６、６０
３７は既にｎ-領域が形成されていたので、厳密には不
純物領域６０３８〜６０４０よりも若干高い濃度でリン
を含む。
して不純物領域６０３６〜６０４０を形成した。ここで
も、フォスフィン（ＰＨ3）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０20〜１×１０21at
oms/cm3とした。なお、ここで形成された不純物領域６
０３８〜６０４０に含まれるｎ型を付与する不純物元素
の濃度を（ｎ+）で表すこととする。従って、本明細書
中では不純物領域６０３８〜６０４０をｎ+領域と言い
換えることができる。また、不純物領域６０３６、６０
３７は既にｎ-領域が形成されていたので、厳密には不
純物領域６０３８〜６０４０よりも若干高い濃度でリン
を含む。
【０１８９】なお、この工程において、レジストマスク
６０３３〜６０３５およびゲート電極６０３１をマスク
としてゲート絶縁膜６００７をエッチングし、島状半導
体膜６００５、６００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。
６０３３〜６０３５およびゲート電極６０３１をマスク
としてゲート絶縁膜６００７をエッチングし、島状半導
体膜６００５、６００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。
【０１９０】〔ｎ--領域の形成：図１９（Ａ）〕次に、
レジストマスク６０３３〜６０３５を除去し、アクティ
ブマトリクス回路のｎチャネル型ＴＦＴとなる島状半導
体層６００６にｎ型を付与する不純物元素を添加する工
程を行った。こうして形成された不純物領域６０４１〜
６０４４には前記ｎ-領域と同程度かそれより少ない濃
度（具体的には５×１０16〜１×１０18atoms/cm3）の
リンが添加されるようにした。なお、ここで形成された
不純物領域６０４１〜６０４４に含まれるｎ型を付与す
る不純物元素の濃度を（ｎ --）で表すこととする。従っ
て、本明細書中では不純物領域６０４１〜６０４４をｎ
--領域と言い換えることができる。また、この工程では
ゲート電極で隠された不純物領域６０６８を除いて全て
の不純物領域にｎ-の濃度でリンが添加されているが、
非常に低濃度であるため無視して差し支えない。
レジストマスク６０３３〜６０３５を除去し、アクティ
ブマトリクス回路のｎチャネル型ＴＦＴとなる島状半導
体層６００６にｎ型を付与する不純物元素を添加する工
程を行った。こうして形成された不純物領域６０４１〜
６０４４には前記ｎ-領域と同程度かそれより少ない濃
度（具体的には５×１０16〜１×１０18atoms/cm3）の
リンが添加されるようにした。なお、ここで形成された
不純物領域６０４１〜６０４４に含まれるｎ型を付与す
る不純物元素の濃度を（ｎ --）で表すこととする。従っ
て、本明細書中では不純物領域６０４１〜６０４４をｎ
--領域と言い換えることができる。また、この工程では
ゲート電極で隠された不純物領域６０６８を除いて全て
の不純物領域にｎ-の濃度でリンが添加されているが、
非常に低濃度であるため無視して差し支えない。
【０１９１】〔熱活性化の工程：図１９（Ｂ）〕次に、
後に第１の層間絶縁膜の一部となる保護絶縁膜６０４５
を形成した。保護絶縁膜６０４５は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。
後に第１の層間絶縁膜の一部となる保護絶縁膜６０４５
を形成した。保護絶縁膜６０４５は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。
【０１９２】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。
【０１９３】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
【０１９４】〔層間絶縁膜、ソース／ドレイン電極、遮
光膜、画素電極、保持容量の形成：図１９（Ｃ）〕活性
化工程を終えたら、保護絶縁膜６０４５の上に０．５〜
１．５μm厚の層間絶縁膜６０４６を形成した。前記保
護絶縁膜６０４５と層間絶縁膜６０４６とでなる積層膜
を第１の層間絶縁膜とした。
光膜、画素電極、保持容量の形成：図１９（Ｃ）〕活性
化工程を終えたら、保護絶縁膜６０４５の上に０．５〜
１．５μm厚の層間絶縁膜６０４６を形成した。前記保
護絶縁膜６０４５と層間絶縁膜６０４６とでなる積層膜
を第１の層間絶縁膜とした。
【０１９５】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極６０４７〜６０４９と、ドレイン電極６
０５０、６０５１を形成した。図示していないが、本実
施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成した３層構造の積層膜とした。
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極６０４７〜６０４９と、ドレイン電極６
０５０、６０５１を形成した。図示していないが、本実
施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成した３層構造の積層膜とした。
【０１９６】次に、パッシベーション膜６０５２とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜６０５２に開口部を形成し
ておいても良い。
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜６０５２に開口部を形成し
ておいても良い。
【０１９７】その後、有機樹脂からなる第２の層間絶縁
膜６０５３を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。
膜６０５３を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。
【０１９８】次に、アクティブマトリクス回路となる領
域において、第２の層間絶縁膜６０５３上に遮光膜６０
５４を形成した。遮光膜６０５４はアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた
元素またはいずれかを主成分とする膜で１００〜３００
ｎｍの厚さに形成した。そして、遮光膜６０５５の表面
に陽極酸化法またはプラズマ酸化法により３０〜１５０
ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜６０
５５を形成した。ここでは遮光膜６０５５としてアルミ
ニウム膜またはアルミニウムを主成分とする膜を用い、
酸化膜６０５５として酸化アルミニウム膜（アルミナ
膜）を用いた。
域において、第２の層間絶縁膜６０５３上に遮光膜６０
５４を形成した。遮光膜６０５４はアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた
元素またはいずれかを主成分とする膜で１００〜３００
ｎｍの厚さに形成した。そして、遮光膜６０５５の表面
に陽極酸化法またはプラズマ酸化法により３０〜１５０
ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜６０
５５を形成した。ここでは遮光膜６０５５としてアルミ
ニウム膜またはアルミニウムを主成分とする膜を用い、
酸化膜６０５５として酸化アルミニウム膜（アルミナ
膜）を用いた。
【０１９９】なお、ここでは遮光膜表面のみに絶縁膜を
設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱Ｃ
ＶＤ法またはスパッタ法などの気相法によって形成して
も良い。その場合も膜厚は３０〜１５０ｎｍ（好ましく
は５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、Ｄ
ＬＣ（Diamond like carbon）膜または有機樹脂膜を
用いても良い。さらに、これらを組み合わせた積層膜を
用いても良い。
設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱Ｃ
ＶＤ法またはスパッタ法などの気相法によって形成して
も良い。その場合も膜厚は３０〜１５０ｎｍ（好ましく
は５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、Ｄ
ＬＣ（Diamond like carbon）膜または有機樹脂膜を
用いても良い。さらに、これらを組み合わせた積層膜を
用いても良い。
【０２００】次に、第２の層間絶縁膜６０５５にドレイ
ン電極６０５１に達するコンタクトホールを形成し、画
素電極６０５６を形成した。なお、画素電極６０５７、
６０５８はそれぞれ隣接する別の画素の画素電極であ
る。画素電極６０５６〜６０５８は、透過型液晶表示装
置とする場合には透明導電膜を用い、反射型の液晶表示
装置とする場合には金属膜を用いれば良い。ここでは透
過型の液晶表示装置とするために、酸化インジウム・ス
ズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成
した。
ン電極６０５１に達するコンタクトホールを形成し、画
素電極６０５６を形成した。なお、画素電極６０５７、
６０５８はそれぞれ隣接する別の画素の画素電極であ
る。画素電極６０５６〜６０５８は、透過型液晶表示装
置とする場合には透明導電膜を用い、反射型の液晶表示
装置とする場合には金属膜を用いれば良い。ここでは透
過型の液晶表示装置とするために、酸化インジウム・ス
ズ（ＩＴＯ）膜を１００ｎｍの厚さにスパッタ法で形成
した。
【０２０１】また、この時、画素電極６０５６と遮光膜
６０５４とが酸化膜６０５５を介して重なった領域６０
５９が保持容量を形成した。
６０５４とが酸化膜６０５５を介して重なった領域６０
５９が保持容量を形成した。
【０２０２】こうして同一基板上に、ドライバー回路と
なるＣＭＯＳ回路とアクティブマトリクス回路とを有し
たアクティブマトリクス基板が完成した。なお、ドライ
バー回路となるＣＭＯＳ回路にはｎチャネル型ＴＦＴ６
０８１、ｐチャネル型ＴＦＴ６０８２が形成され、アク
ティブマトリクス回路にはｎチャネル型ＴＦＴでなる画
素ＴＦＴ６０８３が形成された。
なるＣＭＯＳ回路とアクティブマトリクス回路とを有し
たアクティブマトリクス基板が完成した。なお、ドライ
バー回路となるＣＭＯＳ回路にはｎチャネル型ＴＦＴ６
０８１、ｐチャネル型ＴＦＴ６０８２が形成され、アク
ティブマトリクス回路にはｎチャネル型ＴＦＴでなる画
素ＴＦＴ６０８３が形成された。
【０２０３】ＣＭＯＳ回路のｐチャネル型ＴＦＴ６０８
１には、チャネル形成領域６０６２、ソース領域６０６
３、ドレイン領域６０６４がそれぞれｐ+領域で形成さ
れた。また、ｎチャネル型ＴＦＴ６０８２には、チャネ
ル形成領域６０６５、ソース領域６０６６、ドレイン領
域６０６７、ゲート絶縁膜を介してゲート電極と重なっ
たＬＤＤ領域（以下、Ｌov領域という。なお、ovとはov
erlapの意である。）６０６８が形成された。この時、
ソース領域６０６６、ドレイン領域６０６７はそれぞれ
（ｎ-＋ｎ+）領域で形成され、Ｌov領域６０６８はｎ-
領域で形成された。
１には、チャネル形成領域６０６２、ソース領域６０６
３、ドレイン領域６０６４がそれぞれｐ+領域で形成さ
れた。また、ｎチャネル型ＴＦＴ６０８２には、チャネ
ル形成領域６０６５、ソース領域６０６６、ドレイン領
域６０６７、ゲート絶縁膜を介してゲート電極と重なっ
たＬＤＤ領域（以下、Ｌov領域という。なお、ovとはov
erlapの意である。）６０６８が形成された。この時、
ソース領域６０６６、ドレイン領域６０６７はそれぞれ
（ｎ-＋ｎ+）領域で形成され、Ｌov領域６０６８はｎ-
領域で形成された。
【０２０４】また、画素ＴＦＴ６０８４には、チャネル
形成領域６０６９、６０７０、ソース領域６０７１、ド
レイン領域６０７２、ゲート絶縁膜を介してゲート電極
と重ならないＬＤＤ領域（以下、Ｌoff領域という。な
お、offとはoffsetの意である。）６０７３〜６０７
６、Ｌoff領域６０７４、６０７５に接したｎ+領域６０
７７が形成された。この時、ソース領域６０７１、ドレ
イン領域６０７２はそれぞれｎ+領域で形成され、Ｌoff
領域６０７３〜６０７６はｎ--領域で形成された。
形成領域６０６９、６０７０、ソース領域６０７１、ド
レイン領域６０７２、ゲート絶縁膜を介してゲート電極
と重ならないＬＤＤ領域（以下、Ｌoff領域という。な
お、offとはoffsetの意である。）６０７３〜６０７
６、Ｌoff領域６０７４、６０７５に接したｎ+領域６０
７７が形成された。この時、ソース領域６０７１、ドレ
イン領域６０７２はそれぞれｎ+領域で形成され、Ｌoff
領域６０７３〜６０７６はｎ--領域で形成された。
【０２０５】本実施形態の作製方法によると、アクティ
ブマトリクス回路およびドライバー回路が要求する回路
仕様に応じて各回路を形成するＴＦＴの構造を最適化
し、半導体装置の動作性能および信頼性を向上させるこ
とができる。具体的には、ｎチャネル型ＴＦＴは回路仕
様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域また
はＬoff領域を使い分けることによって、同一基板上に
高速動作またはホットキャリア対策を重視したＴＦＴ構
造と低オフ電流動作を重視したＴＦＴ構造とを実現す
る。
ブマトリクス回路およびドライバー回路が要求する回路
仕様に応じて各回路を形成するＴＦＴの構造を最適化
し、半導体装置の動作性能および信頼性を向上させるこ
とができる。具体的には、ｎチャネル型ＴＦＴは回路仕
様に応じてＬＤＤ領域の配置を異ならせ、Ｌov領域また
はＬoff領域を使い分けることによって、同一基板上に
高速動作またはホットキャリア対策を重視したＴＦＴ構
造と低オフ電流動作を重視したＴＦＴ構造とを実現す
る。
【０２０６】例えば、アクティブマトリクス型液晶表示
装置の場合、ｎチャネル型ＴＦＴ６０８２は高速動作を
重視するシフトレジスタ回路、分周波回路、信号分割回
路、レベルシフタ回路、バッファ回路などのロジック回
路に適している。また、ｎチャネル型ＴＦＴ６０８３は
低オフ電流動作を重視したアクティブマトリクス回路、
サンプリング回路（サンプルホールド回路）に適してい
る。
装置の場合、ｎチャネル型ＴＦＴ６０８２は高速動作を
重視するシフトレジスタ回路、分周波回路、信号分割回
路、レベルシフタ回路、バッファ回路などのロジック回
路に適している。また、ｎチャネル型ＴＦＴ６０８３は
低オフ電流動作を重視したアクティブマトリクス回路、
サンプリング回路（サンプルホールド回路）に適してい
る。
【０２０７】また、チャネル長３〜７μｍに対してＬov
領域の長さ（幅）は０．５〜３．０μｍ、代表的には
１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ６
０８３に設けられるＬoff領域６０７３〜６０７６の長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜
２．５μｍとすれば良い。
領域の長さ（幅）は０．５〜３．０μｍ、代表的には
１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ６
０８３に設けられるＬoff領域６０７３〜６０７６の長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜
２．５μｍとすれば良い。
【０２０８】以上の工程によって作製されたアクティブ
マトリクス基板をもとに、液晶表示装置を作製する。作
製工程例については、実施形態５を参照されたい。
マトリクス基板をもとに、液晶表示装置を作製する。作
製工程例については、実施形態５を参照されたい。
【０２０９】（実施形態７）
【０２１０】図２０は、本発明の液晶表示装置のアクテ
ィブマトリクス基板の別の構成の例である。８００１は
ｐチャネル型ＴＦＴ、８００２はｎチャネル型ＴＦＴ、
８００３はｎチャネル型ＴＦＴ、８００４はｎチャネル
型ＴＦＴである。８００１、８００２、および８００３
はドライバの回路部を構成し、８００４はアクティブマ
トリクス回路部を構成している。
ィブマトリクス基板の別の構成の例である。８００１は
ｐチャネル型ＴＦＴ、８００２はｎチャネル型ＴＦＴ、
８００３はｎチャネル型ＴＦＴ、８００４はｎチャネル
型ＴＦＴである。８００１、８００２、および８００３
はドライバの回路部を構成し、８００４はアクティブマ
トリクス回路部を構成している。
【０２１１】８００５〜８０１３は、アクティブマトリ
クス回路を構成する画素ＴＦＴの半導体層である。８０
０５、８００９および８０１３はｎ+領域、８００６、
８００８、８０１０および８０１２はｎ--領域、８００
７および８０１１はチャネル形成領域である。８０１４
は絶縁膜のキャップ層であり、チャネル形成領域にオフ
セット部を形成するために設けられる。
クス回路を構成する画素ＴＦＴの半導体層である。８０
０５、８００９および８０１３はｎ+領域、８００６、
８００８、８０１０および８０１２はｎ--領域、８００
７および８０１１はチャネル形成領域である。８０１４
は絶縁膜のキャップ層であり、チャネル形成領域にオフ
セット部を形成するために設けられる。
【０２１２】なお、本実施形態については、本出願人の
特許出願である、特願平１１−６７８０９号を参照する
ことができる。
特許出願である、特願平１１−６７８０９号を参照する
ことができる。
【０２１３】（実施形態８）
【０２１４】上述の本発明の液晶表示装置は、図２１に
示すような３板式のプロジェクタに用いることができ
る。
示すような３板式のプロジェクタに用いることができ
る。
【０２１５】図２１において、２４０１は白色光源、２
４０２〜２４０５はダイクロイックミラー、２４０６な
らびに２４０７は全反射ミラー、２４０８〜２４１０は
本発明の液晶表示装置、および２４１１は投影レンズで
ある。
４０２〜２４０５はダイクロイックミラー、２４０６な
らびに２４０７は全反射ミラー、２４０８〜２４１０は
本発明の液晶表示装置、および２４１１は投影レンズで
ある。
【０２１６】（実施形態９）
【０２１７】また、上述の本発明の液晶表示装置は、図
２２に示すような３板式のプロジェクタに用いることも
できる。
２２に示すような３板式のプロジェクタに用いることも
できる。
【０２１８】図２３において、２５０１は白色光源、２
５０２ならびに２５０３はダイクロイックミラー、２５
０４〜２５０６は全反射ミラー、２５０７〜２５０９は
本発明の液晶表示装置、および２５１０はダイクロイッ
クプリズム、および２５１１は投影レンズである。
５０２ならびに２５０３はダイクロイックミラー、２５
０４〜２５０６は全反射ミラー、２５０７〜２５０９は
本発明の液晶表示装置、および２５１０はダイクロイッ
クプリズム、および２５１１は投影レンズである。
【０２１９】（実施形態１０）
【０２２０】また、上述の本発明の液晶表示装置は、図
２３に示すような単板式のプロジェクタに用いることも
できる。
２３に示すような単板式のプロジェクタに用いることも
できる。
【０２２１】図２３において、２６０１はランプとリフ
レクターとから成る白色光源である。２６０２、２６０
３、および２６０４は、ダイクロイックミラーであり、
それぞれ青、赤、緑の波長領域の光を選択的に反射す
る。２６０５はマイクロレンズアレイであり、複数のマ
イクロレンズによって構成されている。２６０６は本発
明の液晶表示装置である。２６０７はフィールドレン
ズ、２６０８は投影レンズ、２６０９はスクリーンであ
る。
レクターとから成る白色光源である。２６０２、２６０
３、および２６０４は、ダイクロイックミラーであり、
それぞれ青、赤、緑の波長領域の光を選択的に反射す
る。２６０５はマイクロレンズアレイであり、複数のマ
イクロレンズによって構成されている。２６０６は本発
明の液晶表示装置である。２６０７はフィールドレン
ズ、２６０８は投影レンズ、２６０９はスクリーンであ
る。
【０２２２】（実施形態１１）
【０２２３】上記実施形態８〜１０のプロジェクター
は、その投影方法によってリアプロジェクターとフロン
トプロジェクターとがある。
は、その投影方法によってリアプロジェクターとフロン
トプロジェクターとがある。
【０２２４】図２４（Ａ）はフロント型プロジェクタ−
であり、本体１０００１、本発明の液晶表示装置１００
０２、光源１０００３、光学系１０００４、スクリーン
１０００５で構成されている。なお、図２４（Ａ）に
は、液晶表示装置を１つ組み込んだフロントプロジェク
ターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、
Ｂの光にそれぞれ対応させる）組み込んことによって、
より高解像度・高精細のフロント型プロジェクタを実現
することができる。
であり、本体１０００１、本発明の液晶表示装置１００
０２、光源１０００３、光学系１０００４、スクリーン
１０００５で構成されている。なお、図２４（Ａ）に
は、液晶表示装置を１つ組み込んだフロントプロジェク
ターが示されているが、液晶表示装置を３個（Ｒ、Ｇ、
Ｂの光にそれぞれ対応させる）組み込んことによって、
より高解像度・高精細のフロント型プロジェクタを実現
することができる。
【０２２５】図２４（Ｂ）はリア型プロジェクターであ
り、１０００６は本体、１０００７は液晶表示装置であ
り、１０００８は光源であり、１０００９はリフレクタ
ー、１００１０はスクリーンである。なお、図２４
（Ｂ）には、アクティブマトリクス型半導体表示装置を
３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込ん
だリア型プロジェクタが示されている。
り、１０００６は本体、１０００７は液晶表示装置であ
り、１０００８は光源であり、１０００９はリフレクタ
ー、１００１０はスクリーンである。なお、図２４
（Ｂ）には、アクティブマトリクス型半導体表示装置を
３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込ん
だリア型プロジェクタが示されている。
【０２２６】（実施形態１２）
【０２２７】本実施形態では、本発明の液晶表示装置を
ゴーグル型ディスプレイに用いた例を示す。
ゴーグル型ディスプレイに用いた例を示す。
【０２２８】図２５を参照する。２８０１はゴーグル型
ディスプレイ本体である。２８０２−Ｒならびに２８０
２−Ｌは本発明の液晶表示装置であり、２８０３−Ｒな
らびに２８０３−ＬはＬＥＤバックライトであり、２８
０４−Ｒならびに２８０４−Ｌは光学素子である。
ディスプレイ本体である。２８０２−Ｒならびに２８０
２−Ｌは本発明の液晶表示装置であり、２８０３−Ｒな
らびに２８０３−ＬはＬＥＤバックライトであり、２８
０４−Ｒならびに２８０４−Ｌは光学素子である。
【０２２９】（実施形態１３）
【０２３０】本実施形態においては、本発明の液晶表示
装置のバックライトにＬＥＤを用いて、フィールドシー
ケンシャル駆動を行うものである。
装置のバックライトにＬＥＤを用いて、フィールドシー
ケンシャル駆動を行うものである。
【０２３１】図２６に示すフィールドシーケンシャル駆
動方法のタイミングチャートには、画像信号書き込みの
開始信号（Ｖsync信号）、赤（Ｒ）、緑（Ｇ）ならびに
青（Ｂ）のＬＥＤの点灯タイミング信号（Ｒ、Ｇならび
にＢ）、およびビデオ信号（ＶＩＤＥＯ）が示されてい
る。Ｔfはフレーム期間である。また、ＴR、ＴG、ＴB
は、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）のＬＥＤ点
灯期間である。
動方法のタイミングチャートには、画像信号書き込みの
開始信号（Ｖsync信号）、赤（Ｒ）、緑（Ｇ）ならびに
青（Ｂ）のＬＥＤの点灯タイミング信号（Ｒ、Ｇならび
にＢ）、およびビデオ信号（ＶＩＤＥＯ）が示されてい
る。Ｔfはフレーム期間である。また、ＴR、ＴG、ＴB
は、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）のＬＥＤ点
灯期間である。
【０２３２】液晶表示装置に供給される画像信号、例え
ばＲ1は、外部から入力される赤に対応する元のビデオ
データが時間軸方向に１／３に圧縮された信号である。
また、液晶パネルに供給される画像信号、例えばＧ1
は、外部から入力される緑に対応する元のビデオデータ
が時間軸方向に１／３に圧縮された信号である。また、
液晶パネルに供給される画像信号、例えばＢ1は、外部
から入力される青に対応する元のビデオデータが時間軸
方向に１／３に圧縮された信号である。
ばＲ1は、外部から入力される赤に対応する元のビデオ
データが時間軸方向に１／３に圧縮された信号である。
また、液晶パネルに供給される画像信号、例えばＧ1
は、外部から入力される緑に対応する元のビデオデータ
が時間軸方向に１／３に圧縮された信号である。また、
液晶パネルに供給される画像信号、例えばＢ1は、外部
から入力される青に対応する元のビデオデータが時間軸
方向に１／３に圧縮された信号である。
【０２３３】フィールドシーケンシャル駆動方法におい
ては、ＬＥＤ点灯期間ＴR期間、ＴG期間およびＴB期間
に、それぞれＲ、Ｇ、ＢのＬＥＤが順に点灯する。赤の
ＬＥＤの点灯期間（ＴR）には、赤に対応したビデオ信
号（Ｒ1）が液晶パネルに供給され、液晶パネルに赤の
画像１画面分が書き込まれる。また、緑のＬＥＤの点灯
期間（ＴG）には、緑に対応したビデオデータ（Ｇ1）が
液晶パネルに供給され、液晶パネルに緑の画像１画面分
が書き込まれる。また、青のＬＥＤの点灯期間（ＴB）
には、青に対応したビデオデータ（Ｂ1）が液晶表示装
置に供給され、液晶表示装置に青の画像１画面分が書き
込まれる。これらの３回の画像の書き込みにより、１フ
レームが形成される。
ては、ＬＥＤ点灯期間ＴR期間、ＴG期間およびＴB期間
に、それぞれＲ、Ｇ、ＢのＬＥＤが順に点灯する。赤の
ＬＥＤの点灯期間（ＴR）には、赤に対応したビデオ信
号（Ｒ1）が液晶パネルに供給され、液晶パネルに赤の
画像１画面分が書き込まれる。また、緑のＬＥＤの点灯
期間（ＴG）には、緑に対応したビデオデータ（Ｇ1）が
液晶パネルに供給され、液晶パネルに緑の画像１画面分
が書き込まれる。また、青のＬＥＤの点灯期間（ＴB）
には、青に対応したビデオデータ（Ｂ1）が液晶表示装
置に供給され、液晶表示装置に青の画像１画面分が書き
込まれる。これらの３回の画像の書き込みにより、１フ
レームが形成される。
【０２３４】（実施形態１４）
【０２３５】本実施形態においては、本発明の液晶表示
装置をノートブック型パーソナルコンピュータに用いた
例を図２７に示す。
装置をノートブック型パーソナルコンピュータに用いた
例を図２７に示す。
【０２３６】３００１はノートブック型パーソナルコン
ピュータ本体であり、３００２は本発明の液晶表示装置
である。また、バックライトにはＬＥＤが用いられてい
る。なお、バックライトに従来のように陰極管を用いて
も良い。
ピュータ本体であり、３００２は本発明の液晶表示装置
である。また、バックライトにはＬＥＤが用いられてい
る。なお、バックライトに従来のように陰極管を用いて
も良い。
【０２３７】（実施形態１５）
【０２３８】本発明の液晶表示装置には他に様々な用途
がある。本実施形態では、本発明の液晶表示装置を組み
込んだ半導体装置について説明する。
がある。本実施形態では、本発明の液晶表示装置を組み
込んだ半導体装置について説明する。
【０２３９】このような半導体装置には、ビデオカメ
ラ、スチルカメラ、カーナビゲーション、パーソナルコ
ンピュータ、携帯情報端末（モバイルコンピュータ、携
帯電話など）などが挙げられる。それらの一例を図２８
に示す。
ラ、スチルカメラ、カーナビゲーション、パーソナルコ
ンピュータ、携帯情報端末（モバイルコンピュータ、携
帯電話など）などが挙げられる。それらの一例を図２８
に示す。
【０２４０】図２８（Ａ）は携帯電話であり、本体１１
００１、音声出力部１１００２、音声入力部１１００
３、本発明の液晶表示装置１１００４、操作スイッチ１
１００５、アンテナ１１００６で構成される。
００１、音声出力部１１００２、音声入力部１１００
３、本発明の液晶表示装置１１００４、操作スイッチ１
１００５、アンテナ１１００６で構成される。
【０２４１】図２８（Ｂ）はビデオカメラであり、本体
１２００１、本発明の液晶表示装置１２００２、音声入
力部１２００３、操作スイッチ１２００４、バッテリー
１２００５、受像部１２００６で構成される。
１２００１、本発明の液晶表示装置１２００２、音声入
力部１２００３、操作スイッチ１２００４、バッテリー
１２００５、受像部１２００６で構成される。
【０２４２】図２８（Ｃ）はモバイルコンピュータであ
り、本体１３００１、カメラ部１３００２、受像部１３
００３、操作スイッチ１３００４、本発明の液晶表示装
置１３０１７で構成される。
り、本体１３００１、カメラ部１３００２、受像部１３
００３、操作スイッチ１３００４、本発明の液晶表示装
置１３０１７で構成される。
【０２４３】図２８（Ｄ）は携帯書籍（電子書籍）であ
り、本体１４００１、本発明の液晶表示装置１４００
２、１４００３、記憶媒体１４００４、操作スイッチ１
４００５、アンテナ１４００６で構成される。
り、本体１４００１、本発明の液晶表示装置１４００
２、１４００３、記憶媒体１４００４、操作スイッチ１
４００５、アンテナ１４００６で構成される。
【０２４４】図２９（Ａ）はパーソナルコンピュータで
あり、本体１５００１、画像入力部１５００２、表示部
１５００３、キーボード１５００４等を含む。本発明を
画像入力部１５００２、表示部１５００３やその他の信
号制御回路に適用することができる。
あり、本体１５００１、画像入力部１５００２、表示部
１５００３、キーボード１５００４等を含む。本発明を
画像入力部１５００２、表示部１５００３やその他の信
号制御回路に適用することができる。
【０２４５】図２９（Ｂ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体１６００１、表示部１６００２、スピーカ部１
６００３、記録媒体１６００４、操作スイッチ１６００
５等を含む。なお、このプレーヤーは記録媒体としてＤ
ＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやイ
ンターネットを行うことができる。本発明は表示部１６
００２やその他の信号制御回路に適用することができ
る。
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体１６００１、表示部１６００２、スピーカ部１
６００３、記録媒体１６００４、操作スイッチ１６００
５等を含む。なお、このプレーヤーは記録媒体としてＤ
ＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓ
ｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやイ
ンターネットを行うことができる。本発明は表示部１６
００２やその他の信号制御回路に適用することができ
る。
【０２４６】図２９（Ｃ）はデジタルカメラであり、本
体１７００１、表示部１７００２、接眼部１７００３、
操作スイッチ１７００４、受像部（図示しない）等を含
む。本願発明を表示部１７００２やその他の信号制御回
路に適用することができる。
体１７００１、表示部１７００２、接眼部１７００３、
操作スイッチ１７００４、受像部（図示しない）等を含
む。本願発明を表示部１７００２やその他の信号制御回
路に適用することができる。
【０２４７】図２９（Ｄ）はディスプレイであり、本体
１８００１、支持台１８００２、表示部１８００３等を
含む。本発明は表示部１８００３に適用することができ
る。本発明のディスプレイは特に大画面化した場合にお
いて有利であり、対角１０インチ以上（特に３０インチ
以上）のディスプレイには有利である。
１８００１、支持台１８００２、表示部１８００３等を
含む。本発明は表示部１８００３に適用することができ
る。本発明のディスプレイは特に大画面化した場合にお
いて有利であり、対角１０インチ以上（特に３０インチ
以上）のディスプレイには有利である。
【０２４８】本発明の液晶表示装置によると、大画面
化、高精細化、高解像度化および多階調化を実現できる
小型のアクティブマトリクス型液晶表示装置が実現され
る。
化、高精細化、高解像度化および多階調化を実現できる
小型のアクティブマトリクス型液晶表示装置が実現され
る。
【０２４９】
【図１】 本発明の液晶表示装置の概略構成図である。
【図２】 本発明の液晶パネルの概略構成図である。
【図３】 本発明の液晶パネルの概略構成図である。
【図４】 本発明の液晶表示装置の概略構成図である。
【図５】 本発明の液晶表示装置のある実施形態のアク
ティブマトリクス回路、ソースドライバおよびゲートド
ライバの回路構成図である。
ティブマトリクス回路、ソースドライバおよびゲートド
ライバの回路構成図である。
【図６】 本発明の液晶表示装置のある実施形態の階調
表示レベルを示す図である。
表示レベルを示す図である。
【図７】 本発明の液晶表示装置のある実施形態の駆動
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図８】 本発明の液晶表示装置のある実施形態の駆動
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図９】 本発明の液晶表示装置のある実施形態の駆動
タイミングチャートを示す図である。
タイミングチャートを示す図である。
【図１０】 本発明の液晶表示装置のある実施形態の駆
動タイミングチャートを示す図である。
動タイミングチャートを示す図である。
【図１１】 本発明の液晶表示装置のある実施形態の駆
動タイミングチャートを示す図である。
動タイミングチャートを示す図である。
【図１２】 本発明の液晶表示装置のある実施形態の概
略構成図である。
略構成図である。
【図１３】 本発明の液晶表示装置のある実施形態のア
クティブマトリクス回路、ソースドライバおよびゲート
ドライバの回路構成図である。
クティブマトリクス回路、ソースドライバおよびゲート
ドライバの回路構成図である。
【図１４】 本発明の液晶表示装置の作製工程例を示す
図である。
図である。
【図１５】 本発明の液晶表示装置の作製工程例を示す
図である。
図である。
【図１６】 本発明の液晶表示装置の作製工程例を示す
図である。
図である。
【図１７】 本発明の液晶表示装置の作製工程例を示す
図である。
図である。
【図１８】 本発明の液晶表示装置の作製工程例を示す
図である。
図である。
【図１９】 本発明の液晶表示装置の作製工程例を示す
図である。
図である。
【図２０】 本発明の液晶表示装置の断面図である。
【図２１】 本発明の液晶表示装置を用いた３板式プロ
ジェクタの概略構成図である。
ジェクタの概略構成図である。
【図２２】 本発明の液晶表示装置を用いた３板式プロ
ジェクタの概略構成図である。
ジェクタの概略構成図である。
【図２３】 本発明の液晶表示装置を用いた単板式プロ
ジェクタの概略構成図である。
ジェクタの概略構成図である。
【図２４】 本発明の液晶表示装置を用いたフロントプ
ロジェクタおよびリアプロジェクタの概略構成図であ
る。
ロジェクタおよびリアプロジェクタの概略構成図であ
る。
【図２５】 本発明の液晶表示装置を用いたゴーグル型
ディスプレイの概略構成図である。
ディスプレイの概略構成図である。
【図２６】 フィールドシーケンシャル駆動のタイミン
グチャートである。
グチャートである。
【図２７】 本発明の液晶表示装置を用いたノートブッ
ク型パーソナルコンピュータの概略構成図である。
ク型パーソナルコンピュータの概略構成図である。
【図２８】 本発明の液晶表示装置を用いた電子機器の
例である。
例である。
【図２９】 本発明の液晶表示装置を用いた電子機器の
例である。
例である。
【図３０】 本発明の液晶表示装置の概略構成図であ
る。
る。
１０１ 液晶パネル １０１−１ アクティブマトリクス基板 １０１−１−１ ソースドライバ １０１−１−２ ゲートドライバ １０１−１−３ ゲートドライバ １０１−１−４ アクティブマトリクス回路 １０１−２ 対向基板 １０１−２−１ 対向電極 １０２ デジタルビデオデータ時間階調処理
回路 １０３ 対向電極制御回路
回路 １０３ 対向電極制御回路
フロントページの続き Ｆターム(参考） 2H088 EA10 EA13 EA14 EA15 EA22 HA03 HA06 HA08 HA28 JA09 JA28 MA03 2H093 NA16 NA53 NA56 ND06 ND20 NE04 NE06 NF09 NG02 NG20 5C006 AA01 AA22 AC02 AC28 AF83 BA19 BB16 BC03 BC06 BC12 BC20 BF34 BF49 EB05 FA56 GA04 5C080 AA10 BB05 CC03 DD07 DD30 EE29 FF12 GG08 JJ02 JJ04 JJ06 KK43
Claims (14)
- 【請求項１】複数の画素ＴＦＴがマトリクス状に配置さ
れたアクティブマトリクス回路および前記アクティブマ
トリクス回路を駆動するソースドライバおよびゲートド
ライバを有するアクティブマトリクス基板と、 対向電極を有する対向基板と、を有する液晶表示装置で
あって、 ＯＣＢモードによって表示を行い、 外部から入力されるｍビットデジタルビデオデータのう
ち、ｎビットを電圧階調の情報として、かつ（ｍ−ｎ）
ビットを時間階調の情報として（ｍ、ｎは共に２以上の
正数、かつｍ＞ｎ）用いることによって、電圧階調と時
間階調とを同時に行うことを特徴とする液晶表示装置。 - 【請求項２】複数の画素ＴＦＴがマトリクス状に配置さ
れたアクティブマトリクス回路および前記アクティブマ
トリクス回路を駆動するソースドライバおよびゲートド
ライバを有するアクティブマトリクス基板と、 対向電極を有する対向基板と、を有する液晶表示装置で
あって、 ＯＣＢモードによって表示を行い、 外部から入力されるｍビットデジタルビデオデータのう
ち、ｎビットを電圧階調の情報として、かつ（ｍ−ｎ）
ビットを時間階調の情報として（ｍ、ｎは共に２以上の
正数、かつｍ＞ｎ）用いることによって、電圧階調およ
び時間階調を、それぞれ前、後、または相前後して行う
ことを特徴とする液晶表示装置。 - 【請求項３】複数の画素ＴＦＴがマトリクス状に配置さ
れたアクティブマトリクス回路および前記アクティブマ
トリクス回路を駆動するソースドライバおよびゲートド
ライバを有するアクティブマトリクス基板と、 対向電極を有する対向基板と、 外部から入力されるｍビットデジタルビデオデータをｎ
ビットデジタルビデオデータに変換し、前記ソースドラ
イバに前記ｎビットデジタルビデオデータを供給する回
路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する
液晶表示装置であって、 電圧階調と時間階調とを同時に行い、２m-n個のサブフ
レームによって１フレームの映像を形成することによっ
て表示を行い、 前記２m-n個のサブフレームの表示の開始時に液晶分子
の配向をベンド配向にするための電圧を印加することを
特徴とする液晶表示装置。 - 【請求項４】複数の画素ＴＦＴがマトリクス状に配置さ
れたアクティブマトリクス回路および前記アクティブマ
トリクス回路を駆動するソースドライバおよびゲートド
ライバを有するアクティブマトリクス基板と、 対向電極を有する対向基板と、 外部から入力されるｍビットデジタルビデオデータをｎ
ビットデジタルビデオデータに変換し、前記ソースドラ
イバに前記ｎビットデジタルビデオデータを供給する回
路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する
液晶表示装置であって、 電圧階調と時間階調とを、それぞれ前、後、または相前
後して行い、 前記２m-n個のサブフレームの表示の開始時に液晶分子
の配向をベンド配向にするための電圧を印加することを
特徴とする液晶表示装置。 - 【請求項５】複数の画素ＴＦＴがマトリクス状に配置さ
れたアクティブマトリクス回路および前記アクティブマ
トリクス回路を駆動するソースドライバおよびゲートド
ライバを有するアクティブマトリクス基板と、 対向電極を有する対向基板と、 外部から入力されるｍビットデジタルビデオデータをｎ
ビットデジタルビデオデータに変換し、前記ソースドラ
イバに前記ｎビットデジタルビデオデータを供給する回
路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する
液晶表示装置であって、 電圧階調と時間階調とを同時に行い、２m-n個のサブフ
レームによって１フレームの映像を形成することによっ
て表示を行い、 前記２m-n個のサブフレームによって構成されるフレー
ムの表示の開始時に液晶分子の配向をベンド配向にする
ための電圧を印加することを特徴とする液晶表示装置。 - 【請求項６】複数の画素ＴＦＴがマトリクス状に配置さ
れたアクティブマトリクス回路および前記アクティブマ
トリクス回路を駆動するソースドライバおよびゲートド
ライバを有するアクティブマトリクス基板と、 対向電極を有する対向基板と、 外部から入力されるｍビットデジタルビデオデータをｎ
ビットデジタルビデオデータに変換し、前記ソースドラ
イバに前記ｎビットデジタルビデオデータを供給する回
路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する
液晶表示装置であって、 電圧階調と時間階調とを、それぞれ前、後、または相前
後して行い、 前記２m-n個のサブフレームによって構成されるフレー
ムの表示の開始時に液晶分子の配向をベンド配向にする
ための電圧を印加することを特徴とする液晶表示装置。 - 【請求項７】前記ｍは１０、前記ｎは２であることを特
徴とする請求項１乃至６のいずれか一に記載の液晶表示
装置。 - 【請求項８】前記ｍは１２、前記ｎは４であることを特
徴とする請求項１乃至６のいずれか一に記載の液晶表示
装置。 - 【請求項９】請求項１乃至８のいずれか一に記載の液晶
表示装置を３個有するリアプロジェクター。 - 【請求項１０】請求項１乃至８のいずれか一に記載の液
晶表示装置を３個有するフロントプロジェクター。 - 【請求項１１】請求項１乃至８のいずれか一に記載の液
晶表示装置を１個有する単板式リアプロジェクター。 - 【請求項１２】請求項１乃至８のいずれか一に記載の液
晶表示装置を２個有するゴーグル型ディスプレイ。 - 【請求項１３】請求項１乃至８のいずれか一に記載の液
晶表示装置を有する携帯情報端末。 - 【請求項１４】請求項１乃至８のいずれか一に記載の液
晶表示装置を有するノートブック型パーソナルコンピュ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000081306A JP4236791B2 (ja) | 1999-03-26 | 2000-03-23 | 液晶表示装置、ディスプレイ、プロジェクター、ゴーグル型ディスプレイ、携帯情報端末及びコンピュータ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8466399 | 1999-03-26 | ||
| JP11-84663 | 1999-03-26 | ||
| JP2000081306A JP4236791B2 (ja) | 1999-03-26 | 2000-03-23 | 液晶表示装置、ディスプレイ、プロジェクター、ゴーグル型ディスプレイ、携帯情報端末及びコンピュータ |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004268547A Division JP4050264B2 (ja) | 1999-03-26 | 2004-09-15 | 液晶表示装置並びにそれを備えたディスプレイ、プロジェクター、ゴーグル型ディスプレイ、及び携帯情報端末 |
| JP2004268582A Division JP2004355034A (ja) | 1999-03-26 | 2004-09-15 | 液晶表示装置 |
| JP2004268598A Division JP2005031696A (ja) | 1999-03-26 | 2004-09-15 | 液晶表示装置及びその駆動方法 |
| JP2006075969A Division JP4283281B2 (ja) | 1999-03-26 | 2006-03-20 | 液晶表示装置及び半導体装置 |
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|---|---|
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| JP4236791B2 JP4236791B2 (ja) | 2009-03-11 |
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| JP2004046236A (ja) * | 2003-09-05 | 2004-02-12 | Matsushita Electric Ind Co Ltd | 液晶表示装置の駆動方法 |
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| CN112530280A (zh) * | 2020-04-22 | 2021-03-19 | 友达光电股份有限公司 | 显示装置 |
-
2000
- 2000-03-23 JP JP2000081306A patent/JP4236791B2/ja not_active Expired - Fee Related
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| US6989812B2 (en) | 2001-02-05 | 2006-01-24 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal display unit and driving method therefor |
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