JP2000330527A - 表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 Ｄ／Ａ変換回路の構成を複雑にすることな
く、多階調表示を可能とする表示装置を提供すること。 【解決手段】 外部から入力されるｍビットデジタルビ
デオデータのうち、ｎビットを電圧階調の情報として、
かつ（ｍ−ｎ）ビットを時間階調の情報として用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

【０００２】本発明は、表示装置に関する。特に、電圧
階調と時間階調との両方によって階調表示を行う表示装
置に関する。

【０００３】

【従来の技術】

【０００４】最近安価なガラス基板上に半導体薄膜を形
成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）
を作製する技術が急速に発達してきている。その理由
は、アクティブマトリクス型表示装置、特にアクティブ
マトリクス型液晶表示装置の需要が高まってきたことに
よる。

【０００５】アクティブマトリクス型表示装置は、マト
リクス状に配置された数十〜数百万個もの画素領域にそ
れぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続され
た画素電極に出入りする電荷を画素ＴＦＴのスイッチン
グ機能により制御するものである。

【０００６】近年、画像の高精細化、高解像度化ととも
に、望ましくはフルカラー表示が行える多階調表示が求
められている。

【０００７】また、アクティブマトリクス型表示装置の
中でも、表示装置の高精細化、高解像度化に伴い、高速
駆動が可能なデジタル駆動方式のアクティブマトリクス
型表示装置が注目されてきている。

【０００８】

【発明が解決しようとする課題】

【０００９】デジタル駆動方式のアクティブマトリクス
型表示装置には、外部から入力されるデジタルビデオデ
ータをアナログデータ（階調電圧）に変換するＤ／Ａ変
換回路（ＤＡＣ）が必要である。Ｄ／Ａ変換回路には、
様々な種類のものが存在する。

【００１０】デジタル駆動方式のアクティブマトリクス
型表示装置の多階調表示能力は、このＤ／Ａ変換回路の
能力、つまりＤ／Ａ変換回路が何ビットのデジタルビデ
オデータをアナログデータに変換することができるかに
依存している。例えば、一般的に、２ビットのデジタル
ビデオデータを処理するＤ／Ａ変換回路を有する表示装
置であれば、２²＝４階調表示を行うことができ、８ビ
ットならば２⁸＝２５６階調表示を行うことができ、ま
たｎビットならば２ⁿ階調表示を行うことができる。

【００１１】しかし、Ｄ／Ａ変換回路の能力を上げるた
めには、Ｄ／Ａ変換回路の回路構成が複雑になり、かつ
レイアウト面積が大きくなる。最近では、Ｄ／Ａ変換回
路をアクティブマトリクス回路と同一基板上にポリシリ
コンＴＦＴによって形成する表示装置が報告されてきて
いる。しかし、この場合、Ｄ／Ａ変換回路の回路構成が
複雑になると、Ｄ／Ａ変換回路の歩留まりが低下し、表
示装置の歩留まりも低下してしまう。また、Ｄ／Ａ変換
回路のレイアウト面積が大きくなると、小型の表示装置
を実現することが困難になる。

【００１２】

【課題を解決するための手段】

【００１３】そこで、本発明は上述の問題に鑑みてなさ
れたものであり、多階調の表示を実現することのできる
アクティブマトリクス型表示装置を提供するものであ
る。

【００１４】まず、図１を参照する。図１には、本発明
の表示装置の概略構成図が示されている。１０１はデジ
タルドライバを有する表示パネルである。１０１−１は
ソースドライバであり、１０１−２および１０１−３は
ゲートドライバであり、１０１−４は複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路
である。ソースドライバ１０１−１およびゲートドライ
バ１０１−２ならびに１０１−３は、アクティブマトリ
クス回路を駆動する。１０２はデジタルビデオデータ時
間階調処理回路である。なお、本明細書においては、表
示装置と表示パネルとを使い分けているが、デジタルビ
デオデータ時間階調処理回路を含む表示パネルを表示装
置と呼ぶこともある。

【００１５】デジタルビデオデータ時間階調処理回路１
０２は、外部から入力されるｍビットデジタルビデオデ
ータのうちｎビットのデジタルビデオデータを、ｎビッ
トの電圧階調の為のデジタルビデオデータに変換する。
ｍビットのデジタルビデオデータのうち（ｍ−ｎ）ビッ
トの階調情報は、時間階調によって表現される。

【００１６】デジタルビデオデータ時間階調処理回路１
０２によって変換されたｎビットデジタルビデオデータ
は、表示パネル１０１に入力される。表示パネル１０１
に入力されたｎビットデジタルビデオデータは、ソース
ドライバに入力され、ソースドライバ内のＤ／Ａ変換回
路でアナログ階調データに変換され、各ソース信号線に
供給される。

【００１７】次に、本発明の表示装置の別の例を図２に
示す。図２において、２０１はアナログドライバを有す
る表示パネルである。２０１−１はソースドライバであ
り、２０１−２および２０１−３はゲートドライバであ
り、２０１−４は複数の画素ＴＦＴがマトリクス状に配
置されたアクティブマトリクス回路である。ソースドラ
イバ２０１−１およびゲートドライバ２０１−２ならび
に２０１−３は、アクティブマトリクス回路を駆動す
る。２０２はＡ／Ｄ変換回路であり、外部から供給され
るアナログビデオデータをｍビットデジタルビデオデー
タに変換する。２０３はデジタルビデオデータ時間階調
処理回路である。デジタルビデオデータ時間階調処理回
路２０３は、入力されるｍビットデジタルビデオデータ
のうちｎビットのデジタルビデオデータを、ｎビットの
電圧階調の為のデジタルビデオデータに変換する。入力
されるｍビットのデジタルビデオデータのうち（ｍ−
ｎ）ビットの階調情報は、時間階調によって表現され
る。デジタルビデオデータ時間階調処理回路２０３によ
って変換されたｎビットデジタルビデオデータは、Ｄ／
Ａ変換回路２０４に入力され、アナログビデオデータに
変換される。Ｄ／Ａ変換回路２０４によって変換された
アナログビデオデータは、表示パネル２０１に入力され
る。表示パネル２０１に入力されたアナログビデオデー
タは、ソースドライバに入力され、ソースドライバ内の
サンプリング回路によってサンプリングされ、各ソース
信号線に供給される。

【００１８】以下に本発明の構成を述べる。

【００１９】本発明によると、複数の画素ＴＦＴがマト
リクス状に配置されたアクティブマトリクス回路と、前
記アクティブマトリクス回路を駆動するソースドライバ
およびゲートドライバと、を有する表示装置であって、
外部から入力されるｍビットデジタルビデオデータのう
ち、ｎビットを電圧階調の情報として、かつ（ｍ−ｎ）
ビットを時間階調の情報として（ｍ、ｎは共に２以上の
正数、かつｍ＞ｎ）用いることによって、電圧階調と時
間階調とを同時に行うことを特徴とする表示装置が提供
される。

【００２０】本発明によると、複数の画素ＴＦＴがマト
リクス状に配置されたアクティブマトリクス回路と、前
記アクティブマトリクス回路を駆動するソースドライバ
およびゲートドライバと、外部から入力されるｍビット
デジタルビデオデータをｎビットデジタルビデオデータ
に変換し、前記ソースドライバに前記ｎビットデジタル
ビデオデータを供給する回路と（ｍ、ｎは共に２以上の
正数、ｍ＞ｎ）、を有する表示装置であって、電圧階調
と時間階調とを同時に行い、２^m-n個のサブフレームに
よって１フレームの映像を形成することによって表示を
行うことを特徴とする表示装置が提供される。

【００２１】本発明によると、複数の画素ＴＦＴがマト
リクス状に配置されたアクティブマトリクス回路と、前
記アクティブマトリクス回路を駆動するソースドライバ
およびゲートドライバと、を有する表示装置であって、
外部から入力されるｍビットデジタルビデオデータのう
ち、ｎビットを電圧階調の情報として、かつ（ｍ−ｎ）
ビットを時間階調の情報として（ｍ、ｎは共に２以上の
正数、かつｍ＞ｎ）用いることによって、電圧階調と時
間階調とを同時に行い、（２^m−（２^m-n−１））通りの
表示階調を得ることを特徴とする表示装置が提供され
る。

【００２２】本発明によると、複数の画素ＴＦＴがマト
リクス状に配置されたアクティブマトリクス回路と、前
記アクティブマトリクス回路を駆動するソースドライバ
およびゲートドライバと、外部から入力されるｍビット
デジタルビデオデータをｎビットデジタルビデオデータ
に変換し、前記ソースドライバに前記ｎビットデジタル
ビデオデータを供給する回路と（ｍ、ｎは共に２以上の
正数、ｍ＞ｎ）、を有する表示装置であって、電圧階調
と時間階調とを同時に行い、２^m-n個のサブフレームに
よって１フレームの映像を形成し、（２^m−（２^m-n−
１））通りの表示階調を得ることを特徴とする表示装置
が提供される。

【００２３】前記表示装置には、Ｖ字型の電気光学特性
を示す無しきい値反強誘電性混合液晶が用いられてもよ
い。

【００２４】前記ｍは８、前記ｎは２であるようにして
もよい。

【００２５】前記ｍは１２、前記ｎは４であるようにし
てもよい。

【００２６】

【発明の実施の形態】

【００２７】以下に本発明の表示装置を実施形態をもっ
て説明する。ただし、本発明の表示装置は、以下の実施
形態に限定されるわけではない。

【００２８】（実施形態１）

【００２９】本実施形態の表示装置の概略構成図を図３
に示す。本実施形態においては、説明の簡略のため、外
部から５ビットデジタルビデオデータが供給される表示
装置を例にとる。

【００３０】３０１はデジタルドライバを有する表示パ
ネルである。３０１−１はソースドライバであり、３０
１−２および３０１−３はゲートドライバであり、３０
１−４は複数の画素ＴＦＴがマトリクス状に配置された
アクティブマトリクス回路である。

【００３１】デジタルビデオデータ時間階調処理回路３
０２は、外部から入力される５ビットデジタルビデオデ
ータのうち２ビットのデジタルビデオデータを、２ビッ
トの電圧階調の為のデジタルビデオデータに変換する。
５ビットのデジタルビデオデータのうち３ビットの階調
情報は、時間階調によって表現される。

【００３２】デジタルビデオデータ時間階調処理回路３
０２によって変換された後の２ビットデジタルビデオデ
ータは、表示パネル３０１に入力される。表示パネル３
０１に入力された２ビットデジタルビデオデータは、ソ
ースドライバに入力され、ソースドライバ内のＤ／Ａ変
換回路（図示せず）でアナログ階調データに変換され、
各ソース信号線に供給される。なお、本実施形態の表示
パネルに内蔵されるＤ／Ａ変換回路は、２ビットのデジ
タルビデオデータをアナログ階調電圧に変換する。

【００３３】ここで、本実施形態の表示装置に表示媒体
として液晶を用いた場合について説エ魅する。表示パネ
ル３０１の回路回路構成、特にアクティブマトリクス回
路３０１−４について、図４を用いて説明する。

【００３４】アクティブマトリクス回路３０１−４は、
（ｘ×ｙ）個の画素を有している。それぞれの画素に
は、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐy,x等の
符号が付けられている。また、それぞれの画素は、画素
ＴＦＴ３０１−４−１、保持容量３０１−４−３を有し
ている。また、ソースドライバ３０１−１、ゲートドラ
イバ３０１−２ならびに３０１−３、およびアクティブ
マトリクス回路３０１−４が形成されているアクティブ
マトリクス基板と対向基板との間には、液晶が挟まれて
いる。液晶３０１−４−２は、各画素に対応する液晶を
模式的に示したものである。

【００３５】本実施形態のデジタルドライバ表示パネル
は、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・
・、Ｐ1,x）を同時に駆動する、いわゆる線順次駆動を
行う。言い換えると、１ライン分の画素に同時にアナロ
グ階調電圧を書き込む。全ての画素（Ｐ1,1〜Ｐy,x）に
アナログ階調電圧を書き込むのに要する時間を１フレー
ム期間（Ｔf）と呼ぶことにする。また、本実施形態で
は、１フレーム期間（Ｔf）を８分割した期間をサブフ
レーム期間（Ｔsf）と呼ぶことにする。さらに、１ライ
ン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、Ｐ1,x）
にアナログ階調電圧を書き込むのに要する時間を１サブ
フレームライン期間（Ｔsfl）と呼ぶことにする。

【００３６】本実施形態の表示装置の階調表示について
説明する。本実施形態の表示装置に外部から供給される
デジタルビデオデータは５ビットであり、３２階調の情
報を有している。ここで、図５を参照する。図５には、
本実施形態の表示装置の表示階調レベルが示されてい
る。電圧レベルＶLはＤ／Ａ変換回路に入力される最低
の電圧レベルであり、また、電圧レベルＶHはＤ／Ａ変
換回路に入力される最高の電圧レベルである。

【００３７】本実施形態においては、２ビット、つまり
４階調の電圧レベルを実現するために、電圧レベルＶH
と電圧レベルＶLとの間をほぼ等電圧レベルに４分割
し、その電圧レベルのステップをαとした。なお、α＝
（ＶH−ＶL）／４である。よって、本実施形態のＤ／Ａ
変換回路が出力する電圧階調レベルは、デジタルビデオ
データのアドレスが（００）の時はＶLとなり、デジタ
ルビデオデータのアドレスが（０１）の時はＶL＋αと
なり、デジタルビデオデータのアドレスが（１０）の時
はＶL＋２αとなり、デジタルビデオデータのアドレス
が（１１）の時はＶL＋３αとなる。

【００３８】本実施形態のＤ／Ａ変換回路が出力できる
電圧階調レベルは、上述の様にＶL、（ＶL＋α）、（Ｖ
L＋２α）、および（ＶL＋３α）の４通りである。そこ
で、本発明においては、時間階調表示を組合わせること
によって、表示装置の表示階調レベルの数を上げること
ができる。本実施形態においては、５ビットデジタルビ
デオデータのうちの３ビット分の情報を時間階調表示に
用いることによって、電圧レベルのステップαをほぼ８
等分した電圧階調レベルに相当する表示階調レベルを実
現することができる。つまり、本実施例の表示装置は、
ＶL、（ＶL＋α／８）、（ＶL＋２α／８）、（ＶL＋３
α／８）、（ＶL＋４α／８）、（ＶL＋５α／８）、
（ＶL＋６α／８）、（ＶL＋７α／８）、（ＶL＋
α）、（ＶL＋９α／８）、（ＶL＋１０α／８）、（Ｖ
L＋１１α／８）、（ＶL＋１２α／８）、（ＶL＋１３
α／８）、（ＶL＋１４α／８）、（ＶL＋１５α／
８）、（ＶL＋２α）、（ＶL＋１７α／８）、（ＶL＋
１８α／８）、（ＶL＋１９α／８）、（ＶL＋２０α／
８）、（ＶL＋２１α／８）、（ＶL＋２２α／８）、
（ＶL＋２３α／８）、（ＶL＋３α）の電圧階調レベル
に相当する表示階調レベルを実現することができる。

【００３９】ここで、外部から入力される５ビットデジ
タルビデオデータアドレスと、時間階調処理後デジタル
ビデオデータアドレスおよびそれに対応する電圧階調レ
ベルと、時間階調を組み合わせた表示階調レベルとの対
応を下記の表１および表２に示す。

【００４０】

【表１】

【００４１】

【表２】

【００４２】本実施形態の表示装置は、１フレーム期間
Ｔｆを８個のサブフレーム期間（1st Ｔsf、2nd Ｔsf、
3rd Ｔsf、4th Ｔsf、5th Ｔsf、6th Ｔsf、7th Ｔsfお
よび8th Ｔsf）に分割して表示を行っている。さらに、
本実施形態の表示装置は、線順次駆動を行うので、各画
素は１サブフレームライン期間（Ｔsfl）の間、階調電
圧が書き込まれる。よって、各サブフレーム期間（1st
Ｔsf、2nd Ｔsf、3rdＴsf、4th Ｔsf、5th Ｔsf、6th
Ｔsf、7th Ｔsfおよび8th Ｔsf）に対応する各サブフレ
ームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、4
th Ｔsfl、5thＴsfl、6th Ｔsfl、7th Ｔsflおよび8th
Ｔsfl）に、時間階調処理後の２ビットデジタルビデオ
データのアドレスがＤ／Ａ変換回路に入力され、Ｄ／Ａ
変換回路から階調電圧が出力される。８個のサブフレー
ムライン期間（1st Ｔsfl、2ndＴsfl、3rd Ｔsfl、4th
Ｔsfl、5th Ｔsfl、6th Ｔsfl、7th Ｔsflおよび8th Ｔ
sfl）に書き込まれる階調電圧によって８個のサブフレ
ームの表示が高速に行われ、結果として、１フレームの
表示階調が各サブフレームライン期間の階調電圧レベル
の総和を時間平均したものになる。このようにして、電
圧階調と時間階調とを同時に行う。

【００４３】なお、表１および表２に示すように、本実
施例においては、５ビットデジタルビデオデータのアド
レスが（１１０００）〜（１１１１１）までは同じ階調
電圧レベル（ＶL＋３α）が出力される。

【００４４】よって、本実施形態の表示装置において
は、２ビットデジタルビデオデータを扱うＤ／Ａ変換回
路をした場合でも、２⁵−７＝２５階調の階調レベルの
表示を行うことができる。

【００４５】なお、各サブフレームライン期間（1st Ｔ
sfl、2nd Ｔsfl、3rd Ｔsfl、4thＴsfl、5th Ｔsfl、6t
h Ｔsfl、7th Ｔsflおよび8th Ｔsfl）に書き込まれる
デジタルビデオデータのアドレス（または階調電圧レベ
ル）は、表１および表２以外の組合わせによっても設定
され得る。例えば、表１および表２においては、デジタ
ルビデオデータアドレスが（００１００）の時には、第
５サブフレームライン期間（5th Ｔsfl）、第６サブフ
レームライン期間（6th Ｔsfl）、第７サブフレームラ
イン期間（7th Ｔsfl）、および第８サブフレームライ
ン期間（8th Ｔsfl）に、（ＶL＋α）の階調電圧が書き
込まれるように示されているが、本発明を実現するため
には、この組合わせに限定されるわけではない。つま
り、デジタルビデオデータアドレスが（００１００）の
時には、第１サブフレームライン期間〜第８サブフレー
ムライン期間の８個のサブフレーム期間のうち、計４個
のサブフレーム期間に（ＶL＋α）の階調電圧が書き込
まれるようにすればよく、どのサブフレーム期間に（Ｖ
L＋α）の階調電圧が書き込まれるようにするかは自由
に設定できる。

【００４６】図６および図７には、本実施例の表示装置
の駆動タイミングチャートが示されている。図６および
図７には、画素Ｐ1,1〜画素Ｐy,1が例にとって示されて
いる。なお、図面の都合上、図６および図７の２図を用
いて説明している。

【００４７】画素Ｐ1,1を例にとって説明すると、画素
Ｐ1,1には、各サブフレームライン期間（1st Ｔsfl、2n
d Ｔsfl、3rd Ｔsfl、4th Ｔsfl、5th Ｔsfl、6th Ｔsf
l、7th Ｔsflおよび8th Ｔsfl）に、それぞれデジタル
ビデオデータ1,1-1、1,1-2、1,1-3、1,1-4、1,1-5、1,1
-6、1,1-7、および1,1-8がＤ／Ａ変換回路によってアナ
ログ階調電圧に変換され書き込まれる。これらのデジタ
ルビデオデータ1,1-1、1,1-2、1,1-3、1,1-4、1,1-5、
1,1-6、1,1-7、および1,1-8は、５ビットのデジタルビ
デオデータを時間階調処理した３ビットデジタルビデオ
データである。このようなデ動作が、全ての画素につい
て行われる。

【００４８】ここで、図８を参照する。図８は、ある画
素（例えば、画素Ｐ1,1）に書き込まれる階調電圧レベ
ルと、サブフレーム期間およびフレーム期間との関係の
例を示したものである。

【００４９】まず、１フレーム期間目に着目すると、第
１のサブフレームライン期間（1stＴsfl）には（ＶL＋
α）の階調電圧が書き込まれ、第１のサブフレーム期間
（1st Ｔsf）には階調電圧（ＶL＋α）に対応した階調
表示が行われる。第２サブフレームライン期間（2nd Ｔ
sfl）には（ＶL＋α）の階調電圧が書き込まれ、第２の
サブフレーム期間（2nd Ｔsf）には階調電圧（ＶL＋
α）に対応した階調表示が行われる。第３のサブフレー
ムライン期間（3rd Ｔsfl）には（ＶL＋２α）の階調電
圧が書き込まれ、第３のサブフレーム期間（3rd Ｔsf）
には階調電圧（ＶL＋２α）に対応した階調表示が行わ
れる。第４のサブフレームライン期間（1stＴsfl）には
（ＶL＋α）の階調電圧が書き込まれ、第４のサブフレ
ーム期間（4th Ｔsf）には階調電圧（ＶL＋α）に対応
した階調表示が行われる。第５のサブフレームライン期
間（5th Ｔsfl）には（ＶL＋α）の階調電圧が書き込ま
れ、第５のサブフレーム期間（5th Ｔsf）には階調電圧
（ＶL＋α）に対応した階調表示が行われる。第６のサ
ブフレームライン期間（6th Ｔsfl）には（ＶL＋２α）
の階調電圧が書き込まれ、第６のサブフレーム期間（6t
h Ｔsf）には階調電圧（ＶL＋２α）に対応した階調表
示が行われる。第７のサブフレームライン期間（7th Ｔ
sfl）には（ＶL＋α）の階調電圧が書き込まれ、第７の
サブフレーム期間（7th Ｔsf）には階調電圧（ＶL＋
α）に対応した階調表示が行われる。第８のサブフレー
ムライン期間（8th Ｔsfl）には（ＶL＋２α）の階調電
圧が書き込まれ、第８のサブフレーム期間（8th Ｔsf）
には階調電圧（ＶL＋２α）に対応した階調表示が行わ
れる。よって、１フレーム目の階調表示レベルは、（Ｖ
L＋１１α／８）の階調電圧レベルに対応した階調表示
となる。

【００５０】次に、２フレーム期間目に着目する。第１
のサブフレームライン期間（1st Ｔsfl）には（ＶL＋３
α）の階調電圧が書き込まれ、第１のサブフレーム期間
（1st Ｔsf）には階調電圧（ＶL＋３α）に対応した階
調表示が行われる。第２サブフレームライン期間（2nd
Ｔsfl）には（ＶL＋２α）の階調電圧が書き込まれ、第
２のサブフレーム期間（2nd Ｔsf）には階調電圧（ＶL
＋２α）に対応した階調表示が行われる。第３のサブフ
レームライン期間（3rd Ｔsfl）には（ＶL＋３α）の階
調電圧が書き込まれ、第３のサブフレーム期間（3rd Ｔ
sf）には階調電圧（ＶL＋３α）に対応した階調表示が
行われる。第４のサブフレームライン期間（1st Ｔsf
l）には（ＶL＋３α）の階調電圧が書き込まれ、第４の
サブフレーム期間（4th Ｔsf）には階調電圧（ＶL＋３
α）に対応した階調表示が行われる。第５のサブフレー
ムライン期間（5th Ｔsfl）には（ＶL＋３α）の階調電
圧が書き込まれ、第５のサブフレーム期間（5th Ｔsf）
には階調電圧（ＶL＋３α）に対応した階調表示が行わ
れる。第６のサブフレームライン期間（6th Ｔsfl）に
は（ＶL＋２α）の階調電圧が書き込まれ、第６のサブ
フレーム期間（6th Ｔsf）には階調電圧（ＶL＋２α）
に対応した階調表示が行われる。第７のサブフレームラ
イン期間（7th Ｔsfl）には（ＶL＋３α）の階調電圧が
書き込まれ、第７のサブフレーム期間（7th Ｔsf）には
階調電圧（ＶL＋３α）に対応した階調表示が行われ
る。第８のサブフレームライン期間（8th Ｔsfl）には
（ＶL＋３α）の階調電圧が書き込まれ、第８のサブフ
レーム期間（8th Ｔsf）には階調電圧（ＶL＋３α）に
対応した階調表示が行われる。よって、２フレーム目の
階調表示レベルは、（ＶL＋２２α／８）の階調電圧レ
ベルに対応した階調表示となる。

【００５１】なお、本実施例においては、４階調の電圧
レベルを実現するために、電圧レベルＶHと電圧レベル
ＶLとの間をほぼ等電圧レベルに分割し、その電圧レベ
ルのステップをαとしたが、電圧レベルＶHと電圧レベ
ルＶLとの間を等電圧レベルに分割せず任意に設定した
場合でも、本発明の効果はある。

【００５２】また、本実施形態においては、表示パネル
のＤ／Ａ変換回路に電圧レベルＶHと電圧レベルＶLとを
入力し階調電圧レベルを実現できるようにしたが、３以
上の電圧レベルの入力によって階調電圧レベルを実現す
るようにすることもできる。

【００５３】また、本実施例においては、各サブフレー
ムライン期間に書き込まれる階調電圧レベルを表１およ
び表２のように設定したが、既述したように、表1およ
び表２に限定されるわけではない。

【００５４】また、本実施例においては、外部から入力
される５ビットデジタルビデオデータのうち２ビットの
デジタルビデオデータを、２ビットの電圧階調の為のデ
ジタルビデオデータに変換し、５ビットのデジタルビデ
オデータのうち３ビットの階調情報は、時間階調によっ
て表現されるようにした。ここで、一般に、外部からｍ
ビットのデジタルビデオデータが時間階調処理回路によ
って、ｎビットデジタルビデオデータが、階調電圧の為
のデジタルビデオデータに変換され、（ｍ−ｎ）ビット
の階調情報は、時間階調によって表現される場合を考え
る。なお、ｍ、ｎは共に２以上の整数であり、ｍ＞ｎと
する。

【００５５】この場合、フレーム期間（Ｔf）とサブフ
レーム期間（Ｔsf）との関係は、 Ｔf＝２^m-n・Ｔsf となり、（２^m−（２^m-n−１））通りの階調表示を行う
ことができる。

【００５６】なお、本実施形態においては、ｍ＝５かつ
ｎ＝２の場合を例にとって説明したが、これらの場合に
限定されるわけではないことは、言うまでもない。ｍ＝
１２かつｎ＝４であってもよい。また、ｍ＝８かつｎ＝
２であってもよい。また、ｍ＝８かつｎ＝６であっても
よい。また、ｍ＝１０かつｎ＝２であってもよいし、そ
の他の場合であってもよい。

【００５７】また、電圧階調および時間階調を、それぞ
れ前、後、または相前後して行うようにしてもよい。

【００５８】（実施形態２）

【００５９】本実施形態においては、８ビットデジタル
ビデオデータが入力される表示装置について説明する。
図９を参照する。図９には、本実施例の表示装置の概略
構成図が示されている。８０１はデジタルドライバを有
する表示装置である。８０１−１ならびに８０１−２は
ソースドライバであり、８０１−３はゲートドライバで
あり、８０１−４は複数の画素ＴＦＴがマトリクス状に
配置されたアクティブマトリクス回路であり、８０１−
５はデジタルビデオデータ時間階調処理回路である。図
に示すように、本実施形態においては、デジタルビデオ
データ時間階調処理回路が表示パネル内に一体形成され
ている。

【００６０】デジタルビデオデータ時間階調処理回路８
０１−５は、外部から入力される８ビットデジタルビデ
オデータのうち６ビットのデジタルビデオデータを、６
ビットの電圧階調の為のデジタルビデオデータに変換す
る。８ビットのデジタルビデオデータのうち２ビットの
階調情報は、時間階調によって表現される。

【００６１】デジタルビデオデータ時間階調処理回路８
０１−５によって変換された６ビットデジタルビデオデ
ータは、ソースドライバ８０１−１および８０１−２に
入力され、ソースドライバ内のＤ／Ａ変換回路（図示せ
ず）でアナログ階調電圧に変換され、各ソース信号線に
供給される。なお、本実施形態の表示装置に内蔵される
Ｄ／Ａ変換回路は、６ビットのデジタルビデオデータを
アナログ階調電圧に変換する。

【００６２】なお、本実施形態の表示装置においては、
ソースドライバ８０１−１ならびに８０１−２、ゲート
ドライバ８０１−３、アクティブマトリクス回路８０１
−４、およびデジタルビデオデータ時間階調処理回路８
０１−５が同一基板上に一体形成されている。

【００６３】ここで、図１０を参照する。図１０には、
本実施形態の表示装置の回路構成がより詳しく示されて
いる。ソースドライバ８０１−１は、シフトレジスタ回
路８０１−１−１、ラッチ回路１（８０１−１−２）、
ラッチ回路２（８０１−１−３）、Ｄ／Ａ変換回路（８
０１−１−４）を有している。その他、バッファ回路や
レベルシフタ回路（いずれも図示せず）を有している。
また、説明の便宜上、Ｄ／Ａ変換回路８０１−１−４に
はレベルシフタ回路が含まれている。

【００６４】ソースドライバ８０１−２は、ソースドラ
イバ８０１−１と同じ構成を有する。なお、ソースドラ
イバ８０１−１は、奇数番目のソース信号線に画像信号
（階調電圧）を供給し、ソースドライバは、偶数番目の
ソース信号線に画像信号を供給するようになっている。

【００６５】なお、本実施例のアクティブマトリクス型
表示装置においては、回路レイアウトの都合上、アクテ
ィブマトリクス回路の上下を挟むように２つのソースド
ライバ８０１−１および８０１−２を設けたが、回路レ
イアウト上、可能であれば、ソースドライバを１つだけ
設けるようにしても良い。

【００６６】また、８０１−３はゲートドライバであ
り、シフトレジスタ回路、バッファ回路、レベルシフタ
回路等（いずれも図示せず）を有している。

【００６７】アクティブマトリクス回路８０１−４は、
１９２０×１０８０（横×縦）の画素を有している。各
画素の構成は、上記実施形態１で説明したものと同様で
ある。

【００６８】本実施形態の表示装置は、６ビットデジタ
ルビデオデータを扱うＤ／Ａ変換回路８０１−１−４を
有している。また、外部から供給される８ビットデジタ
ルビデオデータのうち２ビット分の情報を時間階調を行
うために用いる。なお、時間階調については、上述の実
施形態１と同様に考えられる。

【００６９】よって、本実施形態の表示装置は、２⁸−
３＝２５３通りの階調表示を行うことができる。

【００７０】（実施形態３）

【００７１】図１１を参照する。１００１はアナログド
ライバを有する表示パネルである。１００１−１はソー
スドライバであり、１００１−２および１００１−３は
ゲートドライバであり、１００１−４は複数の画素ＴＦ
Ｔがマトリクス状に配置されたアクティブマトリクス回
路である。

【００７２】デジタルビデオデータ時間階調処理回路１
００２は、外部から入力される５ビットデジタルビデオ
データのうち２ビットのデジタルビデオデータを、２ビ
ットの電圧階調の為のデジタルビデオデータに変換す
る。５ビットのデジタルビデオデータのうち３ビットの
階調情報は、時間階調によって表現される。

【００７３】デジタルビデオデータ時間階調処理回路１
００２によって変換された２ビットデジタルビデオデー
タは、Ｄ／Ａ変換回路１００３に入力され、アナログビ
デオデータに変換される。おして、このアナログビデオ
データは、表示パネル１００１に入力される。

【００７４】ここで、本実施形態の表示装置に表示媒体
として液晶を用いた場合について説明する。表示パネル
１００１の回路構成、特にアクティブマトリクス回路１
００１−４について、図１２を用いて説明する。

【００７５】アクティブマトリクス回路１００１−４
は、（ｘ×ｙ）個の画素を有している。それぞれの画素
には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐy,x等
の符号が付けられている。また、それぞれの画素は、画
素ＴＦＴ１００１−４−１、保持容量１００１−４−３
を有している。また、ソースドライバ１００１−１、ゲ
ートドライバ１００１−２ならびに１００１−３、およ
びアクティブマトリクス回路１００１−４が形成されて
いるアクティブマトリクス基板と対向基板との間には、
液晶が挟まれている。液晶１００１−４−２は、各画素
に対応する液晶を模式的に示したものである。

【００７６】本実施形態のアナログドライバ表示パネル
は、１つの画素を順に駆動する、いわゆる点順次駆動を
行う。全ての画素（Ｐ1,1〜Ｐy,x）にアナログ階調電圧
を書き込むのに要する時間を１フレーム期間（Ｔf）と
呼ぶことにする。また、１フレーム期間（Ｔf）を８分
割した期間をサブフレーム期間（Ｔsf）と呼ぶことにす
る。さらに、１つ分の画素（例えば、Ｐ1,1、Ｐ1,2、・
・・、Ｐ1,x）にアナログ階調電圧を書き込むのに要す
る時間を１サブフレームドット期間（Ｔsfd）と呼ぶこ
とにする。

【００７７】本実施形態の表示装置の階調表示について
説明する。本実施形態の表示装置に外部から供給される
デジタルビデオデータは、５ビットであり、３２階調の
情報を有している。なお、本実施例の表示装置の表示階
調レベルは、実施形態１で説明した図５に示したものと
同様であるので、図５を参照する。

【００７８】図１３および図１４には、本実施例の表示
装置の駆動タイミングチャートが示されている。図１３
および図１４には、説明の便宜上、画素Ｐ1,1、Ｐ1,2、
Ｐ1,3、および画素Ｐy,xが例にとって示されている。な
お、図面の都合上、図１３および図１４の２図を用いて
説明している。

【００７９】画素Ｐ1,1を例にとって説明すると、画素
Ｐ1,1には、各サブフレームドット期間（1st Ｔsfd、2n
d Ｔsfd、3rd Ｔsfd、4th Ｔsfd、5th Ｔsfd、6th Ｔsf
d、7th Ｔsfd、および8th Ｔsfd）に、それぞれ、デジ
タルビデオデータ1,1-1、1,1-2、1,1-3、1,1-4、1,1-
5、1,1-6、1,1-7、および1,1-8がＤ／Ａ変換回路によっ
てアナログビデオデータに変換され書き込まれる。

【００８０】他の全ての画素についても同様に、各サブ
フレームドット期間に対応したアナログビデオデータが
書き込まれる。

【００８１】よって、本実施形態の表示装置において
も、上述の実施形態１と同様、２５階調の階調表示が行
える。

【００８２】なお、本実施形態の表示装置に外部からア
ナログビデオデータが入力される場合には、入力される
アナログビデオデータをデジタルビデオデータ変換し、
デジタルビデオデータ時間階調処理回路１００２に入力
するようにすれば良い。

【００８３】また、本実施形態においても、一般に、外
部からｍビットのデジタルビデオデータが時間階調処理
回路によって、ｎビットデジタルビデオデータが、階調
電圧の為のデジタルビデオデータに変換され、（ｍ−
ｎ）ビットの階調情報は、時間階調によって表現される
場合を考える。なお、ｍ、ｎは共に２以上の整数であ
り、ｍ＞ｎとする。

【００８４】この場合、フレーム期間（Ｔf）とサブフ
レーム期間（Ｔsf）との関係は、 Ｔf＝２^m-n・Ｔsf となり、（２^m−（２^m-n−１））通りの階調表示を行う
ことができる。

【００８５】なお、本実施形態のような点順次走査を行
う場合には、画素へ左から右に画像信号を書き込むだけ
でなく、右から左に書き込むこともできる。また、画素
へランダムに書き込むこともできる。また、画素１つお
き、２つおき、または３つおきに書き込むこともでき
る。

【００８６】（実施形態４）

【００８７】本実施形態では、本発明の表示装置の作製
方法について説明する。ここでは、アクティブマトリク
ス回路とその周辺に設けられる駆動回路のＴＦＴを同時
に作製する方法について説明する。

【００８８】〔島状半導体層、ゲート絶縁膜形成の工
程：図１５（Ａ）〕図１５（Ａ）において、基板７００
１には、無アルカリガラス基板や石英基板を使用するこ
とが望ましい。その他にもシリコン基板や金属基板の表
面に絶縁膜を形成したものを基板としても良い。

【００８９】そして、基板７００１のＴＦＴが形成され
る表面には、酸化シリコン膜、窒化シリコン膜、または
窒化酸化シリコン膜からなる下地膜７００２をプラズマ
ＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形
成した。例えば下地膜７００２として、窒化シリコン膜
７００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さ
に、酸化シリコン膜７００３を５０〜３００ｎｍ、ここ
では１５０ｎｍの厚さとした２層構造で形成すると良
い。下地膜７００２は基板からの不純物汚染を防ぐため
に設けられるものであり、石英基板を用いた場合には必
ずしも設けなくても良い。

【００９０】次に下地膜７００２の上に２０〜１００ｎ
ｍの厚さの、非晶質シリコン膜を公知の成膜法で形成し
た。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッ
タ法や蒸着法などの他の作製方法で形成しても良いが、
膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。ここでは、下地膜と非晶質
シリコン膜とは、同じ成膜法で形成することが可能であ
るので両者を連続形成しても良い。下地膜を形成後、一
旦大気雰囲気にさらされないようにすることで表面の汚
染を防ぐことが可能となり、作製されるＴＦＴの特性バ
ラツキを低減させることができる。

【００９１】非晶質シリコン膜から結晶質シリコン膜を
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。

【００９２】こうして形成された結晶質シリコン膜の不
要な部分をエッチング除去して、島状半導体層７００４
〜７００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ ¹⁵〜５×１０¹⁷ｃｍ^-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。

【００９３】次に、島状半導体層７００４〜７００６を
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜７００７を形成した。ゲート絶縁膜７０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ₂ＯとＳｉＨ₄を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図１５（Ａ））

【００９４】〔ｎ^-領域の形成：図１５（Ｂ）〕島状半
導体層７００４、７００６及び配線を形成する領域の全
面と、島状半導体層７００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク７００８〜７０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域７０１２を形成した。この低濃度不純物領
域７０１２は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴ
に、ゲート絶縁膜を介してゲート電極と重なるＬＤＤ領
域（本明細書中ではＬov領域という。なお、ovとはover
lapの意味である。）を形成するための不純物領域であ
る。なお、ここで形成された低濃度不純物領域に含まれ
るｎ型を付与する不純物元素の濃度を（ｎ^-）で表すこ
ととする。従って、本明細書中では低濃度不純物領域７
０１２をｎ^-領域と言い換えることができる。

【００９５】ここではフォスフィン（ＰＨ₃）を質量分
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜７
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０¹⁷〜５×１０¹⁸atoms/cm ³
の範囲にするのが好ましく、ここでは１×１０¹⁸atoms/
cm³とした。

【００９６】その後、レジストマスク７００８〜７０１
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。

【００９７】〔ゲート電極用および配線用導電膜の形
成：図１５（Ｃ）〕第１の導電膜７０１３を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜７０１３としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜７０１３上に第２
の導電膜７０１４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜７０１３の下に導電膜７０１３、７０１４
（特に導電膜７０１４）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。

【００９８】〔ｐ−ｃｈゲート電極、配線電極の形成と
ｐ⁺領域の形成：図１６（Ａ）〕レジストマスク７０１
５〜７０１８を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極７０１９、ゲート配線７
０２０、７０２１を形成した。なお、ｎチャネル型ＴＦ
Ｔとなる領域の上には全面を覆うように導電膜７０２
２、７０２３を残した。

【００９９】そして、レジストマスク７０１５〜７０１
８をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層７００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０²⁰〜３×１０²¹
atoms/cm³の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ⁺⁺）で表すこととする。従って、本明細
書中では不純物領域７０２４、７０２５をｐ⁺⁺領域と言
い換えることができる。

【０１００】なお、この工程において、レジストマスク
７０１５〜７０１８を使用してゲート絶縁膜７００７を
エッチング除去して、島状半導体層７００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。

【０１０１】〔ｎ―ｃｈゲート電極の形成：図１６
（Ｂ）〕次に、レジストマスク７０１５〜７０１８は除
去した後、レジストマスク７０２６〜７０２９を形成
し、ｎチャネル型ＴＦＴのゲート電極７０３０、７０３
１を形成した。このときゲート電極７０３０はｎ^-領域
７０１２とゲート絶縁膜を介して重なるように形成し
た。

【０１０２】〔ｎ⁺領域の形成：図１６（Ｃ）〕次に、
レジストマスク７０２６〜７０２９を除去し、レジスト
マスク７０３２〜７０３４を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク７０３４はｎチャネル型ＴＦＴのゲート
電極７０３１を覆う形で形成した。これは、後の工程に
おいてアクティブマトリクス回路のｎチャネル型ＴＦＴ
に、ゲート電極と重ならないようにＬＤＤ領域を形成す
るためである。

【０１０３】そして、ｎ型を付与する不純物元素を添加
して不純物領域７０３５〜７０３９を形成した。ここで
も、フォスフィン（ＰＨ₃）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹at
oms/cm³とした。なお、ここで形成された不純物領域７
０３７〜７０３９に含まれるｎ型を付与する不純物元素
の濃度を（ｎ⁺）で表すこととする。従って、本明細書
中では不純物領域７０３７〜７０３９をｎ⁺領域と言い
換えることができる。また、不純物領域７０３５、７０
３６は既にｎ^-領域が形成されていたので、厳密には不
純物領域７０３７〜７０３９よりも若干高い濃度でリン
を含む。

【０１０４】なお、この工程において、レジストマスク
７０３２〜７０３４およびゲート電極７０３０をマスク
としてゲート絶縁膜７００７をエッチングし、島状半導
体膜７００５、７００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。

【０１０５】〔ｎ^--領域の形成：図１７（Ａ）〕次に、
レジストマスク７０３２〜７０３４を除去し、アクティ
ブマトリクス回路のｎチャネル型ＴＦＴとなる島状半導
体層７００６にｎ型を付与する不純物元素を添加する工
程を行った。こうして形成された不純物領域７０４０〜
７０４３には前記ｎ^-領域と同程度かそれより少ない濃
度（具体的には５×１０¹⁶〜１×１０¹⁸atoms/cm³）の
リンが添加されるようにした。なお、ここで形成された
不純物領域７０４０〜７０４３に含まれるｎ型を付与す
る不純物元素の濃度を（ｎ ^--）で表すこととする。従っ
て、本明細書中では不純物領域７０４０〜７０４３をｎ
^--領域と言い換えることができる。また、この工程では
ゲート電極で隠された不純物領域７０６７を除いて全て
の不純物領域にｎ^-の濃度でリンが添加されているが、
非常に低濃度であるため無視して差し支えない。

【０１０６】〔熱活性化の工程：図１７（Ｂ）〕次に、
後に第１の層間絶縁膜の一部となる保護絶縁膜７０４４
を形成した。保護絶縁膜７０４４は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。

【０１０７】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。

【０１０８】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。

【０１０９】〔層間絶縁膜、ソース／ドレイン電極、遮
光膜、画素電極、保持容量の形成：図１７（Ｃ）〕活性
化工程を終えたら、保護絶縁膜７０４４の上に０．５〜
１．５μm厚の層間絶縁膜７０４５を形成した。前記保
護絶縁膜７０４４と層間絶縁膜７０４５とでなる積層膜
を第１の層間絶縁膜とした。

【０１１０】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極７０４６〜７０４８と、ドレイン電極７
０４９、７０５０を形成した。図示していないが、本実
施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成した３層構造の積層膜とした。

【０１１１】次に、パッシベーション膜７０５１とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜７０５１に開口部を形成し
ておいても良い。

【０１１２】その後、有機樹脂からなる第２の層間絶縁
膜７０５２を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。

【０１１３】次に、アクティブマトリクス回路となる領
域において、第２の層間絶縁膜７０５２上に遮光膜７０
５３を形成した。遮光膜７０５３はアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた
元素またはいずれかを主成分とする膜で１００〜３００
ｎｍの厚さに形成した。そして、遮光膜７０５３の表面
に陽極酸化法またはプラズマ酸化法により３０〜１５０
ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜７０
５４を形成した。ここでは遮光膜７０５３としてアルミ
ニウム膜またはアルミニウムを主成分とする膜を用い、
酸化膜７０５４として酸化アルミニウム膜（アルミナ
膜）を用いた。

【０１１４】なお、ここでは遮光膜表面のみに絶縁膜を
設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱Ｃ
ＶＤ法またはスパッタ法などの気相法によって形成して
も良い。その場合も膜厚は３０〜１５０ｎｍ（好ましく
は５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、Ｄ
ＬＣ（Diamond like carbon）膜または有機樹脂膜を
用いても良い。さらに、これらを組み合わせた積層膜を
用いても良い。

【０１１５】次に、第２の層間絶縁膜７０５２にドレイ
ン電極７０５０に達するコンタクトホールを形成し、画
素電極７０５５を形成した。なお、画素電極７０５６、
７０５７はそれぞれ隣接する別の画素の画素電極であ
る。画素電極７０５５〜７０５７は、透過型表示装置と
する場合には透明導電膜を用い、反射型の表示装置とす
る場合には金属膜を用いれば良い。ここでは透過型の表
示装置とするために、酸化インジウム・スズ（ＩＴＯ）
膜を１００ｎｍの厚さにスパッタ法で形成した。

【０１１６】また、この時、画素電極７０５５と遮光膜
７０５３とが酸化膜７０５４を介して重なった領域７０
５８が保持容量を形成した。

【０１１７】こうして同一基板上に、ドライバー回路と
なるＣＭＯＳ回路とアクティブマトリクス回路とを有し
たアクティブマトリクス基板が完成した。なお、ドライ
バー回路となるＣＭＯＳ回路にはｐチャネル型ＴＦＴ７
０８１、ｎチャネル型ＴＦＴ７０８２が形成され、アク
ティブマトリクス回路にはｎチャネル型ＴＦＴでなる画
素ＴＦＴ７０８３が形成された。

【０１１８】ＣＭＯＳ回路のｐチャネル型ＴＦＴ７０８
１には、チャネル形成領域７０６１、ソース領域７０６
２、ドレイン領域７０６３がそれぞれｐ⁺領域で形成さ
れた。また、ｎチャネル型ＴＦＴ７０８２には、チャネ
ル形成領域７０６４、ソース領域７０６５、ドレイン領
域７０６６、ゲート絶縁膜を介してゲート電極と重なっ
たＬＤＤ領域（以下、Ｌov領域という。なお、ovとはov
erlapの意である。）７０６７が形成された。この時、
ソース領域７０６５、ドレイン領域７０６６はそれぞれ
（ｎ^-＋ｎ⁺）領域で形成され、Ｌov領域７０６７はｎ^-
領域で形成された。

【０１１９】また、画素ＴＦＴ７０８３には、チャネル
形成領域７０６８、７０６９、ソース領域７０７０、ド
レイン領域７０７１、ゲート絶縁膜を介してゲート電極
と重ならないＬＤＤ領域（以下、Ｌoff領域という。な
お、offとはoffsetの意である。）７０７２〜７０７
５、Ｌoff領域７０７３、７０７４に接したｎ⁺領域７０
７６が形成された。この時、ソース領域７０７０、ドレ
イン領域７０７１はそれぞれｎ⁺領域で形成され、Ｌoff
領域７０７２〜７０７５はｎ^--領域で形成された。

【０１２０】本発明は、アクティブマトリクス回路およ
びドライバー回路が要求する回路仕様に応じて各回路を
形成するＴＦＴの構造を最適化し、半導体装置の動作性
能および信頼性を向上させることができた。具体的に
は、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域
の配置を異ならせ、Ｌov領域またはＬoff領域を使い分
けることによって、同一基板上に高速動作またはホット
キャリア対策を重視したＴＦＴ構造と低オフ電流動作を
重視したＴＦＴ構造とを実現した。

【０１２１】例えば、ｎチャネル型ＴＦＴ７０８２は高
速動作を重視するシフトレジスタ回路、分周波回路、信
号分割回路、レベルシフタ回路、バッファ回路などのロ
ジック回路に適している。また、ｎチャネル型ＴＦＴ７
０８３は低オフ電流動作を重視したアクティブマトリク
ス回路、サンプリング回路（サンプルホールド回路）に
適している。

【０１２２】また、チャネル長３〜７μｍに対してＬov
領域の長さ（幅）は０．５〜３．０μｍ、代表的には
１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ７
０８３に設けられるＬoff領域７０７２〜７０７５の長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜
２．５μｍとすれば良い。

【０１２３】以上の工程を経てアクティブマトリクス基
板が完成する。

【０１２４】次に、上記の工程によって作製されたアク
ティブマトリクス基板をもとに、表示装置を作製する工
程を説明する。

【０１２５】図１７（Ｃ）の状態のアクティブマトリク
ス基板に配向膜（図示せず）を形成する。本実施形態で
は、配向膜にはポリイミドを用いた。次に、対向基板を
用意する。対向基板は、ガラス基板、透明導電膜から成
る対向電極、配向膜（いずれも図示せず）とで構成され
る。

【０１２６】なお、本実施形態では、配向膜にはポリイ
ミド膜を用いた。なお、配向膜形成後、ラビング処理を
施した。なお、本実施形態では、配向膜に比較的大きな
プレチル角を持つようなポリイミドを用いた。

【０１２７】次に、上記の工程を経たアクティブマトリ
クス基板と対向基板とを公知のセル組み工程によって、
シール材やスペーサ（いずれも図示せず）などを介して
貼り合わせる。その後、両基板の間に液晶を注入し、封
止剤（いずれも図示せず）によって完全に封止する。本
実施形態では、液晶にネマチック液晶を用いた。

【０１２８】よって、表示装置が完成する。

【０１２９】なお、本実施形態で説明した非晶質シリコ
ン膜の結晶化の方法の代わりに、レーザー光（代表的に
はエキシマレーザー光）によって、非晶質シリコン膜の
結晶化を行ってもよい。

【０１３０】また、多結晶シリコン膜を用いる代わり
に、スマートカット、ＳＩＭＯＸ、エルトラン等のＳＯ
Ｉ構造（ＳＯＩ基板）を用いて他のプロセスを行っても
よい。

【０１３１】（実施形態５）

【０１３２】本実施形態では、本発明の表示装置の別の
作製方法について説明する。ここでは、アクティブマト
リクス回路とその周辺に設けられる駆動回路のＴＦＴを
同時に作製する方法について説明する。

【０１３３】〔島状半導体層、ゲート絶縁膜形成の工
程：図１８（Ａ）〕図１８（Ａ）において、基板６００
１には、無アルカリガラス基板や石英基板を使用するこ
とが望ましい。その他にもシリコン基板や金属基板の表
面に絶縁膜を形成したものを基板としても良い。

【０１３４】そして、基板６００１のＴＦＴが形成され
る表面には、酸化シリコン膜、窒化シリコン膜、または
窒化酸化シリコン膜からなる下地膜６００２をプラズマ
ＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形
成した。例えば下地膜６００２として、窒化シリコン膜
６００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さ
に、酸化シリコン膜６００３を５０〜３００ｎｍ、ここ
では１５０ｎｍの厚さとした２層構造で形成すると良
い。下地膜６００２は基板からの不純物汚染を防ぐため
に設けられるものであり、石英基板を用いた場合には必
ずしも設けなくても良い。

【０１３５】次に下地膜６００２の上に２０〜１００ｎ
ｍの厚さの、非晶質シリコン膜を公知の成膜法で形成し
た。非晶質シリコン膜は含有水素量にもよるが、好まし
くは４００〜５５０℃で数時間加熱して脱水素処理を行
い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッ
タ法や蒸着法などの他の作製方法で形成しても良いが、
膜中に含まれる酸素、窒素などの不純物元素を十分低減
させておくことが望ましい。ここでは、下地膜と非晶質
シリコン膜とは、同じ成膜法で形成することが可能であ
るので両者を連続形成しても良い。下地膜を形成後、一
旦大気雰囲気にさらされないようにすることで表面の汚
染を防ぐことが可能となり、作製されるＴＦＴの特性バ
ラツキを低減させることができる。

【０１３６】非晶質シリコン膜から結晶質シリコン膜を
形成する工程は、公知のレーザー結晶化技術または熱結
晶化の技術を用いれば良い。また、シリコンの結晶化を
助長する触媒元素を用いて熱結晶化の方法で結晶質シリ
コン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜し
ても良い。さらに、単結晶シリコンを基板上に貼りあわ
せるＳＯＩ（SiliconOn Insulators）の公知技術を使
用して結晶質シリコン膜を形成しても良い。

【０１３７】こうして形成された結晶質シリコン膜の不
要な部分をエッチング除去して、島状半導体層６００４
〜６００６を形成した。結晶質シリコン膜のｎチャネル
型ＴＦＴが作製される領域には、しきい値電圧を制御す
るため、あらかじめ１×１０ ¹⁵〜５×１０¹⁷ｃｍ^-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。

【０１３８】次に、島状半導体層６００４〜６００６を
覆って、酸化シリコンまたは窒化シリコンを主成分とす
るゲート絶縁膜６００７を形成した。ゲート絶縁膜６０
０７は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎ
ｍの厚さに形成すれば良い。例えば、プラズマＣＶＤ法
でＮ₂ＯとＳｉＨ₄を原料とした窒化酸化シリコン膜を７
５ｎｍ形成し、その後、酸素雰囲気中または酸素と塩酸
の混合雰囲気中、８００〜１０００℃で熱酸化して１１
５ｎｍのゲート絶縁膜としても良い。（図１８（Ａ））

【０１３９】〔ｎ^-領域の形成：図１８（Ｂ）〕島状半
導体層６００４、６００６及び配線を形成する領域の全
面と、島状半導体層６００５の一部（チャネル形成領域
となる領域を含む）にレジストマスク６００８〜６０１
１を形成し、ｎ型を付与する不純物元素を添加して低濃
度不純物領域６０１２、６０１３を形成した。この低濃
度不純物領域６０１２、６０１３は、後にＣＭＯＳ回路
のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート
電極と重なるＬＤＤ領域（本明細書中ではＬov領域とい
う。なお、ovとはoverlapの意味である。）を形成する
ための不純物領域である。なお、ここで形成された低濃
度不純物領域に含まれるｎ型を付与する不純物元素の濃
度を（ｎ^-）で表すこととする。従って、本明細書中で
は低濃度不純物領域６０１２、６０１３をｎ ^-領域と言
い換えることができる。

【０１４０】ここではフォスフィン（ＰＨ₃）を質量分
離しないでプラズマ励起したイオンドープ法でリンを添
加した。勿論、質量分離を行うイオンインプランテーシ
ョン法を用いても良い。この工程では、ゲート絶縁膜６
００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０¹⁷〜５×１０¹⁸atoms/cm ³
の範囲にするのが好ましく、ここでは１×１０¹⁸atoms/
cm³とした。

【０１４１】その後、レジストマスク６００８〜６０１
１を除去し、窒素雰囲気中で４００〜９００℃、好まし
くは５５０〜８００℃で１〜１２時間の熱処理を行な
い、この工程で添加されたリンを活性化する工程を行な
った。

【０１４２】〔ゲート電極用および配線用導電膜の形
成：図１８（Ｃ）〕第１の導電膜６０１４を、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素またはいずれかを主成
分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜６０１４としては、例えば窒化タン
タル（ＴａＮ）や窒化タングステン（ＷＮ）を用いるこ
とが望ましい。さらに、第１の導電膜６０１４上に第２
の導電膜６０１５をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素またはいずれかを主成分とする導電性材料で、１０
０〜４００ｎｍの厚さに形成した。例えば、Ｔａを２０
０ｎｍの厚さに形成すれば良い。また、図示しないが、
第１の導電膜６０１４の下に導電膜６０１４、６０１５
（特に導電膜６０１５）の酸化防止のためにシリコン膜
を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。

【０１４３】〔ｐ−ｃｈゲート電極、配線電極の形成と
ｐ⁺領域の形成：図１９（Ａ）〕レジストマスク６０１
６〜６０１９を形成し、第１の導電膜と第２の導電膜
（以下、積層膜として取り扱う）をエッチングして、ｐ
チャネル型ＴＦＴのゲート電極６０２０、ゲート配線６
０２１、６０２２を形成した。なお、ｎチャネル型ＴＦ
Ｔとなる領域の上には全面を覆うように導電膜６０２
３、６０２４を残した。

【０１４４】そして、レジストマスク６０１６〜６０１
９をそのまま残してマスクとし、ｐチャネル型ＴＦＴが
形成される半導体層６００４の一部に、ｐ型を付与する
不純物元素を添加する工程を行った。ここではボロンを
その不純物元素として、ジボラン（Ｂ₂Ｈ₆）を用いてイ
オンドープ法（勿論、イオンインプランテーション法で
も良い）で添加した。ここでは５×１０²⁰〜３×１０²¹
atoms/cm³の濃度にボロンを添加した。なお、ここで形
成された不純物領域に含まれるｐ型を付与する不純物元
素の濃度を（ｐ⁺⁺）で表すこととする。従って、本明細
書中では不純物領域６０２５、６０２６をｐ⁺⁺領域と言
い換えることができる。

【０１４５】なお、この工程において、レジストマスク
６０１６〜６０１９を使用してゲート絶縁膜６００７を
エッチング除去して、島状半導体層６００４の一部を露
出させた後、ｐ型を付与する不純物元素を添加する工程
を行っても良い。その場合、加速電圧が低くて済むた
め、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。

【０１４６】〔ｎ―ｃｈゲート電極の形成：図１９
（Ｂ）〕次に、レジストマスク６０１６〜６０１９は除
去した後、レジストマスク６０２７〜６０３０を形成
し、ｎチャネル型ＴＦＴのゲート電極６０３１、６０３
２を形成した。このときゲート電極６０３１はｎ^-領域
６０１２、６０１３とゲート絶縁膜を介して重なるよう
に形成した。

【０１４７】〔ｎ⁺領域の形成：図１９（Ｃ）〕次に、
レジストマスク６０２７〜６０３０を除去し、レジスト
マスク６０３３〜６０３５を形成した。そして、ｎチャ
ネル型ＴＦＴにおいて、ソース領域またはドレイン領域
として機能する不純物領域を形成する工程を行なった。
レジストマスク６０３５はｎチャネル型ＴＦＴのゲート
電極６０３２を覆う形で形成した。これは、後の工程に
おいてアクティブマトリクス回路のｎチャネル型ＴＦＴ
に、ゲート電極と重ならないようにＬＤＤ領域を形成す
るためである。

【０１４８】そして、ｎ型を付与する不純物元素を添加
して不純物領域６０３６〜６０４０を形成した。ここで
も、フォスフィン（ＰＨ₃）を用いたイオンドープ法
（勿論、イオンインプランテーション法でも良い）で行
い、この領域のリンの濃度は１×１０²⁰〜１×１０²¹at
oms/cm³とした。なお、ここで形成された不純物領域６
０３８〜６０４０に含まれるｎ型を付与する不純物元素
の濃度を（ｎ⁺）で表すこととする。従って、本明細書
中では不純物領域６０３８〜６０４０をｎ⁺領域と言い
換えることができる。また、不純物領域６０３６、６０
３７は既にｎ^-領域が形成されていたので、厳密には不
純物領域６０３８〜６０４０よりも若干高い濃度でリン
を含む。

【０１４９】なお、この工程において、レジストマスク
６０３３〜６０３５およびゲート電極６０３１をマスク
としてゲート絶縁膜６００７をエッチングし、島状半導
体膜６００５、６００６の一部を露出させた後、ｎ型を
付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与
えるダメージも少ないし、スループットも向上する。

【０１５０】〔ｎ^--領域の形成：図２０（Ａ）〕次に、
レジストマスク６０３３〜６０３５を除去し、アクティ
ブマトリクス回路のｎチャネル型ＴＦＴとなる島状半導
体層６００６にｎ型を付与する不純物元素を添加する工
程を行った。こうして形成された不純物領域６０４１〜
６０４４には前記ｎ^-領域と同程度かそれより少ない濃
度（具体的には５×１０¹⁶〜１×１０¹⁸atoms/cm³）の
リンが添加されるようにした。なお、ここで形成された
不純物領域６０４１〜６０４４に含まれるｎ型を付与す
る不純物元素の濃度を（ｎ ^--）で表すこととする。従っ
て、本明細書中では不純物領域６０４１〜６０４４をｎ
^--領域と言い換えることができる。また、この工程では
ゲート電極で隠された不純物領域６０６８を除いて全て
の不純物領域にｎ^-の濃度でリンが添加されているが、
非常に低濃度であるため無視して差し支えない。

【０１５１】〔熱活性化の工程：図２０（Ｂ）〕次に、
後に第１の層間絶縁膜の一部となる保護絶縁膜６０４５
を形成した。保護絶縁膜６０４５は窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜またはそれらを組み
合わせた積層膜で形成すれば良い。また、膜厚は１００
〜４００ｎｍとすれば良い。

【０１５２】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、
レーザーアニール法、またはラピッドサーマルアニール
法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素
雰囲気中において３００〜６５０℃、好ましくは４００
〜５５０℃、ここでは４５０℃、２時間の熱処理を行っ
た。

【０１５３】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行った。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。

【０１５４】〔層間絶縁膜、ソース／ドレイン電極、遮
光膜、画素電極、保持容量の形成：図２０（Ｃ）〕活性
化工程を終えたら、保護絶縁膜６０４５の上に０．５〜
１．５μm厚の層間絶縁膜６０４６を形成した。前記保
護絶縁膜６０４５と層間絶縁膜６０４６とでなる積層膜
を第１の層間絶縁膜とした。

【０１５５】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース電極６０４７〜６０４９と、ドレイン電極６
０５０、６０５１を形成した。図示していないが、本実
施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッ
タ法で連続して形成した３層構造の積層膜とした。

【０１５６】次に、パッシベーション膜６０５２とし
て、窒化シリコン膜、酸化シリコン膜、または窒化酸化
シリコン膜で５０〜５００ｎｍ（代表的には２００〜３
００ｎｍ）の厚さで形成した。その後、この状態で水素
化処理を行うとＴＦＴの特性向上に対して好ましい結果
が得られた。例えば、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行う
と良く、あるいはプラズマ水素化法を用いても同様の効
果が得られた。なお、ここで後に画素電極とドレイン電
極を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜６０５２に開口部を形成し
ておいても良い。

【０１５７】その後、有機樹脂からなる第２の層間絶縁
膜６０５３を約１μmの厚さに形成した。有機樹脂とし
ては、ポリイミド、アクリル、ポリアミド、ポリイミド
アミド、ＢＣＢ（ベンゾシクロブテン）等を使用するこ
とができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を
低減できる点、平坦性に優れる点などが上げられる。な
お上述した以外の有機樹脂膜や有機系SiO化合物などを
用いることもできる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。

【０１５８】次に、アクティブマトリクス回路となる領
域において、第２の層間絶縁膜６０５３上に遮光膜６０
５４を形成した。遮光膜６０５４はアルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた
元素またはいずれかを主成分とする膜で１００〜３００
ｎｍの厚さに形成した。そして、遮光膜６０５４の表面
に陽極酸化法またはプラズマ酸化法により３０〜１５０
ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜６０
５５を形成した。ここでは遮光膜６０５５としてアルミ
ニウム膜またはアルミニウムを主成分とする膜を用い、
酸化膜６０５５として酸化アルミニウム膜（アルミナ
膜）を用いた。

【０１５９】なお、ここでは遮光膜表面のみに絶縁膜を
設ける構成としたが、絶縁膜をプラズマＣＶＤ法、熱Ｃ
ＶＤ法またはスパッタ法などの気相法によって形成して
も良い。その場合も膜厚は３０〜１５０ｎｍ（好ましく
は５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、Ｄ
ＬＣ（Diamond like carbon）膜または有機樹脂膜を
用いても良い。さらに、これらを組み合わせた積層膜を
用いても良い。

【０１６０】次に、第２の層間絶縁膜６０５３にドレイ
ン電極６０５１に達するコンタクトホールを形成し、画
素電極６０５６を形成した。なお、画素電極６０５７、
６０５８はそれぞれ隣接する別の画素の画素電極であ
る。画素電極６０５６〜６０５８は、透過型表示装置と
する場合には透明導電膜を用い、反射型の表示装置とす
る場合には金属膜を用いれば良い。ここでは透過型の表
示装置とするために、酸化インジウム・スズ（ＩＴＯ）
膜を１００ｎｍの厚さにスパッタ法で形成した。

【０１６１】また、この時、画素電極６０５６と遮光膜
６０５４とが酸化膜６０５５を介して重なった領域６０
５９が保持容量を形成した。

【０１６２】こうして同一基板上に、ドライバー回路と
なるＣＭＯＳ回路とアクティブマトリクス回路とを有し
たアクティブマトリクス基板が完成した。なお、ドライ
バー回路となるＣＭＯＳ回路にはｐチャネル型ＴＦＴ６
０８１、ｎチャネル型ＴＦＴ６０８２が形成され、アク
ティブマトリクス回路にはｎチャネル型ＴＦＴでなる画
素ＴＦＴ６０８３が形成された。

【０１６３】ＣＭＯＳ回路のｐチャネル型ＴＦＴ６０８
１には、チャネル形成領域６０６２、ソース領域６０６
３、ドレイン領域６０６４がそれぞれｐ⁺領域で形成さ
れた。また、ｎチャネル型ＴＦＴ６０８２には、チャネ
ル形成領域６０６５、ソース領域６０６６、ドレイン領
域６０６７、ゲート絶縁膜を介してゲート電極と重なっ
たＬＤＤ領域（以下、Ｌov領域という。なお、ovとはov
erlapの意である。）６０６８が形成された。この時、
ソース領域６０６６、ドレイン領域６０６７はそれぞれ
（ｎ^-＋ｎ⁺）領域で形成され、Ｌov領域６０６８はｎ^-
領域で形成された。

【０１６４】また、画素ＴＦＴ６０８３には、チャネル
形成領域６０７０、６０７１、ソース領域６０７２、ド
レイン領域６０７３、ゲート絶縁膜を介してゲート電極
と重ならないＬＤＤ領域（以下、Ｌoff領域という。な
お、offとはoffsetの意である。）６０７４〜６０７
７、Ｌoff領域６０７５、６０７６に接したｎ⁺領域６０
７８が形成された。この時、ソース領域６０７２、ドレ
イン領域６０７３はそれぞれｎ⁺領域で形成され、Ｌoff
領域６０７４〜６０７７はｎ^--領域で形成された。

【０１６５】本発明は、アクティブマトリクス回路およ
びドライバー回路が要求する回路仕様に応じて各回路を
形成するＴＦＴの構造を最適化し、半導体装置の動作性
能および信頼性を向上させることができた。具体的に
は、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域
の配置を異ならせ、Ｌov領域またはＬoff領域を使い分
けることによって、同一基板上に高速動作またはホット
キャリア対策を重視したＴＦＴ構造と低オフ電流動作を
重視したＴＦＴ構造とを実現した。

【０１６６】例えば、アクティブマトリクス型表示装置
の場合、ｎチャネル型ＴＦＴ６０８２は高速動作を重視
するシフトレジスタ回路、分周波回路、信号分割回路、
レベルシフタ回路、バッファ回路などのロジック回路に
適している。また、ｎチャネル型ＴＦＴ６０８３は低オ
フ電流動作を重視したアクティブマトリクス回路、サン
プリング回路（サンプルホールド回路）に適している。

【０１６７】また、チャネル長３〜７μｍに対してＬov
領域の長さ（幅）は０．５〜３．０μｍ、代表的には
１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ６
０８３に設けられるＬoff領域６０７３〜６０７６の長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜
２．５μｍとすれば良い。

【０１６８】以上の工程によって作製されたアクティブ
マトリクス基板をもとに、表示装置を作製する。作製工
程例については、実施形態５を参照されたい。

【０１６９】（実施形態６）

【０１７０】図２１は、本発明の表示装置のアクティブ
マトリクス基板の別の構成の例である。８００１はｐチ
ャネル型ＴＦＴ、８００２はｎチャネル型ＴＦＴ、８０
０３はｎチャネル型ＴＦＴ、８００４はｎチャネル型Ｔ
ＦＴである。８００１、８００２、および８００３はド
ライバの回路部を構成し、８００４はアクティブマトリ
クス回路部を構成している。

【０１７１】８００５〜８０１３は、アクティブマトリ
クス回路を構成する画素ＴＦＴの半導体層である。８０
０５、８００９および８０１３はｎ⁺領域、８００６、
８００８、８０１０および８０１２はｎ^--領域、８００
７および８０１１はチャネル形成領域である。８０１４
は絶縁膜のキャップ層であり、チャネル形成領域にオフ
セット部を形成するために設けられる。

【０１７２】なお、本実施形態については、本出願人の
特許出願である、特願平１１−６７８０９号を参照する
ことができる。

【０１７３】（実施形態７）

【０１７４】上述の本発明の表示装置には、ＴＮ液晶以
外にも様々な液晶を用いることが可能である。例えば、
1998, SID, "Characteristics and Driving Scheme of
Polymer-Stabilized Monostable FLCD Exhibiting Fast
Response Time and High Contrast Ratio with Gray-S
cale Capability" by H. Furue et al.や、1997,SID DI
GEST, 841, "A Full-Color Thresholdless Antiferroel
ectric LCD Exhibiting Wide Viewing Angle with Fast
Response Time" by T. Yoshida et al.や、1996, J. M
ater. Chem. 6(4), 671-673, "Thresholdless antiferr
oelectricity in liquid crystals and its applicatio
n to displays" by S. Inui et al.や、米国特許第5594
569 号に開示された液晶を用いることが可能である。

【０１７５】ある温度域において反強誘電相を示す液晶
を反強誘電性液晶という。反強誘電性液晶を有する混合
液晶には、電場に対して透過率が連続的に変化する電気
光学応答特性を示す、無しきい値反強誘電性混合液晶と
呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、いわゆるＶ字型の電気光学応答特性を示すものが
あり、その駆動電圧が約±２．５Ｖ程度（セル厚約１μ
ｍ〜２μｍ）のものも見出されている。

【０１７６】ここで、いわゆるＶ字型の電気光学応答を
示す無しきい値反強誘電性混合液晶の印加電圧に対する
光透過率の特性を示す例を図２２に示す。図２２に示す
グラフの縦軸は透過率（任意単位）、横軸は印加電圧で
ある。なお、表示装置の入射側の偏光板の透過軸は、表
示装置のラビング方向にほぼ一致する無しきい値反強誘
電性混合液晶のスメクティック層の法線方向とほぼ平行
に設定されている。また、出射側の偏光板の透過軸は、
入射側の偏光板の透過軸に対してほぼ直角（クロスニコ
ル）に設定されている。

【０１７７】図２２に示されるように、このような無し
きい値反強誘電性混合液晶を用いると、低電圧駆動かつ
階調表示が可能となることがわかる。

【０１７８】このような低電圧駆動の無しきい値反強誘
電性混合液晶をアナログドライバを有する表示装置に用
いた場合には、画像信号のサンプリング回路の電源電圧
を、例えば、５Ｖ〜８Ｖ程度に抑えることが可能とな
る。よって、ドライバの動作電源電圧を下げることがで
き、表示装置の低消費電力化および高信頼性が実現でき
る。

【０１７９】また、このような低電圧駆動の無しきい値
反強誘電性混合液晶をデジタルドライバを有する表示装
置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げ
ることができるので、Ｄ／Ａ変換回路の動作電源電圧を
下げることができ、ドライバの動作電源電圧を低くする
ことができる。よって、表示装置の低消費電力化および
高信頼性が実現できる。

【０１８０】よって、このような低電圧駆動の無しきい
値反強誘電性混合液晶を用いることは、比較的ＬＤＤ領
域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、
０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用い
る場合においても有効である。

【０１８１】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を表示装置に用
いる場合には、画素に比較的大きな保持容量が必要とな
ってくる。よって、自発分極が小さな無しきい値反強誘
電性混合液晶を用いるのが好ましい。また、表示装置の
駆動方法を線順次駆動とすることにより、画素への階調
電圧の書き込み期間（ピクセルフィードピリオド）を長
くし、保持容量が小くてもそれを補うようにしてもよ
い。

【０１８２】なお、このような無しきい値反強誘電性混
合液晶を用いることによって低電圧駆動が実現されるの
で、表示装置の低消費電力が実現される。

【０１８３】なお、図２２に示すような電気光学特性を
有する液晶であれば、いかなるものも本発明の表示装置
の表示媒体として用いることができる。

【０１８４】（実施形態８）

【０１８５】上述の本発明の表示装置は、図２３に示す
ような３板式のプロジェクタに用いることができる。

【０１８６】図２３において、２４０１は白色光源、２
４０２〜２４０５はダイクロイックミラー、２４０６な
らびに２４０７は全反射ミラー、２４０８〜２４１０は
本発明の表示装置、および２４１１は投影レンズであ
る。

【０１８７】（実施形態９）

【０１８８】また、上述の本発明の表示装置は、図２４
に示すような３板式のプロジェクタに用いることもでき
る。

【０１８９】図２４において、２５０１は白色光源、２
５０２ならびに２５０３はダイクロイックミラー、２５
０４〜２５０６は全反射ミラー、２５０７〜２５０９は
本発明の表示装置、および２５１０はダイクロイックプ
リズム、および２５１１は投影レンズである。

【０１９０】（実施形態１０）

【０１９１】また、上述の実施形態１〜３で説明した本
発明の表示装置は、図２５に示すような単板式のプロジ
ェクタに用いることもできる。

【０１９２】図２５において、２６０１はランプとリフ
レクターとから成る白色光源である。２６０２、２６０
３、および２６０４は、ダイクロイックミラーであり、
それぞれ青、赤、緑の波長領域の光を選択的に反射す
る。２６０５はマイクロレンズアレイであり、複数のマ
イクロレンズによって構成されている。２６０６は本発
明の表示装置である。２６０７はフィールドレンズ、２
６０８は投影レンズ、２６０９はスクリーンである。

【０１９３】（実施形態１１）

【０１９４】上記実施形態８〜１０のプロジェクター
は、その投影方法によってリアプロジェクターとフロン
トプロジェクターとがある。

【０１９５】図２６（Ａ）はフロント型プロジェクタ−
であり、本体１０００１、本発明の表示装置１０００
２、光源１０００３、光学系１０００４、スクリーン１
０００５で構成されている。なお、図２６（Ａ）には、
表示装置を１つ組み込んだフロントプロジェクターが示
されているが、表示装置を３個（Ｒ、Ｇ、Ｂの光にそれ
ぞれ対応させる）組み込んことによって、より高解像度
・高精細のフロント型プロジェクタを実現することがで
きる。

【０１９６】図２６（Ｂ）はリア型プロジェクターであ
り、１０００６は本体、１０００７は表示装置であり、
１０００８は光源であり、１０００９はリフレクター、
１００１０はスクリーンである。なお、図２６（Ｂ）に
は、アクティブマトリクス型半導体表示装置を３個
（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリ
ア型プロジェクタが示されている。

【０１９７】（実施形態１２）

【０１９８】本実施形態では、本発明の表示装置をゴー
グル型ディスプレイに用いた例を示す。

【０１９９】図２７を参照する。２８０１はゴーグル型
ディスプレイ本体である。２８０２−Ｒならびに２８０
２−Ｌは本発明の表示装置であり、２８０３−Ｒならび
に２８０３−ＬはＬＥＤバックライトであり、２８０４
−Ｒならびに２８０４−Ｌは光学素子である。

【０２００】（実施形態１３）

【０２０１】本実施形態においては、本発明の表示装置
のバックライトにＬＥＤを用いて、フィールドシーケン
シャル駆動を行うものである。

【０２０２】図２８に示すフィールドシーケンシャル駆
動方法のタイミングチャートには、画像信号書き込みの
開始信号（Ｖsync信号）、赤（Ｒ）、緑（Ｇ）ならびに
青（Ｂ）のＬＥＤの点灯タイミング信号（Ｒ、Ｇならび
にＢ）、およびビデオ信号（ＶＩＤＥＯ）が示されてい
る。Ｔfはフレーム期間である。また、ＴR、ＴG、ＴB
は、それぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）のＬＥＤ点
灯期間である。

【０２０３】表示装置に供給される画像信号、例えばＲ
1は、外部から入力される赤に対応する元のビデオデー
タが時間軸方向に１／３に圧縮された信号である。ま
た、表示パネルに供給される画像信号、例えばＧ1は、
外部から入力される緑に対応する元のビデオデータが時
間軸方向に１／３に圧縮された信号である。また、表示
パネルに供給される画像信号、例えばＢ1は、外部から
入力される青に対応する元のビデオデータが時間軸方向
に１／３に圧縮された信号である。

【０２０４】フィールドシーケンシャル駆動方法におい
ては、ＬＥＤ点灯期間ＴR期間、ＴG期間およびＴB期間
に、それぞれＲ、Ｇ、ＢのＬＥＤが順に点灯する。赤の
ＬＥＤの点灯期間（ＴR）には、赤に対応したビデオ信
号（Ｒ1）が表示パネルに供給され、表示パネルに赤の
画像１画面分が書き込まれる。また、緑のＬＥＤの点灯
期間（ＴG）には、緑に対応したビデオデータ（Ｇ1）が
表示パネルに供給され、表示パネルに緑の画像１画面分
が書き込まれる。また、青のＬＥＤの点灯期間（ＴB）
には、青に対応したビデオデータ（Ｂ1）が表示装置に
供給され、表示装置に青の画像１画面分が書き込まれ
る。これらの３回の画像の書き込みにより、１フレーム
が形成される。

【０２０５】（実施形態１４）

【０２０６】本実施形態においては、本発明の表示装置
をノートブック型パーソナルコンピュータに用いた例を
図２９に示す。

【０２０７】３００１はノートブック型パーソナルコン
ピュータ本体であり、３００２は本発明の表示装置であ
る。また、バックライトにはＬＥＤが用いられている。
なお、バックライトに従来のように陰極管を用いても良
い。

【０２０８】（実施形態１５）

【０２０９】本発明の表示装置には他に様々な用途があ
る。本実施形態では、本発明の表示装置を組み込んだ半
導体装置について説明する。

【０２１０】このような半導体装置には、ビデオカメ
ラ、スチルカメラ、カーナビゲーション、パーソナルコ
ンピュータ、携帯情報端末（モバイルコンピュータ、携
帯電話など）などが挙げられる。それらの一例を図３０
に示す。

【０２１１】図３０（Ａ）は携帯電話であり、本体１１
００１、音声出力部１１００２、音声入力部１１００
３、本発明の表示装置１１００４、操作スイッチ１１０
０５、アンテナ１１００６で構成される。

【０２１２】図３０（Ｂ）はビデオカメラであり、本体
１２００１、本発明の表示装置１２００２、音声入力部
１２００３、操作スイッチ１２００４、バッテリー１２
００５、受像部１２０１２で構成される。

【０２１３】図３０（Ｃ）はモバイルコンピュータであ
り、本体１３００１、カメラ部１３００２、受像部１３
００３、操作スイッチ１３００４、本発明の表示装置１
３００５で構成される。

【０２１４】図３０（Ｄ）は携帯書籍（電子書籍）であ
り、本体１４００１、本発明の表示装置１４００２、１
４００３、記憶媒体１４００４、操作スイッチ１４００
５、アンテナ１４００６で構成される。

【０２１５】図３１（Ａ）はパーソナルコンピュータで
あり、本体２６０１、映像入力部２６０２、表示部２６
０３、キーボード２６０４等を含む。本発明の表示装置
は表示部２６０３に用いることができる。

【０２１６】図３１（Ｂ）は電子遊戯機器（ゲーム機
器）であり、本体２７０１、記録媒体２７０２、表示部
２７０３およびコントローラー２７０４を含む。この電
子遊戯機器から出力された音声や映像は筐体２７０５お
よび表示部２７０６を含む表示ディスプレイにて再生さ
れる。コントローラー２７０４と本体２７０１との間の
通信手段または電子遊戯機器と表示ディスプレイとの間
の通信手段は、有線通信、無線通信もしくは光通信が使
える。本実施例では赤外線をセンサ部２７０７、２７０
８で検知する構成となっている。本発明の表示装置は表
示部２７０３に用いることができる。

【０２１７】図３１（Ｃ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤー（画
像再生装置）であり、本体１２８０１、表示部１２８０
２、スピーカ部１２８０３、記録媒体１２８０４及び操
作スイッチ１２８０５を含む。なお、この画像再生装置
は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａ
ｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画
鑑賞やゲームやインターネットを行うことができる。本
発明の表示装置は表示部１２８０２に用いることができ
る。

【０２１８】図３１（Ｄ）はデジタルカメラであり、本
体２９０１、表示部２９０２、接眼部２９０３、操作ス
イッチ２９０４、受像部（図示せず）を含む。本発明の
表示装置は表示部２９０２に用いることができる。

【０２１９】（実施形態１６）本実施形態では、本発明
の表示装置としてＥＬ（エレクトロルミネッセンス）表
示装置を作製した例について説明する。

【０２２０】図３２（Ａ）は本実施形態のＥＬ表示装置
の上面図である。図３１（Ａ）において、４０１０は基
板、４０１１は画素部、４０１２はソース側駆動回路、
４０１３はゲート側駆動回路であり、それぞれの駆動回
路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至
り、外部機器へと接続される。

【０２２１】図３２（Ｂ）は本実施形態のＥＬ表示装置
の断面構造である。このとき、少なくとも画素部、好ま
しくは駆動回路及び画素部を囲むようにしてカバー材１
６０００、シール材１７０００、密封材（第２のシール
材）１７００１が設けられている。

【０２２２】また、基板４０１０、下地膜４０２１の上
に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦ
Ｔとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を
図示している。）４０２２及び画素部用ＴＦＴ４０２３
（但し、ここではＥＬ素子への電流を制御するＴＦＴだ
け図示している。）が形成されている。

【０２２３】駆動回路用ＴＦＴ４０２２、画素部用ＴＦ
Ｔ４０２３が完成したら、樹脂材料でなる層間絶縁膜
（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３の
ドレインと電気的に接続する透明導電膜でなる画素電極
４０２７を形成する。透明導電膜としては、酸化インジ
ウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または
酸化インジウムと酸化亜鉛との化合物を用いることがで
きる。そして、画素電極４０２７を形成したら、絶縁膜
４０２８を形成し、画素電極４０２７上に開口部を形成
する。

【０２２４】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。

【０２２５】本実施形態では、シャドーマスクを用いて
蒸着法によりＥＬ層を形成する。シャドーマスクを用い
て画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。

【０２２６】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施形態ではマルチチャン
バー方式（クラスターツール方式）の成膜装置を用いる
ことで上述のような成膜を可能とする。

【０２２７】なお、本実施形態では陰極４０３０とし
て、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウ
ム）膜の積層構造を用いる。具体的にはＥＬ層４０２９
上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を
形成し、その上に３００ｎｍ厚のアルミニウム膜を形成
する。勿論、公知の陰極材料であるＭｇＡｇ電極を用い
ても良い。そして陰極４０３０は４０３１で示される領
域において配線４０１６に接続される。配線４０１６は
陰極４０３０に所定の電圧を与えるための電源供給線で
あり、導電性ペースト材料４０３２を介してＦＰＣ４０
１７に接続される。

【０２２８】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。

【０２２９】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜１６００３、充填材１６
００４、カバー材１６０００が形成される。

【０２３０】さらに、ＥＬ素子部を囲むようにして、カ
バー材１６０００と基板４０１０の内側にシール材１７
０００が設けられ、さらにシール材１７０００の外側に
は密封材（第２のシール材）１７００１が形成される。

【０２３１】このとき、この充填材１６００４は、カバ
ー材１６０００を接着するための接着剤としても機能す
る。充填材１６００４としては、ＰＶＣ（ポリビニルク
ロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ
（ポリビニルブチラル）またはＥＶＡ（エチレンビニル
アセテート）を用いることができる。この充填材６００
４の内部に乾燥剤を設けておくと、吸湿効果を保持でき
るので好ましい。

【０２３２】また、充填材１６００４の中にスペーサー
を含有させてもよい。このとき、スペーサーをＢａＯな
どからなる粒状物質とし、スペーサー自体に吸湿性をも
たせてもよい。

【０２３３】スペーサーを設けた場合、パッシベーショ
ン膜１６００３はスペーサー圧を緩和することができ
る。また、パッシベーション膜とは別に、スペーサー圧
を緩和する樹脂膜などを設けてもよい。

【０２３４】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材１６０
０４としてＰＶＢやＥＶＡを用いる場合、数十μｍのア
ルミニウムホイルをＰＶＦフィルムやマイラーフィルム
で挟んだ構造のシートを用いることが好ましい。

【０２３５】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材１６０００が透光性を有す
る必要がある。

【０２３６】また、配線４０１６はシール材１７０００
および密封材１７００１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシール材１７０００および密
封材１７００１の下を通ってＦＰＣ４０１７に電気的に
接続される。

【０２３７】（実施形態１７）本実施形態では、実施形
態１６とは異なる形態のＥＬ表示装置を作製した例につ
いて、図３３（Ａ）、３３（Ｂ）を用いて説明する。図
３２（Ａ）、３２（Ｂ）と同じ番号のものは同じ部分を
指しているので説明は省略する。

【０２３８】図３２（Ａ）は本実施形態のＥＬ表示装置
の上面図であり、図３３（Ａ）をＡ-Ａ'で切断した断面
図を図３３（Ｂ）に示す。

【０２３９】実施形態９に従って、ＥＬ素子の表面を覆
ってパッシベーション膜１６００３までを形成する。

【０２４０】さらに、EL素子を覆うようにして充填材１
６００４を設ける。この充填材１６００４は、カバー材
１６０００を接着するための接着剤としても機能する。
充填材１６００４としては、ＰＶＣ（ポリビニルクロラ
イド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリ
ビニルブチラル）またはＥＶＡ（エチレンビニルアセテ
ート）を用いることができる。この充填材１６００４の
内部に乾燥剤を設けておくと、吸湿効果を保持できるの
で好ましい。

【０２４１】また、充填材１６００４の中にスペーサー
を含有させてもよい。このとき、スペーサーをＢａＯな
どからなる粒状物質とし、スペーサー自体に吸湿性をも
たせてもよい。

【０２４２】スペーサーを設けた場合、パッシベーショ
ン膜１６００３はスペーサー圧を緩和することができ
る。また、パッシベーション膜とは別に、スペーサー圧
を緩和する樹脂膜などを設けてもよい。

【０２４３】また、カバー材１６０００としては、ガラ
ス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂ
ｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉ
ｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム、ポリエステルフィルムまたはア
クリルフィルムを用いることができる。なお、充填材１
６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍ
のアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。

【０２４４】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０２４５】次に、充填材１６００４を用いてカバー材
１６０００を接着した後、充填材１６００４の側面（露
呈面）を覆うようにフレーム材１６００１を取り付け
る。フレーム材１６００１はシール材（接着剤として機
能する）１６００２によって接着される。このとき、シ
ール材１６００２としては、光硬化性樹脂を用いるのが
好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用
いても良い。なお、シール材１６００２はできるだけ水
分や酸素を透過しない材料であることが望ましい。ま
た、シール材１６００２の内部に乾燥剤を添加してあっ
ても良い。

【０２４６】また、配線４０１６はシール材１６００２
と基板４０１０との隙間を通ってＦＰＣ４０１７に電気
的に接続される。なお、ここでは配線４０１６について
説明したが、他の配線４０１４、４０１５も同様にして
シール材１６００２の下を通ってＦＰＣ４０１７に電気
的に接続される。

【０２４７】（実施形態１８）本実形態では、ＥＬ表示
パネルにおける画素部のさらに詳細な断面構造を図３４
に、上面構造を図３５（Ａ）に、回路図を図３５（Ｂ）
に示す。図３４、図３５（Ａ）及び図３５（Ｂ）では共
通の符号を用いるので互いに参照すれば良い。

【０２４８】図３５において、基板３００１上に設けら
れたスイッチング用ＴＦＴ３００２は実施形態７のTFT
構造を用いてもよいし、公知のＴＦＴの構造を用いても
よい。本実施形態ではダブルゲート構造としているが、
構造及び作製プロセスに大きな違いはないので説明は省
略する。但し、ダブルゲート構造とすることで実質的に
二つのＴＦＴが直列された構造となり、オフ電流値を低
減することができるという利点がある。なお、本実施形
態ではダブルゲート構造としているが、シングルゲート
構造でも構わないし、トリプルゲート構造やそれ以上の
ゲート本数を持つマルチゲート構造でも構わない。

【０２４９】また、電流制御用ＴＦＴ３００３はＮＴＦ
Ｔを用いて形成される。このとき、スイッチング用ＴＦ
Ｔ３００２のドレイン配線３０３５は配線３０３６によ
って電流制御用ＴＦＴのゲート電極３０３７に電気的に
接続されている。また、３０３８で示される配線は、ス
イッチング用ＴＦＴ３００２のゲート電極３０３９ａ、
３０３９ｂを電気的に接続するゲート配線である。

【０２５０】電流制御用ＴＦＴはＥＬ素子を流れる電流
量を制御するための素子であるため、多くの電流が流
れ、熱による劣化やホットキャリアによる劣化の危険性
が高い素子でもある。そのため、電流制御用ＴＦＴのド
レイン側に、ゲート絶縁膜を介してゲート電極に重なる
ようにＬＤＤ領域を設ける本発明の構造は極めて有効で
ある。

【０２５１】また、本実施形態では電流制御用ＴＦＴ３
００３をシングルゲート構造で図示しているが、複数の
ＴＦＴを直列につなげたマルチゲート構造としても良
い。さらに、複数のＴＦＴを並列につなげて実質的にチ
ャネル形成領域を複数に分割し、熱の放射を高い効率で
行えるようにした構造としても良い。このような構造は
熱による劣化対策として有効である。

【０２５２】また、図３５（Ａ）に示すように、電流制
御用ＴＦＴ３００３のゲート電極３０３７となる配線は
３００４で示される領域で、電流制御用ＴＦＴ３００３
のドレイン配線３０４０と絶縁膜を介して重なる。この
とき、３００４で示される領域ではコンデンサが形成さ
れる。このコンデンサ３００４は電流制御用ＴＦＴ３０
０３のゲートにかかる電圧を保持するためのコンデンサ
として機能する。なお、ドレイン配線３０４０は電流供
給線（電源線）３００６に接続され、常に一定の電圧が
加えられている。

【０２５３】スイッチング用ＴＦＴ３００２及び電流制
御用ＴＦＴ３００３の上には第１パッシベーション膜３
０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜
３０４２が形成される。平坦化膜３０４２を用いてＴＦ
Ｔによる段差を平坦化することは非常に重要である。後
に形成されるＥＬ層は非常に薄いため、段差が存在する
ことによって発光不良を起こす場合がある。従って、Ｅ
Ｌ層をできるだけ平坦面に形成しうるように画素電極を
形成する前に平坦化しておくことが望ましい。

【０２５４】また、３０４３は反射性の高い導電膜でな
る画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦ
Ｔ３００３のドレインに電気的に接続される。画素電極
３０４３としてはアルミニウム合金膜、銅合金膜または
銀合金膜など低抵抗な導電膜またはそれらの積層膜を用
いることが好ましい。勿論、他の導電膜との積層構造と
しても良い。

【０２５５】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク３０４４a、３０４４bにより形成された溝
（画素に相当する）の中に発光層３０４５が形成され
る。なお、ここでは一画素しか図示していないが、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を
作り分けても良い。発光層とする有機ＥＬ材料としては
π共役ポリマー系材料を用いる。代表的なポリマー系材
料としては、ポリパラフェニレンビニレン（ＰＰＶ）
系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオ
レン系などが挙げられる。

【０２５６】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。

【０２５７】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。

【０２５８】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。

【０２５９】例えば、本実施形態ではポリマー系材料を
発光層として用いる例を示したが、低分子系有機ＥＬ材
料を用いても良い。また、電荷輸送層や電荷注入層とし
て炭化珪素等の無機材料を用いることも可能である。こ
れらの有機ＥＬ材料や無機材料は公知の材料を用いるこ
とができる。

【０２６０】本実施形態では発光層３０４５の上にＰＥ
ＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリ
ン）でなる正孔注入層３０４６を設けた積層構造のＥＬ
層としている。そして、正孔注入層３０４６の上には透
明導電膜でなる陽極３０４７が設けられる。本実施形態
の場合、発光層３０４５で生成された光は上面側に向か
って（ＴＦＴの上方に向かって）放射されるため、陽極
は透光性でなければならない。透明導電膜としては酸化
インジウムと酸化スズとの化合物や酸化インジウムと酸
化亜鉛との化合物を用いることができるが、耐熱性の低
い発光層や正孔注入層を形成した後で形成するため、可
能な限り低温で成膜できるものが好ましい。

【０２６１】陽極３０４７まで形成された時点でＥＬ素
子３００５が完成する。なお、ここでいうＥＬ素子３０
０５は、画素電極（陰極）３０４３、発光層３０４５、
正孔注入層３０４６及び陽極３０４７で形成されたコン
デンサを指す。図２２Ａに示すように画素電極３０４３
は画素の面積にほぼ一致するため、画素全体がＥＬ素子
として機能する。従って、発光の利用効率が非常に高
く、明るい画像表示が可能となる。

【０２６２】ところで、本実施形態では、陽極３０４７
の上にさらに第２パッシベーション膜３０４８を設けて
いる。第２パッシベーション膜３０４８としては窒化珪
素膜または窒化酸化珪素膜が好ましい。この目的は、外
部とＥＬ素子とを遮断することであり、有機ＥＬ材料の
酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガ
スを抑える意味との両方を併せ持つ。これによりＥＬ表
示装置の信頼性が高められる。

【０２６３】以上のように本実施形態のＥＬ表示パネル
は図２１のような構造の画素からなる画素部を有し、オ
フ電流値の十分に低いスイッチング用ＴＦＴと、ホット
キャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。

【０２６４】（実施形態１９）本実施形態では、実施形
態１８に示した画素部において、ＥＬ素子３００５の構
造を反転させた構造について説明する。説明には図３５
を用いる。なお、図３４の構造と異なる点はＥＬ素子の
部分と電流制御用ＴＦＴだけであるので、その他の説明
は省略することとする。

【０２６５】図３６において、電流制御用ＴＦＴ３１０
３はＰＴＦＴを用いて形成される。

【０２６６】本実施形態では、画素電極（陽極）３０５
０として透明導電膜を用いる。具体的には酸化インジウ
ムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、
酸化インジウムと酸化スズとの化合物でなる導電膜を用
いても良い。

【０２６７】そして、絶縁膜でなるバンク３０５１ａ、
３０５１ｂが形成された後、溶液塗布によりポリビニル
カルバゾールでなる発光層３０５２が形成される。その
上にはカリウムアセチルアセトネートでなる電子注入層
３０５３、アルミニウム合金でなる陰極３０５４が形成
される。この場合、陰極３０５４がパッシベーション膜
としても機能する。こうしてＥＬ素子３１０１が形成さ
れる。

【０２６８】本実施形態の場合、発光層３０５２で発生
した光は、矢印で示されるようにＴＦＴが形成された基
板の方に向かって放射される。

【０２６９】また、実施形態１２，１３、１４または１
５の電子機器の表示部として本実施形態のＥＬ表示パネ
ルを用いることは有効である。

【０２７０】（実施形態２０）本実施形態では、図３５
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図３７（Ａ）〜（Ｃ）に示す。なお、本実
施形態において、３２０１はスイッチング用ＴＦＴ３２
０２のソース配線、３２０３はスイッチング用ＴＦＴ３
２０２のゲート配線、３２０４は電流制御用ＴＦＴ、３
２０５はコンデンサ、３２０６、３２０８は電流供給
線、３２０７はＥＬ素子とする。

【０２７１】図３７（Ａ）は、二つの画素間で電流供給
線３２０６を共通とした場合の例である。即ち、二つの
画素が電流供給線３２０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０２７２】また、図３７（Ｂ）は、電流供給線３２０
８をゲート配線３２０３と平行に設けた場合の例であ
る。なお、図３７（Ｂ）では電流供給線３２０８とゲー
ト配線３２０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線３２０８とゲート配線３２０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０２７３】また、図３５（Ｃ）は、図３５（Ｂ）の構
造と同様に電流供給線３２０８をゲート配線３２０３と
平行に設け、さらに、二つの画素を電流供給線３２０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線３２０８をゲート配線３２０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。

【０２７４】（実施形態２１）図３５（Ａ）、３５
（Ｂ）では電流制御用ＴＦＴ３００３のゲートにかかる
電圧を保持するためにコンデンサ３００４を設ける構造
としているが、コンデンサ３００４を省略することも可
能である。本実施形態の場合、電流制御用ＴＦＴ３００
３として、ゲート絶縁膜を介してゲート電極に重なるよ
うに設けられたＬＤＤ領域を有しているＴＦＴを用いて
いる。この重なり合った領域には一般的にゲート容量と
呼ばれる寄生容量が形成されるが、本実施形態ではこの
寄生容量をコンデンサ３００４の代わりとして積極的に
用いる点に特徴がある。

【０２７５】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。

【０２７６】また、本実施形態２０に示した図３６
（Ａ），（Ｂ），（Ｃ）の構造においても同様に、コン
デンサ３２０５を省略することは可能である。

【０２７７】

【発明の効果】

【０２７８】本発明の表示装置によると、Ｄ／Ａ変換回
路の能力以上の多階調表示をおこなうことができる。よ
って、小型の表示装置を実現することが可能となる。

【図面の簡単な説明】

【図１】 本発明の表示装置の概略構成図である。

【図２】 本発明の表示装置の概略構成図である。

【図３】 本発明の表示装置のある実施形態の概略構成
図である。

【図４】 本発明の表示装置のある実施形態のアクティ
ブマトリクス回路、ソースドライバおよびゲートドライ
バの回路構成図である。

【図５】 本発明の表示装置のある実施形態の階調表示
レベルを示す図である。

【図６】 本発明の表示装置のある実施形態の駆動タイ
ミングチャートを示す図である。

【図７】 本発明の表示装置のある実施形態の駆動タイ
ミングチャートを示す図である。

【図８】 本発明の表示装置のある実施形態の駆動タイ
ミングチャートを示す図である。

【図９】 本発明の表示装置のある実施形態の概略構成
図である。

【図１０】 本発明の表示装置のある実施形態の概略構
成図である。

【図１１】 本発明の表示装置のある実施形態の概略構
成図である。

【図１２】 本発明の表示装置のある実施形態のアクテ
ィブマトリクス回路、ソースドライバおよびゲートドラ
イバの回路構成図である。

【図１３】 本発明の表示装置のある実施形態の駆動タ
イミングチャートを示す図である。

【図１４】 本発明の表示装置のある実施形態の駆動タ
イミングチャートを示す図である。

【図１５】 本発明の表示装置の作製工程例を示す図で
ある。

【図１６】 本発明の表示装置の作製工程例を示す図で
ある。

【図１７】 本発明の表示装置の作製工程例を示す図で
ある。

【図１８】 本発明の表示装置の作製工程例を示す図で
ある。

【図１９】 本発明の表示装置の作製工程例を示す図で
ある。

【図２０】 本発明の表示装置の作製工程例を示す図で
ある。

【図２１】 本発明の表示装置の作製工程例を示す図で
ある。

【図２２】 無しきい値反強誘電性混合液晶の印加電圧
−透過率特性を示すグラフである。

【図２３】 本発明の表示装置を用いた３板式プロジェ
クタの概略構成図である。

【図２４】 本発明の表示装置を用いた３板式プロジェ
クタの概略構成図である。

【図２５】 本発明の表示装置を用いた単板式プロジェ
クタの概略構成図である。

【図２６】 本発明の表示装置を用いたフロントプロジ
ェクタおよびリアプロジェクタの概略構成図である。

【図２７】 本発明の表示装置を用いたゴーグル型ディ
スプレイの概略構成図である。

【図２８】 フィールドシーケンシャル駆動のタイミン
グチャートである。

【図２９】 本発明の表示装置を用いたノートブック型
パーソナルコンピュータの概略構成図である。

【図３０】 本発明の表示装置を用いた電子機器の例で
ある。

【図３１】 本発明の表示装置を用いた電子機器の例で
ある。

【図３２】 ＥＬ表示装置の上面構造および断面構造を
示す図である。

【図３３】 ＥＬ表示装置の上面構造および断面構造を
示す図である。

【図３４】 ＥＬ表示装置の断面構造を示す図である。

【図３５】 ＥＬ表示装置の上面構造および回路構造を
示す図である。

【図３６】 ＥＬ表示装置の断面構成を示す図である。

【図３７】 ＥＬ表示装置の画素部の回路構成を示す図
である。

【符号の説明】

１０１ 表示装置 １０１−１ ソースドライバ １０１−２ ゲートドライバ １０１−３ ゲートドライバ １０１−４ アクティブマトリクス回路 １０２ デジタルビデオデータ時間階調処理回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｋ ６８０Ｃ ６８０ ６８０Ａ ６８０Ｔ Ｇ０２Ｆ 1/136 ５００

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数の画素ＴＦＴがマトリクス状に配置さ
   れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
   バおよびゲートドライバと、 を有する表示装置であって、 外部から入力されるｍビットデジタルビデオデータのう
   ち、ｎビットを電圧階調の情報として、かつ（ｍ−ｎ）
   ビットを時間階調の情報として（ｍ、ｎは共に２以上の
   正数、かつｍ＞ｎ）用いることによって、電圧階調と時
   間階調とを同時に行うことを特徴とする表示装置。
2. 【請求項２】複数の画素ＴＦＴがマトリクス状に配置さ
   れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
   バおよびゲートドライバと、 外部から入力されるｍビットデジタルビデオデータをｎ
   ビットデジタルビデオデータに変換し、前記ソースドラ
   イバに前記ｎビットデジタルビデオデータを供給する回
   路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する
   表示装置であって、 電圧階調と時間階調とを同時に行い、２^m-n個のサブフ
   レームによって１フレームの映像を形成することによっ
   て表示を行うことを特徴とする表示装置。
3. 【請求項３】複数の画素ＴＦＴがマトリクス状に配置さ
   れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
   バおよびゲートドライバと、を有する表示装置であっ
   て、 外部から入力されるｍビットデジタルビデオデータのう
   ち、ｎビットを電圧階調の情報として、かつ（ｍ−ｎ）
   ビットを時間階調の情報として（ｍ、ｎは共に２以上の
   正数、かつｍ＞ｎ）用いることによって、電圧階調と時
   間階調とを同時に行い、（２^m−（２^m-n−１））通りの
   表示階調を得ることを特徴とする表示装置。
4. 【請求項４】複数の画素ＴＦＴがマトリクス状に配置さ
   れたアクティブマトリクス回路と、 前記アクティブマトリクス回路を駆動するソースドライ
   バおよびゲートドライバと、 外部から入力されるｍビットデジタルビデオデータをｎ
   ビットデジタルビデオデータに変換し、前記ソースドラ
   イバに前記ｎビットデジタルビデオデータを供給する回
   路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する
   表示装置であって、 電圧階調と時間階調とを同時に行い、２^m-n個のサブフ
   レームによって１フレームの映像を形成し、（２^m−
   （２^m-n−１））通りの表示階調を得ることを特徴とす
   る表示装置。
5. 【請求項５】前記表示装置には、Ｖ字型の電気光学特性
   を示す無しきい値反強誘電性混合液晶が用いられること
   を特徴とする請求項１乃至４のいずれか一に記載の表示
   装置。
6. 【請求項６】前記ｍは８、前記ｎは２であることを特徴
   とする請求項１乃至４のいずれか一に記載の表示装置。
7. 【請求項７】前記ｍは１２、前記ｎは４であることを特
   徴とする請求項１乃至４のいずれか一に記載の表示装
   置。
8. 【請求項８】請求項１乃至７のいずれか一に記載の表示
   装置を３個有するリアプロジェクター。
9. 【請求項９】請求項１乃至７のいずれか一に記載の表示
   装置を３個有するフロントプロジェクター。
10. 【請求項１０】請求項１乃至７のいずれか一に記載の表
    示装置を１個有する単板式リアプロジェクター。
11. 【請求項１１】請求項１乃至７のいずれか一に記載の表
    示装置を２個有するゴーグル型ディスプレイ。
12. 【請求項１２】請求項１乃至７のいずれか一に記載の表
    示装置を有する携帯情報端末。
13. 【請求項１３】請求項１乃至７のいずれか一に記載の表
    示装置を有するノートブック型パーソナルコンピュー
    タ。