JPH01264302A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は発振回路さらにはそれにおける発振初期の安定
化技術に関し、例えば、外部クロックの供給を受ける発
振動作と、外付けされた振動子との共振による発振動作
とを選択可能なマイクロコンピュータチップに含まれる
発振回路に適用して有効な技術に関するものである。

〔従来技術〕

マイクロコンピュータの基準動作クロックを形成するよ
うな発振回路は、第４図及び第５図に示されるように、
入力の変化に応じて出力が変化するインバータのような
ゲート回路１の入出力端子間に帰還抵抗Ｒを結合した基
本的構成を備え、そのゲート回路１の入力端子と出力端
子の夫々接続されているイタスターナル／クリスタル端
子ＥＸ′１“八■、とクリスタル端子Ｘ　Ｔ　Ａ　ｒ、
とに振動子を接続し、又はイタスターナル／クリスタル
端子ＥＸ′１゛Δｒ、に外部クロックを供給して１発振
出力もしくはクロック出力を内部に供給するようになっ
ている。このときその発振出力もしくはタロツク出力に
関しては、第５図のように上記ゲー１へ回路１の入力端
子からインバータ２を介して内部に供給する方式と、第
４図のように上記ゲート回路１の出力端子からインバー
タ２を介して内部に供給する方式がある。

尚、発振回路について記載された文献の例としては特願
昭６２−１．４０５３がある。

〔発明が解決しようとする課題〕

ところで１本発明者らの検討によれば、第５図のように
上記ゲート回路１の出力端子から発振回路出力を内部に
供給する場合には、ゲート回路１の出力ゲインが直接的
に作用するため発振の安定性は高い反面、イタスターナ
ル／クリスタル端子Ｅ　Ｘ　Ｔ　Ａ　Ｉ、から直接外部
クロックが供給される場合には当該ゲート回路自体の動
作りｆ延により、テスティングなどにおいて外部供給ク
ロックと内部に供給されるクロック出力との間で同期を
採り難くなるという問題のあることが明らかにされた。

一方、第４図のようにゲート回路１の入力端子から発振
出力を内部に供給する場合には、ゲート回路１によるイ
ンバータ２の駆動能力は第５図に比べて小さくされ、ま
た、相補型ＭＯ８回路によって構成されるようなゲート
回路やインバータ２はその入力端子と出力端子との間（
ゲート・ドレイン間）に不所望な寄生容量を持つことに
なる。

この寄生容ｈｔは、入力と出力が逆位相になるインバー
タの性質」；、出力振幅に応じて入力振幅を抑えてその
影響を反対側のゲート回路１の入力に与えるというミラ
ー効果を生じさせるため、特に振動子を利用する発振初
期におけるような入力信号振幅が小さく不安定な状態に
おいては、ゲート回路１がそのミラー効果の影響を強く
受けて１発振が安定するまでに比較的長い時間がかかっ
たりする虞のあることが明らかにされた。

本発明の目的は、振動子を利用した初期の発振安定性を
保証することができると共に、直接外部ロックの供給を
受ける場合においては内部へ供給するクロック出力と外
部クロックとの同期を採り易い発振回路を提供すること
にある。

本発明の１１１ｆ記ならびにそのほかの［１的と新規な
特徴は１本川ＩＩ＋書の記述及び添付図面から明らかに
なるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなオ）ち、人力の変化に応じて出力が変化するゲー１
へ回路の入出力端子間に帰還抵抗を結合し、そのグー１
〜回路の入力端子に外部クロックが供給され、又はその
ゲー１へ回路の入力端子及び出力端子に振動子が接続さ
れることにより、」１記ゲート回路の入力端子からイン
バータを介して発振出力を９！）るようにされて成る発
振回路であって、上記ゲート回路の入力端子とインバー
タの入力端子との間に抵抗を挿入するものである。この
発振回路を半導体集積回路に内蔵させるとき、」１記抵
抗は、拡散抵抗やポリシリコン抵抗とすることもできる
が、ＭｏＳトランジスタのような能１すｊ素子のオン抵
抗とすることもできろ。

また、」１記抵抗は、インバータの入力保護抵抗を兼ね
るように構成することもできる。

〔作　用〕

Ｊ−記した手段によれば、相補型ＭＯ８回路によって構
成されるようなインバータの入力端子と出力端子との間
に存在する不所望な寄生容量は、当該インバータの出力
振幅に応じて当該インバータの人力振幅を抑えるように
作用しようとするが、このようにして振幅が抑えられた
信号がゲート回路の入力端子に伝播されるとき、このゲ
ート回路の入力端子とインバータの入力端子との間に介
在されている抵抗がその伝播を遅延もしくは制限するこ
とにより、ゲート回路の入力振幅が小さく不安定な発振
初期において、発振が安定するまでの時間が長くなるこ
とを防止して、振動子を利用した発振初期の安定性を保
証する。更に、ゲート回路の入力端子から発振出力を内
部に供給する回路構成になっているため、直接外部クロ
ックが供給される場合には内部へ供給するクロック出力
と外部クロックとの同期が採り易くなる。

〔実　施　例〕

第１図は本発明の一実施例である発振回路を示す回路図
である。同図に示される発振回路は、特に制限されない
が、マイクロコンピュータのための基準動作クロックを
形成する回路である。

この発振回路は、入力の変化に応じて出力が変化するゲ
ート回路の一例である相補型ＭＯ８（以下単にＣＭ　Ｏ
Ｓとも記す）インバータ１０の入出力端子間に帰還抵抗
Ｉくを結合した基本的構成を備え、そのＣＭ　ＯＳイン
バータ】Ｏの入力端子と出力端子は人力保護抵抗Ｒｉ、
、Ｒｉ２を介してイタスターナル／クリスタル端子Ｅ　
Ｘ　Ｔ　Ａ　Ｌとクリスタル端子Ｘ　’ｒ　Ａ　ｒ、と
に結合される。この発振回路をセラミック振功」子や水
晶振ｉｔ！Ｊ＋子を用いてその固有振動数に呼応する周
波数で自己発振させる場合には、上記イタスターナル／
クリスタル端子】３ＸＴ　Ａ　ｒ、及びクリスタル端子
Ｘ　Ｔ　Ａ　Ｌには振動子が結合される。また、この発
振回路に直接外部クロックイ４号を供給する場合には、
上記イタスターナル／クリスタル端子１’：　Ｘ　Ｔ　
Ａ　Ｔ、に外部クロックを供給する。

この発振回路における発振出力は、上記ＣＭＯＳインバ
ータ１０の入力ｇ１１子から別のＣＭＯＳインバータ１
［を介してマイクロコンピュータの内部に供給する。こ
のＣＭＯＳインバータ１１は専ら波形成形に利用される
。

このとき、」］記ＣＭＯＳインバータ１０の入力端子と
ＣＭ　ｏ　’；インバータ１１の入力端子との間には４
１（抗Ｒｄが介在されている。この抵抗は拡散抵抗やポ
リシリコン抵抗などによって構成することができる。

第１図の発振回路によれば、ＣＭＯＳインバータ１１の
入力端子と出力端子との間に存在する不所望な寄生容Ｍ
（ゲー１〜・ドレイン間の寄生容＋１０は、当該インバ
ータ１１の出力振幅に応じてこのインバータ１１の入力
振幅を抑制もしくは相殺しようとするが、このようにし
て振幅が抑えられた信号がＣＭＯＳインバータ１０の入
力端子に伝播されるとき、このＣＭＯＳインバータ１ｏ
の入力端子と、１一記ＣＭＯＳインバータ１１の入力端
子との間に介在されている抵抗Ｒｄがその伝播を遅延も
しくは制限することにより、ＣＭＯＳインバータ１０の
人力振幅が小さく不安定な自己発振初期において、発振
が安定するまでの時間が長くなることを防１１−シて、
自己発振初期の安定性を保証することができる。更に、
イタスターナル／クリスタル端子＋＜　ｘ　ＴΔ■、か
ら外部クロック（ｉ号を直接供給してこれをマイクロコ
ンピュータの内部に与える場合、その内部供給パスには
ＣＭＯＳインバータ１０が含まれていないことにより、
外部からの供給クロック信号と内部へ供給するクロック
信弼との間で同期を採り易く、マイクロコンピュータの
テスティングが困難になる事７ｍを免れることができる
。

第２図は本発明の他の実施例である発振回路を示す回路
図である。同図に示される発振回路においては、ＣＭＯ
Ｓインバータ１０，１．１の入力端子間に介在させる抵
抗を、常時オン状態に制御されるＭ　ＯＳ　Ｆ　Ｅ　’
ｌ”　Ｑ　１のオン抵抗によって構成する。その余のモ
カ成は第１図と同様である。特にＭＯＳ　Ｆ　ＥＴＱ　
１によって抵抗を構成する場合には、これを拡散抵抗や
ポリシリコン抵抗で形成する場合に比べてチップ占有面
積を小さくすることができろ、尚、上記Ｍ　ＯＳ　ｒｉ
’　Ｅ　ＴＱ　１は、エンハンスメント型、或いはデプ
レション型の何れによっても構成することができる。

第３図は本発明のその他の実施例である発振回路を示す
回路図である。同図に示される発振回路は、」］記低抵
抗　ｄを、ＣＭＯＳインバータ１０の入力端子とＣＭＯ
Ｓインバータ１１の入力端子間に才昌Ａで入力保護抵抗
Ｒ１，と直列になるように挿入する点が第１図の発振回
路と相違する。第１図と第３図における抵抗Ｒｄの結合
構成を比較すると、第３図の抵抗Ｒｄはに　Ｍ　ＯＳイ
ンバータ】１のための人力保護抵抗を兼ねているため、
第３図にｊ′？ける抵抗Ｒｄは人力保護抵抗Ｔ＜　ｊ、
に対してレイアウト的な制約を受けて当該抵抗Ｒｄのチ
ップ占有面積は第１図の構成に比べて大きくなる点を考
慮することが必要になる。

以、１−本発明者によってなされた発明を実施例に基づ
いて具体的に説明したが１本発明は上記実施例に限定さ
れずその要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。

例えば−上記実施例では入力の変化に応じて出力が変化
するゲーｊ−回路をＣＭＯＳインバータとして説明した
が、入力イネーブル信号が夫々一方の入力端子に供給さ
れる２人力型ナントゲートやノアゲートなどに変更して
、スタンバイ状態もしくは低消費電力状ｆＭにおいて発
振を停止させるようにすることもできる。

以」−の説明では主として本発明者によってなされた発
明をマイクロコンピュータに内蔵される発振回路に適用
した場合について説明したが１本発明はこれに限定され
るものではなく、発振回路を内蔵する各種半導体集積回
路などに広く適用することができる０本発明は少なくと
も直接外部クロックの供給を受は得ると共に自己発振可
能な条件のものに適用することができる。

〔発明の効果〕

本願にｔ９いて開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。

すなわち、ゲート回路とインバータの入力端子との間に
抵抗を介在せることにより、上記インバータの所ｍ１ミ
ラー容量のような寄生容基によるゲート回路の入力信号
振幅の抑制若しくは相殺作用が緩和され、これによって
、ゲート回路の入力振幅が小さく不安定な発振初期にお
いて２発振が安定するまでの時間が長くなることを防止
して、自己発振初ｆ（Ｊｌの９ｉ振安定性を保証するこ
とができるという効果がある。特に、その抵抗を能動素
子のオン抵抗とする場合には、これを拡散抵抗やポリシ
リコン抵抗で形成する場合に比べてチップ占有面積を小
さくすることができる。

更に、ゲート回路の入力端子から発振出力を内部に供給
する回路構成が採用されていることにより、直接外部ク
ロックの供給を受ける場合にも当該も外部クロックと内
部供給クロックとの同期が採り易く、この点において発
振回路の出力を基準動作クロックとするような半導体集
積回路のテスティングの容易性に寄与することができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例である発振回路を示す回路図
、 第２図は本発明の他の実施例である発振回路を示す回路
図。 第３図は本発明のその他の実施例である発振回路を示す
回路図、 第４図、第５図は従来のマイクロコンピュータの基本ク
ロックを形成するような発振回路図である。 １０・・・Ｃ：ＭＯＳインバータ、Ｒ・・・帰還抵抗、
Ｒｉ、。 Ｒ１２・・・入力保護抵抗、Ｒｄ・・・抵抗、Ｑｌ・・
・ＭＯＳＦＥＴ、１１・・・ＣＭＯＳインバータ、ＸＴ
ＡＬ・・・クリスタル端子、ＥＸＴＡＬ・・・イタスタ
ーナル／クリスタル端子。 第　　１　　図 第２図 第３図 第４ｖ！Ｊ 第５図

Claims (1)

1. 【特許請求の範囲】 １、入力の変化に応じて出力が変化するゲート回路の入
   出力端子間に帰還抵抗を結合し、そのゲート回路の入力
   端子に外部クロックが供給され、又はそのゲート回路の
   入力端子及び出力端子に振動子が接続されることにより
   、上記ゲート回路の入力端子からインバータを介して発
   振出力を得るようにされて成る発振回路であって、上記
   ゲート回路の入力端子とインバータの入力端子との間に
   抵抗を挿入したことを特徴とする発振回路。 ２、上記抵抗は能動素子のオン抵抗であることを特徴と
   する特許請求の範囲第１項記載の発振回路。 ３、上記抵抗は、インバータの入力保護抵抗を兼ねるも
   のであることを特徴とする特許請求の範囲第１項記載の
   発振回路。