JPH1117452A - 発振回路 - Google Patents
発振回路Info
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- JPH1117452A JPH1117452A JP9166409A JP16640997A JPH1117452A JP H1117452 A JPH1117452 A JP H1117452A JP 9166409 A JP9166409 A JP 9166409A JP 16640997 A JP16640997 A JP 16640997A JP H1117452 A JPH1117452 A JP H1117452A
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- JP
- Japan
- Prior art keywords
- inverter
- circuit
- oscillation circuit
- power supply
- power source
- Prior art date
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- Withdrawn
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【課題】発振回路を内蔵する場合、レイアウト上、電源
回路、発振回路、バッファ回路の全部、あるいは少なく
とも発振回路とバッファ回路ブロックは近接して配置さ
れる。そのため、互いの回路の動作により干渉を受けや
すく、バッファ回路のスイッチング動作時の電源へのス
パイクノイズや電源レベル変動により、発振回路のイン
バータのスレッショルドレベルが変動し、周波数特性が
ばらつく。 【解決手段】発振回路を内蔵する半導体装置において、
ノイズ源であるバッファ回路と影響を受ける発振回路の
間に抵抗を設け、ノイズの回り込みを低減する方法、あ
るいは、スイッチング動作を伴わない遅延回路を設け、
それぞれの動作タイミングをずらすことにより、バッフ
ァ回路のスイッチングノイズの影響を受けにくい発振回
路の構成とする。
回路、発振回路、バッファ回路の全部、あるいは少なく
とも発振回路とバッファ回路ブロックは近接して配置さ
れる。そのため、互いの回路の動作により干渉を受けや
すく、バッファ回路のスイッチング動作時の電源へのス
パイクノイズや電源レベル変動により、発振回路のイン
バータのスレッショルドレベルが変動し、周波数特性が
ばらつく。 【解決手段】発振回路を内蔵する半導体装置において、
ノイズ源であるバッファ回路と影響を受ける発振回路の
間に抵抗を設け、ノイズの回り込みを低減する方法、あ
るいは、スイッチング動作を伴わない遅延回路を設け、
それぞれの動作タイミングをずらすことにより、バッフ
ァ回路のスイッチングノイズの影響を受けにくい発振回
路の構成とする。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳ回路に
より構成する水晶発振回路のノイズ防止に関する。
より構成する水晶発振回路のノイズ防止に関する。
【０００２】
【従来の技術】従来、発振回路をチップに内蔵する場
合、図５に示すように、前記発振回路回路には消費電力
の低減化および、供給電源の安定化を考慮して、外部供
給電圧をＩＣ内部で降圧した定電圧電源回路により内部
電源を生成し、この電源を供給するのが一般的ある。
合、図５に示すように、前記発振回路回路には消費電力
の低減化および、供給電源の安定化を考慮して、外部供
給電圧をＩＣ内部で降圧した定電圧電源回路により内部
電源を生成し、この電源を供給するのが一般的ある。
【０００３】また、レイアウト上、定電圧回路、発振回
路、バッファ回路は近接して配置されている。
路、バッファ回路は近接して配置されている。
【０００４】
【発明が解決しようとする課題】上記の従来の方法で
は、レイアウト上、前記電源回路、発振回路、バッファ
回路の全部、あるいは少なくとも発振回路とバッファ回
路ブロックは近接して配置されているため、互いの回路
の動作により干渉を受けやすく、バッファ回路のスイッ
チング動作時の電源へのスパイクノイズや電源レベル変
動により、発振回路のインバータのスレッショルドレベ
ルが変動し、周波数特性にバラツキを生じる。
は、レイアウト上、前記電源回路、発振回路、バッファ
回路の全部、あるいは少なくとも発振回路とバッファ回
路ブロックは近接して配置されているため、互いの回路
の動作により干渉を受けやすく、バッファ回路のスイッ
チング動作時の電源へのスパイクノイズや電源レベル変
動により、発振回路のインバータのスレッショルドレベ
ルが変動し、周波数特性にバラツキを生じる。
【０００５】例えば、図５に示す従来の発振回路である
インバータ１のスレッショルド電圧ＶＩＮは次式で与え
られる。
インバータ１のスレッショルド電圧ＶＩＮは次式で与え
られる。
【０００６】 ＶＩＮ=(ＶDD-Ｖtp+(βN/βP)1/2*Ｖtn)/((βN/βP)1/2+１)・・・式（１） ここで、ＶＤＤは電源電圧、Ｖｔｐはインバータを構成
するＰｃｈトランジスタのスレッショルド電圧、Ｖｔｎ
は前記インバータを構成するＮｃｈトランジスタのスレ
ッショルド電圧、βＰは前記Ｐｃｈトランジスタの利得
係数、βＮは前記Ｎｃｈトランジスタの利得係数をそれ
ぞれ意味する。
するＰｃｈトランジスタのスレッショルド電圧、Ｖｔｎ
は前記インバータを構成するＮｃｈトランジスタのスレ
ッショルド電圧、βＰは前記Ｐｃｈトランジスタの利得
係数、βＮは前記Ｎｃｈトランジスタの利得係数をそれ
ぞれ意味する。
【０００７】上式より、Ｖｔｐ、Ｖｔｎ、βＮ、βＰは
それぞれプロセス、パターンによる固定値であるため、
ＶＤＤを関数としてＶＤＤの変動によってＶＩＮは変動
する。ＶＩＮは、水晶発振器Ｑの発振信号を受けてイン
バータ１が動作するための動作点であり、この動作点Ｖ
ＩＮの変動により発振回路の周波数は変動してしまう。
それぞれプロセス、パターンによる固定値であるため、
ＶＤＤを関数としてＶＤＤの変動によってＶＩＮは変動
する。ＶＩＮは、水晶発振器Ｑの発振信号を受けてイン
バータ１が動作するための動作点であり、この動作点Ｖ
ＩＮの変動により発振回路の周波数は変動してしまう。
【０００８】本発明の目的は、バッファ回路のスイッチ
ングノイズによって起こる電源変動を抑え、内蔵の発振
回路の発振周波数の安定化を図ることを目的とする。
ングノイズによって起こる電源変動を抑え、内蔵の発振
回路の発振周波数の安定化を図ることを目的とする。
【０００９】
【課題を解説するための手段】半導体集積回路におい
て、前記回路を動作させる基本周波数を決定する発振回
路と、前記発振回路をバッファリングするバッファ回路
を有する発振回路において、前記発振回路とバッファ回
路を同一電源とし、バッファ回路と電源との間に抵抗体
を設けることを特徴とする発振回路。あるいは、前記発
振回路とバッファ回路を同一電源とし、発振回路と電源
との間に抵抗体を設けることを特徴とする発振回路。あ
るいは、前記発振回路とバッファ回路を同一電源とし、
発振回路の出力信号を受ける半導体素子とバッファ回路
の間にスイッチング動作を伴わない遅延回路を有するこ
とを特徴とする発振回路。
て、前記回路を動作させる基本周波数を決定する発振回
路と、前記発振回路をバッファリングするバッファ回路
を有する発振回路において、前記発振回路とバッファ回
路を同一電源とし、バッファ回路と電源との間に抵抗体
を設けることを特徴とする発振回路。あるいは、前記発
振回路とバッファ回路を同一電源とし、発振回路と電源
との間に抵抗体を設けることを特徴とする発振回路。あ
るいは、前記発振回路とバッファ回路を同一電源とし、
発振回路の出力信号を受ける半導体素子とバッファ回路
の間にスイッチング動作を伴わない遅延回路を有するこ
とを特徴とする発振回路。
【００１０】
【発明の実施の形態】以下、本発明の発振回路を実施例
１により図面を用いて説明する。図１は本発明の発振回
路の電源ノイズ防止の一例である。図１において、Ｔｒ
Ｐ１とＴｒＮ１によりインバータ１を構成する。前記イ
ンバータ１のゲートは外付け部品である水晶発振器Ｑの
一端に接続し、ドレインを前記水晶発振器Ｑの他端に接
続し、前記ＴｒＰ１のソースは電源ＶＤＤに、前記Ｔｒ
Ｎ１のソースはＧＮＤにそれぞれ接続する。また、前記
インバータ１に対してバイアスを与えるための帰還抵抗
Ｒｆを前記インバータ１のゲート、ドレイン間に形成す
ることにより、発振回路を構成する。さらに、インバー
タ２をＴｒＰ２とＴｒＮ２により構成する。前記インバ
ータ１の出力が前記インバータ２の入力に入力され、イ
ンバータ２の出力は分周回路等の内部ロジックへ出力す
る。ここで、ＴｒＰ２、ＴｒＮ２のソースは直接電源に
接続せず、ＴｒＰ２のソースと電源ＶＤＤとの間に抵抗
ＲＰ２を形成し、ＴｒＮ２とＧＮＤの間に抵抗ＲＮ２を
形成する。
１により図面を用いて説明する。図１は本発明の発振回
路の電源ノイズ防止の一例である。図１において、Ｔｒ
Ｐ１とＴｒＮ１によりインバータ１を構成する。前記イ
ンバータ１のゲートは外付け部品である水晶発振器Ｑの
一端に接続し、ドレインを前記水晶発振器Ｑの他端に接
続し、前記ＴｒＰ１のソースは電源ＶＤＤに、前記Ｔｒ
Ｎ１のソースはＧＮＤにそれぞれ接続する。また、前記
インバータ１に対してバイアスを与えるための帰還抵抗
Ｒｆを前記インバータ１のゲート、ドレイン間に形成す
ることにより、発振回路を構成する。さらに、インバー
タ２をＴｒＰ２とＴｒＮ２により構成する。前記インバ
ータ１の出力が前記インバータ２の入力に入力され、イ
ンバータ２の出力は分周回路等の内部ロジックへ出力す
る。ここで、ＴｒＰ２、ＴｒＮ２のソースは直接電源に
接続せず、ＴｒＰ２のソースと電源ＶＤＤとの間に抵抗
ＲＰ２を形成し、ＴｒＮ２とＧＮＤの間に抵抗ＲＮ２を
形成する。
【００１１】図１において、抵抗ＲＰ２、ＲＮ２がない
場合、インバータ２のスイッチング動作により電源ＶＤ
ＤおよびＧＮＤにはスイッチングノイズが発生し、配線
抵抗ＲＣ１、ＲＣ２を介してインバータ１の電源へ伝搬
される。スイッチングノイズのパルス発生の期間、イン
バータ１の電源は変動し、例えば図２に示すように周波
数は電圧依存性を持っているため、図２の場合１ｍＶ電
源電圧が変動すると約５０ｐｐｍ変動する。ノイズ幅は
短くとも、ノイズが発振回路であるインバータ１の動作
タイミングと同期した場合には、インバータ１のスレッ
ショルド電圧は変動し、周波数変動の要因となる。図２
より、電源電圧に伝搬するノイズによる電源変動を抑え
ると、周波数変動も比例して下がることがわかる。
場合、インバータ２のスイッチング動作により電源ＶＤ
ＤおよびＧＮＤにはスイッチングノイズが発生し、配線
抵抗ＲＣ１、ＲＣ２を介してインバータ１の電源へ伝搬
される。スイッチングノイズのパルス発生の期間、イン
バータ１の電源は変動し、例えば図２に示すように周波
数は電圧依存性を持っているため、図２の場合１ｍＶ電
源電圧が変動すると約５０ｐｐｍ変動する。ノイズ幅は
短くとも、ノイズが発振回路であるインバータ１の動作
タイミングと同期した場合には、インバータ１のスレッ
ショルド電圧は変動し、周波数変動の要因となる。図２
より、電源電圧に伝搬するノイズによる電源変動を抑え
ると、周波数変動も比例して下がることがわかる。
【００１２】例えば、図１においてＲＣ１の値を２０ｍ
Ω／□のシート抵抗、１０μｍの配線幅、１００μｍの
配線長とすると、配線抵抗値は０．２Ωとなる。ここ
で、抵抗ＲＰ２を１０Ωで形成した場合、（ＲＰ２＋Ｒ
Ｃ１）＝１０．２Ωであり、従来の０．２Ωに対し５１
倍の抵抗を持つことにより、ノイズのピーク値が抑えら
れ、かつ、配線はＣＲ分布定数線路となっているため、
電源配線の容量と（ＲＰ２＋ＲＣ１）の抵抗によりノイ
ズの伝ぱん遅延時間が長くなり、インバータ１の動作と
ノイズとのタイミングがずれることにより、ノイズの影
響を受けにくくなる。これは、ＧＮＤへのノイズに対し
ても同様であり、ＲＮ２の形成により同様の効果を得
る。
Ω／□のシート抵抗、１０μｍの配線幅、１００μｍの
配線長とすると、配線抵抗値は０．２Ωとなる。ここ
で、抵抗ＲＰ２を１０Ωで形成した場合、（ＲＰ２＋Ｒ
Ｃ１）＝１０．２Ωであり、従来の０．２Ωに対し５１
倍の抵抗を持つことにより、ノイズのピーク値が抑えら
れ、かつ、配線はＣＲ分布定数線路となっているため、
電源配線の容量と（ＲＰ２＋ＲＣ１）の抵抗によりノイ
ズの伝ぱん遅延時間が長くなり、インバータ１の動作と
ノイズとのタイミングがずれることにより、ノイズの影
響を受けにくくなる。これは、ＧＮＤへのノイズに対し
ても同様であり、ＲＮ２の形成により同様の効果を得
る。
【００１３】次に、第二の実施例を図３に示す。第二の
実施例においては、第一の実施例の抵抗ＲＰ２、ＲＮ２
を削除し、新たにＴｒＰ１と電源ＶＤＤとの間に抵抗Ｒ
Ｐ１を形成し、ＴｒＮ１とＧＮＤとの間に抵抗ＲＮ１を
形成する。効果は第一の実施例と同様であるが、第二の
実施例の場合、インバータ１の電源へのノイズ全てに対
して、有効である。ただし、発振回路であるインバータ
１の動作電圧はＶＤＤよりもＲＰ１の抵抗分降下するた
め、抵抗ＲＰ１のないものに対して発振周波数が若干シ
フトするが、通常、水晶発振器Ｑに周波数補正容量を用
いて補正しているため問題はない。
実施例においては、第一の実施例の抵抗ＲＰ２、ＲＮ２
を削除し、新たにＴｒＰ１と電源ＶＤＤとの間に抵抗Ｒ
Ｐ１を形成し、ＴｒＮ１とＧＮＤとの間に抵抗ＲＮ１を
形成する。効果は第一の実施例と同様であるが、第二の
実施例の場合、インバータ１の電源へのノイズ全てに対
して、有効である。ただし、発振回路であるインバータ
１の動作電圧はＶＤＤよりもＲＰ１の抵抗分降下するた
め、抵抗ＲＰ１のないものに対して発振周波数が若干シ
フトするが、通常、水晶発振器Ｑに周波数補正容量を用
いて補正しているため問題はない。
【００１４】次に、第三の実施例を図４に示す。第三の
実施例においては、図５に示す従来例に対して、図４で
はインバータ１のドレインとインバータ２のゲートとの
間にスイッチング動作を伴わない遅延回路を設ける。例
えば、図４の様に抵抗Ｒと容量Ｃを形成し、ｔ＝Ｃ＊Ｒ
の時定数ｔを用い、インバータ１の動作が終了後、イン
バータ２が動作を開始するようにＣ、Ｒを設定し、遅延
回路を構成する。
実施例においては、図５に示す従来例に対して、図４で
はインバータ１のドレインとインバータ２のゲートとの
間にスイッチング動作を伴わない遅延回路を設ける。例
えば、図４の様に抵抗Ｒと容量Ｃを形成し、ｔ＝Ｃ＊Ｒ
の時定数ｔを用い、インバータ１の動作が終了後、イン
バータ２が動作を開始するようにＣ、Ｒを設定し、遅延
回路を構成する。
【００１５】従来例での各ノードの波形を図６に、第三
の実施例での各ノードの波形を図７に示す。図６におい
ては、インバータ１とインバータ２がほぼ同時に動作
し、インバータ２のスイッチングノイズがインバータ１
に影響する。一方、図７においては、インバータ１とイ
ンバータ２の動作タイミングがずれているため、インバ
ータ２のスイッチングノイズに対して、インバータ１は
電源ノイズの影響を受けにくい構造とすることが可能で
ある。
の実施例での各ノードの波形を図７に示す。図６におい
ては、インバータ１とインバータ２がほぼ同時に動作
し、インバータ２のスイッチングノイズがインバータ１
に影響する。一方、図７においては、インバータ１とイ
ンバータ２の動作タイミングがずれているため、インバ
ータ２のスイッチングノイズに対して、インバータ１は
電源ノイズの影響を受けにくい構造とすることが可能で
ある。
【００１６】上記の第一、第二、第三の実施例は単独に
実施するのみでなく、それぞれ組合せることも可能であ
る。
実施するのみでなく、それぞれ組合せることも可能であ
る。
【００１７】
【発明の効果】以上説明したようにこの発明によれば、
発振回路を内蔵する半導体装置において、バッファ回路
のスイッチングノイズの影響を受けにくい発振回路の構
成とすることで、周波数ばらつきを低減する発振回路を
提供できる。
発振回路を内蔵する半導体装置において、バッファ回路
のスイッチングノイズの影響を受けにくい発振回路の構
成とすることで、周波数ばらつきを低減する発振回路を
提供できる。
【図１】第１の実施例である発振回路の回路図。
【図２】発振回路における周波数の電圧依存の関係例。
【図３】第２の実施例である発振回路の回路図。
【図４】第３の実施例である発振回路の回路図。
【図５】従来例の発振回路の回路図。
【図６】従来例の発振回路のタイミング図。
【図７】第３の実施例の発振回路のタイミング図。
ＶＤＤ・・・電源電圧 ＧＮＤ・・・グラウンド ＴｒＰ１、ＴｒＰ２・・・Ｐｃｈトランジスタ ＴｒＮ１、ＴｒＮ２・・・Ｎｃｈトランジスタ ＲＰ１、ＲＰ２、ＲＮ１、ＲＮ２、ＲＣ１、ＲＣ２、
Ｒ、Ｒｆ・・・抵抗体 Ｃ・・・容量 Ｑ・・・水晶発振器
Ｒ、Ｒｆ・・・抵抗体 Ｃ・・・容量 Ｑ・・・水晶発振器
Claims (4)
- 【請求項１】半導体集積回路において、前記回路を動作
させる基本周波数を決定する水晶発振回路と、前記発振
回路の出力をバッファリングするバッファ回路を有する
発振回路。 - 【請求項２】請求項１記載の、前記発振回路と前記バッ
ファ回路を同一電源とし、前記バッファ回路と電源との
間に抵抗体を設けることを特徴とする発振回路。 - 【請求項３】請求項１記載の、前記発振回路と前記バッ
ファ回路を同一電源とし、前記発振回路と電源との間に
抵抗体を設けることを特徴とする発振回路。 - 【請求項４】請求項１記載の、前記発振回路と前記バッ
ファ回路を同一電源とし、前記発振回路と前記バッファ
回路の間にスイッチング動作を伴わない遅延回路を有す
ることを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166409A JPH1117452A (ja) | 1997-06-23 | 1997-06-23 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166409A JPH1117452A (ja) | 1997-06-23 | 1997-06-23 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117452A true JPH1117452A (ja) | 1999-01-22 |
Family
ID=15830893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9166409A Withdrawn JPH1117452A (ja) | 1997-06-23 | 1997-06-23 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117452A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003283303A (ja) * | 2002-03-27 | 2003-10-03 | Nec Microsystems Ltd | 半導体集積回路 |
| JP2007259052A (ja) * | 2006-03-23 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 水晶発振器 |
| JP2013031217A (ja) * | 2012-09-27 | 2013-02-07 | Seiko Epson Corp | バッファ回路 |
-
1997
- 1997-06-23 JP JP9166409A patent/JPH1117452A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003283303A (ja) * | 2002-03-27 | 2003-10-03 | Nec Microsystems Ltd | 半導体集積回路 |
| US7106144B2 (en) | 2002-03-27 | 2006-09-12 | Nec Electronics Corporation | Semiconductor integrated circuit |
| JP2007259052A (ja) * | 2006-03-23 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 水晶発振器 |
| US7579917B2 (en) | 2006-03-23 | 2009-08-25 | Panasonic Corporation | Output circuit for oscillator |
| JP2013031217A (ja) * | 2012-09-27 | 2013-02-07 | Seiko Epson Corp | バッファ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040610 |