JP2013031217A - バッファ回路 - Google Patents
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- 230000010355 oscillation Effects 0.000 claims abstract description 84
- 239000013078 crystal Substances 0.000 claims abstract description 56
- 239000003990 capacitor Substances 0.000 claims abstract description 34
- 230000000903 blocking effect Effects 0.000 claims description 5
- 230000003321 amplification Effects 0.000 abstract 1
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 1
- 230000001629 suppression Effects 0.000 description 19
- 230000006870 function Effects 0.000 description 6
- 238000001228 spectrum Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
【解決手段】水晶振動子を振動源とする発振回路部と、この発振回路部の出力信号を入力とするCMOSトランジスタのインバータからなる複数段のバッファ回路部11、12、13と、このバッファ回路部の出力から直流成分をカットするキャパシタCB1、CB2を介して増幅するCMOSプッシュプル型増幅回路14とを備えた水晶発振回路に於いて、バッファ回路部13のCMOSトランジスタTp4とCMOSトランジスタTn4間に抵抗素子R3、R4を接続し、その中間点はバッファ回路部13の出力として、前記抵抗素子と前記キャパシタとからなる時定数で出力信号の波形成形を行い、且つ前記抵抗素子のバイパス回路16をメモリ設定にて、MOSスイッチ手段17のオン/オフ切り替えにより可能とするメモリを備えてなる。
【選択図】図1
Description
特許文献1は公知の水晶発振器について記載している。図10は特許文献1に記載されている水晶発振回路の回路構成例を示した図である。この図10において、X1は水晶振動子、Rfは高周波抵抗、C1、C2は発振用容量、0は発振増幅回路、1は第1のバッファ回路(初段バッファ回路)、2は第2のバッファ回路(2段目バッファ回路)、3は第3のバッファ回路(3段目バッファ回路)、R1、R2は抵抗、CB1、CB2はコンデンサ、4は出力増幅回路、5は安定化電源、CVREGはバイパスコンデンサ、VREGは安定化電源5から出力される基準電圧である。
更に、出力周波数を分周した場合であっても容易に高調波抑制を実現できる水晶発振回路を提供することを目的とする。
この構成により、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができるとともに、周波数を分周させることができる。
この構成により、周波数を分周した場合でも、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができる。
この構成により、任意に高調波抑制機能を発揮させるか否かの選択ができる水晶発振回路とすることができるとともに、周波数を分周させることができる。
発振回路をICに集積化した場合でも、最終段のトランジスタのサイズを変えることなく、任意に出力波形の矩形波レベルを下げることができ、所望のレベルまで高調波レベルを抑圧することができる。
このような構成によって、分周された周波数の出力が可能となるとともに、分周出力時にも高調波抑圧モードの選択ができる。
同図に示すように、本発振回路は、発振部を構成する水晶振動子XTAL、高周波抵抗Rf、発振用容量C1、C2及びPch−CMOSトランジスタTp1、Nch−CMOSトランジスタTn1からなる発振増幅器としてのインバータ増幅器100を備えている。このインバータ増幅器100の出力側には、Pch−CMOSトランジスタTp2、Nch−CMOSトランジスタTn2とからなる初段バッファ回路部としてのインバータ増幅器11と、Pch−CMOSトランジスタTp3、Nch−CMOSトランジスタTn3とからなる2段目バッファ回路部としてのインバータ増幅器12と、Pch−CMOSトランジスタTp4、Nch−CMOSトランジスタTn4とからなる3段目バッファ回路部としてのインバータ増幅器13と、からなる3段増幅器が設けられ、発振出力を波形整形しながら増幅する。
分周出力時にも高調波抑圧モードの選択ができるようになり、低周波帯における高調波スペクトル特性の改善に繋がる。
第1の形態のバッファ回路は、周波数信号が入力される第1Pch−CMOSトランジスタと第1Nch−CMOSトランジスタとを備えている第1インバータを含む第1バッファ回路部と、第2Pch−CMOSトランジスタと第2Nch−CMOSトランジスタとを備えている第2インバータと、前記第1バッファ回路部からの出力信号が入力される入力端子と、出力端子と、前記第2Pch−CMOSトランジスタのドレインおよび前記第2Nch−CMOSトランジスタのドレインと前記出力端子との間に接続されている時定数変更素子とを含む第2バッファ回路部と、キャパシタを備えるとともに前記キャパシタを介して前記第2バッファ回路部の出力信号が入力されるCMOSプッシュプル型増幅回路と、前記第2Pch−CMOSトランジスタのドレインおよび前記第2Nch−CMOSトランジスタのドレインと前記出力端子との間に前記時定数変更素子と並列に接続されているMOSスイッチ手段と、前記MOSスイッチ手段を制御する信号を出力するメモリ部と、を備えていることを特徴とする。
第2の形態のバッファ回路は、第1の形態のバッファ回路において、前記入力端子側と前記出力端子側との間に並列に接続されている分周器と、前記出力端子側と前記分周器の出力端子側とに接続され、前記CMOSプッシュプル型増幅回路への入力信号を切り替える選択スイッチ手段と、を備えていることを特徴とする。
第3の形態のバッファ回路は、第2の形態のバッファ回路において、前記分周器は、分周回路を備えるとともに、前記分周回路の出力端子側に他の時定数変更素子を備えていることを特徴とする。
第4の形態のバッファ回路は、第3の形態のバッファ回路において、前記分周回路の出力を遮断する遮断素子を備えていることを特徴とする。
第5の形態のバッファ回路は、第2の形態乃至第4の形態のバッファ回路のいずれか1形態において、前記選択スイッチ手段は、前記メモリ部からの出力をデコードするデコーダであり、前記MOSスイッチ手段と、前記遮断素子と、に接続されていることを特徴とする。
第6の形態のバッファ回路は、第1の形態乃至第5の形態のバッファ回路のいずれか1形態において、前記時定数変更素子は、直列接続した複数の抵抗素子であり、前記複数の抵抗素子の接続点が前記出力端子であることを特徴とする。
第7の形態のバッファ回路は、第1の形態乃至第6の形態のバッファ回路のいずれか1形態において、少なくとも、前記第1バッファ回路部、前記第2バッファ回路部、前記時定数変更素子、前記キャパシタ、前記CMOSプッシュプル型増幅回路、前記MOSスイッチ手段、前記メモリ部を集積回路内に集積化したことを特徴とする。
Claims (7)
- 水晶振動子を振動源とする発振回路部と、
前記発振回路部の出力信号を入力されるPch−CMOSトランジスタとNch−CMOSトランジスタとで構成されているインバータを含む初段バッファ回路と、
他のPch−CMOSトランジスタと他のNch−CMOSトランジスタとで構成されている他のインバータを有しているとともに前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、
前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するCMOSプッシュプル型増幅回路と、
前記時定数変更素子をバイパスして前記終段バッファ回路部の前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとを前記終段バッファ回路部の出力に接続するためのバイパス回路と、
前記バイパス回路に接続されている前記バイパス回路のオン/オフを制御するためのMOSスイッチ手段と、
前記MOSスイッチ手段を制御する信号を出力するメモリ部と、
を備えていることを特徴とする水晶発振回路。 - 水晶振動子を振動源とする発振回路部と、
前記発振回路部の出力信号を入力されるPch−CMOSトランジスタとNch−CMOSトランジスタとで構成されているインバータを含む初段バッファ回路と、
他のPch−CMOSトランジスタと他のNch−CMOSトランジスタとで構成されている他のインバータを有しているとともに前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、
前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するCMOSプッシュプル型増幅回路と、
前記終段バッファ回路部と並列接続された分周器と、
前記終段バッファ回路部の出力側と前記分周器の出力側に接続され、前記CMOSプッシュプル型増幅器への入力を切り替える選択スイッチ手段と、
を備えていることを特徴とする水晶発振回路。 - 前記分周器は、分周回路からの出力の時定数変更素子を備えてなることを特徴とする請求項2記載の水晶発振回路。
- 水晶振動子を振動源とする発振回路部と、
前記発振回路部の出力信号を入力されるPch−CMOSトランジスタとNch−CMOSトランジスタとで構成されているインバータを含む初段バッファ回路と、
他のPch−CMOSトランジスタと他のNch−CMOSトランジスタとで構成されている他のインバータを有しているとともに前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとの間に接続されている時定数変更素子を含み、かつ前記初段バッファ回路部の出力側に入力が接続されている終段バッファ回路部と、
前記終段バッファ回路部の出力信号から直流成分をカットするキャパシタを備えるとともに前記キャパシタを介して伝達された前記終段バッファ回路部からの前記出力信号を増幅するCMOSプッシュプル型増幅回路と、
前記終段バッファ回路部の前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとを直列接続した複数の抵抗素子の接続中点を前記終段バッファ回路部の出力側とした、前記抵抗素子と前記キャパシタを有する時定数変更用の回路と、
前記抵抗素子をバイパスして前記終段バッファ回路部の前記他のPch−CMOSトランジスタにおけるドレインと前記他のNch−CMOSトランジスタにおけるドレインとを前記終段バッファ回路部の出力に接続するためのバイパス回路と、
前記バイパス回路に接続されている前記バイパス回路のオン/オフを制御するためのMOSスイッチ手段と、
前記MOSスイッチ手段を制御する信号を出力するメモリ部と、
を備えていることを特徴とする水晶発振回路。 - 前記水晶振動子以外の回路部分をIC内に全て集積化したことを特徴とする請求項4記載の水晶発振回路。
- 前記終段バッファ回路部と並列接続された分周器を備えており、
前記分周器は、分周回路と、前記分周回路の出力側と接続されている他の時定数変更素子と、
前記分周回路の出力と前記終段バッファ回路部の出力に接続され、前記CMOSプッシュプル型増幅器への入力を切り替える選択スイッチ手段と、
前記分周回路の出力を遮断する遮断素子と、
を備えていることを特徴とする請求項4に記載の水晶発振回路。 - 前記メモリ部には、デコーダが設けられ、
前記デコーダは、前記MOSスイッチ手段と、前記選択スイッチ手段と、前記遮断素子と、
を制御することを特徴とする請求項6に記載の水晶発振回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012214712A JP5622120B2 (ja) | 2012-09-27 | 2012-09-27 | バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012214712A JP5622120B2 (ja) | 2012-09-27 | 2012-09-27 | バッファ回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007236183A Division JP5103662B2 (ja) | 2007-09-12 | 2007-09-12 | 水晶発振回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013031217A true JP2013031217A (ja) | 2013-02-07 |
JP5622120B2 JP5622120B2 (ja) | 2014-11-12 |
Family
ID=47787731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012214712A Expired - Fee Related JP5622120B2 (ja) | 2012-09-27 | 2012-09-27 | バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5622120B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022170966A (ja) * | 2021-04-30 | 2022-11-11 | セイコーエプソン株式会社 | 回路装置及び発振器 |
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JP2005094645A (ja) * | 2003-09-19 | 2005-04-07 | Mitsumi Electric Co Ltd | 発振回路装置 |
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JP2007043339A (ja) * | 2005-08-01 | 2007-02-15 | Epson Toyocom Corp | 水晶発振器 |
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2012
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JP2007043339A (ja) * | 2005-08-01 | 2007-02-15 | Epson Toyocom Corp | 水晶発振器 |
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---|---|
JP5622120B2 (ja) | 2014-11-12 |
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