JPS6138264Y2 - - Google Patents
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- Publication number
- JPS6138264Y2 JPS6138264Y2 JP17825879U JP17825879U JPS6138264Y2 JP S6138264 Y2 JPS6138264 Y2 JP S6138264Y2 JP 17825879 U JP17825879 U JP 17825879U JP 17825879 U JP17825879 U JP 17825879U JP S6138264 Y2 JPS6138264 Y2 JP S6138264Y2
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- JP
- Japan
- Prior art keywords
- circuit
- oscillation
- oscillation circuit
- ttl
- automatic reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000010355 oscillation Effects 0.000 claims description 50
- 239000013078 crystal Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Description
【考案の詳細な説明】
本考案はTTL回路を含む増幅器と水晶発振器
とを設けた発振回路の構造に関するものである。
とを設けた発振回路の構造に関するものである。
第１図のａは、水晶発振器１を設けた基本的な
発振回路で、TTL回路２を含む増幅器３が設け
られている。また第１図のｂはａの等価回路であ
る。そしてこの発振回路により発振した信号は出
力端子Voutより得られる。
発振回路で、TTL回路２を含む増幅器３が設け
られている。また第１図のｂはａの等価回路であ
る。そしてこの発振回路により発振した信号は出
力端子Voutより得られる。
第２図は、上記の発振回路でTTL回路２と抵
抗R1，R2よりなる増幅器３について説明するた
めの図である。増幅器３は第２図のａに示すよう
なTTL回路２と抵抗R1.R2及びR1′，R2′とからな
る回路が２段接続されたものである。この第２図
ａに示す回路は動作としては逆相の増幅器になつ
ている。それは、この回路の抵抗R1.R2の値を変
えた時の入力と出力の電圧の関係を示す第２図の
ｂのグラフより容易にわかるものである。グラフ
の４はR1＝０，R2＝∞でつまり、TTL回路２に
ついての入出力電圧の関係を示している。またグ
ラフの５，６は抵抗R1，R2を適当に変えた場合
で特にグラフの６については、その特性がほとん
ど直線でその場合は、逆相増幅器の動作を行うこ
とがわかる。従つてこのような逆相増幅器を２段
接続することで同相となり、通常の増幅器と等価
になるわけである。
抗R1，R2よりなる増幅器３について説明するた
めの図である。増幅器３は第２図のａに示すよう
なTTL回路２と抵抗R1.R2及びR1′，R2′とからな
る回路が２段接続されたものである。この第２図
ａに示す回路は動作としては逆相の増幅器になつ
ている。それは、この回路の抵抗R1.R2の値を変
えた時の入力と出力の電圧の関係を示す第２図の
ｂのグラフより容易にわかるものである。グラフ
の４はR1＝０，R2＝∞でつまり、TTL回路２に
ついての入出力電圧の関係を示している。またグ
ラフの５，６は抵抗R1，R2を適当に変えた場合
で特にグラフの６については、その特性がほとん
ど直線でその場合は、逆相増幅器の動作を行うこ
とがわかる。従つてこのような逆相増幅器を２段
接続することで同相となり、通常の増幅器と等価
になるわけである。
上述の様にTTL回路２を含む増幅器３と水晶
発振器２とを設けた発振回路は、所定の発振条件
（増幅器の利用及び回路の寄生容量）内であれば
水晶発振器個有の共振周波数に極く近い周波数を
発振周波数として発振する。
発振器２とを設けた発振回路は、所定の発振条件
（増幅器の利用及び回路の寄生容量）内であれば
水晶発振器個有の共振周波数に極く近い周波数を
発振周波数として発振する。
このような発振回路は一般に非常に不安定で、
特に電源投入時、電源電圧が立上る途中で回路が
動作し始める時、所望の周波数の奇数倍の周波数
の発振である高次の発振を起し、電源電圧が定電
圧になつてもそのまま高次の発振を起し続けるこ
とが一般に知られている。このような不安定な発
振を防ぐために、従来では第３図に示すように、
発振回路の様々な部分に適当な容量Ｃを例えば図
の如く接続して安定な発振を得ていた。しかしこ
の方法によれば、個々の水晶発振器１に対して上
記の容量Ｃを設定しなければならず、さらにその
容量Ｃの値については例えば明確な計算式等によ
り導びかれるものではなく、設計者の試行錯誤に
より設定されるのが一般的であつた。また、その
ようにして設定した容量Ｃを接続した第３図の様
な発振回路では、その増幅器を集積回路チツプに
塔載する際、接続される容量Ｃが例えば50〜
5000PF程度の大きいものであるためIC化には適
さず、発振回路のIC化の一つの弊害であつた。
特に電源投入時、電源電圧が立上る途中で回路が
動作し始める時、所望の周波数の奇数倍の周波数
の発振である高次の発振を起し、電源電圧が定電
圧になつてもそのまま高次の発振を起し続けるこ
とが一般に知られている。このような不安定な発
振を防ぐために、従来では第３図に示すように、
発振回路の様々な部分に適当な容量Ｃを例えば図
の如く接続して安定な発振を得ていた。しかしこ
の方法によれば、個々の水晶発振器１に対して上
記の容量Ｃを設定しなければならず、さらにその
容量Ｃの値については例えば明確な計算式等によ
り導びかれるものではなく、設計者の試行錯誤に
より設定されるのが一般的であつた。また、その
ようにして設定した容量Ｃを接続した第３図の様
な発振回路では、その増幅器を集積回路チツプに
塔載する際、接続される容量Ｃが例えば50〜
5000PF程度の大きいものであるためIC化には適
さず、発振回路のIC化の一つの弊害であつた。
本考案は上記従来の欠点を除去し、水晶発振器
１毎に発振回路の構成（特に容量Ｃ）を変えるこ
となく、共通した発振回路の構成により発振の安
定化を図ることができ、さらに発振回路のIC化
に適した構成にすることを目的とするものであ
る。
１毎に発振回路の構成（特に容量Ｃ）を変えるこ
となく、共通した発振回路の構成により発振の安
定化を図ることができ、さらに発振回路のIC化
に適した構成にすることを目的とするものであ
る。
そしてこの目的は本考案によれば、TTL回路
を含む増幅器と水晶発振器とを設けた発振回路に
おいて、電源投入後前記発振回路が安定動作する
電位に電源電圧が立上る時、前記TTL回路の所
定の入力端子に低電位レベルのリセツト信号を出
力する自動リセツト回路を設けたことを特徴とす
る発振回路を提供することにより達成される。ま
た上記の発振回路の場合、発振回路の増幅器及び
自動リセツト回路を同一集積回路チツプに塔載す
ることにより発振回路のIC化が可能になる。
を含む増幅器と水晶発振器とを設けた発振回路に
おいて、電源投入後前記発振回路が安定動作する
電位に電源電圧が立上る時、前記TTL回路の所
定の入力端子に低電位レベルのリセツト信号を出
力する自動リセツト回路を設けたことを特徴とす
る発振回路を提供することにより達成される。ま
た上記の発振回路の場合、発振回路の増幅器及び
自動リセツト回路を同一集積回路チツプに塔載す
ることにより発振回路のIC化が可能になる。
以下本考案の一実施例を詳細に説明する。
第４図及び第５図は本考案の原理を説明するた
めの図である。従来例で既述したように発振回路
は、第５図のグラフに示すように、時間T0にて
電源投入した後電源電圧Vccが立上り、その途中
において高次の発振を起こす（時間T1）。なお
Voutは発振回路の出力である。そこで第４図の
様に、TTL回路２の少なくとも一方の入力端子
にリセツトボタン７を接続しておいて、発振回路
が安定動作する電位に電源電圧Vccが達した後、
リセツトボタン７をオンさせ接続されている入力
端子を低電圧レベルにして、TTL回路２の出力
状態を一定の状態（第４図では１段目が高レベ
ル、２段目が低レベルになつている）に停止させ
て、第５図に示す様に時間T2において発振を一
時的に停止させる。そして再びリセツトボタン７
をオフにすれば、今度は電源電圧Vccは定常な電
位なので安定な発振が起こる（時間T3）。なおＶ
Sは電源電圧Vccの定常値である。
めの図である。従来例で既述したように発振回路
は、第５図のグラフに示すように、時間T0にて
電源投入した後電源電圧Vccが立上り、その途中
において高次の発振を起こす（時間T1）。なお
Voutは発振回路の出力である。そこで第４図の
様に、TTL回路２の少なくとも一方の入力端子
にリセツトボタン７を接続しておいて、発振回路
が安定動作する電位に電源電圧Vccが達した後、
リセツトボタン７をオンさせ接続されている入力
端子を低電圧レベルにして、TTL回路２の出力
状態を一定の状態（第４図では１段目が高レベ
ル、２段目が低レベルになつている）に停止させ
て、第５図に示す様に時間T2において発振を一
時的に停止させる。そして再びリセツトボタン７
をオフにすれば、今度は電源電圧Vccは定常な電
位なので安定な発振が起こる（時間T3）。なおＶ
Sは電源電圧Vccの定常値である。
以上の様な原理を実現するために、本実施例で
は、第６図の様に低電位レベルのリセツト信号を
自動的に出力する自動リセツト回路８を少なくと
も一方のTTL回路２の入力端子に接続してい
る。さらに本実施例では、自動リセツト回路８と
しては、本出願人が先に出願した特願昭54−
63714号（特開昭55−156420号公報参照）の「自
動リセツト回路」に記載されている自動リセツト
回路を設けている。
は、第６図の様に低電位レベルのリセツト信号を
自動的に出力する自動リセツト回路８を少なくと
も一方のTTL回路２の入力端子に接続してい
る。さらに本実施例では、自動リセツト回路８と
しては、本出願人が先に出願した特願昭54−
63714号（特開昭55−156420号公報参照）の「自
動リセツト回路」に記載されている自動リセツト
回路を設けている。
第７図は自動リセツト回路８の動作特性を示す
もので、自動リセツト回路８の出力V0と電源電
圧Vccとの関係を示している。そしてその回路は
具体的には、第９図中の８に示す回路であり、そ
の動作は簡単に述べると次のようになる。まず電
源が投入されて電源電圧Vccが定常値ＶSへ立上
る時その立上り途中の第１のレベルV1でトラン
ジスタT3及びT4がオンになつて、その出力V0を
低電位レベルＶLとするリセツト信号を出力する
（時間T11）。さらに電源電圧Vccが立上り、第２
のレベルV2でトランジスタTr1及びTr2がオンに
なりトランジスタTr3及びTr4がオフになり、そ
の出力V0を高電位レベルＶHとしてリセツト信号
を停止する（時間T12）。
もので、自動リセツト回路８の出力V0と電源電
圧Vccとの関係を示している。そしてその回路は
具体的には、第９図中の８に示す回路であり、そ
の動作は簡単に述べると次のようになる。まず電
源が投入されて電源電圧Vccが定常値ＶSへ立上
る時その立上り途中の第１のレベルV1でトラン
ジスタT3及びT4がオンになつて、その出力V0を
低電位レベルＶLとするリセツト信号を出力する
（時間T11）。さらに電源電圧Vccが立上り、第２
のレベルV2でトランジスタTr1及びTr2がオンに
なりトランジスタTr3及びTr4がオフになり、そ
の出力V0を高電位レベルＶHとしてリセツト信号
を停止する（時間T12）。
上記の様な自動リセツト回路８をTTL回路２
に接続するわけであるが、第９図に発振回路の具
体的な回路図を示す。そしてその場合の発振回路
の出力Voutから出力される信号を第８図に示
す。それによると電源電圧Vccが第１のレベルV1
に達した時、未だ発振回路は高次の発振すら起こ
しておらず、またその時自動リセツト回路８の出
力V0が低電圧レベルＶLになるためTTL回路２ａ
の状態が高レベルを出力する状態で停止し、さら
にTTL回路２ｂは低レベルを出力する状態で停
止する。そしてその停止した状態は、電源電圧
Vccが第２のレベルV2に達するまで変化せず、そ
の間（時間T11）従来発生しやすかつた高次の発
振は生じない。そして電源電圧Vccが第２のレベ
ルV2に達すると、リセツト信号は停止し自動リ
セツト回路８の出力V0が高電位レベルＶHにな
り、その時はもはや発振回路は安定に動作するた
め、正常な発振を始める（時間T12） 本実施例では自動リセツト回路８をTTL回路
２ａに接続していたが、TTL回路２ｂにあるい
は両方に接続しても、一時的にTTL回路２の状
態が停止するため同様の効果が得られる。さらに
自動リセツト回路８としては本実施例に限らず、
本考案の目的を達成するものであれば、いずれの
自動リセツト回路でもよいのはいうまでもない。
に接続するわけであるが、第９図に発振回路の具
体的な回路図を示す。そしてその場合の発振回路
の出力Voutから出力される信号を第８図に示
す。それによると電源電圧Vccが第１のレベルV1
に達した時、未だ発振回路は高次の発振すら起こ
しておらず、またその時自動リセツト回路８の出
力V0が低電圧レベルＶLになるためTTL回路２ａ
の状態が高レベルを出力する状態で停止し、さら
にTTL回路２ｂは低レベルを出力する状態で停
止する。そしてその停止した状態は、電源電圧
Vccが第２のレベルV2に達するまで変化せず、そ
の間（時間T11）従来発生しやすかつた高次の発
振は生じない。そして電源電圧Vccが第２のレベ
ルV2に達すると、リセツト信号は停止し自動リ
セツト回路８の出力V0が高電位レベルＶHにな
り、その時はもはや発振回路は安定に動作するた
め、正常な発振を始める（時間T12） 本実施例では自動リセツト回路８をTTL回路
２ａに接続していたが、TTL回路２ｂにあるい
は両方に接続しても、一時的にTTL回路２の状
態が停止するため同様の効果が得られる。さらに
自動リセツト回路８としては本実施例に限らず、
本考案の目的を達成するものであれば、いずれの
自動リセツト回路でもよいのはいうまでもない。
以上説明した様に本考案によれば、従来の様に
水晶発振器毎にその動作に合う容量等を接続する
という煩雑な手段を用いる必要がなく、単に
TTL回路に自動リセツト回路を接続すれば定常
の発振が得られ、さらにIC化の弊害である容量
を用いないため発振回路を集積回路チツプ上に容
易に塔載することができる。
水晶発振器毎にその動作に合う容量等を接続する
という煩雑な手段を用いる必要がなく、単に
TTL回路に自動リセツト回路を接続すれば定常
の発振が得られ、さらにIC化の弊害である容量
を用いないため発振回路を集積回路チツプ上に容
易に塔載することができる。
第１図は基本的な発振回路。第２図は発振回路
の構造を説明するための回路及びグラフ。第３図
は従来の発振回路。第４図、第５図は本考案の原
理を説明するための回路及びグラフ。第６図は本
考案の一実施例の発振回路の概略図。第７図は同
自動リセツト回路の動作を説明するためのグラ
フ。第８図は同発振回路の動作を説明するための
グラフ。第９図は同発振回路の詳細な回路図。 図中、１：水晶発振器、２，２ａ，２ｂ：
TTL回路、３：増幅器、８：自動リセツト回
路、R1，R2，R1′，R2′：抵抗、Vcc：電源電圧、
V0：自動リセツト回路の出力、Vout：発振回路
の出力。
の構造を説明するための回路及びグラフ。第３図
は従来の発振回路。第４図、第５図は本考案の原
理を説明するための回路及びグラフ。第６図は本
考案の一実施例の発振回路の概略図。第７図は同
自動リセツト回路の動作を説明するためのグラ
フ。第８図は同発振回路の動作を説明するための
グラフ。第９図は同発振回路の詳細な回路図。 図中、１：水晶発振器、２，２ａ，２ｂ：
TTL回路、３：増幅器、８：自動リセツト回
路、R1，R2，R1′，R2′：抵抗、Vcc：電源電圧、
V0：自動リセツト回路の出力、Vout：発振回路
の出力。
Claims (1)
- 【実用新案登録請求の範囲】 (1) TTL回路を含む増幅器と水晶発振器とを設
けた発振回路において、電源投入後前記発振回
路が安定動作する電位に電源電圧が立上る時、
前記TTL回路の所定の入力端子に低電位レベ
ルのリセツト信号を出力する自動リセツト回路
を設けたことを特徴とする発振回路。 (2) 前記増幅器と自動リセツト回路が同一集積回
路チツプに塔載されることを特徴とする実用新
案登録請求の範囲第１項記載発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17825879U JPS6138264Y2 (ja) | 1979-12-22 | 1979-12-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17825879U JPS6138264Y2 (ja) | 1979-12-22 | 1979-12-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5695112U JPS5695112U (ja) | 1981-07-28 |
| JPS6138264Y2 true JPS6138264Y2 (ja) | 1986-11-05 |
Family
ID=29688803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17825879U Expired JPS6138264Y2 (ja) | 1979-12-22 | 1979-12-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6138264Y2 (ja) |
-
1979
- 1979-12-22 JP JP17825879U patent/JPS6138264Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5695112U (ja) | 1981-07-28 |
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