JP4536364B2 - 高品質並列共振発振器 - Google Patents

Description

本発明は一般に電子発振器に関し、詳細には、ワンチップソルーションが、低い位相雑音且つより高い周波数における安定した振幅を示す精度の高い周波数発生に適応するための自動振幅制御およびバイアスを含む、モノリシック集積回路技術を使用して実現される改良型水晶共振子、薄膜共振子またはマイクロ電気機械共振子発振器に関する。

モノリシック集積回路技術におけるほとんどの水晶発振器は、周波数決定共振子が並列共振モードで動作するピアス発振器回路方式を使用して開発されている。共振子として水晶を使用して実現された発振器は、通常、狭帯域同調のみを特徴とし、また、発振器キャリア信号からそれほど離れていない周波数オフセットにおける位相雑音は、十分に良好であるとされている。はるかに離れたオフセットにおける良好な位相雑音挙動を維持しつつ、同調範囲が拡張されることは有利であろう。

水晶制御発振器は、電子システムにおける周波数基準として、数十年に渡って使用されているが、このような発振器は、ほとんどの場合、能動エレメントとしてバイポーラトランジスタを使用して実施されている。しかし、今日のほとんどの集積回路を製造するための支配的な技術はＣＭＯＳであり、それにもかかわらず、このＣＭＯＳ技術における高度に安定した水晶発振器のための設計技法については、とりわけ近代の通信アプリケーションに必要な約１００ＭＨｚの周波数になると、それほど周知されていない。

従来技術には、良好な同調性および低位相雑音という目標を達成するための様々な技術手法が存在している。これらの水晶発振器構造には、常に、圧電性結晶、例えば水晶、および圧電性結晶のための駆動電流手段が含まれているが、残念なことには、これらの手法は、技術上の複雑さ（例えば、差動プッシュ−プル構造または平衡ブリッジ構造、余分のフィルタあるいはタンク回路、複雑な温度補償回路あるいは利得制御回路、振幅ピーク検出器等）と、それが故の宣伝費の両方の意味で多少高価である。これらの経費はいずれも小さくすることが有利である。この経費低減は、ピアスに基づく、水晶と共に並列共振モードで動作する発振器回路を使用することによって達成される。追ってさらに詳細に説明するが、この解決法の固有の利点を利用することにより、本発明の回路は、標準のＣＭＯＳ技術を使用して低コストで実現されている。

水晶発振器に関しては、従来技術の発明のいくつかに記述されている。
米国特許（Ｄａｖｉｓに対する第５，５２８，２０１号）に、集積回路にオンボード配置された、適切な容量値の容量素子（電界効果コンデンサなど）を有するディジタル集積回路実施態様のための、スタートアップの信頼性が高いピアス水晶発振器について記述されている。容量素子の第１のリードは、ピアス発振器回路の利得段の入力リードに結合され、容量素子の第２のリードは、利得段の出力リードに結合されている。容量素子を提供することによって発振器の上側の利得制限が事実上除去され、それにより発振器のスタートアップを容易にし、信頼性を高くしている。特定の回路実施形態についても開示されている。

米国特許（Ｅｎｓｔｒｏｍ等に対する第６，０５２，０３６号）には、利得制御およびオンチップ同調が自動的に実施される、極めて安定な単一チップ水晶制御発振器が開示されている。スタートアップ時に確実に発振が誘導され、かつ、増幅器による電力消費を節約するべく、動作中、発振の振幅が予め選択されている値に確実に制限されるよう、振幅検出器が水晶制御発振器増幅器の出力をモニタし、水晶制御発振器増幅器の出力信号に比例した帰還信号を生成している。水晶制御発振器増幅器の入力部に接続されたコンデンサタンク回路には電圧可変コンデンサが含まれており、その両端間の電圧は、発振周波数を予め選択された値に同調させるべく、製造時に初期設定されている。また、電圧可変コンデンサの両端間の電圧は、回路の温度変動を補償するべく調整されている。

また、米国特許（Ｗｉｌｌｉａｍｓｏｎに対する第６，１９４，９７３号）には、利得制御が自動的に実施される発振器が示されている。発振器は調整可能利得回路を有しており、発振器が最初にパワーアップされた時点で豊富な利得を提供し、発振器が立ち上がると、実質的にそのスタートアップ値未満に利得を減少させ、それにより電力消費を実質的に低減している。この発振器は、共振子に結合された反転増幅器、反転増幅器に結合された発振検出器、および発振検出器に結合された共通ゲート増幅器を備えている。反転増幅器は、共振子の発振を利得に応じて増幅している。発振検出器は、検出信号を共振子の発振に応答して出力している。検出信号のレベルは、発振の振幅に比例している。共通ゲート増幅器は検出信号を受け取り、受け取った検出信号のレベルに基づいて利得を制御するべく、反転増幅器への電流を制限している。

また、米国特許（Ｊａｎｓｓｏｎに対する第６，２７８，３３８号）には、ピーク検出器の振幅が制御される水晶発振器が開示されている。広範囲のダイナミック周波数レンジを有し、かつ、広範囲の水晶タイプのレンジをサポートすることができる水晶発振器装置が記述されている。本発明により、信号のクリッピング、信号ひずみの導入、および望ましくない信号調波などの従来技術による水晶発振器設計に関連する望ましくない副作用が緩和される。また、本発明により、発振器の総浪費ループ利得が低減され、かつ、水晶発振器を組み込むために必要な集積回路の実装面積が縮小される。本発明による水晶発振器装置は、水晶共振子回路、反転増幅器、バイアス回路、基準回路およびピーク検出器回路を備えていることが好ましい。本発明には、自動利得制御設計技法が利用されている。この水晶発振器の利得は、閉ループ回路設計を使用して自動的に調整される。本発明には、基準回路と結合したピーク検出器回路が有利に利用されている。ピーク検出器は、基準信号と水晶共振子によって生成される反転増幅発振信号とを比較し、比較の結果として帰還信号を生成している。帰還信号がバイアス回路を制御し、バイアス回路が反転増幅発振信号を制御している。

米国特許第５，５２８，２０１号 米国特許第６，０５２，０３６号 米国特許第６，１９４，９７３号 米国特許第６，２７８，３３８号 Ｐｉｅｒｃｅ，Ｇ．Ｗ．；Ｐｒｏｃ．Ａｍｅｒ．Ａｃａｄ．Ａｒｔｓ Ｓｃｉ．；Ｖｏｌ．６３（１９２８）、１〜４７ページ

本発明の主な目的は、共振子安定化発振信号を生成するために有効且つ非常に製造可能な方法および回路を提供することである。それにより、これらのタイプの共振子のみに限定されないが、少なくとも水晶または圧電結晶により作成された共振子、あるいは薄膜共振子（ＴＦＲ）もしくはマイクロ電気機械システム（ＭＥＭＳ）共振子との使用にとりわけ適し、かつ、極めて有効な回路が得られる。

本発明の他の目的は、振幅ひずみの小さい発振信号を得ることである。
本発明のさらに他の目的は、位相雑音の小さい回路挙動に到達すること、つまり高い周波数での安定性を得ることである。

また、本発明の目的は、発振信号を生成するプロセスを最大速度でスタートアップさせることである。
本発明の他の目的は、定常状態動作における生成発振信号のひずみおよび位相雑音を最小化することである。

本発明のさらに他の目的は、独自の適切な設計の特徴を実現することによって、発振回路の電力消費を低減することである。
本発明のさらに他の目的は、回路を低コストＣＭＯＳ技術におけるモノリシック集積回路として実施することによって、製造コストを低減することである。

本発明のさらに他の目的は、コンポーネントの値を事実上最小化することによってチップ面積を最小化し、それによりコストを低減することである。

本発明の目的によれば、水晶制御発振器出力信号を生成することができる回路が達成される。前記回路は、安定した所定の発振周波数を有する発振信号を生成するための手段と、前記発振生成手段を駆動し、かつ、前記発振生成手段とこの発振器駆動手段の間のインピーダンスレベルを整合させるための手段とを備えている。また、前記回路は、前記発振生成手段および前記発振器駆動手段の生成発振信号の振幅を自動制御し、かつ、バイアスするための手段を備えており、それにより、安定した発振信号を維持するべく前記発振器駆動手段の増幅率（利得）を制御し、延いては最適化された動作モードを得るべく前記発振生成手段および前記発振器駆動手段の回路をバイアスしている。前記回路は、さらに、前記発振生成手段および前記発振器駆動手段の、同じくアナログ信号と呼ばれる正弦波信号としての前記生成発振信号のための第１のバッファリング手段を備えている。同様に、前記回路は、前記発振生成手段および前記発振器駆動手段の、ディジタル変換された矩形方形波信号としての前記生成発振信号のための第２のバッファリング手段を備えている。前記回路は、さらに、安全なスタートアップ手順を保障するための、前記発振生成手段および前記発振器駆動手段に対するスタートアップ制御信号を生成するための手段を備えている。最後に、前記回路は、前記発振器駆動手段、前記自動振幅制御およびバイアス手段、前記第１のバッファリング手段、前記第２のバッファリング手段および前記スタートアップ手段に対するパワーアップおよびシャットダウン制御信号を生成するための手段を備えている。

また、本発明の目的によれば、電子デバイスすなわち電子技術における安定した振幅制御発振信号を生成するための方法が提供される。前記方法には、発振器の周波数を決定するための共振子素子を提供するステップ、およびこの共振子素子を駆動するためのピアス発振器回路を提供するステップが含まれている。前記方法には、さらに、発振信号を増幅するためのバイアス回路を提供するステップと共に、発振信号を安定化させるための自動振幅制御回路を提供するステップが含まれている。また、前記方法には、発振器回路を負荷の影響から分離するためのアナログ出力バッファ回路を提供するステップ、および正弦波発振器回路信号を方形波信号に変換するためのディジタル出力バッファ回路を提供するステップが含まれている。最後に、前記方法には、ピアス発振器、自動振幅コントローラおよびバイアス回路に対する確実なスタートアップ条件を確立するためのスタートアップ回路を提供するステップ、および高速パワーアップ動作のため、および電力節約モード動作を可能にするためのパワーアップ回路を提供するステップが含まれている。

本明細書の材料部分を形成している添付の図面は、本発明の詳細を示したものである。

好ましい実施形態により、水晶発振器のための新規な回路、および前記発振器の振幅および周波数を制御する方法が開示される。
本発明の好ましい実施形態について、第１段階の回路全体についての総合的な説明およびすべての機能回路ブロックについての簡単な説明と、第２段階の、正確な回路図に照らして行う前記機能回路ブロックの各々についての極めて詳細な説明の２段階に細分して説明する。

図１を参照すると、本発明による回路の好ましい実施形態が示されている。図１には、本発明による発振器の基本的な機能コンポーネントがブロック図の形で示されている。発振器は、この特定の事例では共振性水晶（ＸＴＡＬ）１００からなり、その両端子１０１および１０２は、ピアス発振器（ＯＳＣ）ブロック１１０に直接接続されている。水晶の端子は、第１のＸＴＡＬピンｑ１（１０１）および第２のＸＴＡＬピンｑ２（１０２）で示されている。ピンｑ２は、前記発振器ブロックＯＳＣにのみ接続され、一方、ピンｑ１は、前記発振器ブロックＯＳＣに接続され、かつ、自動振幅制御およびバイアス（ＡＡＣ−ＢＩＡＳ）回路ブロック１２０、アナログ出力バッファ（ＡＯ−ＢＵＦ）回路ブロック１３０、およびディジタル出力バッファ（ＤＯ−ＢＵＦ）回路ブロック１４０に、すべてリード１０１を介して接続されている。したがって、ピンｑ１すなわちリード１０１の共振子信号が、制御され、かつ、監視される、本発明による発振器全体の基本的な信号である。発振器回路全体に必要な他の内部信号は、ブロック図のバス１０３上でアクティブであり、パワーアップを表す信号「ＰＵ」で総称され、発振器回路のパワーアッププロセスの初期化およびシャットダウンに使用されている。

図１に示すブロック図から分かるように、信号「ＰＵ」を有する前記バス１０３は、前述の４つの回路ブロックＯＳＣ、ＡＡＣ−ＢＩＡＳ、ＡＯ−ＢＵＦおよびＤＯ−ＢＵＦに接続されているだけでなく、スタートアップ（ＳＴＡＲＴ−ＵＰ）回路ブロック１５０およびパワーアップ（ＰＯＷ−ＵＰ）回路ブロック１６０にも接続されている。「スタート１」と呼ばれる、ＳＴＡＲＴ−ＵＰ回路ブロック１５０からＡＡＣ−ＢＩＡＳブロック１２０へのリード１０４上の信号は、支援的に示したものである。「ｓｔａｒｔ＿ｅｎａｂｌｅ」と呼ばれる入力信号の１つは、ＳＴＡＲＴ−ＵＰ回路ブロック１５０に供給され、また、ＰＯＷ−ＵＰ回路ブロック１６０は、２つの入力信号、「ＰＵｎ」１０７および「Ｄｏｆｆｎ」１０８を有している。別の信号「Ｖｂｉａｓ１」は、リード１１１を介して、ピアス発振器回路ブロック１１０をＡＡＣ−ＢＩＡＳブロック１２０およびＳＴＡＲＴ−ＵＰ回路ブロック１５０に接続している。これらのすべての信号の正確な機能については、追って、別の章における単一回路ブロック毎のより詳細な説明に関連して説明する。アナログ出力バッファブロックＡＯ−ＢＵＦ１３０の出力信号１０５は「ｖｏｂ」と呼ばれ、本発明による発振器の、その時間関数に応じた正弦波形状のアナログ出力信号を構成している。ディジタル出力バッファブロックＤＯ−ＢＵＦ１４０の出力信号１０６は「ｖｄｉｇ」で示され、本発明による発振器の、その時間関数に応じた矩形形状のディジタル出力信号を構成している。かぎ括弧内の回路ブロック名称の略語は、記憶を助けるためのものであり、また、将来の参照のためのものである。

次に、図１に示すすべての回路ブロックについて簡単に説明する。より詳細な説明については後述する。

１．図１のアイテム１００ 水晶共振子（ＸＴＡＬ）
このブロックは、ここでは特定の事例として選択された水晶（ＸＴＡＬ）共振子を表しているが、一般的には任意のタイプの共振子（ＴＦＲ、ＭＥＭＳ等）を使用することができ、また、通常、いわゆるオフチップ部品として集積回路に外部接続することができる。しかしながら、低コストソルーションのためには、回路の動作の安定性が幾分か悪くなるが、オンチップ集積共振子デバイスを使用することも可能である。特にＴＦＲタイプの共振子は、ＭＥＭＳとして、あるいは類似の三次元構成技法でチップ上に統合しなければならない。

回路は、並列共振モードを利用して、共振周波数が１ＭＨｚと３０ＭＨｚの間の任意のタイプの結晶を使用して正規に動作するように設計されている。生成される周波数は、すべてＸＴＡＬによって決まり、現在の構造は、最大１００ＭＨｚのＸＴＡＬ共振周波数で動作することも可能である。ＸＴＡＬの等価回路モデルおよび等価回路モデルのコンポーネントの値は、ＸＴＡＬの製造者によって提供される。使用されている等価回路モデルおよびその説明については、図２を参照されたい。図３は、ＸＴＡＬのインピーダンス対周波数のグラフを示したもので、直列または並列共振モードでの動作が可能な場合の領域に印が付されている。

２．図１のアイテム１１０ ピアス発振器（ＯＳＣ）
この回路ブロックは発振器のコアとして示されており、その回路は、Ｐｉｅｒｃｅによって最初に提案されたもので（Ｐｉｅｒｃｅ，Ｇ．Ｗ．；Ｐｒｏｃ．Ａｍｅｒ．Ａｃａｄ．Ａｒｔｓ Ｓｃｉ．；Ｖｏｌ．６３（１９２８）、１〜４７ページ）、ここでは修正されている。

ＲＣ、ＬＣあるいは結晶制御のすべての発振器は、所望の発振器周波数で動作させるための２つの条件が必要である。１つは、発振器周波数における発振器のループ利得が１より大きいことであり、もう１つは、発振器の閉ループ位相シフトがゼロ（あるいは２ｎラジアン（ｎ＝０または整数全体））であることである。

この発振器コア内では、安定発振のためのこれらの振幅条件および位相条件が確立され、かつ、維持されている。このコア全体が、正帰還を備えた増幅器を構成しており、したがって発振に必要な振幅条件は、増幅器の利得を調整することによって達成される。増幅器のコンポーネントは、ＸＴＡＬと共に、共振グループとも呼ばれる、チップの共振有効部分を構成している。つまり、共振子１００および増幅器１１０が相俟って共振グループを形成している。増幅器の帰還およびコア内のすべての周波数依存コンポーネントが、発振のための正しい位相条件を決定している。詳細な電気回路図については、図４を参照されたい。

３．図１のアイテム１２０ 自動振幅制御およびバイアス（ＡＡＣ−ＢＩＡＳ）
自動振幅制御およびバイアスのための回路ブロックには、以下に示す機能が含まれている。
−発振器信号の定電圧振幅を自動的に維持する
−周波数の不安定性すなわち周波数変調の副作用であり、したがって位相雑音に影響を及ぼすことが考えられる発振器信号の振幅変調を防止する
−主増幅トランジスタの零入力電流（ＭＯＳＦＥＴの電流利得すなわち相互コンダクタンスｇ_ｍによって決まる）を一定に維持する
相互コンダクタンスｇ_ｍは、［Ｓ］をユニットとして、ｇ_ｍ＝Δｌ_Ｄ／ΔＶ_ＧＳで定義される。ｌ_ＤはＤＣドレイン電流であり、Ｖ_ＧＳは、電界効果トランジスタ（ＦＥＴ）のＤＣゲート−ソース電圧である。また、これは、ｇ_ｍ＝ｌ_ｄ／Ｖ_ｇｓとしてＡＣ量で表すこともできる。項を再配列すると、ｌ_ｄ＝ｇ_ｍ ^＊Ｖ_ｇｓ（［Ｓ］＝ジーメンス＝１／オーム＝１／［Ω］）が得られる。

ＡＡＣ−ＢＩＡＳブロックを設計するための上に挙げた主な目標は、発振器の適切かつ高速のスタートアッププロセスを保証し、かつ、定常状態における望ましくないあらゆる振幅変調を回避するものでなければならず、また、生成される信号の振幅を安定化させるものでなければならない。これらの設計目標は、生成発振器コア信号を厳密に追跡することによって、また、増幅器の零入力電流の調整、つまり、トランジスタの相互コンダクタンスｇ_ｍおよび利得を制御することによって首尾良く達成される。したがって、振幅制御回路および自己バイアス回路は、１つの回路ブロック内で結合されている。電気回路のこれらの重要な機能については、図５に関連してより詳細に説明する。

４．図１のアイテム１３０ アナログ出力バッファ（ＡＯ−ＢＵＦ）
アナログ出力バッファＡＯ−ＢＵＦは、必要な出力電力を有する負荷を生成正弦波発振器信号に供給するためのものである。この回路ブロックのもう１つの主な目的は、発振器のコアと負荷を分離することである。このコンテキストにおいては、分離は、出力負荷の変動が生成発振器信号に影響しないことを意味している。バッファの出力インピーダンスを小さくし、かつ、必要な負荷を駆動するだけの十分な電力を引き渡す機能を持たせなければならないのは、この理由によるものである。また、システムへの余計な位相雑音の付加を回避するためには、バッファの直線性が良好であり、かつ、雑音が小さいことが肝要である。また、このステージは、必要なＤＣオフセットを信号に供給することができる。電気回路図については、図６を参照されたい。

５．図１のアイテム１４０ ディジタル出力バッファ（ＤＯ−ＢＵＦ）
ディジタル出力バッファ回路ブロックは、矩形信号すなわち方形波を生成している。ディジタル出力バッファは、通常のディジタル回路を駆動するべく、必要な矩形信号電力を負荷に供給し、また、必要に応じて余分のＤＣオフセットを供給するように設計されている。負荷は、例えば、２００ｋΩの抵抗に並列接続された１５ｐＦのコンデンサからなっていると仮定されている。本発明による回路は、負荷に起因する外乱から、コアが生成する安定した発振器周波数を保護している。つまり、本発明による回路は、プリング指数の値を可能な限り小さくしている。電気回路図については、図７を参照されたい。

６．図１のアイテム１５０ スタートアップ回路（ＡＴＡＲＴ−ＵＰ）
結晶をベースにしたすべての発振器は、特別な予防策を講じない限り、スタートアップ動作が遅く、そのために、この手順を高速化するためのスタートアップ回路が含まれている。このスタートアップ回路は、ピン１０９の信号「ｓｔａｒｔ＿ｅｎａｂｌｅ」を介してユーザが制御することができる。

７．図１のアイテム１６０ パワーアップ回路（ＰＯＷ−ＵＰ）
このパワーアップ回路は、パワーアップ後における基本的な発振器動作を維持しつつ、電力節約モードを提供している。このパワーアップ回路は、本発明による完全な発振器のパワーアップおよびシャットダウンを節約するべく、同様に使用される。

次に、それぞれ既に図１に示し、かつ、紹介した回路ブロックについて、各回路ブロックの完全な回路図、および特性および相応する物理量を示す追加線図を使用して広範囲に渡って説明する。各回路ブロックに対する本発明の斬新性および利点がリストされている。

図２は、発振器回路のシミュレーションの範囲内での計算に使用される、水晶の典型的な電気モデルの等価回路図を示したものである。
水晶は、基本的に若干の受動コンポーネントのみからなる３極回路網としてモデル化され、
Ｌ_１、Ｃ_１およびＲ_０が水晶の直列共振周波数を決定し、
Ｌ_１、Ｃ_１、Ｒ_０およびが並列共振周波数を決定し、また、
Ｃ_１０およびＣ_２０は、水晶のプレート寄生およびパーケージ寄生の接地に対する寄生容量を表している。

水晶の極すなわちピンは、Ｘ_１およびＸ_２が能動ＸＴＡＬピンを表し、Ｘ_０が接地ＸＴＡＬピンを表している。物理的現象をより明察し、かつ、感覚的に展開するために、水晶の製造者が提示しているコンポーネントおよびそれらの典型的な数値を示しておく。

Ｌ_１ ＝５．６４３［ｍＨ］
Ｃ_１ ＝６．６４５［ｆＦ］
Ｒ_０ ＝１１．１５［Ω］
Ｃ_１２ ＝１．３ ［ｐＦ］
Ｃ_１０、Ｃ_２０ ＝１ ［ｐＦ］
（最後の２つの容量Ｃ_１０およびＣ_２０の影響は、それらが端子対Ｘ_１−Ｘ_０およびＸ_２−Ｘ_０に並列に接続されているため、無視されることが非常に多い。）

図２から分かるように、２つの回路共振が可能である（Ｒ_０の影響は無視する）。１つは、Ｌ_１およびＣ_１によってのみ形成される直列共振であり、もう１つは、Ｌ_１およびＣ_１がＣ_１２と結合して形成される並列共振である。並列共振周波数ｆ_{ｒｅｓ（Ｐａｒａｌｌｅｌ）}は、式ｆ_{ｒｅｓ（Ｐａｒａｌｌｅｌ）}＝（１／２π）^＊（Ｌ_１ ^＊Ｃ_１＆Ｃ_１２）^−１／２に従って計算される。ここで、Ｃ_１＆Ｃ_１２＝Ｃ_１ ^＊Ｃ_１２／（Ｃ_１＋Ｃ_１２）であり、ｆ_{ｒｅｓ（Ｐａｒａｌｌｅｌ）}＝２６．０５７ＭＨｚが導かれる。通常、製造者は、水晶の並列共振周波数を予め規定している。

水晶のＱ値は、主としてＬ_１およびＲ_０から決定される。決定式は、Ｑ＝１／Ｒ_０ ^＊（Ｌ_１／Ｃ_１）^−１／２であり、したがって直列インダクタンスが大きいほど、また、直列抵抗が小さいほど、大きいＱ値が得られる。この式から値を計算すると、Ｑ＝８２６４８であり、実に大きい値になる。大きいＱ値によって、クローズインオフセットにおける回路の位相雑音性能が改善され、また、キャリアの不安定性が軽減される。

図３は、本発明のアプリケーションに使用される、水晶ＸＴＡＬの等価インピーダンスの周波数線図を示したものである。並列共振すなわち図の上の方に示す共振の場合を見てみると、共振周波数におけるインピーダンスは、ほぼ無限に大きくなっている。並列タイプの共振を有する発振器の背後にある基本的な着想は、正にこの周波数領域を利用したものである。一般的な動作原理については、発振器のコアを取り扱った章でさらに説明する。

図４は、修正ピアス発振器コアの電気回路図を示したものである。
水晶は、ピンｑ１とｑ２の間の発振器回路に接続されている。ＰＯＷ−ＵＰに入力される「ＰＵｎ」信号がＶｄｄからＶｓｓ（ＧＮＤ）へ駆動されると、ＮＭＯＳトランジスタＮ２に「Ｖｂｉａｓ１」のスタートアップバイアス値が供給される。このバイアス値は、「ｓｔａｒｔ＿ｅｎａｂｌｅ」ピンをＶｄｄまたはＶｓｓのいずれに接続するかによって決まり、Ｖｓｓに接続すると、スタートアップ機能が不能状態になり、「Ｖｂｉａｓ１」値は、抵抗Ｒ０の抵抗値およびＰＭＯＳトランジスタＰ８のゲートの固有雑音によってのみ決定される。両コンポーネント（抵抗Ｒ０およびトランジスタＰ８）は、自動振幅制御およびバイアスブロックＡＡＣ−ＢＩＡＳに含まれている。「ｓｔａｒｔ＿ｅｎａｂｌｅ」ピンがＶｓｓに接続されると、ＰＭＯＳトランジスタＰ８のゲートがＧＮＤに強制され、最大有効電流が、ＡＡＣ−ＢＩＡＳ部分であるＮＭＯＳトランジスタＮ３を通って流れ、それにより最大許容電流がリード「Ｖｂｉａｓ１」を介してトランジスタＮ２に供給される。この最大許容電流により、トランジスタＰ２の相互コンダクタンスｇ_ｍが大きくなる。この相互コンダクタンスｇ_ｍは、それを超えると発振が不可能になる限界値ｇ_ｍとは懸け離れている。トランジスタＰ３およびＰ５は、トランジスタＰ２のゲートを適切なＤＣ電圧でバイアスするための高オーム抵抗として動作している。バイアス点圧は、ピンｑ２上の水晶に印加される正弦波のひずみを防止するべく、極めて慎重に設定しなければならない。ひずんだ信号は、発振器の位相雑音に対する極めて有害な影響力を有している。トランジスタＰ２のゲートに供給される信号は、トランジスタＰ２が線形領域で動作しなくなり、そのためにより高い位相雑音がもたらされることになるため、一定のレベルを超えることは許容されないが、一方では外部スパイクの影響を最小化しなければならないため、ピンｑ１のこの電圧は、十分に高い電圧でなければならない。この両方の必要条件を共に満足するために、トランジスタＰ２のゲートの信号を小さい値に維持するべく、容量分圧器Ｃ０およびＣ２が使用され、一方、自動利得制御回路は、自由に使用することができるフルレベルの信号をピンｑ１に有している。ピアス発振器スキームを完成するために、２つの必要なコンデンサＣ１およびＣ４が追加されている。コンデンサＣ１は、ｑ１とＶｄｄの間に接続され、コンデンサＣ４は、ｑ２とＶｄｄの間に接続されている。ＯＳＣ回路ブロックは、トランジスタＰ３８のゲートへの「ＰＵ」を介してＰＯＷ−ＵＰブロックから供給されるもう１つの制御信号「ＰＵｐ」を処理している。

本発明による発振器コア回路（図４）の他の対策および斬新性：
トランジスタ雑音の有効低減毎の位相雑音に関する回路性能が向上している。これは、１／ｆ雑音を低減するための特殊なデバイス構造を使用することによって達成されている。ノイズフロアおよび基板からの影響を小さくするために、絶縁ＮＭＯＳトランジスタ（三重井戸）が使用されている。

集積回路の製造に関しては、三重井戸プロセスを使用し、それにより基板のクロストークを実質的に小さくしているチップ技術が選択されている。金属−金属コンデンサ（Ｑ値の大きいコンデンサが得られる）を使用することにより、位相雑音に関する回路性能がさらに向上している。

次に図５を参照すると、発振器コア信号の振幅を制御するための自動振幅制御およびバイアス回路ブロックＡＡＣ−ＢＩＡＳの電気回路図が示されている。自動振幅制御機能とバイアスのタスクは、発振器信号の揺動振幅に対するバイアス電流の影響により、１つの回路ブロックの中に結合されている。

バイアス部分（ＢＩＡＳ）の記述
この部分は、抵抗Ｒ０、ＰＭＯＳトランジスタＰ８、およびピアス発振器にバイアス電流を供給する電流ミラーの一部であるＮＭＯＳトランジスタダイオードＮ３の３つのコンポーネントからなっている。トランジスタＰ８の機能は、振幅調整回路の結果に応じて電流を制御することである。抵抗Ｒ０の抵抗値は、所与の電源電圧における最大有効電流を決定している。トランジスタＰ８のゲート電圧に応じて、Ｎ３ダイオードを流れる電流が、所与のトランジスタ比率で振幅調整回路のトランジスタＮ０およびＮ６に電流をミラーしている。この電流は、リード「Ｖｂｉａｓ１」を介して、ピアス発振器増幅器（ＯＳＣのトランジスタＮ２）およびスタートアップ回路（ＳＴＡＲＴ−ＵＰのトランジスタＮ３５）に補足的にミラーされている。ＮＭＯＳトランジスタＮ１２は、電流ミラーのための安定化コンデンサとして動作している。

自動振幅制御部分（ＡＡＣ）の記述
振幅調整は、広く知られている回路に基づいている。回路は、発振が生じていない場合、スタートアップ時は電流源として挙動し、この場合もリード「Ｖｂｉａｓ１」を介して、回路ブロックＯＳＣのピアス発振器バイアストランジスタＮ２にスタートアップ電流を引き渡している。スタートアップ電流の値は、トランジスタＮ２（回路ブロックＯＳＣの）、トランジスタＮ３および抵抗Ｒ０の関係、トランジスタＰ８とＰ９の比率、および熱電圧Ｕ（Ｔ）によって画定される。信号「ｓｔａｒｔ１」は、回路のスタートアップ制御信号として機能している。ノードｑ１の発振器振幅が大きくなると、トランジスタＰ８を流れる電流が、定義済みの値に達するまで減少し、トランジスタＰ８およびＰ９は、弱反転領域で動作する。既に説明したように、この値は、ループトランジスタＰ８、Ｐ９およびＮ３の電流利得、および同じく熱電圧Ｕ（Ｔ）によってのみ決定される。電流ミラーを構成しているＮ２およびＮ３のトランジスタ寸法の比率（Ｎ３／Ｎ２）が、被ミラー電流の量すなわち電流利得を画定している。ノードｑ１における振幅変調を回避するためには、トランジスタＰ８およびＰ９を弱反転領域で動作させなければならないが、これは、Ｐ８とＰ９の間の計算固定スケーリングファクタによって保証されている。この場合、このスケーリングファクタは、Ｎ２に対するＮ３の比率によってさらに影響される。発振振幅は、入力部ｑ１の容量分圧器Ｃ３およびＣ５によってＶｄｄを参照して調整される。ＤＣ電圧のバイアスは、トランジスタＰ１、Ｎ６、Ｐ７、Ｎ０によって実行される。トランジスタＰ７は、抵抗として動作している。ループを安定化させるために、抵抗として動作するＰ４およびコンデンサＣ６からなる低域通過フィルタが使用されている。ループを安定化させるためには、ｏｍｅｇａ^＊ｔａｕの値は、１よりはるかに大きい値でなければならない。ここで、ｏｍｅｇａは、２^＊Ｐｌ^＊周波数に等しく、ｔａｕは、（Ｐ４の抵抗）^＊（Ｃ６の容量）で定義される時定数である。それによりノードｑ１の振幅が、発振器信号が何ら振幅変調されていないことを示す安定した状態に維持され、位相雑音挙動に対する発生し得る有害な影響が防止される。トランジスタＰ３９およびＰ４０は、信号「ＰＵｐ」を介してパワーアップ機能を管理している。

自動振幅制御およびバイアス回路（図５）の他の設備および新規性：
キャリア位相雑音近辺に低減するための完全分離ＮＭＯＳトランジスタが適用され、選択されたチップ技術によって、ＮＭＯＳトランジスタと基板を分離するための「三重井戸」プロセスが提供され、クロストークが実質的に低減されている。

また、能動デバイスの量を少なくすること、つまり適切な回路機能を設計することによって雑音源の数を少なくすることにより、フリッカ雑音および広帯域雑音を低減するべく最適化された能動デバイスが使用されている。また、最適化されたトランジスタ形状により、１／ｆ雑音が最小化されている。トランジスタＰ４のゲートは、トランジスタＮ６のドレインへの直接接続に対して、発振器コア信号の振幅変調の影響を緩和するべくＧＮＤを基準にしている。

図６は、アナログ出力バッファＡＯ−ＢＵＦの電気回路図を示したものである。この出力バッファ回路は、自己バイアスソースフォロワとして実現されている。このバッファ回路の駆動能力は、２．２ｎＦのコンデンサに直列接続された、許容負荷である１ｋΩの抵抗によって説明することができる（ひずみを生じることなく、２ＭＨｚから４０ＭＨｚの周波数レンジにおける６ｄＢのダンピングが許容される）。トランジスタＰ０およびＮ１は、トランジスタＮ４２およびＮ４３を備えた出力段にバイアス電流を提供している。トランジスタＮ４３のＤＣバイアス電圧は、抵抗Ｒ１およびトランジスタＮ９によって生成され、抵抗として動作しているトランジスタＰ５２およびＰ５３を介して、トランジスタＮ４３のゲートに印加されている。トランジスタＰ５４、Ｎ４４、Ｎ４５、Ｐ５５およびＮ４７は、パワーアップ機能を提供している。これらのトランジスタは、「ＰＵ」を介してＡＯ−ＢＵＦに導入される相補信号「ＰＵｐ」および「ＰＵｎ」によって制御されている。トランジスタＮ１０は、安定化コンデンサとして動作している。コンデンサＣ９は、ノードｑ１の発振信号に対する疎結合を実現している。アナログ発振器出力信号は、正弦波としてピン「ｖｏｂ」へ引き渡される。

アナログ出力バッファ回路（図６）の新規性：
このステージの入力インピーダンスを大きくするために、トランジスタＰ５２およびＰ５３がＮ４３のバイアス抵抗として使用されている。したがって、極めて小さいコンデンサ（Ｃ９＝２００ｆＦ）を使用した疎結合を使用して、発振器のプリング効果を緩和し、それにより発振器の位相雑音挙動を著しく改善することができる。

図７は、ディジタル出力バッファ回路ブロックＤＯ−ＢＵＦの電気回路図を示したものである。このディジタルバッファ回路は、自己バイアスＡＢ級段および３段反転ディジタル増幅器チェーンの２つの全く異なる部分からなっている。トランジスタＰ３０およびＮ２４は、トランジスタチェーンＰ２９、Ｐ３１およびＮ２５からバイアスされるＡＢ級段を構成している。トランジスタＰ３０のバイアスは、トランジスタＰ２８およびＰ３２を介して印加されている。トランジスタＰ２８およびＰ３２は、いずれも抵抗として動作している。同様に、トランジスタＮ２４は、トランジスタＮ２６およびＮ２７を介して電力供給されている。発振電圧は、コンデンサＣ７およびＣ８と交わっているピンｑ１を介して回路に供給されている。ＡＢ級増幅器の利得は、１ＭＨｚから４０ＭＨｚまでの周波数レンジにおいて約２７ｄＢである。ＡＢ級段の出力部は、トランジスタＰ３４およびＮ２９によって構成された第１のディジタルインバータの入力部に接続されている。第１のディジタルインバータ段には２つのインバータ段が後続しており、すべての段のトランジスタは、出力インピーダンスを小さくするために、その前段のトランジスタの３倍の大きさになっている。ディジタル発振器出力信号は、矩形方形波の形でピン「ｖｄｉｇ」に出力される。出力負荷が、１５ｐＦのコンデンサに並列接続された２００ｋΩの抵抗からなっている場合、３０ＭＨｚの方形波出力信号の立上り時間は４．７８ｎｓになり、立下り時間は６．６ｎｓになる。トランジスタＰ４１、Ｎ３７、Ｎ３４およびＮ３３は、「ＰＵ」を介してＰＯＷ−ＵＰから印加される２つの信号「ＰＵｐ＆Ｄｏｆｆ」および「ＰＵｎ＆Ｄｏｆｆｎ」によって制御されるパワーアップトランザクションを管理し、かつ、（特殊な機能として）発振器回路をアクティブに維持しつつディジタルバッファオフ状態を管理している。

ディジタル出力バッファ回路（図７）の新規性：
後続するディジタルスイッチング回路のキックバック雑音を小さくするために、トランジスタＰ３８およびＮ２４の駆動能力が、トランジスタＰ３４およびＮ２９の駆動能力より２０倍高くなっている。そのために、位相雑音の挙動がより良好な挙動になっている。

図８は、スタートアップ回路ＳＴＡＲＴ−ＵＰの電気回路図を示したものである。パワーアップ後の初期状態において、ＡＡＣ−ＢＩＡＳのトランジスタＰ８を流れる電流がゼロである場合、この回路は、節約電流を提供することができ、かつ、発振器の高速スタートアップが保障されていることを保障している。節約電流がＡＡＣ−ＢＩＡＳのトランジスタＮ３を通って流れると、スタートアップ回路によってスタートアップ電流が提供される。これは、Ｎ５に接続されている「ｓｔａｒｔ＿ｕｐ１」信号（ｓｔａｒｔｕｐ＿ｌｏｇｉｃブロック）、およびＯＳＣブロックのトランジスタＰ８に接続されている「ｓｔａｒｔ＿ｕｐ２」信号（ｓｔａｒｔｕｐ＿ｌｏｇｉｃブロック）によって保障されている。「ｓｔａｒｔ＿ｅｎａｂｌｅ」信号ピンがＧＮＤに接続されている場合、あるいは開放状態で放置されている場合、スタートアップ回路は不能状態にある。「ｓｔａｒｔ＿ｅｎａｂｌｅ」が正の電源電圧Ｖｄｄに接続され、かつ、ＰＯＷ−ＵＰの信号「ＰＵｎ」をＧＮＤに接続することによってパワーアップ手順が使用可能状態になると、スタートアップは使用可能状態になる。Ｖｄｄは、トランジスタゲートＮ５に印加され、ＡＡＣ−Ｂｉａｓ回路のトランジスタＰ８のゲートをＧＮＤレベルに強制している。したがってＰ８が低抵抗状態にスイッチされ、かつ、Ｒ０（ＡＡＣ−Ｂｉａｓ）によって制限されているスタートアップ電流が、Ｎ３（ＡＡＣ−Ｂｉａｓ）によって発振器（ＯＳＣ）にミラーされる。「ｓｔａｒｔ＿ｕｐ２」信号がｓｔａｒｔｕｐ＿ｌｏｇｉｃから提供されると、ＯＳＣ回路のＰ５６によって容量分圧器がスイッチオフされる。この処置により、Ｐ２（ＯＳＣ）のゲートの帰還電圧レベルが高くなり、はるかに高速の発振器スタートアップ時間が得られる。発振振幅が一定の値に達すると、ＤＯ−ＢＵＦブロックによってディジタルクロック信号「ｖｄｉｇ」が生成され、ｓｔａｒｔｕｐ＿ｌｏｇｉｃブロックのピンｃｌｏｃｋに印加される。ディジタルクロック信号「ｖｄｉｇ」が印加されると、ｓｔａｒｔｕｐ＿ｌｏｇｉｃは、明確に定義された遅延時間信号（「ｓｔａｒｔ＿ｕｐ１」、「ｓｔａｒｔ＿ｕｐ２」）を生成する。第１の遅延時間が経過すると、信号「ｓｔａｒｔ＿ｕｐ１」がＧＮＤにスイッチされ、トランジスタＮ５が高抵抗状態になり、したがってスタートアップ電流が動作電流まで減少する。第１の遅延時間の後に発生する第２の遅延時間は、「ｓｔａｒｔ＿ｕｐ２」信号をＧＮＤに強制している。この動作により、容量分圧器（ＯＳＣブロック）が再びスイッチオンされ、発振器回路全体が動作モードになる。

スタートアップ回路（図８）の新規性：
集積回路の製造プロセスの変動により、発振器のスタートアップが必ず達成されることは保証されていない。発振器回路の確実なスタートアップの関係が確立され、発振器が首尾良く始動した後、再び自動的にスイッチオフされる。標準の固体集積発振器回路は、５ｍｓのスタートアップ時間に到達している。上で説明した回路の場合、約１ｍｓのスタートアップ時間が達成される。本発明によるスタートアップ回路ブロックのこの動作により、いかなる状況の下においても節約動作が保障される。

図９は、パワーアップ回路ＰＯＷ−ＵＰの電気回路図を示したものである。パワーアップ回路ブロックは、発振器回路の節約パワーオンおよびパワーオフトランザクションを保障している。特にバッテリ電源アプリケーションの場合、パワー節約状態の間、電力消費を最少化することが極めて重要である。「Ｄｏｆｆｎ」信号を使用することにより、ディジタルバッファを個別にスイッチオフさせることができる。ディジタルバッファは、総電力の約３５％を消費している。また、パワーアップ回路ブロックの内部では、個々の回路ブロックの制御ロジックを簡略化するために、信号のいくつかの適切な論理結合が実行されている。

したがって図９から容易に分かるように、２つの入力信号「ＰＵｎ」および「Ｄｏｆｆｎ」から３つの誘導信号「ＰＵｐ」、「ＰＵｐ＆Ｄｏｆｆ」および「ＰＵｎ＆Ｄｏｆｆｎ」が生成されている。「ＰＵｎ」、「ＰＵｐ」、「ＰＵｐ＆Ｄｏｆｆ」および「ＰＵｎ＆Ｄｏｆｆｎ」は、まとめて「ＰＵ」信号バス中に結合されている。

本発明の好ましい実施形態は、単一集積回路デバイス上で実施される抵抗およびコンデンサと同様、ＭＯＳＦＥＴ技術によって構築されたトランジスタを備えていることが好ましい。本発明による水晶発振器をモノリシック集積回路デバイスとして実施することにより、温度変動によってもたらされる有害な影響が有利に低減され、さらには無効化される。

図１０および１１は、測定およびシミュレーションの結果を支援的に示したものであり、新しい並列発振器の性能が立証されている。
図１０を参照すると、コンピュータシミュレーションの結果が示されている。作成されたプロットは、ディジタル出力信号「ｖｄｉｇ」の位相雑音およびＸＴＡＬの一方の側であるピンｑ１における共振子内部の発振器信号の位相雑音を示したものである。図から分かるように、位相雑音に関しては、ディジタル出力の性能はより悪い結果になっている。したがって、発振器コアに帰還されるディジタル反転増幅器の影響を低減するべく、開発段階では相当な努力が払われた。

図１１は、スタートアップ動作中におけるピンｑ１の内部発振器信号を、コア電流と共に時間線図で示したもので、これらの結果は、適切な回路シミュレーションから引き出されたものである。観察した時間レンジは、１．５ｍｓの期間に渡っている。比較用として、スタートアップ動作中における基本的なコア電流が、図の下側部分に同じくプロットされている。したがって、発振器ＯＳＣのスタートアップ挙動が明確に立証されている。約４００μｓと５００μｓの間までには、発振器信号は既に安定した動作に到達している。スタートアップ段階における自動振幅制御の影響下では、コア電流は、安全なスタートアップを処理するために相当に大きくなり、それにより水晶ＸＴＡＬの短期静的直列共振を克服している。

次に、コア電流は、本発明による発振器を安定した定常状態で動作させるために、最適動作値（最良のトランジスタ相互コンダクタンス動作点における）まで減少している。
図１２は、既に記述し、かつ、説明した本発明による回路を使用して発振させるための方法を示したものである。

第１のステップ２０１に記述されているように、適切な共振子素子を選択することによって発振器周波数が決定される。ステップ２０２で、発振器および自動振幅コントローラ回路に対する確実なスタートアップ条件が確立される。ステップ２０３で共振子が駆動され、発振器回路の内部で発振が開始する。ステップ２０４で、生成された発振の振幅を制御し、かつ、安定化させることにより、発振器信号に対する自動制御が実行される。ステップ２０５で、増幅器回路に対するバイアスを制御しつつ発振が増幅される。ステップ２０６で、アナログ出力バッファ回路を使用して、生成された正弦波発振信号が負荷の影響から分離される。ステップ２０７で、アナログ出力正弦波信号がディジタル出力バッファ回路によってディジタル出力方形波信号に変換される。ステップ２０８で、ディジタル出力バッファ回路を一時的にスイッチオフすることにより、電力節約モードが提供される。

好ましい実施形態の中で示し、かつ、シミュレーションおよび測定によって評価したように、この新規な回路により、従来技術に取って代わる有効かつ製造可能な代替態様が提供される。

以上、本発明について、本発明の好ましい実施形態を参照して詳細に示し、かつ、説明したが、本発明の精神および範囲を逸脱することなく、形態および詳細に様々な変更を加えることができることは、当分野の技術者には理解されよう。

本発明の好ましい実施形態のビルディングブロックを示す、近代のモノリシック集積回路技術を使用して実現することができる６つの基本的な回路ブロックのすべてを示したブロック図である。 水晶共振子の電気等価回路図である。 水晶共振子のインピーダンス対周波数のグラフである。このグラフに示す、約２６ＭＨｚで発振する直列および並列の２つの共振子は、一例として取り上げたものであり、本発明は、極めて低い周波数、例えばセラミック共振子のせいぜい数ｋＨｚのレンジから、極めて高い周波数、例えば薄膜共振子（ＴＦＲ）の場合の数ＧＨｚに及ぶすべての類似共振曲線をカバーしている。本発明は、全周波数レンジをカバーしている。 水晶と共にピアス発振器コアを形成している第１の回路ブロックの電気回路図である。 自動振幅制御およびバイアス回路ブロックと呼ばれている第２の回路ブロックの電気回路図である。 アナログ出力バッファ回路ブロックと呼ばれている第３の回路ブロックの電気回路図である。 ディジタル出力バッファ回路ブロックと呼ばれている第４の回路ブロックの電気回路図である。 スタートアップ回路ブロックとして記述されている第５の回路ブロックの電気回路図である。 パワーアップ回路ブロックを構成している第６の回路ブロックの電気回路図である。 生成発振器信号の位相雑音挙動を周波数線図の形で示したグラフである。 水晶電圧に対する発振器コアのスタートアップ挙動、およびコア電流から見た自動利得制御の挙動を示す、自動振幅制御およびバイアス回路ブロック、パワーアップ回路ブロックおよびスタートアップ回路ブロックの動作および結果を、２つの信号を使用して時間線図の形で示したグラフである。 本発明による回路を使用して発振させるための方法を示す図である。

符号の説明

１００ 共振性水晶（ＸＴＡＬ）
１０１ 共振性水晶の端子（第１のＸＴＡＬピンｑ１、リード）
１０２ 共振性水晶の端子（第２のＸＴＡＬピンｑ２）
１０３ バス
１０４、１１１ リード
１０９ ピン
１１０ ピアス発振器（ＯＳＣ）ブロック
１２０ 自動振幅制御およびバイアス（ＡＡＣ−ＢＩＡＳ）回路ブロック
１３０ アナログ出力バッファ（ＡＯ−ＢＵＦ）回路ブロック
１４０ ディジタル出力バッファ（ＤＯ−ＢＵＦ）回路ブロック
１５０ スタートアップ（ＳＴＡＲＴ−ＵＰ）回路ブロック
１６０ パワーアップ（ＰＯＷ−ＵＰ）回路ブロック

Claims (41)

1. 安定した所定の発振周波数を有する発振信号を生成するための発振生成手段と、
   前記発振生成手段と前記発振生成手段を駆動するための発振器駆動手段との間のインピーダンスレベルを整合させるための手段と、
   安定した発振信号を維持し、最適化された動作モードを得るべく前記発振生成手段および前記発振器駆動手段の回路をバイアスする、前記発振生成手段および前記発振器駆動手段の生成発振信号を自動振幅制御し且つバイアスするための自動振幅制御およびバイアス手段と、
   前記発振生成手段および前記発振器駆動手段の、アナログ信号と呼ばれる正弦波信号としての前記生成発振信号のための第１のバッファリング手段と、
   前記発振生成手段および前記発振器駆動手段の、ディジタル変換された矩形方形波信号としての前記生成発振信号のための第２のバッファリング手段と、
   安全なスタートアップ手順を保障するための、前記発振生成手段および前記発振器駆動手段に対するスタートアップ制御信号を生成するためのスタートアップ手段と、
   前記発振器駆動手段、前記自動振幅制御およびバイアス手段、前記第１のバッファリング手段、前記第２のバッファリング手段および前記スタートアップ手段に対するパワーアップおよびシャットダウン制御信号を生成するためのパワーアップ手段と、
   を備えた共振子制御発振器出力信号を生成することができる回路。
2. 前記発振生成手段は、所定の発振周波数を有する発振信号を生成する水晶共振子素子を有する共振子回路を備えた、請求項１に記載の回路。
3. 前記発振生成手段は、並列共振モードで発振する共振子回路素子を備えた、請求項２に記載の回路。
4. 前記発振生成手段が、ＭＥＭＳ技術を使用して製造された共振子回路を備えた、請求項１に記載の回路。
5. 前記発振器駆動手段は、修正ピアス発振器回路を備え、
   前記修正ピアス発振器回路は、
   １つがＰＭＯＳであり、もう１つがＮＭＯＳである、発振器増幅器のための２つのトランジスタと、
   前記増幅器のためのバイアス抵抗を形成する２つのＰＭＯＳトランジスタと、
   スタートアップを支援するために使用される１つのＰＭＯＳトランジスタと、
   信号入力分圧器として使用される２つのコンデンサと、
   ３点ピアス発振器スキームに必要な２つのコンデンサとを備えて実現される、請求項１に記載の回路。
6. 前記発振器駆動手段は、前記共振子素子からの前記発振信号用に、前記共振子回路に接続する２つの信号端子、さらに１つの制御バス端子および１つの制御信号端子を備える、請求項２に記載の回路。
7. 前記発振器駆動手段は、
   １つがＰＭＯＳであり、もう１つがＮＭＯＳである、発振器増幅器のための２つのトランジスタと、
   前記増幅器のためのバイアス抵抗を形成する２つのＰＭＯＳトランジスタと、
   スタートアップを支援するために使用される１つのＰＭＯＳトランジスタと、
   信号入力分圧器として使用される２つのコンデンサと、
   ３点ピアス発振器スキームに必要な２つのコンデンサと、
   ２つの信号端子と、
   １つの制御バス端子と、
   １つの制御信号端子と、
   を備えて実現される修正ピアス発振器回路を備える、請求項１に記載の回路。
8. 前記自動振幅制御およびバイアス手段は、バイアス回路部分と共に自動振幅制御部分からなる、請求項１に記載の回路。
9. １つがＰＭＯＳであり２つがＮＭＯＳ（一方はダイオードとして使用され、もう一方はコンデンサとして使用される）である３つのトランジスタおよび１つの抵抗と、
   前記３つのトランジスタおよび１つの抵抗は別の４つのトランジスタに接続され、該４つのトランジスタは、前記ダイオードおよび前記コンデンサと共に、前記回路のバイアス部分である電流ミラーおよび抵抗を構成する、２つのＰＭＯＳと他の２つのＮＭＯＳであり、
   前記発振器のメインループ増幅器として動作する１つのＰＭＯＳトランジスタと、
   ＲＣフィルタ部分である、信号入力分圧器として使用される２つのコンデンサ、および１つのコンデンサと共に抵抗として使用される１つのＰＭＯＳトランジスタと、
   スタートアップ機能に必要なさらに２つのＰＭＯＳトランジスタと、
   をさらに備えた前記自動振幅制御およびバイアス回路を実現する、請求項８に記載の回路。
10. 前記自動振幅制御およびバイアス手段は、
    前記共振子素子からの前記発振信号の入力および出力を併用するための１つの信号端子と、
    １つの制御バス端子と、
    ２つの制御信号端子とを備えた、請求項１に記載の回路。
11. 前記自動振幅制御およびバイアス手段は、
    バイアス回路部分を備えた自動振幅制御部分と、
    １つの信号端子と、
    １つの制御バス端子と、
    ２つの制御信号端子とを備えた、請求項１に記載の回路。
12. 前記第１のバッファリング手段は自己バイアスソースフォロワ回路を備えた、請求項１に記載の回路。
13. 出力段を前記ソースフォロワ回路としてセットアップする２つのＮＭＯＳトランジスタと、
    それぞれ１つのＰＭＯＳ型および１つのＮＭＯＳ型からなる２対のトランジスタと、
    抵抗および１つの余剰抵抗として使用される、相俟って前記出力段の自己バイアスとして動作する２つのＰＭＯＳトランジスタと、
    信号結合コンデンサとして利用される１つのコンデンサと、
    前記スタートアップ手順に使用される、２つがＰＭＯＳであり、他の３つがＮＭＯＳである５つのトランジスタと、をさらに備えた前記自己バイアスソースフォロワ回路を実現する、請求項１２に記載の回路。
14. 前記第１のバッファリング手段は、
    前記共振子素子からの前記発振信号を入力するための１つの信号端子と、
    アナログ発振器信号のための１つの信号出力端子と、
    １つの制御バス端子とを備えた、請求項１に記載の回路。
15. 前記第１のバッファリング手段は、
    自己バイアスソースフォロワ回路と、
    入力のための１つの信号端子と、
    出力のための１つの信号端子と、
    １つの制御バス端子とを備えた、請求項１に記載の回路。
16. 前記第２のバッファリング手段は、３段反転ディジタル増幅器チェーンと共に自己バイアスＡＢ級増幅器段を備えた、請求項１に記載の回路。
17. 前記ＡＢ級増幅器段を構成する、１つのＰＭＯＳと１つのＮＭＯＳである１対のトランジスタと、
    前記ＡＢ級増幅器段をバイアスするための、２つのＰＭＯＳと他の２つのＮＭＯＳである４つのトランジスタと共に抵抗として接続される、２つのＰＭＯＳと１つのＮＭＯＳである３つのトランジスタと、
    前記増幅器段の信号入力結合器として動作する２つのコンデンサと、
    それぞれ前記反転ディジタル増幅器チェーンの段の１つを構成する、それぞれ１つのＰＭＯＳおよび１つのＮＭＯＳからなる３対のトランジスタと、
    前記スタートアップ手順に使用される、１つのＰＭＯＳと他の３つのＮＭＯＳである４つのトランジスタと、をさらに備えた前記自己バイアスＡＢ級増幅器段および３段反転ディジタル増幅器チェーンを実現する、請求項１６に記載の回路。
18. 前記第２のバッファリング手段は、
    前記共振子素子からの前記発振信号を入力するための１つの信号端子と、
    ディジタル発振器信号のための１つの信号出力端子と、
    １つの制御バス端子とを備える、請求項１に記載の回路。
19. 前記第２のバッファリング手段は、
    ３段反転ディジタル増幅器チェーンを備えた自己バイアスＡＢ級増幅器段と、
    入力のための１つの信号端子と、
    出力のための１つの信号端子と、
    １つの制御バス端子とを備えた、請求項１に記載の回路。
20. 前記スタートアップ手段は、複数トランジスタをゲートし、反転しそしてバイアスする回路を備える、請求項１に記載の回路。
21. インバータをセットアップする、１つのＰＭＯＳ型と１つのＮＭＯＳ型である１対のトランジスタと、
    開入力接地クランピング機能のための１つのＮＭＯＳトランジスタと、
    コンデンサとして使用される１つのＰＭＯＳと１つのＮＭＯＳである１対のトランジスタと共に、前記バイアスする回路を形成する、２つのＮＭＯＳトランジスタを備えた２つのＰＭＯＳトランジスタと、
    前記スタートアップおよびゲート回路のための、１つのＰＭＯＳ型と２つのＮＭＯＳ型である３つのトランジスタと、をさらに備えた、前記複数トランジスタをゲートし、反転しそしてバイアスする回路を実現する、請求項２０に記載の回路。
22. 前記スタートアップ手段は、
    スタートイネーブル制御信号を入力するための１つの制御信号入力端子と、
    １つの制御バス端子と、
    ２つの制御信号端子とを備える、請求項１に記載の回路。
23. 前記スタートアップ手段は、
    複数トランジスタをゲートし、反転しそしてバイアスする回路と、
    入力のための１つの制御信号入力端子と、
    １つの制御バス端子と、
    ２つの制御信号端子とを備える、請求項１に記載の回路。
24. 前記パワーアップ手段は、ＣＭＯＳにおいて実現される２つのロジックゲートを備えた２つのトランジスタ信号の反転段を含む、請求項１に記載の回路。
25. 前記反転段のための、１つのＰＭＯＳと１つのＮＭＯＳである１対のトランジスタと、
    抵抗として利用される１つのＰＭＯＳトランジスタと、
    をさらに備えた前記２つのトランジスタ信号反転段を実現する、請求項２４に記載の回路。
26. 前記パワーアップ手段は、
    パワーアップ制御信号およびシャットダウン制御信号を入力するための２つの制御信号入力端子と、
    １つの制御バス端子とを備える、請求項１に記載の回路。
27. 前記パワーアップ手段は、
    ＣＭＯＳにおいて実現される２つのロジックゲートを備えた２つのトランジスタ信号反転段と、
    ２つの制御信号入力端子と、
    １つの制御バス端子とを備える、請求項１に記載の回路。
28. モノリシック集積回路技術で製造される、請求項１に記載の回路。
29. モノリシック集積回路ＣＭＯＳ技術で製造される、請求項２８に記載の回路。
30. 三重井戸製造プロセスを使用した集積チップＣＭＯＳ技術による前記修正ピアス発振器回路を実現する、請求項５に記載の回路。
31. 集積チップＣＭＯＳ技術で製造された前記修正ピアス発振器回路を実現し、それにより集積金属−金属コンデンサを使用する、請求項５に記載の回路。
32. 三重井戸製造プロセスを使用した集積チップＣＭＯＳ技術による前記自動振幅制御およびバイアス回路を実現する、請求項８に記載の回路。
33. 集積チップＣＭＯＳ技術による前記自動振幅制御およびバイアス回路を実現し、それにより完全分離ＮＭＯＳトランジスタを使用する、請求項９に記載の回路。
34. 集積チップＣＭＯＳ技術による前記自動振幅制御およびバイアス回路を実現し、かつ１つのコンデンサと共に抵抗として使用し、ＲＣフィルタ部分であり、それにより前記ＰＭＯＳトランジスタのゲートは接地を基準とする、請求項９に記載の回路。
35. 三重井戸製造プロセスを使用した集積チップＣＭＯＳ技術による前記自己バイアスソースフォロワ回路を実現する、請求項１２に記載の回路。
36. 直列接続抵抗として動作しそして接地基準のゲートを有するバイアストランジスタを使用することにより、相当に大きい入力インピーダンスを有する前記自己バイアスソースフォロワ回路を実現する、請求項１３に記載の回路。
37. 相当に大きい入力インピーダンスを有し且つ極めて小さい信号結合コンデンサを利用する前記自己バイアスソースフォロワ回路を実現する、請求項１３に記載の回路。
38. 三重井戸製造プロセスを使用した集積チップＣＭＯＳ技術により前記自己バイアスＡＢ級増幅器段および３段反転ディジタル増幅器チェーンを実現する、請求項１６に記載の回路。
39. ディジタル増幅器チェーンのすべての反転段は、その前段の駆動能力よりはるかに高い駆動能力を有する前記自己バイアスＡＢ級増幅器段および３段反転ディジタル増幅器チェーンを実現する、請求項１７に記載の回路。
40. ディジタル増幅器チェーンの第１の反転段に結合された前記ＡＢ級増幅器出力段の出力駆動能力は、前記第１の反転段の駆動能力より著しく高い前記自己バイアスＡＢ級増幅器段および３段反転ディジタル増幅器チェーンを実現する、請求項１７に記載の回路。
41. 発振器の周波数を決定するための水晶共振子素子を提供するステップと、
    水晶共振子素子を駆動するための修正ピアス発振器回路を提供するステップと、
    発振信号を安定化させるための自動振幅制御回路を提供するステップと、
    発振信号を増幅するためのバイアス回路を提供するステップと、
    発振器回路を負荷の影響から分離するためのアナログ出力バッファ回路を提供するステップと、
    正弦波発振器回路信号を方形波信号に変換するためのディジタル出力バッファ回路を提供するステップと、
    前記修正ピアス発振器、自動振幅コントローラおよびバイアス回路に対する確実なスタートアップ条件を確立するためのスタートアップ回路を提供するステップと、
    前記修正ピアス発振器回路、前記自動振幅制御回路、前記バイアス回路、前記アナログ出力バッファ回路および前記スタートアップ回路に対し、高速パワーアップ動作および電力節約モード動作を可能にするためのパワーアップ回路を提供するステップと、
    を含む電子デバイスすなわち電子技術における安定した振幅制御発振信号を生成するための方法。

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