JP4536364B2 - 高品質並列共振発振器 - Google Patents
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Description
米国特許(Davisに対する第5,528,201号)に、集積回路にオンボード配置された、適切な容量値の容量素子(電界効果コンデンサなど)を有するディジタル集積回路実施態様のための、スタートアップの信頼性が高いピアス水晶発振器について記述されている。容量素子の第1のリードは、ピアス発振器回路の利得段の入力リードに結合され、容量素子の第2のリードは、利得段の出力リードに結合されている。容量素子を提供することによって発振器の上側の利得制限が事実上除去され、それにより発振器のスタートアップを容易にし、信頼性を高くしている。特定の回路実施形態についても開示されている。
本発明のさらに他の目的は、位相雑音の小さい回路挙動に到達すること、つまり高い周波数での安定性を得ることである。
本発明の他の目的は、定常状態動作における生成発振信号のひずみおよび位相雑音を最小化することである。
本発明のさらに他の目的は、回路を低コストCMOS技術におけるモノリシック集積回路として実施することによって、製造コストを低減することである。
本発明の好ましい実施形態について、第1段階の回路全体についての総合的な説明およびすべての機能回路ブロックについての簡単な説明と、第2段階の、正確な回路図に照らして行う前記機能回路ブロックの各々についての極めて詳細な説明の2段階に細分して説明する。
このブロックは、ここでは特定の事例として選択された水晶(XTAL)共振子を表しているが、一般的には任意のタイプの共振子(TFR、MEMS等)を使用することができ、また、通常、いわゆるオフチップ部品として集積回路に外部接続することができる。しかしながら、低コストソルーションのためには、回路の動作の安定性が幾分か悪くなるが、オンチップ集積共振子デバイスを使用することも可能である。特にTFRタイプの共振子は、MEMSとして、あるいは類似の三次元構成技法でチップ上に統合しなければならない。
この回路ブロックは発振器のコアとして示されており、その回路は、Pierceによって最初に提案されたもので(Pierce,G.W.;Proc.Amer.Acad.Arts Sci.;Vol.63(1928)、1〜47ページ)、ここでは修正されている。
自動振幅制御およびバイアスのための回路ブロックには、以下に示す機能が含まれている。
−発振器信号の定電圧振幅を自動的に維持する
−周波数の不安定性すなわち周波数変調の副作用であり、したがって位相雑音に影響を及ぼすことが考えられる発振器信号の振幅変調を防止する
−主増幅トランジスタの零入力電流(MOSFETの電流利得すなわち相互コンダクタンスgmによって決まる)を一定に維持する
相互コンダクタンスgmは、[S]をユニットとして、gm=ΔlD/ΔVGSで定義される。lDはDCドレイン電流であり、VGSは、電界効果トランジスタ(FET)のDCゲート−ソース電圧である。また、これは、gm=ld/VgsとしてAC量で表すこともできる。項を再配列すると、ld=gm *Vgs([S]=ジーメンス=1/オーム=1/[Ω])が得られる。
アナログ出力バッファAO−BUFは、必要な出力電力を有する負荷を生成正弦波発振器信号に供給するためのものである。この回路ブロックのもう1つの主な目的は、発振器のコアと負荷を分離することである。このコンテキストにおいては、分離は、出力負荷の変動が生成発振器信号に影響しないことを意味している。バッファの出力インピーダンスを小さくし、かつ、必要な負荷を駆動するだけの十分な電力を引き渡す機能を持たせなければならないのは、この理由によるものである。また、システムへの余計な位相雑音の付加を回避するためには、バッファの直線性が良好であり、かつ、雑音が小さいことが肝要である。また、このステージは、必要なDCオフセットを信号に供給することができる。電気回路図については、図6を参照されたい。
ディジタル出力バッファ回路ブロックは、矩形信号すなわち方形波を生成している。ディジタル出力バッファは、通常のディジタル回路を駆動するべく、必要な矩形信号電力を負荷に供給し、また、必要に応じて余分のDCオフセットを供給するように設計されている。負荷は、例えば、200kΩの抵抗に並列接続された15pFのコンデンサからなっていると仮定されている。本発明による回路は、負荷に起因する外乱から、コアが生成する安定した発振器周波数を保護している。つまり、本発明による回路は、プリング指数の値を可能な限り小さくしている。電気回路図については、図7を参照されたい。
結晶をベースにしたすべての発振器は、特別な予防策を講じない限り、スタートアップ動作が遅く、そのために、この手順を高速化するためのスタートアップ回路が含まれている。このスタートアップ回路は、ピン109の信号「start_enable」を介してユーザが制御することができる。
このパワーアップ回路は、パワーアップ後における基本的な発振器動作を維持しつつ、電力節約モードを提供している。このパワーアップ回路は、本発明による完全な発振器のパワーアップおよびシャットダウンを節約するべく、同様に使用される。
水晶は、基本的に若干の受動コンポーネントのみからなる3極回路網としてモデル化され、
L1、C1およびR0が水晶の直列共振周波数を決定し、
L1、C1、R0およびが並列共振周波数を決定し、また、
C10およびC20は、水晶のプレート寄生およびパーケージ寄生の接地に対する寄生容量を表している。
C1 =6.645[fF]
R0 =11.15[Ω]
C12 =1.3 [pF]
C10、C20 =1 [pF]
(最後の2つの容量C10およびC20の影響は、それらが端子対X1−X0およびX2−X0に並列に接続されているため、無視されることが非常に多い。)
水晶は、ピンq1とq2の間の発振器回路に接続されている。POW−UPに入力される「PUn」信号がVddからVss(GND)へ駆動されると、NMOSトランジスタN2に「Vbias1」のスタートアップバイアス値が供給される。このバイアス値は、「start_enable」ピンをVddまたはVssのいずれに接続するかによって決まり、Vssに接続すると、スタートアップ機能が不能状態になり、「Vbias1」値は、抵抗R0の抵抗値およびPMOSトランジスタP8のゲートの固有雑音によってのみ決定される。両コンポーネント(抵抗R0およびトランジスタP8)は、自動振幅制御およびバイアスブロックAAC−BIASに含まれている。「start_enable」ピンがVssに接続されると、PMOSトランジスタP8のゲートがGNDに強制され、最大有効電流が、AAC−BIAS部分であるNMOSトランジスタN3を通って流れ、それにより最大許容電流がリード「Vbias1」を介してトランジスタN2に供給される。この最大許容電流により、トランジスタP2の相互コンダクタンスgmが大きくなる。この相互コンダクタンスgmは、それを超えると発振が不可能になる限界値gmとは懸け離れている。トランジスタP3およびP5は、トランジスタP2のゲートを適切なDC電圧でバイアスするための高オーム抵抗として動作している。バイアス点圧は、ピンq2上の水晶に印加される正弦波のひずみを防止するべく、極めて慎重に設定しなければならない。ひずんだ信号は、発振器の位相雑音に対する極めて有害な影響力を有している。トランジスタP2のゲートに供給される信号は、トランジスタP2が線形領域で動作しなくなり、そのためにより高い位相雑音がもたらされることになるため、一定のレベルを超えることは許容されないが、一方では外部スパイクの影響を最小化しなければならないため、ピンq1のこの電圧は、十分に高い電圧でなければならない。この両方の必要条件を共に満足するために、トランジスタP2のゲートの信号を小さい値に維持するべく、容量分圧器C0およびC2が使用され、一方、自動利得制御回路は、自由に使用することができるフルレベルの信号をピンq1に有している。ピアス発振器スキームを完成するために、2つの必要なコンデンサC1およびC4が追加されている。コンデンサC1は、q1とVddの間に接続され、コンデンサC4は、q2とVddの間に接続されている。OSC回路ブロックは、トランジスタP38のゲートへの「PU」を介してPOW−UPブロックから供給されるもう1つの制御信号「PUp」を処理している。
トランジスタ雑音の有効低減毎の位相雑音に関する回路性能が向上している。これは、1/f雑音を低減するための特殊なデバイス構造を使用することによって達成されている。ノイズフロアおよび基板からの影響を小さくするために、絶縁NMOSトランジスタ(三重井戸)が使用されている。
この部分は、抵抗R0、PMOSトランジスタP8、およびピアス発振器にバイアス電流を供給する電流ミラーの一部であるNMOSトランジスタダイオードN3の3つのコンポーネントからなっている。トランジスタP8の機能は、振幅調整回路の結果に応じて電流を制御することである。抵抗R0の抵抗値は、所与の電源電圧における最大有効電流を決定している。トランジスタP8のゲート電圧に応じて、N3ダイオードを流れる電流が、所与のトランジスタ比率で振幅調整回路のトランジスタN0およびN6に電流をミラーしている。この電流は、リード「Vbias1」を介して、ピアス発振器増幅器(OSCのトランジスタN2)およびスタートアップ回路(START−UPのトランジスタN35)に補足的にミラーされている。NMOSトランジスタN12は、電流ミラーのための安定化コンデンサとして動作している。
振幅調整は、広く知られている回路に基づいている。回路は、発振が生じていない場合、スタートアップ時は電流源として挙動し、この場合もリード「Vbias1」を介して、回路ブロックOSCのピアス発振器バイアストランジスタN2にスタートアップ電流を引き渡している。スタートアップ電流の値は、トランジスタN2(回路ブロックOSCの)、トランジスタN3および抵抗R0の関係、トランジスタP8とP9の比率、および熱電圧U(T)によって画定される。信号「start1」は、回路のスタートアップ制御信号として機能している。ノードq1の発振器振幅が大きくなると、トランジスタP8を流れる電流が、定義済みの値に達するまで減少し、トランジスタP8およびP9は、弱反転領域で動作する。既に説明したように、この値は、ループトランジスタP8、P9およびN3の電流利得、および同じく熱電圧U(T)によってのみ決定される。電流ミラーを構成しているN2およびN3のトランジスタ寸法の比率(N3/N2)が、被ミラー電流の量すなわち電流利得を画定している。ノードq1における振幅変調を回避するためには、トランジスタP8およびP9を弱反転領域で動作させなければならないが、これは、P8とP9の間の計算固定スケーリングファクタによって保証されている。この場合、このスケーリングファクタは、N2に対するN3の比率によってさらに影響される。発振振幅は、入力部q1の容量分圧器C3およびC5によってVddを参照して調整される。DC電圧のバイアスは、トランジスタP1、N6、P7、N0によって実行される。トランジスタP7は、抵抗として動作している。ループを安定化させるために、抵抗として動作するP4およびコンデンサC6からなる低域通過フィルタが使用されている。ループを安定化させるためには、omega*tauの値は、1よりはるかに大きい値でなければならない。ここで、omegaは、2*Pl*周波数に等しく、tauは、(P4の抵抗)*(C6の容量)で定義される時定数である。それによりノードq1の振幅が、発振器信号が何ら振幅変調されていないことを示す安定した状態に維持され、位相雑音挙動に対する発生し得る有害な影響が防止される。トランジスタP39およびP40は、信号「PUp」を介してパワーアップ機能を管理している。
キャリア位相雑音近辺に低減するための完全分離NMOSトランジスタが適用され、選択されたチップ技術によって、NMOSトランジスタと基板を分離するための「三重井戸」プロセスが提供され、クロストークが実質的に低減されている。
このステージの入力インピーダンスを大きくするために、トランジスタP52およびP53がN43のバイアス抵抗として使用されている。したがって、極めて小さいコンデンサ(C9=200fF)を使用した疎結合を使用して、発振器のプリング効果を緩和し、それにより発振器の位相雑音挙動を著しく改善することができる。
後続するディジタルスイッチング回路のキックバック雑音を小さくするために、トランジスタP38およびN24の駆動能力が、トランジスタP34およびN29の駆動能力より20倍高くなっている。そのために、位相雑音の挙動がより良好な挙動になっている。
集積回路の製造プロセスの変動により、発振器のスタートアップが必ず達成されることは保証されていない。発振器回路の確実なスタートアップの関係が確立され、発振器が首尾良く始動した後、再び自動的にスイッチオフされる。標準の固体集積発振器回路は、5msのスタートアップ時間に到達している。上で説明した回路の場合、約1msのスタートアップ時間が達成される。本発明によるスタートアップ回路ブロックのこの動作により、いかなる状況の下においても節約動作が保障される。
図10を参照すると、コンピュータシミュレーションの結果が示されている。作成されたプロットは、ディジタル出力信号「vdig」の位相雑音およびXTALの一方の側であるピンq1における共振子内部の発振器信号の位相雑音を示したものである。図から分かるように、位相雑音に関しては、ディジタル出力の性能はより悪い結果になっている。したがって、発振器コアに帰還されるディジタル反転増幅器の影響を低減するべく、開発段階では相当な努力が払われた。
図12は、既に記述し、かつ、説明した本発明による回路を使用して発振させるための方法を示したものである。
101 共振性水晶の端子(第1のXTALピンq1、リード)
102 共振性水晶の端子(第2のXTALピンq2)
103 バス
104、111 リード
109 ピン
110 ピアス発振器(OSC)ブロック
120 自動振幅制御およびバイアス(AAC−BIAS)回路ブロック
130 アナログ出力バッファ(AO−BUF)回路ブロック
140 ディジタル出力バッファ(DO−BUF)回路ブロック
150 スタートアップ(START−UP)回路ブロック
160 パワーアップ(POW−UP)回路ブロック
Claims (41)
- 安定した所定の発振周波数を有する発振信号を生成するための発振生成手段と、
前記発振生成手段と前記発振生成手段を駆動するための発振器駆動手段との間のインピーダンスレベルを整合させるための手段と、
安定した発振信号を維持し、最適化された動作モードを得るべく前記発振生成手段および前記発振器駆動手段の回路をバイアスする、前記発振生成手段および前記発振器駆動手段の生成発振信号を自動振幅制御し且つバイアスするための自動振幅制御およびバイアス手段と、
前記発振生成手段および前記発振器駆動手段の、アナログ信号と呼ばれる正弦波信号としての前記生成発振信号のための第1のバッファリング手段と、
前記発振生成手段および前記発振器駆動手段の、ディジタル変換された矩形方形波信号としての前記生成発振信号のための第2のバッファリング手段と、
安全なスタートアップ手順を保障するための、前記発振生成手段および前記発振器駆動手段に対するスタートアップ制御信号を生成するためのスタートアップ手段と、
前記発振器駆動手段、前記自動振幅制御およびバイアス手段、前記第1のバッファリング手段、前記第2のバッファリング手段および前記スタートアップ手段に対するパワーアップおよびシャットダウン制御信号を生成するためのパワーアップ手段と、
を備えた共振子制御発振器出力信号を生成することができる回路。 - 前記発振生成手段は、所定の発振周波数を有する発振信号を生成する水晶共振子素子を有する共振子回路を備えた、請求項1に記載の回路。
- 前記発振生成手段は、並列共振モードで発振する共振子回路素子を備えた、請求項2に記載の回路。
- 前記発振生成手段が、MEMS技術を使用して製造された共振子回路を備えた、請求項1に記載の回路。
- 前記発振器駆動手段は、修正ピアス発振器回路を備え、
前記修正ピアス発振器回路は、
1つがPMOSであり、もう1つがNMOSである、発振器増幅器のための2つのトランジスタと、
前記増幅器のためのバイアス抵抗を形成する2つのPMOSトランジスタと、
スタートアップを支援するために使用される1つのPMOSトランジスタと、
信号入力分圧器として使用される2つのコンデンサと、
3点ピアス発振器スキームに必要な2つのコンデンサとを備えて実現される、請求項1に記載の回路。 - 前記発振器駆動手段は、前記共振子素子からの前記発振信号用に、前記共振子回路に接続する2つの信号端子、さらに1つの制御バス端子および1つの制御信号端子を備える、請求項2に記載の回路。
- 前記発振器駆動手段は、
1つがPMOSであり、もう1つがNMOSである、発振器増幅器のための2つのトランジスタと、
前記増幅器のためのバイアス抵抗を形成する2つのPMOSトランジスタと、
スタートアップを支援するために使用される1つのPMOSトランジスタと、
信号入力分圧器として使用される2つのコンデンサと、
3点ピアス発振器スキームに必要な2つのコンデンサと、
2つの信号端子と、
1つの制御バス端子と、
1つの制御信号端子と、
を備えて実現される修正ピアス発振器回路を備える、請求項1に記載の回路。 - 前記自動振幅制御およびバイアス手段は、バイアス回路部分と共に自動振幅制御部分からなる、請求項1に記載の回路。
- 1つがPMOSであり2つがNMOS(一方はダイオードとして使用され、もう一方はコンデンサとして使用される)である3つのトランジスタおよび1つの抵抗と、
前記3つのトランジスタおよび1つの抵抗は別の4つのトランジスタに接続され、該4つのトランジスタは、前記ダイオードおよび前記コンデンサと共に、前記回路のバイアス部分である電流ミラーおよび抵抗を構成する、2つのPMOSと他の2つのNMOSであり、
前記発振器のメインループ増幅器として動作する1つのPMOSトランジスタと、
RCフィルタ部分である、信号入力分圧器として使用される2つのコンデンサ、および1つのコンデンサと共に抵抗として使用される1つのPMOSトランジスタと、
スタートアップ機能に必要なさらに2つのPMOSトランジスタと、
をさらに備えた前記自動振幅制御およびバイアス回路を実現する、請求項8に記載の回路。 - 前記自動振幅制御およびバイアス手段は、
前記共振子素子からの前記発振信号の入力および出力を併用するための1つの信号端子と、
1つの制御バス端子と、
2つの制御信号端子とを備えた、請求項1に記載の回路。 - 前記自動振幅制御およびバイアス手段は、
バイアス回路部分を備えた自動振幅制御部分と、
1つの信号端子と、
1つの制御バス端子と、
2つの制御信号端子とを備えた、請求項1に記載の回路。 - 前記第1のバッファリング手段は自己バイアスソースフォロワ回路を備えた、請求項1に記載の回路。
- 出力段を前記ソースフォロワ回路としてセットアップする2つのNMOSトランジスタと、
それぞれ1つのPMOS型および1つのNMOS型からなる2対のトランジスタと、
抵抗および1つの余剰抵抗として使用される、相俟って前記出力段の自己バイアスとして動作する2つのPMOSトランジスタと、
信号結合コンデンサとして利用される1つのコンデンサと、
前記スタートアップ手順に使用される、2つがPMOSであり、他の3つがNMOSである5つのトランジスタと、をさらに備えた前記自己バイアスソースフォロワ回路を実現する、請求項12に記載の回路。 - 前記第1のバッファリング手段は、
前記共振子素子からの前記発振信号を入力するための1つの信号端子と、
アナログ発振器信号のための1つの信号出力端子と、
1つの制御バス端子とを備えた、請求項1に記載の回路。 - 前記第1のバッファリング手段は、
自己バイアスソースフォロワ回路と、
入力のための1つの信号端子と、
出力のための1つの信号端子と、
1つの制御バス端子とを備えた、請求項1に記載の回路。 - 前記第2のバッファリング手段は、3段反転ディジタル増幅器チェーンと共に自己バイアスAB級増幅器段を備えた、請求項1に記載の回路。
- 前記AB級増幅器段を構成する、1つのPMOSと1つのNMOSである1対のトランジスタと、
前記AB級増幅器段をバイアスするための、2つのPMOSと他の2つのNMOSである4つのトランジスタと共に抵抗として接続される、2つのPMOSと1つのNMOSである3つのトランジスタと、
前記増幅器段の信号入力結合器として動作する2つのコンデンサと、
それぞれ前記反転ディジタル増幅器チェーンの段の1つを構成する、それぞれ1つのPMOSおよび1つのNMOSからなる3対のトランジスタと、
前記スタートアップ手順に使用される、1つのPMOSと他の3つのNMOSである4つのトランジスタと、をさらに備えた前記自己バイアスAB級増幅器段および3段反転ディジタル増幅器チェーンを実現する、請求項16に記載の回路。 - 前記第2のバッファリング手段は、
前記共振子素子からの前記発振信号を入力するための1つの信号端子と、
ディジタル発振器信号のための1つの信号出力端子と、
1つの制御バス端子とを備える、請求項1に記載の回路。 - 前記第2のバッファリング手段は、
3段反転ディジタル増幅器チェーンを備えた自己バイアスAB級増幅器段と、
入力のための1つの信号端子と、
出力のための1つの信号端子と、
1つの制御バス端子とを備えた、請求項1に記載の回路。 - 前記スタートアップ手段は、複数トランジスタをゲートし、反転しそしてバイアスする回路を備える、請求項1に記載の回路。
- インバータをセットアップする、1つのPMOS型と1つのNMOS型である1対のトランジスタと、
開入力接地クランピング機能のための1つのNMOSトランジスタと、
コンデンサとして使用される1つのPMOSと1つのNMOSである1対のトランジスタと共に、前記バイアスする回路を形成する、2つのNMOSトランジスタを備えた2つのPMOSトランジスタと、
前記スタートアップおよびゲート回路のための、1つのPMOS型と2つのNMOS型である3つのトランジスタと、をさらに備えた、前記複数トランジスタをゲートし、反転しそしてバイアスする回路を実現する、請求項20に記載の回路。 - 前記スタートアップ手段は、
スタートイネーブル制御信号を入力するための1つの制御信号入力端子と、
1つの制御バス端子と、
2つの制御信号端子とを備える、請求項1に記載の回路。 - 前記スタートアップ手段は、
複数トランジスタをゲートし、反転しそしてバイアスする回路と、
入力のための1つの制御信号入力端子と、
1つの制御バス端子と、
2つの制御信号端子とを備える、請求項1に記載の回路。 - 前記パワーアップ手段は、CMOSにおいて実現される2つのロジックゲートを備えた2つのトランジスタ信号の反転段を含む、請求項1に記載の回路。
- 前記反転段のための、1つのPMOSと1つのNMOSである1対のトランジスタと、
抵抗として利用される1つのPMOSトランジスタと、
をさらに備えた前記2つのトランジスタ信号反転段を実現する、請求項24に記載の回路。 - 前記パワーアップ手段は、
パワーアップ制御信号およびシャットダウン制御信号を入力するための2つの制御信号入力端子と、
1つの制御バス端子とを備える、請求項1に記載の回路。 - 前記パワーアップ手段は、
CMOSにおいて実現される2つのロジックゲートを備えた2つのトランジスタ信号反転段と、
2つの制御信号入力端子と、
1つの制御バス端子とを備える、請求項1に記載の回路。 - モノリシック集積回路技術で製造される、請求項1に記載の回路。
- モノリシック集積回路CMOS技術で製造される、請求項28に記載の回路。
- 三重井戸製造プロセスを使用した集積チップCMOS技術による前記修正ピアス発振器回路を実現する、請求項5に記載の回路。
- 集積チップCMOS技術で製造された前記修正ピアス発振器回路を実現し、それにより集積金属−金属コンデンサを使用する、請求項5に記載の回路。
- 三重井戸製造プロセスを使用した集積チップCMOS技術による前記自動振幅制御およびバイアス回路を実現する、請求項8に記載の回路。
- 集積チップCMOS技術による前記自動振幅制御およびバイアス回路を実現し、それにより完全分離NMOSトランジスタを使用する、請求項9に記載の回路。
- 集積チップCMOS技術による前記自動振幅制御およびバイアス回路を実現し、かつ1つのコンデンサと共に抵抗として使用し、RCフィルタ部分であり、それにより前記PMOSトランジスタのゲートは接地を基準とする、請求項9に記載の回路。
- 三重井戸製造プロセスを使用した集積チップCMOS技術による前記自己バイアスソースフォロワ回路を実現する、請求項12に記載の回路。
- 直列接続抵抗として動作しそして接地基準のゲートを有するバイアストランジスタを使用することにより、相当に大きい入力インピーダンスを有する前記自己バイアスソースフォロワ回路を実現する、請求項13に記載の回路。
- 相当に大きい入力インピーダンスを有し且つ極めて小さい信号結合コンデンサを利用する前記自己バイアスソースフォロワ回路を実現する、請求項13に記載の回路。
- 三重井戸製造プロセスを使用した集積チップCMOS技術により前記自己バイアスAB級増幅器段および3段反転ディジタル増幅器チェーンを実現する、請求項16に記載の回路。
- ディジタル増幅器チェーンのすべての反転段は、その前段の駆動能力よりはるかに高い駆動能力を有する前記自己バイアスAB級増幅器段および3段反転ディジタル増幅器チェーンを実現する、請求項17に記載の回路。
- ディジタル増幅器チェーンの第1の反転段に結合された前記AB級増幅器出力段の出力駆動能力は、前記第1の反転段の駆動能力より著しく高い前記自己バイアスAB級増幅器段および3段反転ディジタル増幅器チェーンを実現する、請求項17に記載の回路。
- 発振器の周波数を決定するための水晶共振子素子を提供するステップと、
水晶共振子素子を駆動するための修正ピアス発振器回路を提供するステップと、
発振信号を安定化させるための自動振幅制御回路を提供するステップと、
発振信号を増幅するためのバイアス回路を提供するステップと、
発振器回路を負荷の影響から分離するためのアナログ出力バッファ回路を提供するステップと、
正弦波発振器回路信号を方形波信号に変換するためのディジタル出力バッファ回路を提供するステップと、
前記修正ピアス発振器、自動振幅コントローラおよびバイアス回路に対する確実なスタートアップ条件を確立するためのスタートアップ回路を提供するステップと、
前記修正ピアス発振器回路、前記自動振幅制御回路、前記バイアス回路、前記アナログ出力バッファ回路および前記スタートアップ回路に対し、高速パワーアップ動作および電力節約モード動作を可能にするためのパワーアップ回路を提供するステップと、
を含む電子デバイスすなわち電子技術における安定した振幅制御発振信号を生成するための方法。
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