JP3719986B2 - 誤動作防止回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵなどの制御信号によって制御されるものでそのＣＰＵとは作動電源電圧の異なるパワーアンプ回路などの負荷が、電源電圧の低下時や電源投入時に電源電圧が立ち上がる過程において電源電圧が低いことに起因して起こる誤動作を防止する回路に関する。
【０００２】
【従来の技術】
図５に従来の保護回路を示しており、その回路構成を述べる。論理回路１はＣＰＵなどで構成されており、図示しない装置全体の制御を行う制御信号を手段する。回路ユニット２は例えば携帯電話機の送信用パワーアンプモジュールであり、論理回路１より高い電源電圧Ｅで作動する。その回路ユニット２には、電源電圧が入力される電源入力端子と、制御信号が入力される制御信号入力端子を備える。
【０００３】
制御信号入力端子に入力される信号の電圧振幅は、回路ユニット２の電源電圧Ｅとほぼ同じ電圧が必要であり、論理回路１から出力される制御信号の電圧振幅では不足になる。このためにレベルシフト(Ｌ／Ｓ)手段３が備えられており、論理回路１からの制御信号の電圧振幅を回路ユニット２の電源電圧と同じ振幅となるように増幅し、その増幅された制御信号は、レベルシフト信号出力手段４を通じて回路ユニット２の制御信号入力端子に供給される。
【０００４】
前記回路ユニット２の内部には、この回路ユニットを制御するための制御回路２ａが設けられている。その制御回路２ａへの制御信号(回路内制御信号)は、ソースが電源入力端子に接続され、ゲートが制御入力端子に接続されたＰチャンネルＭＯＳ型トランジスタＭ１のドレインを通じて供給される。ゲートに入力される制御信号によってトランジスタＭ１がオンオフし、これによりドレインに生じる信号が回路内制御信号となる。
【０００５】
前記レベルシフト(Ｌ／Ｓ)信号出力手段４は、Ｐチャンネル型ＭＯＳ型トランジスタＭ３のドレインとＮチャンネルＭＯＳ型トランジスタＭ２の両ドレインが相互接続されてなる直列回路で構成されており、ＰチャンネルＭＯＳ型トランジスタＭ３のソースは電源電圧の正側に、ＮチャンネルＭＯＳ型トランジスタＭ２のソースは抵抗Ｒ２を介して電源電圧の負側に接続される。そして両トランジスタの相互接続されたゲートには、レベルシフト手段３からの出力信号が印加される。
【０００６】
尚、前記抵抗Ｒ２は、両トランジスタＭ２、Ｍ３が瞬間的に同時にオンするような場合があっても、両トランジスタを通じて流れようとする短絡電流を制限するためのものであり、本回路の機能に直接関係するものではない。
【０００７】
図５の回路における動作を図６のタイムチャートに従って説明する。電源電圧ＥのスイッチＳＷがオンすると、回路ユニット２の電源入力端子の電圧は、図６(ａ)のように時間の経過と共に上昇する。いま、図６(ｂ)に示すように、論理回路１からローレベルの制御信号が出力され、レベルシフト手段３の出力部(Ｇ点)に０Ｖが出力されているとする。
【０００８】
レベルシフト信号出力手段４はインバータ回路となっているため、このレベルシフト信号出力手段４からの制御信号はハイレベルになる。図６(ａ)のように電源入力端子電圧が上昇していても、ＰチャンネルＭＯＳ型トランジスタＭ３のソース・ゲート間の電圧が所定の電圧差(Ｖth3)になるまでは、そのトランジスタＭ３がオンしないため、その間は図６(ｃ)に示すように、制御信号端子電圧はローレベルのままとなっている。
【０００９】
【発明が解決しようとする課題】
いま、回路ユニット２内のＰチャンネルＭＯＳ型トランジスタＭ１がオンするソース・ゲート電圧(Ｖth1)が、前記Ｖth3(トランジスタＭ３がオンする電圧)より小さい場合、論理回路１からの制御信号がローレベルにも拘わらず、図６(ｄ)に示すように、電源入力端子電圧がＶth1からＶth3の電圧の間、ＰチャンネルＭＯＳ型トランジスタＭ１はオンとなり、回路ユニット２内の制御回路２ａにハイレベルの信号を与えてしまい、回路ユニット２内で誤動作が生じる。
【００１０】
このような現象は、電源立ち上がり時以外にも、電源電圧がＶth3以下の電圧まで低下した場合にも発生する。
【００１１】
図７は公報(特開平5-252660)に開示の「誤動作防止回路」を示している。これは制御用ＩＣ１８により通電期間が規制される負荷１２の誤動作を防止する回路であって、制御用ＩＣ１８の動作保証電圧の下限値より高い設定電圧を上回る期間に限定して有意の制御信号Ｓ１を出力する“電源電圧監視部３８”と、その信号Ｓ１が出力されている期間にのみ、負荷１２への通電を可能にする“負荷電流通電部４０”とを備える。
【００１２】
この保護回路では、“電源電圧監視部３８”に電圧検知用ＩＣのごとき能動部品が必要となり、回路全体が複雑化して高価となった。
【００１３】
従って本発明は、上述のように、Ｖth1がＶth3より低い場合で回路電圧が確立されていないような場合等で生じる誤動作をなくせ、かつ、比較的簡単な構成によるる誤動作防止回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、ロジックレベルのオンオフ信号を電源電圧レベルにシフトするレベルシフト手段(３)と、
レベルシフト手段(３)よりの信号を制御信号として出力するレベルシフト信号出力手段(４、５)と、
電源入力端子および前記制御信号が入力される制御信号入力端子、および前記制御信号でスイッチオンして電源入力端子への電源電圧を所定の制御回路へ給電する第１のスイッチ手段(Ｍ１)を有する回路ユニット(２)とで構成される回路の誤動作を防止回路であって、
前記レベルシフト信号出力手段(４、５)より出力される制御信号と、回路ユニット(２)の電源入力端子の電源電圧とが、当該回路のスチッチオン時およびオフ時に同電圧になるようにしたことを特徴とする。
【００１５】
上記レベルシフト信号出力手段(５)としては、請求項２で示した構成(対応図：図１)を例示でき、上記レベルシフト信号出力手段(４)としては、請求項３で示した構成(対応図：図３)を例示できる。
【００１６】
上記レベルシフト信号出力手段(４)における第３のスイッチ手段(Ｍ３)と第４のスイッチ手段(Ｍ４)とは請求項４で述べたようにほぼ同じ特性であることが望ましい。
【００１７】
【発明の実施の形態】
図１に本発明の第１の実施形態を示し、その構成を述べる。尚、図１の回路にあるレベルシフト信号出力手段５の構成以外は、図５の従来例と構成機能とも同じであり、既に従来技術の説明で詳細を述べているので説明は省略する。
【００１８】
レベルシフト信号出力手段は、ＮチャンネルＭＯＳ型トランジスタＭ２からなり、そのドレインは抵抗Ｒ１を介して電源電圧Ｅの正側に、そのソースは電源電圧の負側に接続され、そしてそのゲートには、レベルシフト手段３の出力部が接続され、ドレインは回路ユニット２の制御信号入力端子に接続される。
【００１９】
次に回路の動作を図２のタイムチャートを参照して説明する。電源電圧ＥのスイッチＳＷがオンすると、回路ユニット２の電源入力端子の電圧は、図２(ａ)のように時間の経過と共に上昇する。いま、図２(ｂ)に示すように、論理回路１からローレベルの制御信号が出力され、レベルシフト手段３の出力部(Ｇ点)に０Ｖが出力されているとする。
【００２０】
レベルシフト信号出力手段５はインバータ回路となっているため、このレベルシフト信号出力手段６からの制御信号はハイレベルになる。図２(ａ)のように電源入力端子電圧が上昇しても、ＮチャンネルＭＯＳ型トランジスタＭ２はゲート電圧がローレベルのため、オフ状態が維持され、そのトランジスタＭ２には電流は流れない。
【００２１】
抵抗Ｒ１に電流が流れないため、トランジスタＭ２のドレイン電位は電源入力端子電圧と同じになる。従って、図２(ｃ)に示すように、制御信号端子電圧は、電源入力端子電圧と同じタイミングで電圧が上昇する。この制御信号端子電圧をゲート信号として受けるＰチャンネルＭＯＳ型トランジスタＭ１もオフであるため、図２(ｄ)に示すように、回路内制御信号電圧は０Ｖに維持される。
【００２２】
この回路であれば、電源投入時や電源電圧低下時に、回路ユニット２内のＰチャンネルＭＯＳ型トランジスタＭ１がオンすることはないが、抵抗Ｒ１の抵抗値が大きいと、レベルシフト信号出力手段５の出力信号がローレベルからハイレベルに移行するときの時間が長くなり、高速の制御には適さないという不具合がある。
【００２３】
図３は上述津の不具合を解消した本発明の第２の実施形態を示し、その構成を述べる。この図３は、図１の従来例に対してＰチャンネルＭＯＳ型トランジスタＭ３と電源電圧の正側との接続点Ｓと、回路ユニット２の電源入力端子との間に、ＰチャンネルＭＯＳ型トランジスタＭ４を、ソースを接続点Ｓ側にして挿入したものであり、ゲートは電源電圧の負側に接続される。
【００２４】
次に回路の動作を図４のタイムチャートを参照して説明する。電源電圧ＥのスイッチＳＷがオンすると、ＰチャンネルＭＯＳ型トランジスタＭ４のソース(接続点Ｓ)電圧は、図４(ａ)のように時間の経過と共に上昇する。そのソース電圧がＰチャンネルＭＯＳ型トランジスタＭ４のソース・ゲート間電圧が所定の値(Ｖth4)未満では、図４(ｂ)に示すように、そのトランジスタＭ４はオフのため、同トランジスタＭ４のドレイン、つまり電源入力電圧も０Ｖであるが、前記所定の値(Ｖth4)に達すると、同トランジスタＭ４はオンとなり、電源入力電圧は、ソース電圧の上昇に同期して上昇する。
【００２５】
いま、図４(ｃ)に示すように、論理回路１からローレベルの制御信号が出力され、レベルシフト手段３の出力部(Ｇ点)に０Ｖが出力されているとする。レベルシフト信号出力手段４はインバータ回路となっているため、このレベルシフト信号出力手段４からの制御信号はハイレベルになる。従って図４(ａ)のように電源入力端子電圧が上昇しても、ＰチャンネルＭＯＳ型トランジスタＭ３のソース・ゲート間の電圧が所定の電圧差(Ｖth3)になるまでは、そのトランジスタＭ３がオンしないため、制御信号端子電圧もローレベルのままとなっている。
【００２６】
ここで、ＰチャンネルＭＯＳ型トランジスタＭ４のＶth4電圧と、ＰチャンネルＭＯＳ型トランジスタＭ３のＶth3電圧が同一になるようにそれらのトランジスタを選定しておくと、両トランジスタＭ３、Ｍ４は、図４(ｂ)、図４(ｄ)のように、スイッチＳＷのオンから同じ時間経過後に同時にオンすることになり、電源入力端子電圧と制御信号入力端子電圧とは同じ電圧となる。
【００２７】
即ち、回路ユニット２内のＰチャンネルＭＯＳ型トランジスタＭ１のゲートがローレベルの間は、電源入力端子には電圧が印加されないため、ＰチャンネルＭＯＳ型トランジスタＭ１が誤ってオンとなることはなく、従って、回路内制御信号は図４(ｅ)に示されるように、０Ｖに維持され、回路ユニット２での誤動作をなくせる。
【００２８】
【発明の効果】
以上説明したように、本発明は、電源スイッチがオンされたとき、回路ユニットの電源入力端子に供給される電源電圧の立ち上がりに呼応するように、回路ユニットへの制御信号電圧を変化させたので、その立ち上がりの間に、回路ユニット内の制御回路が誤まった制御信号で誤動作するといったことをなくせ、しかも安価の素子の追加だけで実施できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態を示した回路図
【図２】 図１の回路動作を示したタイムチャート
【図３】 本発明の第２の実施形態を示した回路図
【図４】 図３の回路動作を示したタイムチャート
【図５】 回路ユニットを制御するための従来の回路図
【図６】 図５の回路動作を示したタイムチャート
【図７】 公報に開示の誤動作保護回路の図
【符号の説明】
１ 論理回路
２ 回路ユニット
２ａ 制御回路
３ レベルシフト手段
４ レベルシフト信号出力手段
５ レベルシフト信号出力手段
Ｍ１、Ｍ３、Ｍ４ ＰチャンネルＭＯＳ型トランジスタ
Ｍ２ ＮチャンネルＭＯＳ型トランジスタ
【発明の属する技術分野】
本発明は、ＣＰＵなどの制御信号によって制御されるものでそのＣＰＵとは作動電源電圧の異なるパワーアンプ回路などの負荷が、電源電圧の低下時や電源投入時に電源電圧が立ち上がる過程において電源電圧が低いことに起因して起こる誤動作を防止する回路に関する。
【０００２】
【従来の技術】
図５に従来の保護回路を示しており、その回路構成を述べる。論理回路１はＣＰＵなどで構成されており、図示しない装置全体の制御を行う制御信号を手段する。回路ユニット２は例えば携帯電話機の送信用パワーアンプモジュールであり、論理回路１より高い電源電圧Ｅで作動する。その回路ユニット２には、電源電圧が入力される電源入力端子と、制御信号が入力される制御信号入力端子を備える。
【０００３】
制御信号入力端子に入力される信号の電圧振幅は、回路ユニット２の電源電圧Ｅとほぼ同じ電圧が必要であり、論理回路１から出力される制御信号の電圧振幅では不足になる。このためにレベルシフト(Ｌ／Ｓ)手段３が備えられており、論理回路１からの制御信号の電圧振幅を回路ユニット２の電源電圧と同じ振幅となるように増幅し、その増幅された制御信号は、レベルシフト信号出力手段４を通じて回路ユニット２の制御信号入力端子に供給される。
【０００４】
前記回路ユニット２の内部には、この回路ユニットを制御するための制御回路２ａが設けられている。その制御回路２ａへの制御信号(回路内制御信号)は、ソースが電源入力端子に接続され、ゲートが制御入力端子に接続されたＰチャンネルＭＯＳ型トランジスタＭ１のドレインを通じて供給される。ゲートに入力される制御信号によってトランジスタＭ１がオンオフし、これによりドレインに生じる信号が回路内制御信号となる。
【０００５】
前記レベルシフト(Ｌ／Ｓ)信号出力手段４は、Ｐチャンネル型ＭＯＳ型トランジスタＭ３のドレインとＮチャンネルＭＯＳ型トランジスタＭ２の両ドレインが相互接続されてなる直列回路で構成されており、ＰチャンネルＭＯＳ型トランジスタＭ３のソースは電源電圧の正側に、ＮチャンネルＭＯＳ型トランジスタＭ２のソースは抵抗Ｒ２を介して電源電圧の負側に接続される。そして両トランジスタの相互接続されたゲートには、レベルシフト手段３からの出力信号が印加される。
【０００６】
尚、前記抵抗Ｒ２は、両トランジスタＭ２、Ｍ３が瞬間的に同時にオンするような場合があっても、両トランジスタを通じて流れようとする短絡電流を制限するためのものであり、本回路の機能に直接関係するものではない。
【０００７】
図５の回路における動作を図６のタイムチャートに従って説明する。電源電圧ＥのスイッチＳＷがオンすると、回路ユニット２の電源入力端子の電圧は、図６(ａ)のように時間の経過と共に上昇する。いま、図６(ｂ)に示すように、論理回路１からローレベルの制御信号が出力され、レベルシフト手段３の出力部(Ｇ点)に０Ｖが出力されているとする。
【０００８】
レベルシフト信号出力手段４はインバータ回路となっているため、このレベルシフト信号出力手段４からの制御信号はハイレベルになる。図６(ａ)のように電源入力端子電圧が上昇していても、ＰチャンネルＭＯＳ型トランジスタＭ３のソース・ゲート間の電圧が所定の電圧差(Ｖth3)になるまでは、そのトランジスタＭ３がオンしないため、その間は図６(ｃ)に示すように、制御信号端子電圧はローレベルのままとなっている。
【０００９】
【発明が解決しようとする課題】
いま、回路ユニット２内のＰチャンネルＭＯＳ型トランジスタＭ１がオンするソース・ゲート電圧(Ｖth1)が、前記Ｖth3(トランジスタＭ３がオンする電圧)より小さい場合、論理回路１からの制御信号がローレベルにも拘わらず、図６(ｄ)に示すように、電源入力端子電圧がＶth1からＶth3の電圧の間、ＰチャンネルＭＯＳ型トランジスタＭ１はオンとなり、回路ユニット２内の制御回路２ａにハイレベルの信号を与えてしまい、回路ユニット２内で誤動作が生じる。
【００１０】
このような現象は、電源立ち上がり時以外にも、電源電圧がＶth3以下の電圧まで低下した場合にも発生する。
【００１１】
図７は公報(特開平5-252660)に開示の「誤動作防止回路」を示している。これは制御用ＩＣ１８により通電期間が規制される負荷１２の誤動作を防止する回路であって、制御用ＩＣ１８の動作保証電圧の下限値より高い設定電圧を上回る期間に限定して有意の制御信号Ｓ１を出力する“電源電圧監視部３８”と、その信号Ｓ１が出力されている期間にのみ、負荷１２への通電を可能にする“負荷電流通電部４０”とを備える。
【００１２】
この保護回路では、“電源電圧監視部３８”に電圧検知用ＩＣのごとき能動部品が必要となり、回路全体が複雑化して高価となった。
【００１３】
従って本発明は、上述のように、Ｖth1がＶth3より低い場合で回路電圧が確立されていないような場合等で生じる誤動作をなくせ、かつ、比較的簡単な構成によるる誤動作防止回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、ロジックレベルのオンオフ信号を電源電圧レベルにシフトするレベルシフト手段(３)と、
レベルシフト手段(３)よりの信号を制御信号として出力するレベルシフト信号出力手段(４、５)と、
電源入力端子および前記制御信号が入力される制御信号入力端子、および前記制御信号でスイッチオンして電源入力端子への電源電圧を所定の制御回路へ給電する第１のスイッチ手段(Ｍ１)を有する回路ユニット(２)とで構成される回路の誤動作を防止回路であって、
前記レベルシフト信号出力手段(４、５)より出力される制御信号と、回路ユニット(２)の電源入力端子の電源電圧とが、当該回路のスチッチオン時およびオフ時に同電圧になるようにしたことを特徴とする。
【００１５】
上記レベルシフト信号出力手段(５)としては、請求項２で示した構成(対応図：図１)を例示でき、上記レベルシフト信号出力手段(４)としては、請求項３で示した構成(対応図：図３)を例示できる。
【００１６】
上記レベルシフト信号出力手段(４)における第３のスイッチ手段(Ｍ３)と第４のスイッチ手段(Ｍ４)とは請求項４で述べたようにほぼ同じ特性であることが望ましい。
【００１７】
【発明の実施の形態】
図１に本発明の第１の実施形態を示し、その構成を述べる。尚、図１の回路にあるレベルシフト信号出力手段５の構成以外は、図５の従来例と構成機能とも同じであり、既に従来技術の説明で詳細を述べているので説明は省略する。
【００１８】
レベルシフト信号出力手段は、ＮチャンネルＭＯＳ型トランジスタＭ２からなり、そのドレインは抵抗Ｒ１を介して電源電圧Ｅの正側に、そのソースは電源電圧の負側に接続され、そしてそのゲートには、レベルシフト手段３の出力部が接続され、ドレインは回路ユニット２の制御信号入力端子に接続される。
【００１９】
次に回路の動作を図２のタイムチャートを参照して説明する。電源電圧ＥのスイッチＳＷがオンすると、回路ユニット２の電源入力端子の電圧は、図２(ａ)のように時間の経過と共に上昇する。いま、図２(ｂ)に示すように、論理回路１からローレベルの制御信号が出力され、レベルシフト手段３の出力部(Ｇ点)に０Ｖが出力されているとする。
【００２０】
レベルシフト信号出力手段５はインバータ回路となっているため、このレベルシフト信号出力手段６からの制御信号はハイレベルになる。図２(ａ)のように電源入力端子電圧が上昇しても、ＮチャンネルＭＯＳ型トランジスタＭ２はゲート電圧がローレベルのため、オフ状態が維持され、そのトランジスタＭ２には電流は流れない。
【００２１】
抵抗Ｒ１に電流が流れないため、トランジスタＭ２のドレイン電位は電源入力端子電圧と同じになる。従って、図２(ｃ)に示すように、制御信号端子電圧は、電源入力端子電圧と同じタイミングで電圧が上昇する。この制御信号端子電圧をゲート信号として受けるＰチャンネルＭＯＳ型トランジスタＭ１もオフであるため、図２(ｄ)に示すように、回路内制御信号電圧は０Ｖに維持される。
【００２２】
この回路であれば、電源投入時や電源電圧低下時に、回路ユニット２内のＰチャンネルＭＯＳ型トランジスタＭ１がオンすることはないが、抵抗Ｒ１の抵抗値が大きいと、レベルシフト信号出力手段５の出力信号がローレベルからハイレベルに移行するときの時間が長くなり、高速の制御には適さないという不具合がある。
【００２３】
図３は上述津の不具合を解消した本発明の第２の実施形態を示し、その構成を述べる。この図３は、図１の従来例に対してＰチャンネルＭＯＳ型トランジスタＭ３と電源電圧の正側との接続点Ｓと、回路ユニット２の電源入力端子との間に、ＰチャンネルＭＯＳ型トランジスタＭ４を、ソースを接続点Ｓ側にして挿入したものであり、ゲートは電源電圧の負側に接続される。
【００２４】
次に回路の動作を図４のタイムチャートを参照して説明する。電源電圧ＥのスイッチＳＷがオンすると、ＰチャンネルＭＯＳ型トランジスタＭ４のソース(接続点Ｓ)電圧は、図４(ａ)のように時間の経過と共に上昇する。そのソース電圧がＰチャンネルＭＯＳ型トランジスタＭ４のソース・ゲート間電圧が所定の値(Ｖth4)未満では、図４(ｂ)に示すように、そのトランジスタＭ４はオフのため、同トランジスタＭ４のドレイン、つまり電源入力電圧も０Ｖであるが、前記所定の値(Ｖth4)に達すると、同トランジスタＭ４はオンとなり、電源入力電圧は、ソース電圧の上昇に同期して上昇する。
【００２５】
いま、図４(ｃ)に示すように、論理回路１からローレベルの制御信号が出力され、レベルシフト手段３の出力部(Ｇ点)に０Ｖが出力されているとする。レベルシフト信号出力手段４はインバータ回路となっているため、このレベルシフト信号出力手段４からの制御信号はハイレベルになる。従って図４(ａ)のように電源入力端子電圧が上昇しても、ＰチャンネルＭＯＳ型トランジスタＭ３のソース・ゲート間の電圧が所定の電圧差(Ｖth3)になるまでは、そのトランジスタＭ３がオンしないため、制御信号端子電圧もローレベルのままとなっている。
【００２６】
ここで、ＰチャンネルＭＯＳ型トランジスタＭ４のＶth4電圧と、ＰチャンネルＭＯＳ型トランジスタＭ３のＶth3電圧が同一になるようにそれらのトランジスタを選定しておくと、両トランジスタＭ３、Ｍ４は、図４(ｂ)、図４(ｄ)のように、スイッチＳＷのオンから同じ時間経過後に同時にオンすることになり、電源入力端子電圧と制御信号入力端子電圧とは同じ電圧となる。
【００２７】
即ち、回路ユニット２内のＰチャンネルＭＯＳ型トランジスタＭ１のゲートがローレベルの間は、電源入力端子には電圧が印加されないため、ＰチャンネルＭＯＳ型トランジスタＭ１が誤ってオンとなることはなく、従って、回路内制御信号は図４(ｅ)に示されるように、０Ｖに維持され、回路ユニット２での誤動作をなくせる。
【００２８】
【発明の効果】
以上説明したように、本発明は、電源スイッチがオンされたとき、回路ユニットの電源入力端子に供給される電源電圧の立ち上がりに呼応するように、回路ユニットへの制御信号電圧を変化させたので、その立ち上がりの間に、回路ユニット内の制御回路が誤まった制御信号で誤動作するといったことをなくせ、しかも安価の素子の追加だけで実施できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態を示した回路図
【図２】 図１の回路動作を示したタイムチャート
【図３】 本発明の第２の実施形態を示した回路図
【図４】 図３の回路動作を示したタイムチャート
【図５】 回路ユニットを制御するための従来の回路図
【図６】 図５の回路動作を示したタイムチャート
【図７】 公報に開示の誤動作保護回路の図
【符号の説明】
１ 論理回路
２ 回路ユニット
２ａ 制御回路
３ レベルシフト手段
４ レベルシフト信号出力手段
５ レベルシフト信号出力手段
Ｍ１、Ｍ３、Ｍ４ ＰチャンネルＭＯＳ型トランジスタ
Ｍ２ ＮチャンネルＭＯＳ型トランジスタ
Claims (7)
- 電源入力端子、制御信号入力端子、及び前記電源入力端子への電源電圧を所定の制御回路へ給電する第１のスイッチ手段を有する回路ユニットと、
ロジックレベルを電源電圧レベルにシフトするレベルシフト手段と、
前記レベルシフト手段からの信号を制御信号として前記制御信号入力端子を介して前記第１のスイッチ手段のゲートに出力し、電源立ち上げ時または電源低下時に前記所定の制御回路が誤動作しないように、前記電源入力端子と前記制御信号入力端子を同電圧にすることが可能なレベルシフト信号出力手段と、
を備えたことを特徴とする誤動作防止回路。 - ロジックレベルを電源電圧レベルにシフトするレベルシフト手段(３)と、
レベルシフト手段(３)よりの信号を制御信号として出力するレベルシフト信号出力手段(５)と、
電源入力端子、前記制御信号が入力される制御信号入力端子、および前記制御信号でスイッチオンして電源入力端子への電源電圧を所定の制御回路へ給電する第１のスイッチ手段(Ｍ１)を有する回路ユニット(２)とで構成される回路の誤動作を防止回路であって、
前記レベルシフト信号出力手段(５)は、第２のスイッチ手段(Ｍ２)からなり、そのドレインは抵抗(Ｒ１)を介して電源電圧の正側に、そのソースは電源電圧の負側に接続され、そしてそのゲートには、レベルシフト手段(３)の出力部が接続され、そして前記ドレインは前記制御信号入力端子に接続されることを特徴とする誤動作防止回路。 - ロジックレベルを電源電圧レベルにシフトするレベルシフト手段(３)と、
レベルシフト手段(３)よりの信号を制御信号として出力するレベルシフト信号出力手段(４)と、
電源入力端子、前記制御信号が入力される制御信号入力端子、および前記制御信号でスイッチオンして電源入力端子への電源電圧を所定の制御回路へ給電する第１のスイッチ手段(Ｍ１)を有する回路ユニット(２)とで構成される回路の誤動作を防止回路であって、
前記レベルシフト信号出力手段(４)は、
第２のスイッチ手段(Ｍ２)と第３のスイッチ手段(Ｍ３)との直列回路からなり、第３のスイッチ手段(Ｍ３)の一端は電源電圧の正側に、第２のスイッチ手段(Ｍ３)の一端は電源電圧の負側に接続され、そして両スイッチ手段のそれぞれの制御端子は相互接続され、それらの制御端子には、レベルシフト手段(３)よりの制御信号が供給され、そして、両スイッチ手段の接続点は前記制御入力端子に接続されており、
前記電源入力端子へは、前記第３のスイッチ手段(Ｍ３)と前記電源電圧の正側との接続点(Ｓ)から第４のスイッチ手段(Ｍ４)介して電源を供給することを特徴とする誤動作防止回路。 - 上記第３のスイッチ手段(Ｍ３)と第４のスイッチ手段(Ｍ４)とはほぼ同じ特性とした請求項３記載の誤動作防止回路。
- 上記第１のスイッチ手段(Ｍ１)はＰチャンネルＭＯＳ型トランジスタである請求項１〜４のいずれかに記載の誤動作防止回路。
- 上記第２のスイッチ手段(Ｍ２)はＮチャンネルＭＯＳ型トランジスタである請求項１〜５のいずれかに記載の誤動作防止回路。
- 上記第３および第４のスイッチ手段(Ｍ３、Ｍ４)はＰチャンネルＭＯＳ型トランジスタである請求項３〜６のいずれかに記載の誤動作防止回路。
Priority Applications (1)
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|---|---|---|---|
| JP2002012771A JP3719986B2 (ja) | 2002-01-22 | 2002-01-22 | 誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002012771A JP3719986B2 (ja) | 2002-01-22 | 2002-01-22 | 誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003218684A JP2003218684A (ja) | 2003-07-31 |
| JP3719986B2 true JP3719986B2 (ja) | 2005-11-24 |
Family
ID=27649889
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