JP2015012536A - 半導体スイッチ回路 - Google Patents
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かかる高周波スイッチICにおいて、スイッチ素子としては、ダイオード、FET等が用いられており、特に、FETを用いたスイッチICは小型で、低消費電流が特徴である。
そして、ON状態におけるスイッチ素子の抵抗値はON抵抗と称され、また、OFF状態におけるスイッチ素子の容量値はOFF容量と称される。
スイッチ回路は、かかるスイッチ素子のON状態とOFF状態を切り替えることで、必要な経路間を接続したり、切断したりすることで所望の端子間の切替を行うようになっている。
この論理制御回路あるいはロジックデコーダ回路を、高周波スイッチICに搭載する利点としては、一つには、切替経路数、すなわち、状態数が多いスイッチの制御信号線数を削減できることにある。
また、もう一つには、切替電圧を、実際に高周波スイッチ素子を切り替える電圧と別に設定できることにあり、このような機能は、論理制御回路あるいはロジックデコーダ回路に、レベルシフト機能を設けることで容易に実現可能である。
この従来の半導体スイッチ回路は、高周波スイッチ回路101Aと、デコーダ回路(図8においては「DEC」と表記)102Aと、負電圧発生回路(図8においては「N−GEN」と表記)103Aとに大別されて構成されてなるものである。
また、負電圧発生回路103Aは、デコーダ回路102Aによるスイッチ素子対51A,52Aの切り替えに必要な負電圧VSSを生成、出力するよう構成されてなるものである。
そして、共通端子PCと個別端子PC2間を通過経路とし、共通端子PCと個別端子PC1間を非通過経路とする場合には、デコーダ回路102Aによる駆動制御電圧VDD、VSSの印加は上述の場合とは逆となるよう構成されたものとなっている。
先ず、スイッチ素子SW1〜SW4として、具体的にはFETが用いられるが、このFETの切替時間は、基本的には、FETのゲート容量Cgと、外部に接続するゲート抵抗RGの時定数τにより定まる。
切替時間を高速化するには、時定数τを小さくする必要があり、ゲート抵抗RG、ゲート容量Cg共に小さいほうが、切替時間は速くなる。
なお、上述のような従来回路としては、例えば、特許文献1等に開示されたものがある。
少なくとも1つの共通端子と、2つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、
外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御電圧を出力するデコーダ回路と、
前記デコーダ回路の前記駆動制御電圧の出力に用いられる負電圧を生成し、前記デコーダ回路へ供給する負電圧発生回路とを具備してなる半導体スイッチ回路において、
前記高周波スイッチ回路を構成するスイッチ素子は電界効果トランジスタを用いてなり、前記電界効果トランジスタのゲートには、ゲート抵抗器を介して前記デコーダ回路からの駆動制御電圧が印加されるよう構成される一方、
前記ゲート抵抗器を短絡、接続するゲート抵抗短絡回路と、
前記ゲート抵抗短絡回路の駆動に必要な電圧を生成し、前記デコーダ回路へ供給するゲート抵抗短絡回路駆動電圧出力回路が設けられ、
前記ゲート抵抗短絡回路は、ドレイン・ソース間に前記ゲート抵抗器が並列接続された短絡用電界効果トランジスタを具備し、前記短絡用電界効果トランジスタは、ゲートへの短絡制御用駆動制御電圧の印加に応じて、その導通・非導通が制御可能に設けられ、
前記デコーダ回路は、前記高周波スイッチ回路を構成する前記電界効果トランジスタを導通状態とする駆動制御電圧を出力する際に、同時に、前記高周波スイッチ回路を構成する前記電界効果トランジスタが非導通状態から導通状態へ切り替わる際の短時間の間、前記短絡用電界効果トランジスタを導通状態とする短絡制御用駆動制御電圧を出力可能に構成されてなり、前記高周波スイッチ回路を構成する前記電界効果トランジスタの非導通状態から導通状態への切り替わりの際のゲート抵抗を低抵抗に維持可能にしてなるものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の回路構成について、図1を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、高周波スイッチ回路101と、ゲート抵抗短絡回路104と、デコーダ回路(図1においては「DEC」と表記)102と、ゲート抵抗短絡回路駆動電圧出力回路105と、負電圧発生回路(図1においては「N−GEN」と表記)103とに大別されて構成されてなるものである。
スイッチ素子対51,52は、ディプレッション型N型のFETを用いてなり、一方のスイッチ素子対51は、直列接続された第1及び第2のFET1,2により、他方のスイッチ素子対52は、直列接続された第3及び第4のFET3,4により、それぞれ構成されたものとなっている。
そして、第1のFET1のゲートには第1の個別ゲート抵抗器11の一端が、また、第2のFET2のゲートには第2の個別ゲート抵抗器12の一端が、それぞれ接続される一方、これら第1及び第2の個別ゲート抵抗器11,12の他端は、相互に接続されて、次述するゲート抵抗短絡回路104の第1の共通ゲート抵抗器(図1においては「RG」と表記)15の一端に接続されたものとなっている。
そして、第3のFET3のゲートには第3の個別ゲート抵抗器13の一端が、また、第4のFET4のゲートには第4の個別ゲート抵抗器14の一端が、それぞれ接続される一方、これら第3及び第4の個別ゲート抵抗器13,14の他端は、相互に接続されて、次述するゲート抵抗短絡回路104の第2の共通ゲート抵抗器(図1においては「RG」と表記)16の一端に接続されたものとなっている。
第1の短絡用FET5のドレイン(又はソース)とソース(又はドレイン)の間には、第1の共通ゲート抵抗器15が並列接続され、ソース(又はドレイン)との接続点は、先の第1の個別ゲート抵抗器11の一端に接続され、ドレイン(又はソース)との接続点には、デコーダ回路102からの制御信号としての駆動制御電圧が印加されるようになっている(詳細は後述)。
また、第1の短絡用FET5のゲートには、第1の短絡用FET用ゲート抵抗器17を介してデコーダ回路102から所定のゲート電圧が印加されるようになっている(詳細は後述)。
すなわち、第2の短絡用FET6のドレイン(又はソース)とソース(又はドレイン)の間には、第2の共通ゲート抵抗器16が並列接続され、ソース(又はドレイン)との接続点は、先の第4の個別ゲート抵抗器14の一端に接続され、ドレイン(又はソース)との接続点には、デコーダ回路102からの制御信号としての駆動制御電圧が印加されるようになっている(詳細は後述)。
また、第2の短絡用FET6のゲートには、第2の短絡用FET用ゲート抵抗器18を介してデコーダ回路102から所定のゲート電圧が印加されるようになっている(詳細は後述)。
ゲート抵抗短絡回路駆動電圧出力回路105は、ゲート抵抗短絡回路104の第1及び第2の短絡用FET5,6を導通状態とするに必要な電圧を生成し、デコーダ回路102へ供給するよう構成されたものである。
まず、第1のスイッチ素子対51が導通状態となっており、第2のスイッチ素子対52が非導通状態となっている定常状態について説明する。
かかる定常状態においては、外部制御信号VCTLは論理値Highに相当するレベルにあるとする。そして、デコーダ回路102からは、第1のスイッチ素子対51を導通状態に維持するに必要な電圧VDD=1.5Vが、また、第1の短絡用FET5を非導通状態に維持するに必要な電圧VDD2=0.5Vが、それぞれ出力される。
かかる条件の下、回路が定常状態にある場合、第1の共通ゲート抵抗器15と第1の個別ゲート抵抗器11の相互の接続点における電圧(以下、便宜的に「ゲート抵抗出力電圧」と称する)VG2は、VDD=1.5Vとなり(図3(B)参照)、第1の短絡用FET5の閾値である0.25Vを超えているため第1の短絡用FET5は非導通状態であり、第1の共通ゲート抵抗器15は非短絡状態に維持され、デコーダ回路102からの第1及び第2のFET1,2のゲート電圧としての電圧VDDは第1の共通ゲート抵抗器15を介して印加されることとなる。
また、図3(A)は外部制御信号VCTLを、図3(C)は、共通端子33と第1の個別端子31間を通過する高周波信号を、それぞれ表したものである。
かかる高周波信号に対する挿入損失を従来回路と比較して見ると、まず、図11には、従来の半導体スイッチ回路の共通端子PCと個別端子P2間における高周波信号に対する回路の挿入損失の周波数変化を示す特性線が示されており、例えば、2GHzにおける挿入損失は、0.286dBである。なお、図11において、横軸は高周波信号の周波数を、縦軸は挿入損失を、それぞれ示している。また、この特性例は、従来回路においてゲート抵抗器RGを0Ωと設定した場合のものである。
外部制御信号が論理値Lowに相当するレベルから論理値Highに相当するレベルに変化すると同時に、デコーダ回路102からは先に述べたような駆動制御電圧が出力される。
第1及び第2の短絡用FET5,6は、先に述べたように、そのゲート幅が、第1乃至第4のFET1〜4に比して小さく設定されており、寄生容量が小さいため、デコーダ回路102から印加されたゲート電圧の立ち上がりは素早く、電圧レベルは即座にVDD2に達する(図4のVG3参照)。
なお、上述のような動作を確保するため、ゲート抵抗短絡回路駆動電圧出力回路105に用いられるダイオード7は、その降下電圧Vfが、第1及び第2の短絡用FET5,6のピンチオフ電圧Vgs(off10)よりも大きいものを用いる必要がある。
上述の回路動作の説明は、一方のスイッチ素子対51が非導通状態から導通状態に変化する場合であるが、他方のスイッチ素子対52が非導通状態から導通状態に変化する場合の回路動作も基本的に同一であるので、それについて再度の詳細な説明は省略することとする。
なお、図5において、実線の特性線はゲート抵抗入力電圧VG1を、一点鎖線の特性線はゲート抵抗出力電圧VG2を、二点鎖線の特性線はゲート抵抗短絡回路駆動電圧VG3を、それぞれ表している。
図9(A)には、図8に示された従来回路においてゲート抵抗器RGを100kΩに設定した場合におけるゲート抵抗器RGのデコーダ回路102側の端部におけるゲート電圧VG1の変化例が実線で、また、ゲート抵抗器RGのスイッチ素子SW1〜SW4側の端部におけるゲート電圧VG2の変化例が一点鎖線で、それぞれ示されており、同図によれば、従来回路ではスイッチ素子SW1〜SW4側のゲート電圧VG2の立ち上がりが、抵抗値の大きなゲート抵抗器RGのために鈍いことが確認できる。
まず、図10(A)には、図8に示された従来回路において、ゲート抵抗器RGを100kΩに設定した場合に、スイッチ素子SW1〜SW4の切り替えに応じて共通端子PCに出力される高周波信号のレベル変化が示されている。
また、図10(A)において、40usecの時点で外部制御信号VTCLが論理値Highとされており、これに対して、高周波信号は、その約1.2μsec後に出力されていることから、スイッチング時間は約1.2μsecであることが確認できる。
また、図10(B)において、40usecの時点で外部制御信号VTCLが論理値Highとされており、これに対して、高周波信号は、その約0.41μsec後に出力されていることから、スイッチング時間は約0.4μsecであり、ゲート抵抗器RGを100kΩに設定した場合よりスイッチング時間が改善されていることが確認できるものとなっている。
この図2に示された具体回路例は、例えば、第1のスイッチ素子対51と第1の短絡用FET5へ対する駆動制御電圧を出力する回路部分であり、第2のスイッチ素子対52及び第2の短絡用FET6へ対する駆動制御電圧を出力する回路部分は、基本的に同様の回路構成を有するものであり、図2においては、その図示を省略してある。
まず、この図2に示された具体回路例は、第1のスイッチ素子対51及び第1の短絡用FET5へ制御信号としての駆動制御電圧を出力する回路部分であるとして、以下説明することとし、第2のスイッチ素子対52及び第2の短絡用FET6への駆動制御電圧を出力する回路部分(図示せず)については、図2に示された具体回路例と異なる点について、以下、適宜、説明を行うものとし、その余の部分については、図2の説明を以て、第2のスイッチ素子対52及び第2の短絡用FET6への駆動制御電圧を出力する回路部分の説明に代えることとする。
そして、デコーダ用第1のFET21のソース(又はドレイン)は、デコーダ用第1の抵抗器41を介してデコーダ用第2のFET22のドレイン(又はソース)に接続され、この接続点には、デコーダ用第1のFET21のゲートが接続されたものとなっている。
このデコーダ用第2の抵抗器42の他端とデコーダ用第3の抵抗器43の一端との間には、4つのダイオード61〜64が、デコーダ用第2の抵抗器42側にアノードが、デコーダ用第3の抵抗器43側に、カソードが、それぞれ位置するように直列接続されて設けられている。
また、デコーダ用第5のFET25のソース(又はドレイン)は、デコーダ用第6のFET26のドレイン(又はソース)に接続されると共に、スイッチ素子対用ゲート電圧出力端子36に接続されたものとなっている。
そして、デコーダ用第7のFET27のソース(又はドレイン)は、デコーダ用第5の抵抗器45を介してデコーダ用第8のFET28のドレイン(又はソース)に接続されると共に、デコーダ用第8のFET28のドレイン(又はソース)は、デコーダ用第7及び第9のFET27,29のゲートと接続されている。
また、デコーダ用第9のFET29のソース(又はドレイン)は、デコーダ用第10のFET30のドレイン(又はソース)に接続されると共に、短絡用FET用ゲート電圧出力端子37に接続されたものとなっている。
6…第2の短絡用電界効果トランジスタ
15…第1の共通ゲート抵抗器
16…第2の共通ゲート抵抗器
101…高周波スイッチ回路
102…デコーダ回路
103…負電圧発生回路
104…ゲート抵抗短絡回路
105…ゲート抵抗短絡回路駆動電圧出力回路
Claims (1)
- 少なくとも1つの共通端子と、2つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、
外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御電圧を出力するデコーダ回路と、
前記デコーダ回路の前記駆動制御電圧の出力に用いられる負電圧を生成し、前記デコーダ回路へ供給する負電圧発生回路とを具備してなる半導体スイッチ回路において、
前記高周波スイッチ回路を構成するスイッチ素子は電界効果トランジスタを用いてなり、前記電界効果トランジスタのゲートには、ゲート抵抗器を介して前記デコーダ回路からの駆動制御電圧が印加されるよう構成される一方、
前記ゲート抵抗器を短絡、接続するゲート抵抗短絡回路と、
前記ゲート抵抗短絡回路の駆動に必要な電圧を生成し、前記デコーダ回路へ供給するゲート抵抗短絡回路駆動電圧出力回路が設けられ、
前記ゲート抵抗短絡回路は、ドレイン・ソース間に前記ゲート抵抗器が並列接続された短絡用電界効果トランジスタを具備し、前記短絡用電界効果トランジスタは、ゲートへの短絡制御用駆動制御電圧の印加に応じて、その導通・非導通が制御可能に設けられ、
前記デコーダ回路は、前記高周波スイッチ回路を構成する前記電界効果トランジスタを導通状態とする駆動制御電圧を出力する際に、同時に、前記高周波スイッチ回路を構成する前記電界効果トランジスタが非導通状態から導通状態へ切り替わる際の短時間の間、前記短絡用電界効果トランジスタを導通状態とする短絡制御用駆動制御電圧を出力可能に構成されてなり、前記高周波スイッチ回路を構成する前記電界効果トランジスタの非導通状態から導通状態への切り替わりの際のゲート抵抗を低抵抗に維持可能にしたことを特徴とする半導体スイッチ回路。
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