JP2010045780A - スイッチ - Google Patents

Abstract

【課題】スイッチング時間を短縮化する。
【解決手段】スイッチ１０は、スイッチングトランジスタ１２と、スイッチングトランジスタの制御端子１４とスイッチング制御端子１６との間に接続されたスイッチング抵抗器Ｒと、加速素子１８とを備えている。加速素子は、スイッチング抵抗器の抵抗値よりも小さい抵抗値を有している。加速素子は、スイッチングトランジスタのスイッチング時に、スイッチングトランジスタの上記制御端子における電圧が所定の値に達するまで、スイッチング抵抗器に対し並列に接続されるようになっている。
【選択図】図１Ａ

Description

本発明の実施形態は、スイッチングトランジスタと、スイッチング抵抗器と、加速素子とを備えたスイッチに関する。

米国特許第７，１２３，８９８号明細書（２００６年１０月１７日） 米国特許出願公開第２００７／１８２４７号公報（２００７年０１月２５日公開） 米国特許第６，８０４，５０２号明細書（２００４年１０月１２日） 米国特許出願公開第２００６／２７０３６７号公報（２００６年１１月３０日公開） 米国特許第７，２４８，１２０号明細書（２００７年０７月２４日） 米国特許出願公開第２００６／１９４５６７号公報（２００６年０８月３１日公開） 特開昭５９−６６２４号公報（１９８４年０１月１３日公開） 特開昭６１−４００７５号公報（１９８６年０２月２６日公開） 特開平０５−２５２０１４号公報（１９９３年０９月２８日公開）

本発明の実施形態は、スイッチングトランジスタと、当該スイッチングトランジスタの制御端子とスイッチング制御端子との間に接続されたスイッチング抵抗器と、当該スイッチング抵抗器の抵抗値よりも小さい抵抗値を有する加速素子とを含み、上記加速素子は、スイッチングトランジスタのスイッチング時に、上記スイッチングトランジスタの制御端子における電圧が所定の値に達するまで、上記スイッチング抵抗器と並列接続されるようになっているスイッチを提供する。

本発明の一実施形態に係るスイッチの回路図である。 本発明の一実施形態に係る、抵抗およびスイッチの直列接続を含む加速素子の回路図である。 本発明の他の実施形態に係る、ダイオードを含む加速素子の回路図である。 本発明のさらに他の実施形態に係る、電界効果トランジスタ（ＦＥＴ）を含む加速素子の回路図である。 本発明の他の実施形態に係るスイッチの回路図である。 本発明の一実施形態に係るスイッチを制御するための各制御信号のタイミング図である。 本発明の一実施形態に係るスイッチを制御するための他の各制御信号のタイミング図である。 本発明の一実施形態に係るスイッチを制御するための装置の回路図である。 本発明の一実施形態に係るスイッチを制御するための他の装置の回路図である。

スイッチ、特に集積回路内において高周波数（ＲＦ）信号を切り替えるスイッチは、無線通信、衛星、およびケーブルテレビに適用される。スイッチ回路は、高出力のアプリケーションに用いることのできるＲＦ ＣＭＯＳ（高周波相補型金属酸化膜半導体）デバイスを備えている場合がある。

高出力のＲＦ ＣＭＯＳスイッチは、スイッチング時間に関して数マイクロ秒の範囲の制限がある場合がある。これは、ゲートに存在する大振幅ＲＦ信号をゲート駆動回路の出力から絶縁するために使用する必要のある高いオーム抵抗に起因する。上記のようなＲＦ ＣＭＯＳスイッチは、静的スイッチングには適している。ところが、多くのアプリケーションにおいては、数十〜数百ナノ秒の範囲のスイッチング時間を必要とする。

スイッチングトランジスタにおける、高いオーム抵抗と共に大きいゲート容量とによる大きい時定数は、長いスイッチング時間を規定する。これは、通常は、ゲート長を短縮してゲート容量を減らすことによって改善することができる。

しかし、ＲＦ挿入損失および線形性において十分なマージンが利用可能である場合、ゲート抵抗値の低減のみが可能であるが、これは技術的な限界により多くの場合は不可能である。

従って、スイッチングトランジスタのゲート容量を低減することなく、あるいはスイッチングトランジスタの半導体設計を変更することなく、スイッチング時間を改善する必要がある。

図１Ａは、本発明の一実施形態に係るスイッチの回路図を示している。スイッチ１０は、スイッチングトランジスタ（ＦＥＴ）１２と、スイッチングトランジスタ１２の制御端子１４とスイッチング制御端子１６との間に接続されたスイッチング抵抗器Ｒとを備えている。スイッチ１０は、スイッチング抵抗器Ｒの抵抗よりも小さい抵抗を有する加速素子１８をさらに備えている。加速素子１８は、スイッチングトランジスタ１２の切り替え時に、スイッチングトランジスタ１２の制御端子１４における電圧が所定の値に達するまで、スイッチング抵抗器Ｒに対し並列接続となるように切り替えられ得るものである。

上記制御端子における容量は、半導体材料、設計、チャネル長、およびゲート長に依存する寄生容量であり、ＦＥＴ１２のゲート−ソース容量およびミラー容量を含み得る。ゲート−ソース容量の充電後、ＦＥＴ１２内にチャネルが形成される。ミラー容量の充電によって、ＦＥＴ１２がスイッチオンされるように空乏領域が縮小される。

ＦＥＴ１２の反応時間は、制御端子における容量（ゲート−ソース容量および／またはミラー容量）と制御端子における抵抗との並列接続によって形成される時定数に依存する。制御端子における抵抗は、Ｒと加速素子１８との並列接続によって形成され、加速素子１８が高い抵抗を有しているときには大きく、加速素子１８が小さい抵抗を有しているときには小さい。時定数は、制御端子における抵抗と制御端子における容量との乗算によって決定され得る。

スイッチ１０は、入力端子２４と出力端子２６との間に接続されている。スイッチ１０は、導電状態にあるときには、入力端子２４において受信された信号を出力端子２６に出力し、遮断状態にあるときには、入力端子２４において受信された信号を出力端子２６から絶縁する。スイッチングトランジスタ１２の制御端子１４は、スイッチングトランジスタ１２を導電状態と遮断状態との間で切り替えるスイッチング制御信号を、スイッチング制御端子１６において受信する。

スイッチング抵抗器Ｒの規格は、入力端子２４において受信された信号をスイッチング制御端子１６から絶縁するように設計されている。スイッチング抵抗器Ｒの抵抗およびスイッチングトランジスタ１２の制御端子１４の容量は、スイッチング時間に対して規定要因となる低域通過回路のＲＣ時定数を形成する。

技術的な限界により、スイッチングトランジスタ１２の制御端子１４の容量は変更されないものとする。従って、スイッチング抵抗器Ｒはスイッチング時間を規定する。スイッチング抵抗器Ｒの値が小さいとスイッチング時間が速くなり、スイッチング抵抗器Ｒの値が大きいとスイッチング時間が遅くなる。

スイッチング抵抗器Ｒは、入力端子２４において受信された信号をスイッチング制御端子１６から絶縁するために用いられるため、所定の値（入力端子２４において受信され、切り替えられる信号に依存する）未満に低下させることができない。高周波信号に対しては、例えば、スイッチング抵抗器Ｒの典型的な値は、約２０ｋΩ〜約３００ｋΩの範囲である。本発明の実施形態では、スイッチング抵抗器は約３０ｋΩであってよい。

典型的なＲＦスイッチ内のスイッチングトランジスタ１２のチャネル幅は、数ミリメートルの範囲であり、上記チャネル幅は、オン状態においてトランジスタサイズに応じて数ｐＦ〜約１００ｐＦの範囲である大きいゲート−バルク容量を決定する。

寄生容量が大きく（スイッチングトランジスタ１２の制御端子１４における容量に対応する）、スイッチング抵抗器の抵抗値が高く、またスイッチング制御端子１６において利用可能である駆動電圧の振幅が限定的であるという状況が組み合わされた場合、スイッチング時間が数マイクロ秒まで遅くなる。

例えば、スイッチング抵抗器Ｒの値が３０ｋΩであり、スイッチングトランジスタ１２における制御端子１４の容量が１００ｐＦである場合、ＲＣ時定数は３μsとなる。スイッチングトランジスタ１２の制御端子１４と、低い出力インピーダンス制御端子ドライバを接続するのに用いられるスイッチング制御端子１６との間における高周波数分離が不十分であるために生じる追加的な損失および歪みを防止するために、スイッチング抵抗器Ｒは高い抵抗を有している。

本発明の実施形態に係るスイッチ１０は、スイッチングトランジスタ１２のスイッチング中に、加速素子１８をスイッチング抵抗器Ｒに対し並列となるように切り替えて、スイッチングトランジスタ１２の制御端子１４に接続された抵抗を低減することによって、スイッチング時間を短縮する。加速素子１８は、スイッチ１０のスイッチング中におけるスイッチングトランジスタ１２のＲＣ時定数を低減するために、スイッチング抵抗器Ｒの抵抗値よりも小さい抵抗値を有している。加速素子１８をスイッチング抵抗器Ｒに対し並列となるように切り替えることによって、ＲＣ時定数に応じてスイッチングトランジスタ１２の制御端子１４における電圧が低減される。

スイッチングトランジスタ１２は、スイッチングトランジスタ１２の制御端子１４の容量に対応するゲート容量を含む、ＭＯＳＦＥＴトランジスタであってよい。ゲート容量の放電および再充電は、スイッチングトランジスタ１２の可能なスイッチング時間を特定する。加速素子１８は、スイッチングトランジスタ１２のスイッチング中に低減されたゲート抵抗に起因して、スイッチングトランジスタ１２のゲート容量の放電または充電を加速する。

スイッチングトランジスタ１２が遮断状態から導電状態に変わるとき、加速素子１８は、スイッチングトランジスタ１２のゲート容量が放電するように、スイッチング抵抗器Ｒに対して並列となるように切り替えられる。放電処理の終了後、加速素子１８は、スイッチング抵抗器Ｒに対してオフに切り替えられる。これは、制御端子１４が、入力端子２４において受信された信号をスイッチング制御端子１６から絶縁するための、スイッチング抵抗器Ｒによって特定される高い抵抗値を示すように行われる。

スイッチングトランジスタ１２が導電状態から遮断状態に変わるとき、加速素子１８は、スイッチングトランジスタ１２のゲート容量の加速充電を可能にするために、再びスイッチング抵抗器Ｒに対し並列となるように切り替えられる。スイッチングトランジスタ１２がそのゲート容量の充電を終了した後、加速素子１８は、スイッチング抵抗器Ｒからオフに切り替えられる。これによって、スイッチングトランジスタ１２の制御端子１４において高い抵抗が供給され、入力端子２４において受信された信号がスイッチング制御端子１６から絶縁される。

加速素子１８の切り替えは、加速制御信号２２（図１Ｂ〜図１Ｄ参照)によって制御される加速スイッチ２０によって行うことができる。加速制御信号２２は、スイッチング抵抗器Ｒに対し並列となるように行われる加速素子１８の切り替えを、スイッチングトランジスタ１２のゲート容量の放電および充電処理に合わせるように適応されている。

加速制御信号２２は、入力端子２４において受信された信号を出力端子２６にスイッチするために、スイッチング制御端子１６において受信されてスイッチングトランジスタ１２をスイッチングするように適応されたスイッチング信号に依存し得る。加速制御信号２２は、スイッチングトランジスタ１２のＲＣ時定数に対応するＲＣ時定数にも依存し得る。例えば、スイッチング抵抗器Ｒの抵抗値と同様の抵抗値およびスイッチングトランジスタ１２のゲート容量のレプリカを用いた装置は、スイッチング制御端子１６において受信されたスイッチング信号に応じて加速制御信号２２を生成し得る。

図１Ｂに示されているように、本実施形態に係るスイッチ１０は、加速抵抗Ｒ_accを有する加速素子と、抵抗Ｒ_accをスイッチング抵抗器Ｒに対し並列となるように切り替えるスイッチ２０とを含み得る。スイッチ２０は、加速制御信号２２によって制御される。加速素子１８は、スイッチングトランジスタ１２の制御端子１４とスイッチング制御端子１６との間において、スイッチング抵抗器Ｒに並列接続される。

図１Ｃに示されているように、加速素子１８は、スイッチング抵抗器Ｒの抵抗値よりも小さい順方向の抵抗値を有するダイオード３０も含み得る。当該ダイオードは、例えば、スイッチングトランジスタ１２のゲート容量の再充電処理時に、スイッチング抵抗器Ｒに対し並列な順方向に接続され得る。当該ダイオードは、また、スイッチングトランジスタ１２のゲート容量の充電／再充電処理の終了後、すぐに、スイッチング抵抗器Ｒに並列な逆方向となるように、加速制御信号２２によって切り替えられ得る。

ダイオード３０は、複数のダイオードおよび／または非線形素子を含み得る。これらは、加速制御信号２２によって、第１の（例えば高い）インピーダンスを有する第１の状態から、第２の（例えば低い）インピーダンスを有する第２の状態に切り替えられ得る。加速素子１８は、スイッチングトランジスタ１２の制御端子１４とスイッチング制御端子１６との間において、スイッチング抵抗器Ｒに並列接続される。

ダイオード３０は、切り替え可能な２つの各ダイオードを含み得る。これら２つの各ダイオードは、それらのカソード同士が共に接続されるように逆直列接続されている。これら２つの各ダイオードは、接続されたカソードによって受信される加速制御信号２２によって切り替えられ得る。ダイオード３０は、これら２つの切り替え可能な各ダイオードを複数含み得る。

加速素子１８は、図１Ｄに示されている加速制御信号２２によって制御される加速トランジスタ（ＦＥＴ）３２、あるいは加速トランジスタのスタック（＝直列接続された複数のトランジスタ)も含み得る。ＦＥＴ３２の高いチャネル抵抗に対応する高いインピーダンスを示す第１の状態から、ＦＥＴ３２の低いチャネル抵抗に対応する低いインピーダンスを示す第２の状態への加速素子１８の切り替えは、加速素子１８の制御端子において受信された加速制御信号２２によって制御される。

図１Ｄでは、加速素子１８はＦＥＴ３２を含んでいる。ＦＥＴ３２は、スイッチングトランジスタ１２の制御端子１４に接続された第１の端子３６と、スイッチング制御端子１６に接続された第２の端子３８と、加速制御信号２２を受信するのに用いられる制御端子４０とを含んでいる。

制御端子４０は、加速制御信号２２を受信する。加速制御信号２２は、ＦＥＴ３２をオンまたはオフに切り替える信号状態を有している。ＦＥＴ３２のチャネル幅は、スイッチングＦＥＴ１２のチャネル幅よりも小さい、すなわち抵抗が小さい。ＦＥＴ３２の幅は、抵抗Ｒに並列接続されたＦＥＴ３２の抵抗がスイッチング抵抗器Ｒの抵抗よりも小さくなるように選択される。ＦＥＴ３２は、スイッチング制御端子１６におけるスイッチング信号の遷移後における上述の時間周期中にオンに切り替えられる。

図２は、本発明の別の実施形態に係るスイッチの回路図を示している。スイッチ１０は、入力信号を受信する入力端子ＩＮＰＵＴと、出力端子ＯＵＴＰＵＴと、基準電圧（例えば接地）に接続された基準端子ＲＥＦと、スイッチング制御信号を受信するためのスイッチング制御端子ＣＯＮＴＲＯＬ１６と、第１の加速制御信号を受信するための第１の加速制御端子Ｖｒと、第２の加速制御信号を受信するための第２の加速制御端子＃Ｖｒとを有している。

スイッチ１０は、４つの各スイッチングトランジスタＮ１〜Ｎ４と、４つの各加速素子１０１〜１０４と、４つの各スイッチング抵抗器Ｒ１〜Ｒ４とを含んでいる。スイッチ１０は、スイッチング制御端子ＣＯＮＴＲＯＬに接続された第１のドライバＤ１と、インバータ（inv）Ｉ１を介してスイッチング制御端子ＣＯＮＴＲＯＬに接続された第２のドライバＤ２とをさらに含んでいる。

第１のスイッチング抵抗器Ｒ４は、第１のスイッチングトランジスタＮ４の制御端子と第１のドライバＤ１の出力との間に接続されている。第２のスイッチング抵抗器Ｒ３は、第２のスイッチングトランジスタＮ３の制御端子と、第１のドライバＤ１の出力との間に配置されている。第１のドライバＤ１の入力は、スイッチング制御端子１６に接続されている。第３のスイッチング抵抗器Ｒ１は、第３のスイッチングトランジスタＮ１の制御端子と、第２のドライバＤ２の出力との間に接続されている。第４のスイッチング抵抗器Ｒ２は、第４のスイッチングトランジスタＮ２の制御端子と、第２のドライバＤ２の出力との間に接続されている。

各加速素子１０１〜１０４は、対応する各スイッチング抵抗器Ｒ４〜Ｒ１に対して、それぞれ並列接続される。

第１のスイッチングトランジスタＮ４の第１の端子は、第２のスイッチングトランジスタＮ３の第２の端子に接続されている。第１のスイッチングトランジスタＮ４の第２の端子は、入力端子ＩＮＰＵＴに接続されている。第２のスイッチングトランジスタＮ３の第１の端子は、出力端子ＯＵＴＰＵＴに接続されている。第２のスイッチングトランジスタＮ３の第２の端子は、第１のスイッチングトランジスタＮ４の１の端子に接続されている。第３のスイッチングトランジスタＮ１の第１の端子は、基準端子ＲＥＦに接続されている。第３のスイッチングトランジスタＮ１の第２の端子は、第４のスイッチングトランジスタＮ２の第１の端子に接続されている。第４のスイッチングトランジスタＮ２の第１の端子は、第３のスイッチングトランジスタＮ１の第２の端子に接続されている。第４のスイッチングトランジスタＮ２の第２の端子は、出力端子ＯＵＴＰＵＴに接続されている。

各加速素子１０１〜１０４は、互いに直列接続された各加速トランジスタＮ５〜Ｎ１２をそれぞれ含んでいる。

第１の加速トランジスタＮ１０の第１の端子は、第１のドライバＤ１を介して、スイッチング制御端子ＣＯＮＴＲＯＬに接続されている。第１の加速トランジスタＮ１０の第２の端子は、第２の加速トランジスタＮ９の第１の端子に接続されている。第１の加速トランジスタＮ１０の制御端子は、第１の加速抵抗Ｒ１０を介して、第１の加速制御端子Ｖｒに接続されている。

第２の加速トランジスタＮ９の第１の端子は、第１の加速トランジスタＮ１０の第２の端子に接続されている。第２の加速トランジスタＮ９の第２の端子は、第１のスイッチングトランジスタＮ４の制御端子に接続されている。第２の加速トランジスタＮ９の制御端子は、第２の加速抵抗Ｒ９によって、加速制御端子Ｖｒに接続されている。

第３の加速トランジスタＮ１２の第１の端子は、第１のドライバＤ１を介して、スイッチング制御端子ＣＯＮＴＲＯＬに接続されている。第３の加速トランジスタＮ１２の第２の端子は、第４の加速トランジスタＮ１１の第１の端子に接続されている。第３の加速トランジスタＮ１２の制御端子は、第３の加速抵抗Ｒ１２を介して、第１の加速制御端子Ｖｒに接続されている。

第４の加速トランジスタＮ１１の第１の端子は、第３の加速トランジスタＮ１２の第２の端子に接続されている。第４の加速トランジスタＮ１１の第２の端子は、第２のスイッチングトランジスタＮ３の制御端子に接続されている。第４の加速トランジスタＮ１１の制御端子は、第４の加速抵抗Ｒ１１によって、加速制御端子Ｖｒに接続されている。

第５の加速トランジスタＮ５の第１の端子は、第６の加速トランジスタＮ６の第２の端子に接続されている。第５の加速トランジスタＮ５の第２の端子は、第２のドライバＤ２およびインバータＩ１を介して、スイッチング制御端子ＣＯＮＴＲＯＬに接続されている。第５の加速トランジスタＮ５の制御端子は、第５の加速抵抗Ｒ５を介して、第２の加速制御端子＃Ｖｒに接続されている。

第６の加速トランジスタＮ６の第１の端子は、第３のスイッチングトランジスタＮ１の制御端子に接続されている。第６の加速トランジスタＮ６の第２の端子は、第５の加速トランジスタＮ５の第１の端子に接続されている。第６の加速トランジスタＮ６の制御端子は、第６の加速抵抗Ｒ６によって、第２の加速制御端子＃Ｖｒに接続されている。

第７の加速トランジスタＮ７の第１の端子は、第８の加速トランジスタＮ８の第２の端子に接続されている。第７の加速トランジスタＮ７の第２の端子は、第２のドライバＤ２およびインバータＩ１を介して、スイッチング制御端子ＣＯＮＴＲＯＬに接続されている。第７の加速トランジスタＮ７の制御端子は、第７の加速抵抗Ｒ７を介して、第２の加速制御端子＃Ｖｒに接続されている。

第８の加速トランジスタＮ８の第１の端子は、第４のスイッチングトランジスタＮ２の制御端子に接続されている。第８の加速トランジスタＮ８の第２の端子は、第７の加速トランジスタＮ７の第１の端子に接続されている。第８の加速トランジスタＮ８の制御端子は、第８の加速抵抗Ｒ８によって、第２の加速制御端子＃Ｖｒに接続されている。

各加速素子１０１、１０２の各加速トランジスタＮ１０、Ｎ９、Ｎ１２、Ｎ１１は、第１の加速制御端子Ｖｒにおいて受信される加速制御信号によって制御される。上記加速制御信号は、スイッチング制御信号の遷移後における第１の所定の時間周期中にこれらトランジスタをオンに切り替えて、第１および第２の各スイッチングトランジスタＮ４、Ｎ３のゲート容量の充電または放電を加速する。

同様に、各加速素子１０３、１０４の各加速トランジスタＮ５、Ｎ６、Ｎ７、Ｎ８は、第２の加速制御端子＃Ｖｒにおいて受信される第２の加速制御信号によって制御される。第２の加速制御信号は、スイッチング制御信号の遷移後における第２の所定の時間周期中に、上記各加速トランジスタをオンに切り替えて、第３および第４の各スイッチングトランジスタＮ１、Ｎ２のゲート容量の充電または放電を加速する。

第１の所定の時間周期および第２の所定の時間周期は、抵抗の並列接続のＲＣ時定数および各スイッチングトランジスタの制御端子における容量に依存し、また、スイッチング制御端子ＣＯＮＴＲＯＬにおいて受信されたスイッチング制御信号の遷移で生成される加速制御信号によって制御される。第１の所定の時間周期および第２の所定の時間周期について、以下の図３および図４において説明する。

スイッチ１０は、単極双投（ＳＰ２Ｔ）スイッチである。スイッチ１０は、入力端子ＩＮＰＵＴにおいて受信された入力信号（例えば、高周波数（ＲＦ）信号）を出力端子ＯＵＴＰＵＴにスイッチするか、あるいは、基準端子ＲＥＦ（例えば接地）において受信された基準信号を、スイッチング制御端子ＣＯＮＴＲＯＬにおいて受信されたスイッチング制御信号に応じて、出力端子ＯＵＴＰＵＴに切り替える。スイッチ１０の各トランジスタは、電界効果トランジスタ類、金属酸化膜半導体トランジスタ類、または相補型金属酸化膜半導体トランジスタ類であってよい。

スイッチ１０は、第１のスイッチングトランジスタＮ４および第２のスイッチングトランジスタＮ３を有する入出力経路と、第３のスイッチングトランジスタＮ１および第４のスイッチングトランジスタＮ２を有する基準出力経路とを備えている。第１のスイッチングトランジスタＮ４および第２のスイッチングトランジスタＮ３、ならびに、第３のスイッチングトランジスタＮ１および第４のスイッチングトランジスタＮ２は、両方ともスタック（積み重ね）構造内において互いに接続されている。

上記スタック構造は、スタックされた各トランジスタに印加される電圧が、単一の各トランジスタに印加される電圧に分割されるように、スイッチングトランジスタの第１および第２の各端子を互いに直列接続したものである。これによって、上記スタック構造の各トランジスタのための各ブロック電圧がより高くなる。

図２は、２つの各トランジスタによるスタック構造を示しているが、スタックされる各トランジスタを任意数にて用いることができる。入力端子ＩＮＰＵＴと出力端子ＯＵＴＰＵＴとの間におけるブロック電圧の要求に応じて、より多くのスタックされた各トランジスタを用いることもできる。例えば、各トランジスタが約２.５ボルトの個々のブロック電圧を供給する場合、約２５ボルトの阻止電圧の実施には１０個のスタックされた各トランジスタが必要である。

基準−出力経路では、出力端子ＯＵＴＰＵＴと基準端子ＲＥＦとの間のブロック電圧に応じて、第３のスイッチングトランジスタＮ１および第４のスイッチングトランジスタＮ２も互いにスタックされる。例えば、基準−出力経路が入出力経路とは異なるブロック電圧を必要とする場合は、基準−出力経路内にスタックされる各トランジスタの数は、入出力経路内における各トランジスタの数とは異なっていてもよい。

基準出力経路内におけるブロック電圧が約１２.５ボルトである場合、例えば、スタックする各トランジスタの数は、各トランジスタが約２.５ボルトの阻止電圧を供給する場合であれば５つで十分である。スタック構造内には、スイッチングトランジスタに加えて加速トランジスタを配置させてもよい。

４つの各加速素子１０１、１０２、１０３、１０４のぞれぞれは、各スイッチングトランジスタの制御端子と各ドライバの出力との間において必要とされるブロック電圧に応じて、同一数のスタックされた、各トランジスタを備えていてもよく、あるいは異なる数のスタックされた、各トランジスタを備えていてもよい。

各スイッチング抵抗器Ｒ４、Ｒ３、Ｒ１、Ｒ２は、各スイッチングトランジスタＮ４、Ｎ３、Ｎ１、Ｎ２の各制御端子における電圧を、低いオーム出力を有し得る各ドライバＤ１、Ｄ２の出力から絶縁する。

スイッチングトランジスタ１２をスタックすることによって、スタックされた各スイッチングトランジスタ１２が、スタックされた各スイッチング抵抗器Ｒを介して消散される高周波数エネルギーがごくわずかになる。スタックされた各スイッチング抵抗器およびスタックされた各スイッチングトランジスタ１２の制御端子１４の容量によって形成されるＲＣ時定数は、入力端子２４において受信される高周波数の周期よりも遥かに長くなるように設計することができる。

この配置によって、入力端子２４と出力端子２６との間における高周波数の電圧降下が、直列接続されたスタックされた各スイッチングトランジスタ全体における耐圧が、スタックされた各スイッチングトランジスタの数によって増加するように、直列接続された、スタックされた各スイッチングトランジスタ１２全体において等しく共有され得る。

図２は、スタックされた２つの各スイッチングトランジスタおよびスタックされた２つの各加速トランジスタの構成を有するスイッチ１０を示している。図２に示されているスイッチ１０の別の変形例は、スタックされた３〜９（あるいは他の任意数）つの各スイッチングトランジスタＮ１〜Ｎ４と、スタックされた３〜９（あるいは他の任意数）つの各加速トランジスタＮ５〜Ｎ１２とを備えた構造を有している。

上記の説明を要約すると、スイッチ１０は、ＲＦ性能に影響を及ぼすことなく、ＲＦ ＣＭＯＳ回路におけるスイッチング時間を数百ナノ秒にまで短縮させる。スイッチ１０は、各加速素子１０１、１０２、１０３、１０４が、各抵抗Ｒ４、Ｒ３、Ｒ１、Ｒ２を分路する（shunt）ことによって、スイッチング時間を顕著に改善する。加速素子１０１、１０２、１０３、１０４は、スタック構造を有していてよく、また専用制御回路（図５および図６参照)によって駆動される。この専用制御回路は、加速制御端子Ｖｒにおいて受信された加速制御信号、および第２の加速制御端子＃Ｖｒにおいて受信された第２の加速制御信号を供給する。

各スイッチング（ゲート）抵抗Ｒ４、Ｒ３、Ｒ１、Ｒ２に対し、各加速素子１０１、１０２、１０３、１０４を並列接続してなる分路構造によって、スイッチング中におけるＲＦ用の各スイッチングトランジスタＮ４、Ｎ３、Ｎ１、Ｎ２のＲＣ時定数が低減され、よって、スイッチング時間が顕著に短縮される。

スイッチ１０は、ＲＦ ＣＭＯＳスイッチにおけるスイッチング時間の改善を可能にする。ＣＭＯＳトランジスタ（例えば、各スイッチングトランジスタＮ４、Ｎ３、Ｎ１、Ｎ２）の閾値および耐圧の制限により、一般的には、大きいＲＦ信号（例えば、スイッチ１０の入力端子ＩＮＰＵＴにおいて受信される高周波信号）を整流するためにスタック構造が用いられる。電力処理能力は、制御電圧Ｖ_c、閾値電圧Ｖ_th、システムインピーダンスＺ_o、およびスタックされる各トランジスタの数に依存し、以下の方程式によって表され得る。

図２に示されているようにスタックされる各トランジスタの数がｎ＝２である場合、上記方程式は以下のように表され得る。

スタックされる各トランジスタの数が１〜６である場合、方程式（１）のスタックされる各トランジスタの数を置き換えることによって表すことができる。スタックされる各トランジスタの数がｎ＝６よりも多い場合、基板への寄生容量を考慮するべきである。

図２に示されている各ドライバＤ１、Ｄ２は、スイッチング制御端子ＣＯＮＴＲＯＬにおいて受信されたスイッチング制御信号（電圧）を、ＦＥＴを制御するのに必要とされる適切な信号レベルを有する、各スイッチングトランジスタ（ＦＥＴ）Ｎ４、Ｎ３、Ｎ１、Ｎ２のゲート信号へ変換する。正のスイッチング制御信号（電圧）は、Ｎ３およびＮ４をオンに切り替え、Ｎ１およびＮ２をオフに切り替える（インバータＩ１によって）。

負のスイッチング制御信号（電圧）は、Ｎ３およびＮ４をオフに切り替え、Ｎ１およびＮ２をオンに切り替える。オンへの切り替えは各トランジスタの導電状態に対応し、オフへの切り替えは遮断状態に対応する。各スイッチングトランジスタＮ１〜Ｎ４は、ｎチャネルＦＥＴとして形成されているが、ｐチャネルＦＥＴとしても形成することもできる。各ＦＥＴゲートには、高いオーム抵抗を介して直流電圧が印加される。

各ＦＥＴの各スイッチング抵抗器に対してトランジスタを並列に分路、つまり並列接続することによって、スイッチング中の、抵抗におけるＤＣ電圧降下が低減される。この分路によって、スイッチング中におけるＲＣ時定数が低減され、これによって、各ゲートにおける電圧勾配が急峻になる。

一般的に、スイッチング制御端子ＣＯＮＴＲＯＬにおいて受信される（スイッチング）制御電圧は、スタックされる各トランジスタ数および集積回路（ＩＣ）領域を最小限にするために、絶縁破壊限界に近い電圧となるように選択される。

各スイッチングトランジスタ（Ｎ４、Ｎ３、Ｎ１、Ｎ２）のゲートと低い出力インピーダンスの各ゲートドライバ（Ｄ１、Ｄ２)との間における、高周波数（ＲＦ）信号の不十分な分離に起因して生じる追加的な損失および歪みを防止するために、各ゲート抵抗Ｒ１〜Ｒ４は高い抵抗値を有している。

典型的なＲＦスイッチ内のトランジスタの幅は数ミリメートルの範囲であり、オン状態における数十ピコファラッドという大きいゲートバルク容量を決定する。寄生容量が大きく、ゲート抵抗値が高く（例えば、数十キロオーム）、また（各ドライバＤ１、Ｄ２の）駆動電圧の振幅が限定的であるという状況が組み合わされることによって、スイッチング時間が数マイクロ秒に長くなる。

本発明に係るスイッチ１０は、スイッチング時間を短縮し、また、主経路内における信号の追加的な歪みを防止するためにＲＦ信号を切り替えるために用いられるスタックされる各トランジスタのスイッチング構造（Ｎ４、Ｎ３、Ｎ１、Ｎ２）と類似してはいるが遥かに小さい、ゲート抵抗Ｒ４、Ｒ３、Ｒ１、Ｒ２に対し、並列な各加速素子１０１、１０２、１０３、１０４を採用している。

上記各加速素子１０１、１０２、１０３、１０４は、マルチゲートＮＭＯＳトランジスタとしても実施することもできる。２つの各スイッチングトランジスタ（Ｎ４、Ｎ３、または、Ｎ１、Ｎ２）を備えた一実施例は、図２に示されている。線形性の高いスイッチでは、線形動作を低電圧にて確保するために、主経路内の各ゲート抵抗と並列な、多数のスタックされた各トランジスタを用いることができる。

各加速トランジスタ（Ｎ５〜Ｎ１２）の幅（チャネル幅）およびゲートバルク容量は、各スイッチングトランジスタ（Ｎ１〜Ｎ４）のチャネル幅よりも比較的小さいため、各加速トランジスタ（Ｎ５〜Ｎ１２）の切り替えは、各スイッチングトランジスタ（Ｎ１〜Ｎ４)のスイッチングよりも速い。

各加速トランジスタ（Ｎ５〜Ｎ１２）は、主なトランジスタ（各スイッチングトランジスタＮ１〜Ｎ４）のゲートが再充電されるまでの短い時間周期中に、主な制御信号（スイッチング制御端子ＣＯＮＴＲＯＬにおいて受信されるスイッチング制御信号）の立ち上がりエッジおよび立ち下りエッジと同期してオンに切り替えられる。

例えば、（スイッチング）制御信号の立ち上がりエッジ中に主経路内のトランジスタ（Ｎ１〜Ｎ４）をオンに切り替える場合（ゲート電圧は負から正に変えられ得る）、加速トランジスタゲートにおける電圧も増加し、高い主経路信号と共に高く維持される（これは、図３においてタイムスライス２で示されている)。

主経路のゲート容量がＶｒ−Ｖ_th（Ｖ_thは各加速トランジスタＮ５〜Ｎ１２の閾値電圧）まで充電されるとすぐに、各加速トランジスタＮ５〜Ｎ１２はオフに切り替わる。主経路をオフに切り替えるとき、各加速トランジスタＮ５〜Ｎ１２の（スイッチング）制御電圧は、（一次）スイッチング制御信号の立ち下りエッジ後に十分な時間、高く維持される。

これによって、各加速トランジスタＮ５〜Ｎ１２は、（一次）スイッチング制御信号の立ち下りエッジにおいてオンに切り替わり、主経路のゲート容量が−Ｖｒ＋Ｖ_thに充電するときにオフに切り替わる。各加速トランジスタＮ５〜Ｎ１２は、図３に示されているタイムスライス３中にオンに切り替えられる。

図３は、本発明の一実施形態に係るスイッチを制御する制御信号のタイミング図を示している。図３は、スイッチング制御信号Ｖｃｔｒｌ、低域通過フィルタ出力信号Ｖ_c1、加速制御信号Ｖｒ、および第２の加速制御信号＃Ｖｒという４つの制御信号のタイミング図である。

上から１番目のタイミング図は、図２に示されているスイッチング制御端子ＣＯＮＴＲＯＬにおいて受信され得る、あるいは図１Ａ、図１Ｂ、図１Ｃ、図１Ｄに示されているスイッチング制御端子１６において受信され得る、スイッチング制御信号Ｖｃｔｒｌを示している。２番目のタイミング図は、１番目のタイミング図に示されているスイッチング制御信号Ｖｃｔｒｌの低域フィルタされたバージョンに対応する、低域通過フィルタの出力信号Ｖ_c1を示している。

３番目のタイミング図は、図２に示されている加速制御端子Ｖｒ、または図１Ｄに示されている加速トランジスタ３２の制御端子４０において受信され得る加速制御信号Ｖｒ、あるいは、図１Ｂに示されている加速スイッチ２０の加速制御信号２２を示している。４番目のタイミング図は、図２に示されている第２の加速制御端子＃Ｖｒ、または図１Ｄに示されている加速トランジスタ３２の制御端子４０において受信され得る、あるいは、図１Ｂに示されている加速スイッチ２０の加速制御信号２２に対応し得る、第２の加速制御信号＃Ｖｒを示している。

スイッチング制御信号Ｖｃｔｒｌは、時間ｔ₁と時間ｔ₂との間において第１の状態２００にあり、時間ｔ₁の前および時間ｔ₂の後において第２の状態２０１にある。第１の状態２００は、図２に示されている、各スイッチングトランジスタＮ４、Ｎ３を導電状態、および各スイッチングトランジスタＮ１、Ｎ２を遮断状態にできる。これに対応して、第１の状態２００は、図１Ａに示されているスイッチングトランジスタ１２を導電状態にできる。

第２の状態２０１は、図２に示されている、各スイッチングトランジスタＮ４、Ｎ３を遮断状態、および各スイッチングトランジスタＮ１、Ｎ２を導電状態にでき、あるいは、これに対応して、図１Ａに示されているスイッチングトランジスタ１２を遮断状態にできる。

低域通過フィルタの出力信号Ｖ_c1は、スイッチング制御信号Ｖｃｔｒｌが第１の状態に変化するときに立ち上がりエッジを有し、スイッチング制御信号Ｖｃｔｒｌが第２の状態に変化するときに立ち下りエッジを有する、スイッチング制御信号Ｖｃｔｒｌの低域フィルタされたバージョンである。立ち上がりエッジおよび立ち下りエッジは、スイッチング制御信号Ｖｃｔｒｌを低域通過フィルタするために用いられる低域通過フィルタの時定数に依存する。

加速制御信号Ｖｒは、時間ｔ₁と時間ｔ₂との間および時間ｔ₂と時間ｔ₃との間において、第１の状態２００にある。第３の時間ｔ₃は、低域通過フィルタ出力信号Ｖ_c1から導かれる。ｔ₃は、低域通過フィルタ出力信号Ｖ_c1の立ち下りエッジが第２のタイミング図に示されている閾値Ｖ₀と交差する時間である。閾値Ｖ₀は、例えば、トリガーとなるシュミット回路の閾値である。

加速制御信号Ｖｒは、ｔ₁の前およびｔ₃の後の時間において第２の状態２０１にある。第１のタイムスライス１は、第２の状態２０１にある加速制御信号Ｖｒの時間に対応し、タイムスライス２および３は、加速制御信号Ｖｒが第１の状態２００にある時間に対応する。タイムスライス２は、加速制御信号Ｖｒがスイッチング制御信号Ｖｃｔｒｌと同一の状態にある時間に対応する。タイムスライス３は、加速制御信号Ｖｒがスイッチング制御信号Ｖｃｔｒｌとは異なる状態にある時間に対応する。

４番目のタイミング図は、ｔ₁よりも短い時間およびｔ₂よりも長い時間において第１の状態２００にある、第２の加速制御信号＃Ｖｒのタイミングを示している。第２の加速制御信号＃Ｖｒは、さらに、ｔ₁と、第２の加速制御信号＃Ｖｒに関連する第３のタイムスライス３に対応するｔ₁ ＋ｔ₃との間の時間において第１の状態２００にある。このタイムスライス３は、３番目のタイミング図に示されている加速制御信号Ｖｒに関連するタイムスライス３とは異なる。

第２の加速制御信号＃Ｖｒに関連する第２のタイムスライス２は、第２の加速制御信号＃Ｖｒが反転スイッチング制御信号Ｖｃｔｒｌと同一の状態にある時間を示す。第２の加速制御信号＃Ｖｒに関連する第１のタイムスライス１は、第２の加速制御信号＃Ｖｒが反転スイッチング制御信号Ｖｃｔｒｌと同一の状態にある時間を示す。第１のタイムスライス１は、第２の加速制御信号＃Ｖｒの異なる状態において第２のタイムスライス２とは異なる。

第２の加速制御信号＃Ｖｒに関連する第３のタイムスライス３は、状態が第１の状態２００と等しくなるように、第２の加速制御信号＃Ｖｒがスイッチング制御信号Ｖｃｔｒｌに対応する時間を示す。加速制御信号Ｖｒに関連する第３のタイムスライス３は、第２の加速制御信号＃Ｖｒに関連する第３のタイムスライス３とは異なっており、また、スイッチング制御信号Ｖｃｔｒｌに依存している。加速制御信号Ｖｒおよび＃Ｖｒの両方の第３のタイムスライス３は、スイッチングトランジスタの容量がスイッチング制御信号Ｖｃｔｒｌに応じて充電または放電される時間を表す。

図２に示されている単極双投（ＳＰ２Ｔ）スイッチに対しては、スイッチングトランジスタの充電および放電を制御するために両方の各加速制御信号が用いられる。一方、図１Ａ、図１Ｂ、図１Ｃ、図１Ｄに示されている単極単投（ＳＰＳＴ）スイッチに対しては、スイッチングトランジスタ１２の充電および放電を制御するために、加速制御信号のうちの１つ（例えば、加速制御信号Ｖｒ）が用いられる。

図４は、本発明の一実施形態に係るスイッチを制御する制御信号の他のタイミング図を示している。図４は、タイミング図の数およびタイミング図の表示において図３に対応している。１番目のタイミング図は、スイッチング制御信号Ｖｃｔｒｌを示し、２番目のタイミング図は、低域通過フィルタの出力信号Ｖ_c1を示し、３番目のタイミング図は、加速制御信号Ｖｒを示し、４番目のタイミング図は、第２の加速制御信号＃Ｖｒを示している。

図３とは対照的に、スイッチング制御信号Ｖｃｔｒｌは、スイッチング制御信号の第１の周期（ｔ₁、ｔ₂）内において周期的に第１の状態２００にあり、スイッチング制御信号Ｖｃｔｒｌの第２の信号周期（t₀、ｔ₁）内において周期的に第２の状態２０１にある、周期信号である。低域通過フィルタの出力信号Ｖ_c1は、スイッチング制御信号Ｖｃｔｒｌの低域フィルタされたバージョンに対応する周期信号である。

加速制御信号Ｖｒは、タイムスライス２において第１の状態にあり、タイムスライス１において第２の状態２０１にあり、さらにタイムスライス３において第１の状態２００にある。

ここで、タイムスライス２において、加速制御信号Ｖｒはスイッチング制御信号Ｖｃｔｒｌに対応する第１の状態２００にあり、タイムスライス３において、加速制御信号Ｖｒは第１の状態２００にあり、スイッチング制御信号Ｖｃｔｒｌは第２の状態２０１にある。加速制御信号Ｖｒが第１の状態２００にあるタイムスライス３は、図２に示されている各加速素子１０１、１０２、１０３、１０４が、スイッチングトランジスタの充電または放電処理を加速するために、各スイッチング抵抗器Ｒ４、Ｒ３、Ｒ１、Ｒ２に並列接続される、スイッチングトランジスタの充電および放電時間に対応する。

４番目のタイミング図は、第２のスイッチング制御信号＃Ｖｒのタイミングを示している。第２のスイッチング制御信号＃Ｖｒに関連するタイムスライス３は、加速制御信号Ｖｒに関連するタイムスライス３には対応していない。加速制御信号Ｖｒは、各加速素子の切り替えを各スイッチング抵抗器に対し並列となるように制御する。並列接続は、スイッチング制御信号Ｖｃｔｒｌが第１の状態２００から第２の状態２０１に切り替えられた後、３番目のタイミング図に示されているタイムスライス３に対応する時間周期中に維持される。

第２の加速制御信号＃Ｖｒは、各加速素子の切り替えを各スイッチング抵抗器に対し並列となるように制御する。並列接続は、スイッチング制御信号Ｖｃｔｒｌが第２の状態２０１から第１の状態２００に切り替えられた後、４番目のタイミング図に示されているタイムスライス３に対応する時間周期中に維持される。

これら２つの各加速制御信号Ｖｒ、＃Ｖｒによって、スイッチング制御信号Ｖｒに関連する各スイッチングトランジスタ、および、第２の加速制御信号＃Ｖｒに関連する各スイッチングトランジスタにおける、各ゲート容量の同期充電および同期放電が達成される。

図５は、本発明の一実施形態に係るスイッチを制御する装置の回路図を示している。装置３００は、スイッチング制御信号３０２を受信するスイッチング制御端子Ｖｃｔｒｌ、および加速制御信号３０３を供給する加速制御端子Ｖｒを備えている。装置３００は、低域通過フィルタ３０１、インバータＩ２、トリガー機能を有するシュミットトリガー（図では、シュミット回路と表記）Ｉ６、およびＮＡＮＤゲート（図では、ｎａｎｄと表記）Ｉ３をさらに備えている。

インバータＩ２は、スイッチング制御信号３０２を反転させてインバータ出力信号３０４を供給する。低域通過フィルタ３０１は、低域通過フィルタ入力と低域通過フィルタ出力との間に接続された抵抗Ｒ１、および、低域通過フィルタ出力と基準（接地）ノードとの間に接続されたキャパシタＣ１を備えている。

上記低域通過フィルタ入力は、スイッチング制御信号３０２を受信し、上記低域通過フィルタ出力は、低域通過フィルタ出力信号３０５を供給する。低域通過フィルタ３０１は、スイッチング制御信号３０２を低域通過フィルタして、低域通過フィルタ出力信号３０５を供給する。

シュミットトリガーＩ６は、低域通過フィルタ出力信号３０５をシュミットトリガー出力信号３０６に変換する。シュミットトリガーＩ６は、反転出力を出力するシュミットトリガーである。上記シュミットトリガーは、低域通過フィルタ出力信号３０５が上限閾値を超過したときに低域通過フィルタ出力信号３０５が下限閾値を下回るまで第１の状態にあり、低域通過フィルタ出力信号３０５が下限閾値を下回ったときに低域通過フィルタ出力信号３０５が上限閾値を超過するまで第２の状態にある、シュミットトリガー出力信号３０６を供給する。

ＮＡＮＤゲートＩ３は、論理的なＮＡＮＤ組み合わせによってインバータ出力信号３０４とシュミットトリガー出力信号３０６とを組み合わせて、加速制御信号３０３を供給する。装置３００は、スイッチング制御端子Ｖｃｔｒｌに接続された別の入力端子Ｉｎを含んでもよい。

スイッチング制御信号３０２は、図３および図４に示されているスイッチング制御信号Ｖｃｔｒｌに対応し得る。加速制御信号３０３は、図３および図４に示されている加速制御信号Ｖｒまたは第２の加速制御信号＃Ｖｒに対応し得る。

装置３００を用いて、図１Ａ、図１Ｂ、図１Ｃ、図１Ｄに示されているスイッチのスイッチング制御信号を受信することができ、また、上記の各図に示されているスイッチのための加速制御信号を供給することができる。装置３００とスイッチ１０とは、同一の電子回路（例えば、同一の半導体デバイス）内に一体化することができ、また同一の半導体処理工程で製造することができる。装置３００は、例えば、電子回路のコントローラまたはマイクロプロセッサに実装して、スイッチ１０のための制御信号（Ｖｒ、#Ｖｒ）を供給することができる。

図６は、本発明の他の実施形態に係るスイッチを制御する装置の回路図を示している。装置４００は、スイッチング制御信号３０２の受信および加速制御信号３０３の供給に関して、図５に示されている装置３００と同等の構成部品を有している。低域通過フィルタ３０１は、図５に示されている低域通過フィルタ３０１に対応しており、シュミットトリガーＩ６は、図５に示されているシュミットトリガーＩ６に対応しており、インバータＩ２は、図５に示されているインバータＩ２に対応しており、ＮＡＮＤゲートＩ３は、図５に示されているＮＡＮＤゲートＩ３に対応している。

装置４００は、第２のインバータＩ１および第２のＮＡＮＤゲートＩ４をさらに備えている。装置４００は、第２の加速制御信号３０７を供給する第２の加速制御端子＃Ｖｒをさらに備えている。第２のインバータＩ１は、シュミットトリガー出力信号３０６を反転させて、第２のインバータ出力信号３０８を供給する。第２のＮＡＮＤゲートＩ４は、論理的なＮＡＮＤ組み合わせによってスイッチング制御信号３０２と第２のインバータ出力信号３０８とを組み合わせて、第２の加速制御信号３０７を供給する。

装置４００は、図２に示されているスイッチ１０のための加速制御信号３０３および第２の加速制御信号３０７を供給するように適用することができる。装置４００およびスイッチ１０は、同一の電子デバイス内に一体化することができる。

スイッチングトランジスタの制御端子に接続されたスイッチング抵抗器を有するスイッチングトランジスタのスイッチング方法は、「スイッチングトランジスタのスイッチング時に、スイッチングトランジスタの制御端子の電圧が所定の値に達するまで、スイッチング抵抗器の抵抗よりも小さい抵抗を有する加速素子を、スイッチング抵抗器に対し並列になるように切り替える」工程を含む。

図２に示されているスイッチ１０は、上記の代わりに、あるいは上記に加えて、図１Ａ、図１Ｂ、図１Ｃ、図１Ｄに示されている加速素子１８に対応する各加速素子１０１、１０２、１０３、１０４を備えていてよい。

加速素子１８は、スタック構造に構成、すなわち、各加速素子１８を互いに直列に接続することができる。スタック構造では、図１Ａ、図１Ｂ、図１Ｃ、および／または図１Ｄに示されているように、各加速素子１８が互いに直列に接続されていてもよい。

各スイッチングトランジスタＮ１〜Ｎ４は、スタック構造に構成することができる。各スイッチングトランジスタＮ１〜Ｎ４のスタック構造の素子数は、各加速素子１０１、１０２、１０３、１０４のスタック構造の素子数とは異なっていてよい。

各スイッチングトランジスタＮ１〜Ｎ４および各加速トランジスタＮ５〜Ｎ１２は、ＭＯＳＦＥＴトランジスタとして実施することができる。本発明の他の実施形態は、各スイッチングトランジスタＮ１〜Ｎ４および各加速トランジスタＮ５〜Ｎ１２を実現するために、ＭＥＳＦＥＴ（金属エピタキシャル半導体電界効果トランジスタ）、ＨＥＭＴ（高電子移動度トランジスタ）、またはｐＨＥＭＴ（シュードモルフィック高電子移動度トランジスタ）を含む。別の実施形態は、各加速トランジスタＮ５〜Ｎ１２としてＪＦＥＴ（接合型電界効果トランジスタ）を用いる。上述の任意の種類の各スイッチングトランジスタＮ１〜Ｎ４を、上述の任意の種類の各加速トランジスタＮ５〜Ｎ１２と組み合わせることができる。

上記スイッチの実施にあたり、バイポーラのスイッチングＮ１〜Ｎ４および各加速トランジスタＮ５〜Ｎ１２も可能な形態である。しかし、上述のようなトランジスタのタイプを備えたスイッチによって、バイポーラトランジスタを備えた形態よりも線形性が改善される。

スイッチ１０は、単極多投スイッチを実施するための別の入力端子を備えていてよい。装置３００および装置４００は、図３および図４に示されている信号を供給する各実施形態である。これらは、図３および図４に示されている信号を実施する他の論理機能ブロックを含んでいてもよい。

以下の特許請求の範囲に記載されている特徴は、交換可能である。従属請求項に記載の複数の各特徴の組み合わせは、他の請求項に記載の他の特徴を排除するものではない。

Claims (25)

1. スイッチングトランジスタと、
   上記スイッチングトランジスタの制御端子とスイッチング制御端子との間に接続されたスイッチング抵抗器と、
   上記スイッチング抵抗器の抵抗値よりも小さい抵抗値を有する加速素子とを含み、
   上記加速素子は、上記スイッチングトランジスタのスイッチング時に上記スイッチングトランジスタの上記制御端子における電圧が所定の値に達するまで、上記スイッチング抵抗器に対し並列に接続されるようになっている、スイッチ。
2. 上記スイッチングトランジスタは、上記スイッチング制御端子におけるスイッチング信号によってスイッチングされるようになっており、スイッチング制御信号の２つの各状態間における当該スイッチング制御信号の遷移後における所定の時間周期に上記加速素子を上記スイッチング抵抗器に並列接続するために加速制御信号が供給される、請求項１に記載のスイッチ。
3. 上記所定の時間周期は、上記スイッチングトランジスタと、上記スイッチング抵抗器と、上記加速素子とを備えた回路のＲＣ時定数に依存する、請求項２に記載のスイッチ。
4. 上記スイッチング制御信号は、上記スイッチングトランジスタの導電状態を生じる第１の信号状態と、上記スイッチングトランジスタの遮断状態を生じる第２の信号状態とを含んでおり、
   上記加速制御信号は、上記２つの各状態における第１の状態と第２の状態との間における上記スイッチング制御信号の遷移に続く上記所定の時間周期中に、上記加速素子を上記スイッチング抵抗器に対し並列に接続する第１の信号状態を含んでいる、請求項２に記載のスイッチ。
5. 上記加速制御信号は、上記所定の時間周期の終了に応答して上記加速素子を上記スイッチング抵抗器から切断する第２の信号状態に変化するようになっている、請求項４に記載のスイッチ。
6. 加速制御信号によって制御される加速スイッチをさらに含み、上記加速スイッチは、上記加速素子を上記スイッチング抵抗器に対し並列となるように切り替えるようになっている、請求項１に記載のスイッチ。
7. 上記加速素子は、上記スイッチングトランジスタの上記制御端子と上記スイッチング制御端子との間に接続された加速抵抗を備えている、請求項６に記載のスイッチ。
8. 上記加速素子は、上記スイッチングトランジスタの上記制御端子と上記スイッチング制御端子との間に接続され、加速制御信号によって制御されるようになっているダイオードを備えている、請求項１に記載のスイッチ。
9. 上記加速素子は、上記スイッチングトランジスタの上記制御端子に接続された第１の端子と、上記スイッチング制御端子に接続された第２の端子と、加速制御信号を受信するようになっている制御端子とを有する加速トランジスタを備えている、請求項１に記載のスイッチ。
10. 上記加速トランジスタは、上記スイッチングトランジスタのチャネル幅よりも小さいチャネル幅を有している、請求項９に記載のスイッチ。
11. 上記加速素子は、上記スイッチングトランジスタの上記制御端子と上記スイッチング制御端子との間に直列接続された複数の各加速トランジスタを備えており、当該複数の各加速トランジスタの上記各制御端子は、加速制御信号を受信するようになっている、請求項１に記載のスイッチ。
12. 互いに直列接続された複数の各スイッチングトランジスタと、
    それぞれが上記複数のスイッチングトランジスタのうちの１つに関連付けられている、複数の各スイッチング抵抗器とを備えており、
    上記複数の加速素子のそれぞれが、上記スイッチング抵抗器の１つに関連付けられている、請求項１１に記載のスイッチ。
13. 上記複数の各スイッチングトランジスタが間に接続された入力端子および出力端子と、
    上記出力端子と基準端子との間に接続された、第２のスイッチングトランジスタと、
    上記第２のスイッチングトランジスタの制御端子と第２のスイッチング制御端子との間に接続された第２のスイッチング抵抗器と、
    上記第２のスイッチング抵抗器の抵抗値よりも小さい抵抗値を有する第２の加速素子とを含み、
    上記基準端子は、上記第２のスイッチングトランジスタのチャネル端子に対応しており、
    上記第２の加速素子は、上記第２のスイッチングトランジスタのスイッチング時に、上記第２のスイッチングトランジスタの上記制御端子における上記制御端子の電圧が所定の値に達するまで、上記第２のスイッチング抵抗器に対し並列に接続されるようになっている、請求項１２に記載のスイッチ。
14. 複数の各第２のスイッチングトランジスタと、
    上記複数の第２のスイッチングトランジスタのうちの１つにそれぞれ関連付けられている、複数の各第２のスイッチング抵抗器と、
    上記複数の各第２のスイッチング抵抗器のうちの１つにそれぞれ関連付けられている、複数の各第２の加速素子とを含んでいる、請求項１３に記載のスイッチ。
15. 上記第２のスイッチングトランジスタは、上記スイッチング制御端子におけるスイッチング信号によってスイッチングされるようになっており、
    上記スイッチング制御信号の２つの各状態間における当該スイッチング制御信号の遷移に続く、第２の所定の時間周期に上記第２の加速素子を上記第２のスイッチング抵抗器に対し並列に接続するための第２の加速制御信号が供給される、請求項１３に記載のスイッチ。
16. 上記第２の所定の時間周期は、上記第２のスイッチングトランジスタと、上記第２のスイッチング抵抗器と、上記第２の加速素子とを備えた回路のＲＣ時定数に依存する、請求項１５に記載のスイッチ。
17. 上記スイッチング制御信号は、上記第２のスイッチングトランジスタの導電状態を生じる第１の信号状態と、上記第２のスイッチングトランジスタの遮断状態を生じる第２の信号状態とを含んでおり、
    上記第２の加速制御信号は、上記２つの各状態における第１の状態と第２の状態との間における上記スイッチング制御信号の遷移に続く上記第２の所定の時間周期中に上記第２の加速素子を上記第２のスイッチング抵抗器に対し並列に接続する、第１の信号状態を含んでいる、請求項１５に記載のスイッチ。
18. 上記第２の加速制御信号は、上記第２の所定の時間周期の終了に応答して上記第２の加速素子を上記第２のスイッチング抵抗器から切断する第２の信号状態に変化するようになっている、請求項１７に記載のスイッチ。
19. 上記スイッチングトランジスタおよび上記加速トランジスタは、ＣＭＯＳ ＦＥＴを備えているか、あるいは上記加速トランジスタは、ＪＦＥＴを備えている、請求項１に記載のスイッチ。
20. 入力端子と、
    出力端子と、
    スイッチング端子と、
    上記入力端子と上記出力端子との間に接続された第１のスイッチングトランジスタと、
    上記第１のスイッチングトランジスタの制御端子と上記スイッチング制御端子との間に接続された第１のスイッチング抵抗器と、
    上記第１のスイッチング抵抗器の抵抗値よりも小さい抵抗値を有する第１の加速素子と、
    基準端子と上記出力端子との間に接続された第２のスイッチングトランジスタと、
    上記第２のスイッチングトランジスタの制御端子と上記スイッチング制御端子との間に接続された第２のスイッチング抵抗器と、
    上記第２のスイッチング抵抗器の抵抗値よりも小さい抵抗値を有する第２の加速素子とを含み、
    上記第１および第２の各加速素子は、上記第１および第２の各スイッチングトランジスタのスイッチング時に、上記第１および第２の各スイッチングトランジスタの上記制御端子における容量値がそれぞれの所定の容量値に達するまで、上記第１および第２の各スイッチング抵抗器に対しそれぞれ並列に接続されるようになっている、スイッチ。
21. 上記第１のスイッチングトランジスタ、上記第２のスイッチングトランジスタ、上記第１の加速素子、および上記第２の加速素子は、それぞれ、互いに直列接続された複数の各ＦＥＴを備えており、
    上記第１および第２の各加速素子の上記各ＦＥＴのチャネル幅は、上記第１および第２の各スイッチングトランジスタの上記各ＦＥＴのチャネル幅よりも小さく、
    上記第１および第２の各加速素子は、第１の加速制御信号および第２の加速制御信号に応答して、上記各スイッチング抵抗器に並列接続され、
    上記第１および第２の各加速制御信号は、上記スイッチング制御端子におけるスイッチング制御信号の第１の状態と第２の状態との間における遷移に応答して第１の状態に変化し、上記第１および第２の加速制御信号の上記第１の状態によって、上記加速素子が上記各スイッチングトランジスタに並列接続され、
    上記第１および第２の各加速制御信号は、上記各スイッチング制御信号の上記遷移に続く第１および第２の所定の各時間周期中に上記第１の状態を維持し、
    当該時間周期は、上記各スイッチングトランジスタと、上記各スイッチング抵抗器と、上記各加速素子とを備えた回路のＲＣ定数によって決定される、請求項２０に記載のスイッチ。
22. スイッチング制御信号を受信するように、かつ、加速制御信号を供給するようになっているコントローラを含み、
    当該コントローラは、
    上記スイッチング制御信号を反転させて、インバータ出力信号を供給するようになっているインバータと、
    上記スイッチング制御信号を低域通過フィルタして、低域通過フィルタ出力信号を供給するようになっているＲＣ低域通過フィルタと、
    上記低域通過フィルタ出力信号をシュミットトリガー回路出力信号に変換するようになっているシュミットトリガー回路と、
    上記インバータ出力信号と上記シュミットトリガー回路出力信号とを論理ＮＡＮＤの組み合わせにより、上記加速制御信号を供給するようになっているＮＡＮＤゲートとを備えている、請求項２０に記載のスイッチ。
23. 上記コントローラは、
    上記シュミットトリガー回路出力信号を反転して、第２のインバータ出力信号を供給するようになっている第２のインバータと、
    上記スイッチング制御信号と上記第２のインバータ出力信号とを論理ＮＡＮＤの組み合わせによって、第２の加速制御信号を供給するようになっている第２のＮＡＮＤゲートとを備えている、請求項２２に記載のスイッチ。
24. ＲＣ時定数を有するスイッチング手段と、
    上記スイッチング手段の上記ＲＣ時定数を、スイッチング中の所定の時間周期に低減させる手段とを含む、スイッチ。
25. その制御端子にスイッチング抵抗器が接続されたスイッチングトランジスタをスイッチングする方法であって、
    上記スイッチング抵抗器の抵抗値よりも小さい抵抗値を有する加速素子を、上記スイッチングトランジスタのスイッチング時に、上記スイッチングトランジスタの上記制御端子における電圧が所定の値に達するまで、上記スイッチング抵抗器に対して並列接続に切り替える工程を含む、方法。

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