JP5074465B2 - スイッチ - Google Patents
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Claims (25)
- スイッチングトランジスタと、
上記スイッチングトランジスタの制御端子とスイッチング信号を受信するスイッチング制御端子との間に接続されたスイッチング抵抗器と、
上記スイッチング抵抗器の抵抗値よりも小さい抵抗値を有し、上記スイッチングトランジスタのスイッチング時に上記スイッチングトランジスタの上記制御端子における電圧が所定の値に達するまで、加速制御信号の制御下にて上記スイッチング抵抗器に対し並列に接続されるようになっている加速素子と、
上記スイッチング信号の遷移後における所定の時間周期の間、上記加速制御信号が、上記加速素子上にて切り替わるように、上記スイッチング制御端子にて受信される上記スイッチング信号に依存して上記加速制御信号を生成するように構成された装置とを含む、スイッチ。 - 上記スイッチングトランジスタは、上記スイッチング制御端子における上記スイッチング信号によってスイッチングされるようになっており、スイッチング制御信号の2つの各状態間における当該スイッチング制御信号の遷移後における所定の時間周期に上記加速素子を上記スイッチング抵抗器に並列接続するために上記加速制御信号が供給される、請求項1に記載のスイッチ。
- 上記所定の時間周期は、上記スイッチングトランジスタと、上記スイッチング抵抗器と、上記加速素子とを備えた回路のRC時定数に依存する、請求項2に記載のスイッチ。
- 上記スイッチング制御信号は、上記スイッチングトランジスタの導電状態を生じる第1の信号状態と、上記スイッチングトランジスタの遮断状態を生じる第2の信号状態とを含んでおり、
上記加速制御信号は、上記2つの各状態における第1の状態と第2の状態との間における上記スイッチング制御信号の遷移に続く上記所定の時間周期中に、上記加速素子を上記スイッチング抵抗器に対し並列に接続する第1の信号状態を含んでいる、請求項2に記載のスイッチ。 - 上記加速制御信号は、上記所定の時間周期の終了に応答して上記加速素子を上記スイッチング抵抗器から切断する第2の信号状態に変化するようになっている、請求項4に記載のスイッチ。
- 上記加速制御信号によって制御される加速スイッチをさらに含み、上記加速スイッチは、上記加速素子を上記スイッチング抵抗器に対し並列となるように切り替えるようになっている、請求項1に記載のスイッチ。
- 上記加速素子は、上記スイッチングトランジスタの上記制御端子と上記スイッチング制御端子との間に接続された加速抵抗を備えている、請求項6に記載のスイッチ。
- 上記加速素子は、上記スイッチングトランジスタの上記制御端子と上記スイッチング制御端子との間に接続され、上記加速制御信号によって制御されるようになっているダイオードを備えている、請求項1に記載のスイッチ。
- 上記加速素子は、上記スイッチングトランジスタの上記制御端子に接続された第1の端子と、上記スイッチング制御端子に接続された第2の端子と、上記加速制御信号を受信するようになっている制御端子とを有する加速トランジスタを備えている、請求項1に記載のスイッチ。
- 上記加速トランジスタは、上記スイッチングトランジスタのチャネル幅よりも小さいチャネル幅を有している、請求項9に記載のスイッチ。
- 上記加速素子は、上記スイッチングトランジスタの上記制御端子と上記スイッチング制御端子との間に直列接続された複数の各加速トランジスタを備えており、当該複数の各加速トランジスタの各制御端子は、上記加速制御信号を受信するようになっている、請求項1に記載のスイッチ。
- 互いに直列接続された複数の各スイッチングトランジスタと、
それぞれが上記複数のスイッチングトランジスタのうちの1つに関連付けられている、複数の各スイッチング抵抗器とを備えており、
上記複数の各加速トランジスタのそれぞれが、上記スイッチング抵抗器の1つに関連付けられている、請求項11に記載のスイッチ。 - 互いに直列に接続された複数の各スイッチングトランジスタと、
上記複数の各スイッチングトランジスタのそれぞれと関連付けられた複数の各スイッチング抵抗器と、
上記複数の各スイッチング抵抗器のそれぞれと関連付けられた複数の各加速素子とを含み、
上記複数の各スイッチング抵抗器の一つは、上記スイッチング抵抗器に関連付けられた上記スイッチングトランジスタの制御端子とスイッチング制御端子との間に接続され、
上記複数の各加速素子の一つは、上記加速素子と関連付けられた上記スイッチング抵抗器の抵抗値より小さい抵抗値を有し、
上記複数の各加速素子は、上記スイッチングトランジスタのスイッチング時に上記スイッチングトランジスタの上記制御端子における電圧が所定の値に達するまで、上記スイッチング抵抗器に対し並列に接続されるようになっており、
上記複数の各加速素子の一つは、上記複数の各スイッチングトランジスタの制御端子と上記スイッチング制御端子との間に互いに直列に接続された複数の加速トランジスタを有し、
上記複数の各スイッチングトランジスタの制御端子は、加速制御信号が受信されるようになっている、スイッチ。 - 上記複数の各スイッチングトランジスタが間に接続された入力端子および出力端子と、
上記出力端子と基準端子との間に接続された、第2のスイッチングトランジスタと、
上記第2のスイッチングトランジスタの制御端子と第2のスイッチング制御端子との間に接続された第2のスイッチング抵抗器と、
上記第2のスイッチング抵抗器の抵抗値よりも小さい抵抗値を有する第2の加速素子とを含み、
上記基準端子は、上記第2のスイッチングトランジスタのチャネル端子に対応しており、
上記第2の加速素子は、上記第2のスイッチングトランジスタのスイッチング時に、上記第2のスイッチングトランジスタの上記制御端子における上記制御端子の電圧が所定の値に達するまで、上記第2のスイッチング抵抗器に対し並列に接続されるようになっている、請求項13に記載のスイッチ。 - 複数の各第2のスイッチングトランジスタと、
上記複数の第2のスイッチングトランジスタのうちの1つにそれぞれ関連付けられている、複数の各第2のスイッチング抵抗器と、
上記複数の各第2のスイッチング抵抗器のうちの1つにそれぞれ関連付けられている、複数の各第2の加速素子とを含んでいる、請求項14に記載のスイッチ。 - 上記第2のスイッチングトランジスタは、上記スイッチング制御端子におけるスイッチング信号によってスイッチングされるようになっており、
スイッチング制御信号の2つの各状態間における当該スイッチング制御信号の遷移に続く、第2の所定の時間周期に上記第2の加速素子を上記第2のスイッチング抵抗器に対し並列に接続するための第2の加速制御信号が供給される、請求項14に記載のスイッチ。 - 上記第2の所定の時間周期は、上記第2のスイッチングトランジスタと、上記第2のスイッチング抵抗器と、上記第2の加速素子とを備えた回路のRC時定数に依存する、請求項16に記載のスイッチ。
- 上記スイッチング制御信号は、上記第2のスイッチングトランジスタの導電状態を生じる第1の信号状態と、上記第2のスイッチングトランジスタの遮断状態を生じる第2の信号状態とを含んでおり、
上記第2の加速制御信号は、上記2つの各状態における第1の状態と第2の状態との間における上記スイッチング制御信号の遷移に続く上記第2の所定の時間周期中に上記第2の加速素子を上記第2のスイッチング抵抗器に対し並列に接続する、第1の信号状態を含んでいる、請求項16に記載のスイッチ。 - 上記第2の加速制御信号は、上記第2の所定の時間周期の終了に応答して上記第2の加速素子を上記第2のスイッチング抵抗器から切断する第2の信号状態に変化するようになっている、請求項18に記載のスイッチ。
- 上記スイッチングトランジスタおよび上記加速トランジスタは、CMOS FETを備えているか、あるいは上記加速トランジスタは、JFETを備えている、請求項9に記載のスイッチ。
- 入力端子と、
出力端子と、
スイッチング制御端子と、
上記入力端子と上記出力端子との間に接続された第1のスイッチングトランジスタと、
上記第1のスイッチングトランジスタの制御端子と上記スイッチング制御端子との間に接続された第1のスイッチング抵抗器と、
上記第1のスイッチング抵抗器の抵抗値よりも小さい抵抗値を有する第1の加速素子と、
基準端子と上記出力端子との間に接続された第2のスイッチングトランジスタと、
上記第2のスイッチングトランジスタの制御端子と上記スイッチング制御端子との間に接続された第2のスイッチング抵抗器と、
上記第2のスイッチング抵抗器の抵抗値よりも小さい抵抗値を有する第2の加速素子とを含み、
上記第1および第2の各加速素子は、上記第1および第2の各スイッチングトランジスタのスイッチング時に、上記第1および第2の各スイッチングトランジスタの上記制御端子における容量値がそれぞれの所定の容量値に達するまで、上記第1および第2の各スイッチング抵抗器に対しそれぞれ並列に接続されるようになっている、スイッチ。 - 上記第1のスイッチングトランジスタ、上記第2のスイッチングトランジスタ、上記第1の加速素子、および上記第2の加速素子は、それぞれ、互いに直列接続された複数の各FETを備えており、
上記第1および第2の各加速素子の上記各FETのチャネル幅は、上記第1および第2の各スイッチングトランジスタの上記各FETのチャネル幅よりも小さく、
上記第1および第2の各加速素子は、第1の加速制御信号および第2の加速制御信号に応答して、上記各スイッチング抵抗器に並列接続され、
上記第1および第2の各加速制御信号は、上記スイッチング制御端子におけるスイッチング制御信号の第1の状態と第2の状態との間における遷移に応答して第1の状態に変化し、上記第1および第2の加速制御信号の上記第1の状態によって、上記加速素子が上記各スイッチングトランジスタに並列接続され、
上記第1および第2の各加速制御信号は、上記各スイッチング制御信号の上記遷移に続く第1および第2の所定の各時間周期中に上記第1の状態を維持し、
当該時間周期は、上記各スイッチングトランジスタと、上記各スイッチング抵抗器と、上記各加速素子とを備えた回路のRC定数によって決定される、請求項21に記載のスイッチ。 - スイッチング制御信号を受信するように、かつ、加速制御信号を供給するようになっているコントローラを含み、
当該コントローラは、
上記スイッチング制御信号を反転させて、インバータ出力信号を供給するようになっているインバータと、
上記スイッチング制御信号を低域通過フィルタして、低域通過フィルタ出力信号を供給するようになっているRC低域通過フィルタと、
上記低域通過フィルタ出力信号をシュミットトリガー回路出力信号に変換するようになっているシュミットトリガー回路と、
上記インバータ出力信号と上記シュミットトリガー回路出力信号とを論理NANDの組み合わせにより、上記加速制御信号を供給するようになっているNANDゲートとを備えている、請求項21に記載のスイッチ。 - 上記コントローラは、
上記シュミットトリガー回路出力信号を反転して、第2のインバータ出力信号を供給するようになっている第2のインバータと、
上記スイッチング制御信号と上記第2のインバータ出力信号とを論理NANDの組み合わせによって、第2の加速制御信号を供給するようになっている第2のNANDゲートとを備えている、請求項23に記載のスイッチ。 - スイッチングトランジスタの制御端子と、スイッチング信号を受信するスイッチング制御端子との間に接続されたスイッチング抵抗器を有する上記スイッチングトランジスタをスイッチングする方法であって、
上記スイッチング抵抗器の抵抗値よりも小さい抵抗値を有する加速素子を、上記スイッチングトランジスタのスイッチング時に、上記スイッチングトランジスタの上記制御端子における電圧が所定の値に達するまで、加速制御信号下にて上記スイッチング抵抗器に対して並列接続に切り替える工程を含み、
上記スイッチング信号の遷移後における所定の時間周期の間、上記加速制御信号が、上記加速素子上にて切り替わるように、上記スイッチング制御端子にて受信される上記スイッチング信号に依存して上記加速制御信号を生成する、方法。
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