JP5566738B2

JP5566738B2 - 半導体スイッチ回路

Info

Publication number: JP5566738B2
Application number: JP2010058769A
Authority: JP
Inventors: 豊武田; 浩之吉永
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2010-03-16
Filing date: 2010-03-16
Publication date: 2014-08-06
Anticipated expiration: 2030-03-16
Also published as: JP2011193312A

Description

本発明は、携帯電話端末や移動体通信機器等において、通信機器のアンテナと送信回路又は受信回路との接続を切り替える半導体スイッチ回路に係り、特に、半導体スイッチ回路の切替時間の短縮と消費電流の低減の両立を図ったものに関する。

近年、携帯電話端末、無線ＬＡＮなどの無線通信機器が広く普及し、需要が増している。これらの無線通信機器では、送受信切替やマルチバンド化に伴う周波数帯の切替や、通信方式の切替に半導体スイッチ回路が広く用いられている。また、複数のアンテナを切り替えて送受信感度を向上させるため、半導体スイッチ回路を用いて複数のアンテナを選択できるように構成することも行われている。

図５は、従来から知られている半導体スイッチ回路の一例で、正負電圧で駆動するＳＰＤＴ（Single Pole Double Throw）半導体スイッチ回路である。なお、この種の半導体スイッチ回路は、例えば、特許文献１に開示されている。図５に示す半導体スイッチ回路は、経路切替信号入力端子（ＶＣＴＬ）４０Ａに外部から印加される経路切替信号に応じて、第１の個別入出力端子２１Ａと第２の個別入出力端子２２Ａのいずれか一方と、共通入出力端子２０Ａとがスイッチ回路６Ａを介して接続され、高周波信号の通過経路が形成される構成となっている。また、レベルシフト回路３Ａ、負電圧出力回路４Ａ、駆動回路５Ａを備える構成となっている。

レベルシフト回路３Ａは、電源電圧ＶＤＤが電源供給端子４１Ａより供給されており、電源電圧ＶＤＤをレベルシフトさせて降下させた電圧を駆動電圧Ｈｉｇｈ供給端子４２Ａから駆動回路５Ａに供給している。

負電圧出力回路４Ａは、図示しない負電圧発生回路等から負電圧が供給されている回路で、負電圧ＶＳＳを駆動回路５Ａに供給している。

駆動回路５Ａは、レベルシフト回路３Ａより駆動電圧Ｈｉｇｈのための電圧が供給され、負電圧出力回路４Ａより駆動電圧Ｌｏｗのための電圧が供給されるよう構成されている。駆動電圧Ｈｉｇｈは、後述するスイッチＦＥＴを導通状態にするためにスイッチＦＥＴのゲートに印加する電圧であり、駆動電圧Ｌｏｗは、スイッチＦＥＴを非導通状態にするためにスイッチＦＥＴのゲートに印加する電圧である。経路切替信号入力端子４０Ａに印加される経路切替信号に応じて、スイッチ回路６Ａを構成するスイッチＦＥＴＳ１１Ａ、Ｓ１２Ａの一方を導通状態に、他方を非導通状態にする駆動電圧Ｖｃｎｔ１、Ｖｃｎｔ２が出力される。

このような半導体スイッチ回路では、挿入損失特性やアイソレーション特性、低消費電流、歪み特性、スイッチング時間などが所望の特性となることが要求されている。一般的に、図５に示すように、スイッチＦＥＴを用いた場合には、ＩＣの小型化が容易であると共に、消費電流が少なくできるという利点がある。

ところで、半導体スイッチ回路に要求される特性のうち、スイッチング時間は、高周波信号のスイッチングを行う回路にとって、重要な特性の一つである。スイッチング時間は、制御信号を入力してから、スイッチ回路が切り替わるまでの遅延時間である。一般的に、通信規格によって許容される遅延時間範囲が決まっており、スイッチ時間はより短いことが好ましい。

スイッチング時間を短縮する方法として、スイッチ回路を駆動させる際の時定数を低減させる方法と、スイッチ回路を駆動させる電圧を高くする方法がある。

まず、スイッチ回路を駆動させる際の時定数を低減させる方法について、図６を用いて説明する。図６は、スイッチ回路を構成するスイッチＦＥＴを示している。このスイッチＦＥＴの時定数は、ゲート抵抗と、ゲート−ドレイン間寄生容量およびゲート−ソース間寄生容量で決定される。従って、スイッチ回路を駆動させる際の時定数を低減するには、スイッチＦＥＴのゲート抵抗を小さくするか、スイッチＦＥＴのゲート幅を小さくしてゲート−ドレイン間寄生容量およびゲート−ソース間寄生容量を小さくすればよい。ただし、ゲート抵抗を小さくしすぎると、高周波信号がゲート電極に入力するような構成の回路では、誤動作が発生してしまうという問題があり、高周波用の半導体スイッチ回路では好ましくない。またゲート幅を小さくすると、スイッチＦＥＴの挿入損失特性や歪み特性が劣化する等の問題がある。

次に、スイッチ回路を駆動させる電圧を高くする方法について、図７を用いて説明する。スイッチ回路を駆動させる電圧を高くする方法では、スイッチＦＥＴを導通させる際、そのスイッチＦＥＴのゲート−ソース間電圧に、ピンチオフ電圧Ｖｐより高い電圧を印加することになる。図７に示すように、駆動させる電圧を高くすると、スイッチ回路を駆動させる際の時定数は変わらないが、スイッチＦＥＴのＯＮ状態とＯＦＦ状態が切り替わる電圧であるピンチオフ電圧Ｖｐまでに達する時間が早くなることがわかる。

一方、図８は、スイッチＦＥＴのゲート電流特性を示している。図８に示すように、スイッチＦＥＴのゲート電圧（駆動させるための電圧）が高くなると、ゲート電流は指数関数的に増大し、消費電流が増大することがわかる。

特開２００６−１１５４２２号公報

以上説明したように、高周波用に用いられる半導体スイッチ回路で、スイッチＦＥＴを用いた半導体スイッチ回路では、スイッチング時間を短縮するために駆動電圧を高くすると、スイッチＦＥＴのゲート電圧が高くなり、半導体スイッチ回路の消費電流が増大するという問題あった。

本発明は、上記実状に鑑みてなされたもので、消費電流の増大を抑制しつつ、スイッチング時間を短縮することができる半導体スイッチ回路を提供することにある。

上記目的を達成するため、本願請求項１に係る発明は、少なくとも１つの共通入出力端子と、２つ以上の複数の個別入出力端子と、前記共通入出力端子と前記複数の個別入出力端子とを選択的に接続し、ゲートに電流が流れるタイプであって、前記ゲートに電圧を印加することにより導通状態あるいは非導通状態となるＦＥＴで構成されるスイッチ回路と、外部からの経路切替信号に応じて前記スイッチ回路へ駆動電圧を出力する駆動回路と、前記駆動電圧を生成するレベルシフト回路とを具備する半導体スイッチ回路であって、前記経路切替信号の入力状態が変化したことを検出する検出回路と、前記検出回路から出力される検出信号からパルス信号を発生させるパルス発生回路と、前記パルス発生回路から出力されたパルス信号を入力し、前記パルス信号が入力しているとき前記レベルシフト回路を迂回させるレベルシフト短絡スイッチ回路とを備え、前記レベルシフト回路は、ダイオードで構成され、前記経路切替信号の入力状態が変化したときから予め設定された時間だけ、前記パルス発生回路から前記パルス信号を前記レベルシフト短絡スイッチに出力して、前記レベルシフト回路を迂回させ、前記レベルシフト回路に入力する電圧を前記駆動電圧として前記駆動回路に出力し、前記予め設定した時間が経過した後は、前記パルス発生回路から前記パルス信号の出力を停止し、前記レベルシフト短絡スイッチを開放状態として、前記レベルシフト回路を経由し電圧降下させた電圧を前記駆動電圧として前記駆動回路に出力することにより、スイッチング時間を短縮しつつ、消費電流の増大を抑制することを特徴とする。

本願請求項２に係る発明は、請求項１記載の半導体スイッチ回路において、前記検出回路は、前記駆動回路から出力される経路切替状態に対応した論理の異なる少なくとも２つの信号を入力し、少なくとも一方の信号のみを遅延させて出力し、前記パルス発生回路は、前記遅延した信号からパルス信号を形成することを特徴とする。

本発明によれば、経路切替信号が入力した直後には、高い電圧の駆動電圧を駆動回路から出力し、スイッチ回路を駆動することによりスイッチング時間の短縮を実現しつつ、切り替わりから予め設定された時間が経過した後の定常状態では、それよりも低い電圧の駆動電圧を駆動回路から出力し、スイッチ回路を駆動することにより、消費電流の増大を抑制できるという効果を奏するものである。

本発明の半導体スイッチ回路の基本構成を説明する図である。本発明の実施例の説明図である。本発明の半導体スイッチ回路の動作を説明するタイミングチャートである。本発明の実施例のスイッチング特性を示す特性線図である。従来の半導体スイッチ回路の説明図である。スイッチ回路を構成するスイッチＦＥＴの説明図である。スイッチング時間を短縮するため、スイッチ回路を駆動させる電圧を高くする方法を説明する図である。スイッチＦＥＴのゲート電流特性を説明する図である。従来の半導体スイッチ回路のスイッチング特性を示す特性線図である。

以下、本発明の実施の形態について、詳細に説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。

図１は、本発明の半導体スイッチ回路の基本構成を説明する図である。図１に示す半導体スイッチ回路は、正負電圧で駆動するＳＰＤＴ半導体スイッチ回路である。経路切替信号入力端子（ＶＣＴＬ）４０に外部から印加される経路切替信号に応じて、第１の個別入出力端子２１と第２の個別入出力端子２２のいずれか一方と、共通入出力端子２０とがスイッチ回路６を介して接続され、高周波信号の通過経路が形成される構成となっている。また、従来同様、レベルシフト回路３、負電圧出力回路４、駆動回路５を備えるほか、本発明では検出回路１、パルス発生回路２、レベルシフト短絡回路Ｓ１を備える構成となっている。

従来例同様、レベルシフト回路３は、電源電圧ＶＤＤが電源供給端子４１より供給されており、電源電圧ＶＤＤをレベルシフトさせて降下させた電圧を駆動電圧Ｈｉｇｈ供給端子４２から駆動回路５に供給している。

負電圧出力回路４は、図示しない負電圧発生回路等から負電圧が供給されている回路で、負電圧ＶＳＳを駆動電圧Ｌｏｗ供給端子４３から駆動回路５に供給している。

駆動回路５は、レベルシフト回路３より駆動電圧Ｈｉｇｈのための電圧が供給され、負電圧出力回路５より駆動電圧Ｌｏｗのための電圧が供給されるよう構成されている。駆動電圧Ｈｉｇｈは、スイッチ回路６のスイッチＳ１１、Ｓ１２を構成するスイッチＦＥＴを導通状態にするためにスイッチＦＥＴのゲートに印加する電圧であり、駆動電圧Ｌｏｗは、スイッチＦＥＴを非導通状態にするためにスイッチＦＥＴのゲートに印加する電圧である。経路切替信号入力端子４０に印加される経路切替信号に応じて、スイッチＳ１１、Ｓ１２の一方を導通状態に、他方を非導通状態にする駆動電圧Ｖｃｎｔ１、Ｖｃｎｔ２が出力される。

検出回路１は、駆動回路５と経路切替信号状態出力端子３１、３２を通じて接続され、外部経路切替信号に応じて、論理値Ｈｉｇｈおよび論理値Ｌｏｗが、駆動回路５から出力され、検出回路１に入力される。そして検出回路１では、経路切替信号が変化したことを検出すると検出信号が検出回路出力端子３３、３４から出力される。また、検出回路１を駆動するための電源電圧ＶＤＤが、電源供給端子４１から供給されている。

パルス発生回路２は、検出回路１と検出回路出力端子３３、３４を通じて接続され、外部経路切替信号が変化したことを検出して出力される検出信号が入力される。そして検出信号が入力すると、予め設定した時間、パルス発生回路２で生成されたパルス信号が、パルス発生回路出力端子３５からレベルシフト短絡回路Ｓ１へ出力される。また、パルス発生回路２を駆動するための電源電圧ＶＤＤが電源供給端子４１から供給されている。

レベルシフト短絡スイッチ回路Ｓ１は、パルス発生回路２のパルス発生回路出力端子３５から出力されたパルス信号を入力する。そして、パルス信号が入力している間は、レベルシフト短絡スイッチ回路Ｓ１を短絡状態とし、レベルシフト回路を迂回する経路を形成する。

レベルシフト回路３は、レベルシフト短絡スイッチ回路Ｓ１と並列接続されており、レベルシフト短絡スイッチ回路Ｓ１が短絡している状態では、電源電圧ＶＤＤがレベルシフト回路３を介さずにレベルシフト短絡スイッチ回路Ｓ１を経由して駆動回路５に供給され、レベルシフト短絡スイッチ回路Ｓ１が開放している状態では、電源電圧ＶＤＤがレベルシフト回路３により電圧降下された電圧ＶＳＣＨが、駆動回路５に供給されるよう構成されている。

次に、半導体スイッチ回路の動作について説明する。経路切替信号入力端子４０に印加される経路切替信号が、ある状態から別の状態に変化すると、駆動回路５は、経路切替信号状態出力端子３１、３２から論理値Ｈｉｇｈおよび論理値Ｌｏｗを検出回路１に出力する。その後、検出回路１から経路切替信号の状態変化を検出した信号（外部経路切替信号が変化したことを検出して出力される検出信号）が出力され、パルス発生回路２に入力する。検出信号を入力したパルス発生回路２は、予め設定された時間のパルス信号を発生させる。経路切替信号の状態が変化してから、予め設定した一定時間が経過すると、パルス信号の発生が停止する。レベルシフト短絡スイッチ回路Ｓ１は、パルス信号がパルス発生回路２から入力している間は、レベルシフト回路３を短絡した状態に保つ。この状態では、電源電圧ＶＤＤが、駆動回路５に供給されることになる。その後、予め設定した一定時間が経過すると、パルス信号が停止し、レベルシフト短絡スイッチ回路Ｓ１は開放状態に戻り、電源電圧ＶＤＤがレベルシフト回路３によって電圧降下された電圧ＶＳＣＨが、駆動回路５に供給される。経路切替信号入力端子４０に印加される線路切替信号が変化すると、スイッチＳ１１、Ｓ１２の導通状態が反転し、同様の動作が繰り返される。

このように、本発明に係る半導体スイッチ回路は、経路切替信号の状態が変化した直後の、非導通状態から導通状態に切り替わる際に、駆動電圧Ｈｉｇｈが、高電圧である電源電圧ＶＤＤによって駆動されるように構成することにより、スイッチング時間を短縮することができる。一方、経路切替信号の状態が変化してから一定時間経過した後は、レベルシフト回路により電圧降下された電圧ＶＳＣＨを駆動電圧Ｈｉｇｈとして出力するため、消費電流の増加を抑制することができる。

次に実施例について説明する。図２は、スイッチ回路を構成するスイッチング素子としてＧａＡｓＦＥＴを用いた場合に好適な、具体的な半導体スイッチ回路の構成を示す。

検出回路１は、インバータ回路６１、６２と、インバータ回路６１、６２出力信号の立ち上がりを遅延させるための遅延回路として抵抗Ｒ１、Ｒ２と、キャパシタＣ１、Ｃ２を主たる構成要素としている。パルス発生回路２は、ＮＯＲ回路６３を主たる構成要素としている。レベルシフト回路３は、１つ（複数個直列接続しても良い）のダイオードＤｘ１を主たる構成要素としている。

図２に示すように、検出回路１を構成するインバータ回路６１は、駆動回路５と経路切替信号状態出力端子３１を通じて接続され、経路切替信号状態出力端子３１からは外部経路切替信号と同じ状態の論理値が入力され、インバータ回路６２は、駆動回路５と経路切替信号状態出力端子３２を通じて接続され、経路切替信号状態出力端子３２からは外部経路切替信号を反転させた状態の論理値が入力されるようになっている。具体的には、外部経路切替信号の状態がＨｉｇｈであった場合は、駆動回路５からインバータ回路６１には、経路切替信号状態出力端子３１を通じて論理値Ｈｉｇｈが入力され、インバータ回路６２には、経路切替信号状態出力端子３２を通じて論理値Ｌｏｗが入力されるようになっている。また、外部からの経路切替信号の状態がＬｏｗであった場合は、駆動回路５からインバータ回路６１には経路切替信号状態出力端子３１を通じて論理値Ｌｏｗが入力され、インバータ回路６２には経路切替信号状態出力端子３２を通じて論理値Ｈｉｇｈが入力されるようになっている。

インバータ回路６１を駆動させる電源電圧ＶＤＤは、電源供給端子４１から供給され、インバータ回路６１の論理値出力はインバータ回路出力端子３３を通じて出力される。インバータ回路６１の出力信号の立ち上がりを遅延させるために、電源供給端子４１とインバータ回路６１の間に抵抗Ｒ１が接続され、インバータ回路出力端子３３の対地容量としてキャパシタＣ１が接続されている。また、インバータ回路６２を駆動させる電源電圧ＶＤＤも、電源供給端子４１から供給され、インバータ回路６２の論理値出力はインバータ回路出力端子３４を通じて出力される。インバータ回路６２の出力信号の立ち上がりを遅延させるために、電源供給端子４１とインバータ回路６２の間に抵抗Ｒ２が接続され、インバータ回路出力端子３４の対地容量としてキャパシタＣ２が接続されている。

パルス発生回路２を構成するＮＯＲ回路６３は、インバータ回路６１とインバータ回路出力端子３３を通じて接続されており、インバータ回路６１の論理値出力は、インバータ回路出力端子３３を通じてＮＯＲ回路６３に入力される。また、インバータ回路６２とインバータ回路出力端子３４を通じて接続されており、インバータ回路６２の論理値出力は、インバータ回路出力端子３４を通じてＮＯＲ回路６３に入力される。ＮＯＲ回路６３を駆動させる電源電圧ＶＤＤは、電源供給端子４１から供給され、ＮＯＲ回路６３からパルス信号出力が、ＮＯＲ回路出力端子３５を通じて出力される。

レベルシフト短絡スイッチ回路Ｓ１は、電界効果トランジスタ等の半導体素子から構成することができ、例えばレベルシフト短絡スイッチ回路Ｓ１のゲートに、ＮＯＲ回路６３の出力が接続する構成とすると、ＮＯＲ回路６３から出力されるパルス信号により、開放もしくは短絡状態が制御されることになる。レベルシフト短絡スイッチ回路Ｓ１は、レベルシフト回路３を構成するダイオードＤｘ１と並列に接続されている。

レベルシフト回路３を構成するダイオードＤｘ１は、ダイオードＤｘ１のアノードが電源供給端子４１を通じて電源電圧ＶＤＤと接続し、カソードが駆動電圧Ｈｉｇｈ供給端子４２を通じて、駆動回路５と接続している。

次に動作について、図３を用いて説明する。図３は、横軸は時間を表しており、縦軸は経路切替信号電圧４０、インバータ回路（６１）出力端子３３、インバータ回路（６２）出力端子３４、ＮＯＲ回路出力端子３５、駆動電圧Ｈｉｇｈ供給端子４２、駆動電圧Ｖｃｎｔ１、Ｖｃｎｔ２、それぞれの電位を表している。経路切替信号が、経路切替信号入力端子４０に、論理値ＬｏｗとＨｉｇｈと交互に入力した場合の動作は次のようになる。

時間ｔ１からｔ２の間は、外部経路切替信号入力端子４０には、論理値Ｌｏｗが入力されている。この間、駆動回路５からインバータ回路６１には、経路切替信号状態出力端子３１を通じて論理値Ｌｏｗが出力され、駆動回路５からインバータ回路６２には、経路切替信号状態出力端子３２を通じて論理値Ｈｉｇｈが出力される。

インバータ回路６１は、入力した論理値Ｌｏｗを反転させた論理値Ｈｉｇｈをインバータ回路出力端子３３を通じて出力し、インバータ回路６２は、入力された論理値Ｈｉｇｈを反転させた論理値Ｌｏｗをインバータ回路出力端子３４を通じて出力する。

論理値Ｈｉｇｈがインバータ回路出力端子３３を通じて、論理値Ｌｏｗがインバータ回路出力端子３４を通じてそれぞれ入力されたＮＯＲ回路６３は、論理値ＬｏｗをＮＯＲ回路出力端子３５を通じてレベルシフト短絡スイッチ回路Ｓ１に出力する。この信号は、レベルシフト短絡スイッチ回路Ｓ１のゲート入力され、レベルシフト短絡スイッチ回路Ｓ１は開放状態となっている。

一方、電源供給端子４１からレベルシフト回路３に供給されて電源電圧ＶＤＤはダイオードＤｘ１を経由して、電圧降下された電圧ＶＳＣＨが駆動電圧Ｈｉｇｈ供給端子４２から駆動回路５へ出力される。駆動回路５では、レベルシフト回路３から供給された電圧ＶＳＣＨを駆動電圧Ｖｃｎｔ１としてスイッチ回路７のスイッチＳ１１へ出力する。また、負電圧出力回路４から負電圧ＶＳＳが供給され、駆動電圧Ｖｃｎｔ２としてスイッチ回路７のスイッチＳ１２へ出力される。

その結果、スイッチＳ１１は駆動電圧Ｖｃｎｔ１により導通状態となり、スイッチＳ１２は駆動電圧Ｖｃｎｔ２により非導通状態となり、第１の個別入出力端子２１が共通入力端子２０に接続されることとなる。このときスイッチＳ１１を駆動する駆動電圧Ｖｃｎｔ１は、レベルシフト回路３によって電圧降下された電圧ＶＳＣＨが供給されるているので、スイッチＳ１１で消費する電流は抑制されることになる。

次に、時間ｔ２で外部経路切替信号入力端子４０からの入力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに切り替わるものとする。外部経路切替信号入力端子４０からの入力信号が論理値Ｌｏｗから論理値Ｈｉｇｈに切り替わった（経路切替信号の入力状態が変化したとき）直後は、駆動回路５からインバータ回路６１には、経路切替信号状態出力端子３１を通じて論理値Ｈｉｇｈが出力され、駆動回路５からインバータ回路６２には、経路切替信号状態出力端子３２を通じて論理値Ｌｏｗが出力される。

インバータ回路６１は、入力した論理値Ｈｉｇｈを反転させた論理値Ｌｏｗをインバータ回路出力端子３３を通じて出力し、インバータ回路６２は、入力した論理値Ｌｏｗを反転した論理値Ｈｉｇｈをインバータ回路出力端子３４を通じて出力することになる。ここで、論理値Ｌｏｗから論理値Ｈｉｇｈへの切り替わりは、遅延回路Ｒ２、Ｃ２により遅延される。そのため、インバータ回路６２の出力端子３４の電位は、図３に示すように立ち上がりが鈍った波形となる。

このような立ち上がりが鈍った波形が入力すると、ＮＯＲ回路６３では、インバータ回路出力端子３３、３４から共にＮＯＲ回路６３の閾値より低い信号が入力される時間が存在することになる。その結果、ＮＯＲ回路６３から、図３に示すようはパルス信号が出力されることになる。

このパルス状の信号は、レベルシフト短絡スイッチ回路Ｓ１のゲートにＮＯＲ回路出力端子３５を通じて入力され、レベルシフト短絡スイッチ回路Ｓ１は短絡状態となる。

レベルシフト短絡スイッチ回路Ｓ１が短絡状態となると、電源電圧ＶＤＤは、ダイオードＤｘ１によって電圧降下されることなく、レベルシフト短絡スイッチ回路Ｓ１を経由して駆動電圧Ｈｉｇｈ供給端子４２から供給される。駆動回路５では、電圧降下されていない電源電圧ＶＤＤを駆動電圧Ｖｃｎｔ２としてスイッチ回路６のスイッチＳ１２へ出力する。また、負電圧出力回路４から負電圧ＶＳＳが供給され、駆動電圧Ｖｃｎｔ１としてスイッチ回路６のスイッチＳ１１へ出力される。

スイッチＳ１２は駆動電圧Ｖｃｎｔ２により導通状態になり、スイッチＳ１１は駆動電圧Ｖｃｎｔ１により導通状態から非導通状態になり、第２の個別入出力端子２２が共通入出力端子２０に接続されることとなる。このときスイッチＳ１２を駆動する駆動電圧Ｖｃｎｔ２は、レベルシフト回路３により電圧降下されることなく、電源電圧ＶＤＤから供給されることになる。そのため、スイッチＳ１２のスイッチング時間は短縮される。一方、レベルシフト短絡スイッチＳ１が短絡している状態の間は、消費電流は増大することになる。

しかしこの状態は、図３に示すように、ＮＯＲ回路６３の閾値を超えると、ＮＯＲ回路６３は再び論理値Ｌｏｗを出力するため、非常に短いことがわかる。この時間は、遅延回路Ｒ２、Ｃ２の時定数とＮＯＲ回路６３の閾値によって所望の値に設定することができる。

時間ｔ３で、ＮＯＲ回路６３の出力が論理値Ｌｏｗとなると、レベルシフト短絡スイッチ回路Ｓ１は、再び開放状態となり、電源供給端子４１からレベルシフト回路３に供給される電源電圧ＶＤＤはダイオードＤｘ１を経由して、電圧降下された電圧ＶＳＣＨが駆動電圧Ｈｉｇｈ供給端子４２から駆動回路５へ出力される。駆動回路５では、レベルシフト回路３から供給された電圧ＶＳＣＨを駆動電圧Ｖｃｎｔ２としてスイッチ回路６のスイッチＳ１２へ出力する。また負電圧出力回路４から負電圧ＶＳＳが供給され、駆動電圧Ｖｃｎｔ１としてスイッチ回路６のスイッチＳ１１へ出力されている。

その結果、スイッチＳ１２は駆動電圧Ｖｃｎｔ２により導通状態が維持され、スイッチＳ１１は駆動電圧Ｖｃｎｔ１により非導通状態が維持され、第２の個別入出力端子２２が共通入力端子２０に接続た状態が維持される。このときスイッチＳ１２を駆動する駆動電圧Ｖｃｎｔ２は、レベルシフト回路３によって電圧降下された電圧ＶＳＣＨが供給されるので、スイッチＳ１２で消費する電流は抑制されることになる。

同様に、時間ｔ４で外部経路切替信号入力端子４０から入力信号が論理値Ｈｉｇｈから論値Ｌｏｗに切り替わると、インバータ回路６１のインバータ回路出力端子３３の電位が図３に示すように鈍った波形となり、ＮＯＲ回路６３にパルス信号が生成され、スイッチＳ１１の駆動電圧として電源電圧ＶＤＤを供給することが可能となる。

以上説明したように、本発明によれば、外部からの経路切替信号が論理値Ｌｏｗから論理値Ｈｉｇｈに切り替わってから、あるいは論理値Ｈｉｇｈから論理値Ｌｏｗに切り替わってから、スイッチＳ１１、Ｓ１２が導通状態になるまでの間、レベルシフト短絡スイッチ回路Ｓ１が短絡されるように遅延回路Ｒ１およびＣ１、Ｒ２およびＣ２の時定数およびＮＯＲ回路６３の閾値を選ぶことにより、スイッチング時間特性の向上と消費電流の抑制の両立を実現することが可能となる。

本発明の実施の形態において、消費電流は、スイッチ回路の切替に係わる間は増大するが、切替に係わる時間はスイッチ駆動の全体から見れば微小であり、平均電流はほとんど増加しない。

次に、本発明のスイッチ回路のスイッチング特性について説明する。図４は図１に示す本発明の半導体スイッチ回路のスイッチング特性のシミュレーション結果である。比較のため、図９に図５に示す従来の半導体スイッチ回路のスイッチング特性のシミュレーション結果を示す。図において、横軸は時間を、縦軸は高周波信号レベルを、それぞれ表している。シミュレーション条件は、高周波信号の周波数ｆ＝１００ＭＨｚ、電源電圧ＶＤＤ＝３Ｖ、レベルシフト回路により電圧降下された電圧ＶＳＣＨ＝約１Ｖ、負電圧出力電圧ＶＳＳ＝−５Ｖ、スイッチＦＥＴのピンチオフ電圧Ｖｐ＝−０．７Ｖとした。

経路切替信号入力端子４０、４０Ａに、論理値Ｌｏｗから論理値Ｈｉｇｈとなる経路切替信号を印加した際に、個別入出力端子２２、２２Ａから入力された高周波信号が、共通入出力端子２０、２０Ａから出力されるまでに要する立ち上がり時間を表したものである。なお、立ち上がり時間は、上述のように経路切替信号が印加されてから、高周波信号が最終的に安定した状態における信号レベルの９０％に達するまでの時間として定義している。また、図において、符号Ｇ１、Ｇ３が付された波形は経路切替信号電圧を、符号Ｇ２、Ｇ４が付された波形は、共通入出力端子２０、２０Ａから出力された高周波信号レベルを、それぞれ表している。高周波信号レベルは、その周波数が高いため正弦波の形状をとどめておらず、高周波信号レベルの包絡線の情報が得られている。

まず、経路切替信号入力端子４０、４０Ａに、論理値Ｌｏｗから論理値Ｈｉｇｈとなる経路切替信号を印加した際に、個別入出力端子２２、２２Ａから入力された高周波信号が、共通入出力端子２０、２０Ａから出力されるまでに要する立ち上がり時間とを比較すると、図９に示す従来例では、１．９９μｓｅｃであるのに対し、本願発明では１．１３μｓｅｃと短縮されていることが確認できる。これは従来例と比較して、約４０％の改善である。なお、立ち上がり時間は、図９で説明と同様、上述のように経路切替信号が印加されてから、高周波信号が最終的に安定した状態における信号レベルの９０％に達するまでの時間として定義している。

また、消費電流を比較してみると、本発明の場合、経路切替信号が切り替わった直後においては、導通状態のスイッチＦＥＴは電源電圧ＶＤＤで駆動されるため、消費電流は約５０ｕＡとなり、従来回路の１０倍程度に増加する。しかし、切替に係わる時間はμｓｅｃオーダーであり、スイッチ駆動全体の時間がｍｓｅｃオーダーであることと比べれば微小であり、平均電流はほとんど増加しない。

以上本発明の実施例についてＳＰＤＴスイッチを例にとり説明したが、本発明は、ＳＰＤＴスイッチに限定されるものでないことは勿論であり、それ以外の多入力、多出力のスイッチ回路に適用することができる。経路切替信号入力端子が多ビットの場合は、各ビットで検出回路、パルス発生回路とレベルシフト短絡回路を具備し、各ビットでのレベルシフト短絡回路をレベルシフト回路３に並列に接続することにより、上述した発明の効果を得ることができる。

１：検出回路、２：パルス発生回路、３：レベルシフト回路、４：負電圧出力発生回路、５：駆動回路、６：スイッチ回路、２０：共通入出力端子、２１，２２：個別入出力端子、３１，３２：経路切替信号状態出力端子、３３，３４：インバータ回路出力端子、３５：パルス発生回路（ＮＯＲ回路）出力端子、４０：経路切替信号入力端子、４１：電源供給端子、４２：駆動電圧Ｈｉｇｈ供給端子、６１，６２：インバータ回路、６３：ＮＯＲ回路、Ｓ１：レベルシフト短絡スイッチ回路、Ｄｘ１：ダイオード、Ｃ１，Ｃ２：遅延回路容量、Ｒ１，Ｒ２：遅延回路抵抗、Ｓ１１，Ｓ１２：スイッチ

Claims

少なくとも１つの共通入出力端子と、２つ以上の複数の個別入出力端子と、前記共通入出力端子と前記複数の個別入出力端子とを選択的に接続し、ゲートに電流が流れるタイプであって、前記ゲートに電圧を印加することにより導通状態あるいは非導通状態となるＦＥＴで構成されるスイッチ回路と、外部からの経路切替信号に応じて前記スイッチ回路へ駆動電圧を出力する駆動回路と、前記駆動電圧を生成するレベルシフト回路とを具備する半導体スイッチ回路であって、
前記経路切替信号の入力状態が変化したことを検出する検出回路と、前記検出回路から出力される検出信号からパルス信号を発生させるパルス発生回路と、前記パルス発生回路から出力されたパルス信号を入力し、前記パルス信号が入力しているとき前記レベルシフト回路を迂回させるレベルシフト短絡スイッチ回路とを備え、
前記レベルシフト回路は、ダイオードで構成され、
前記経路切替信号の入力状態が変化したときから予め設定された時間だけ、前記パルス発生回路から前記パルス信号を前記レベルシフト短絡スイッチに出力して、前記レベルシフト回路を迂回させ、前記レベルシフト回路に入力する電圧を前記駆動電圧として前記駆動回路に出力し、
前記予め設定した時間が経過した後は、前記パルス発生回路から前記パルス信号の出力を停止し、前記レベルシフト短絡スイッチを開放状態として、前記レベルシフト回路を経由し電圧降下させた電圧を前記駆動電圧として前記駆動回路に出力することにより、スイッチング時間を短縮しつつ、消費電流の増大を抑制することを特徴とする半導体スイッチ回路。
請求項１記載の半導体スイッチ回路において、
前記検出回路は、前記駆動回路から出力される経路切替状態に対応した論理の異なる少なくとも２つの信号を入力し、少なくとも一方の信号のみを遅延させて出力し、
前記パルス発生回路は、前記遅延した信号からパルス信号を形成することを特徴とする半導体スイッチ回路。