JPWO2015029456A1 - 半導体装置 - Google Patents
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Abstract
Description
従来のHVICは、例えば、非特許文献1や特許文献1に記載されている。非特許文献1にはバルク基板を用いる自己分離型プロセスによるHVICが記載されている。自己分離型プロセスによる従来のHVIC200の例を図26,図27および図28に示す。
以降、ハイサイドゲート駆動回路1137が形成されたn拡散領域1103の領域をハイサイド回路領域1135とし、また入力・制御回路1136が形成されたn拡散領域1102の領域をローサイド回路領域1133とする。つまり、符号1103と1135、および1102と1133は同一領域を示す。
Nchレベルシフタ1132は高耐圧接合終端構造1130と一体で形成されたNch電界効果トランジスタである。その構成要素は、耐圧構造とドレインドリフト領域を構成する深くて薄いn型拡散領域であるn−拡散領域1106、高耐圧接合終端構造1130を構成する浅いp型拡散領域のp−拡散領域1119、ドレインを構成する浅くて濃いn型拡散領域のn+拡散領域1116、ソースを構成する浅くて濃いn型拡散領域のn+拡散領域1115、チャネルを構成する比較的浅くて濃いp型拡散領域のp拡散領域1122、バックゲートのピックアップを構成する浅くて濃いp型拡散領域のp+拡散領域1114、ゲート酸化膜1125、ゲート電極1124である。
尚、n拡散領域1102はp+拡散領域1121を介してVCC端子に接続されている。また、VB端子は点線図示のブートストラップダイオード1129を介してVCC端子に接続されている。さらに、VB端子およびVS端子間にブートストラップコンデンサ(ハイサイド側の電源コンデンサ)1138が接続されている。
従来のHVIC200の動作を、ブリッジ回路のハイサイド側デバイス(ハイサイド側のパワーデバイス)を駆動する場合について、図28を用いて説明する。VS端子は図27に示した通り、ブリッジ回路を構成するローサイド側デバイス(ローサイド側のパワーデバイス)とハイサイド側デバイスの接続点に接続され、ハイサイド駆動回路は前述のとおりVS電位を基準電位として、VS電位とVB電位の間で動作する。VB電位はVS電位+9V〜24V程度である。
セット信号伝達時にはブリッジ回路のハイサイド側デバイスのゲートがターンオンされ、リセット信号伝達時にはブリッジ回路のハイサイド側デバイスのゲートがターンオフされる。HVIC200の動作中、VS端子は0Vから数百Vまで電位が変化する。
また、ハイサイドゲート駆動回路1137は、バッファ回路RとNch電界効果トランジスタおよびPch電界効果トランジスタなどで構成される。
また、特許文献2、特許文献3には、負電圧電源を用いて基板電位に負バイアスをかけることにより、寄生ダイオードが順バイアスされることを防ぎ、ハイサイドゲート駆動回路1137が誤動作することを防止する手法が記載されている。
負電圧サージの電圧(絶対値)がVB端子とVS端子間の電圧よりも大きい場合、VS電位だけでなく、VB電位もGND電位より低下する。例えば負電圧サージが−200V、VB端子とVS端子間の電圧が15Vの場合、VB電位はGND電位(Psub電位)よりも185V(15V−200V)低下することになる。
この発明の目的は、前記の課題を解決して、負電圧サージによるハイサイドゲート駆動回路の誤動作を防止できる半導体装置を提供することである。
本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、+または−の付されていない半導体領域に比してそれぞれ相対的に不純物濃度が高いまたは低いことを意味する。
なお、以下の第1の実施形態ないし第11の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
また、第1の実施形態ないし第11の実施形態で説明される添付図面のうち、図2、図3、図5、図6、図12、図16、図25および図27では、図面を見易くするために断面を表すハッチングを省略している。
以下の第1の実施形態ないし第11の実施形態では、この発明の「半導体装置」の代表例として高耐圧集積回路装置(HVIC)に着目して例示的に説明する。
図1は、この発明に係る半導体装置100の要部平面図である。この半導体装置100の一態様は高耐圧集積回路装置(HVIC)である。
半導体装置100は、図4に示す、例えば産業用インバータ等の電力変換装置に適用される電力変換用ブリッジ回路500を駆動する。この電力変換用ブリッジ回路500は、IGBT等の電圧制御型のハイサイド側パワーデバイス501及びローサイド側パワーデバイス502が高電圧電源から数百Vの電圧が供給される電源ラインおよび共通電位であるグランド間に直列に接続されている。そして、ハイサイド側パワーデバイス501およびローサイド側パワーデバイス502の中間点に中間電位となるVS電位が供給される。本実施形態では、電力変換用ブリッジ回路500のハイサイド側パワーデバイス501を駆動する場合を例に説明する。なお、本実施形態では、高電圧電源は例えば400Vの商用電源の場合について説明する。
ここで、入力・制御回路136はp型バルク基板101のおもて面側に形成されたローサイド回路領域133に配置されている。
このローサイド回路領域133を囲むように例えばpバルク基板101とローサイド回路領域133との分離耐圧が1200Vに設定された第二高耐圧接合終端構造130aが形成されている。この第二高耐圧接合終端構造130aにより、p型バルク基板101の第三電位(Psub電位)が−1200V程度となった場合でもローサイド回路領域133とp型バルク基板101の間の耐圧を保つことができ、ローサイド回路領域133の破壊を防止することができる。
また、半導体装置100は、p型バルク基板101の他方の側に形成されたハイサイドゲート駆動回路137、2つのNchレベルシフタ132(セット信号用、リセット信号用)を含む第一レベルアップ回路140、第一高耐圧接合終端構造130を備えている。ここで、ハイサイドゲート駆動回路137はp型バルク基板101のおもて面側に形成されたハイサイド回路領域135に配置されている。このハイサイド回路領域135を囲むように耐圧が例えば1200Vに設定された第一高耐圧接合終端構造130が形成されている。この第一高耐圧接合終端構造130により、ハイサイド回路領域135にはローサイド回路領域133の電位よりも1200V程度高い電圧を印加できる構成となっている。
図中の符号でHIはハイレベル、LOはローレベル、INは入力、OUTは出力を示し、IN側の信号はGND電位である第一電位を基準にした信号で、OUT側はVS電位である第二電位を基準にした信号である。
さらに半導体装置100は、p型バルク基板101の浮遊電位である第三電位をGND電位である第一電位と分離するためにp型バルク基板101のおもて面側に形成された2つの第一ダイオード128を備えている。2つの第一ダイオード128は、第一レベルダウン回路139と入力・制御回路136のGND端子間に並列に接続されている。
すなわち、半導体層となるp型バルク基板101には、おもて面側から形成されたローサイド回路領域133を構成する第一半導体領域となるn拡散領域102が形成されている。このn拡散領域102のおもて面側に入力・制御回路136が形成されている。この入力・制御回路136は基準電位であるグランド(GND)端子にp+拡散領域109および第三半導体領域となるp拡散領域111を介して接続されている。
また、n拡散領域102がn+拡散領域107を介してVCC端子に接続されている。第一半導体領域となるn拡散領域102と半導体層となるp型バルク基板101の接合部102aには第一寄生ダイオード141が形成されている。VCC端子および基準電位となる共通の第一電位のグランド(GND)端子間に、入力・制御回路136を駆動する5V程度の第二低電圧電源152から駆動電圧が印加されている。
Pchレベルシフタ131は第二高耐圧接合終端構造130aと一体で形成されたPchの第一電界効果トランジスタQ1である。その構成要素は次のとおりである。Pchレベルシフタ131を構成する第一電界効果トランジスタQ1のドレインドリフト領域を構成し、n−拡散領域104とn拡散領域102に跨って形成されるp−拡散領域118を備えている。また、ドレインを構成しp−拡散領域118の表面層に形成されるp+拡散領域113、およびソースを構成しn拡散領域102の表面層に形成されるp+拡散領域121を備えている。
また、p型バルク基板101には、おもて面側からハイサイド回路領域135を構成する第二半導体領域となるn拡散領域103が形成されている。このn拡散領域103には、そのおもて面側にハイサイドゲート駆動回路137が形成されている。このハイサイドゲート駆動回路137は、基準電位である第二電位となるVS電位が与えられるVS端子にp+拡散領域110および第四半導体領域となるp拡散領域112を介して接続されている。n拡散領域103はハイサイドゲート駆動回路137の電源端子である第四電位となるVB電位が与えられるVB端子にn+拡散領域108を介して接続されている。VB端子とVS端子間にはVS電位である第二電位を基準とするハイサイドゲート駆動回路137の電源電圧である9V〜24Vが第一低電圧源となるブートストラップコンデンサ138から印加される。第二半導体領域となるn拡散領域103と半導体層となるp型バルク基板101の接合部103aには第二寄生ダイオード142が形成されている。
Nchレベルシフタ132は第一高耐圧接合終端構造130と一体で形成されたNchの第二電界効果トランジスタQ2で構成されている。その構成要素は、耐圧構造とドレインドリフト領域を構成する深くて薄い第七半導体領域となるn型拡散領域であるn−拡散領域106、第一高耐圧接合終端構造130を構成する浅い第八半導体領域となるp型拡散領域のp−拡散領域119、ドレインを構成する浅くて濃いn型拡散領域のn+拡散領域116、ソースを構成する浅くて濃いn型拡散領域のn+拡散領域115、チャネルを構成する比較的浅くて濃いp型拡散領域のp拡散領域122、バックゲートのピックアップを構成する浅くて濃いp型拡散領域のp+拡散領域114、ゲート酸化膜125、ゲート電極124である。
そして、p型バルク基板101がそのおもて面側に形成されたp+拡散領域114およびアノード電極172を介してサージ電流阻止用の第一ダイオード128のアノードに接続され、この第一ダイオード128のカソードがグランド(GND)端子に接続されている。
なお、図1では第一ダイオード128を2つ形成している。これは、第一ダイオード128を並列に接続してオン抵抗を低減することを目的としている。VS電位が急激に上昇するいわゆるdV/dtサージによる変位電流発生時に第一ダイオード128のオン抵抗によりp型バルク基板101のpsub電位が上昇すると、入力・制御回路136およびハイサイドゲート駆動回路137において誤動作が発生する恐れがあるためである。勿論、オン抵抗の小さいダイオードを1つ設けてもよい。
また、入力端子dが入力・制御回路136の入力端子に接続され、VCC端子eが入力・制御回路136の電源端子に接続されているとともに、接続端子cに接続されている。入力・制御回路136から出力される第一ゲート制御信号が第一レベルダウン回路139に入力され、第一レベルダウン回路139から出力される第二ゲート制御信号が第一レベルアップ回路140に入力される。この第一レベルアップ回路140から出力される第三ゲート制御信号がハイサイドゲート駆動回路137のセット端子に入力される。
さらに、第一ダイオード128のアノード電極149は金属配線128aでPsub端子hに接続され、Psub端子hは第一寄生ダイオード141及び第二寄生ダイオード142の接続点に接続されている。第一ダイオード128のカソード電極150(=カソード端子j)はボンディングワイヤ128bでグランド(GND)端子iに接続されている。
尚、図示しないが、第一レベルダウン回路139の第一レベルシフト抵抗126をPsub側をアノードとするダイオードに置き換えることもできる。また、第一レベルアップ回路140と第一レベルダウン回路139とで第一レベルシフト回路が構成されている。
これにより1つしか用いない場合よりもレベルシフタの消費電力を小さくできる。2つのNchレベルシフタ132の動作も同様である。なお、図4ではPchレベルシフタ131、Pchレベルシフタ132はセット用のみ図示してある。
つぎに、基板抵抗や主要拡散領域の濃度N、拡散深さXjについて説明する。p型バルク基板101は比抵抗300Ωcm〜500Ωcmである。第一半導体領域であるn拡散領域102、第二半導体領域であるn拡散領域103、n拡散領域144はNa=4×1016/cm3、Xj=12μmである。第五半導体領域であるn−拡散領域104、n−拡散領域105、第七半導体領域であるn−拡散領域106、n−拡散領域145はNa=7×1015/cm3、Xj=10μmである。p−拡散領域117、第六半導体領域であるp−拡散領域118、第八半導体領域であるp−拡散領域119、p−拡散領域120、p−拡散領域146はNa=6×1015/cm3、Xj=2μmである。p−拡散領域147はNa=4×1015/cm3、Xj=10μmである。高耐圧接合終端構造の幅は約200μmである。
この第1の実施形態によれば、負電圧サージ発生時でも第三電位と第四電位の間に第二寄生ダイオード142の順方向電圧0.6V以上の電位差が生じることを防止できるため、第二寄生ダイオード142を通るサージ電流経路からハイサイドゲート駆動回路137に流れ込むサージ電流を抑制できる。この効果により、負電圧サージによるハイサイドゲート駆動回路の誤動作を防止できる。
また、この半導体装置100において、第三電位は付加した第一ダイオード128を通して第一電位から第一ダイオード128の順方向電圧+0.6Vの間で固定されるために、常時、正常動作させることができる。
尚、第一レベルダウン回路139および第一レベルアップ回路140としては、Pchレベルシフタ131,Nchレベルシフタ132のドレイン(p+拡散領域113,n+拡散領域116)と第一レベルシフト抵抗126と第二レベルシフト抵抗127の間にカレントミラー回路を接続して第一レベルシフト抵抗126と第二レベルシフト抵抗127に電流を流す方法や、ドレインにpnpトランジスタまたはnpnトランジスタのベースを接続し、トランジスタを介して第一レベルシフト抵抗126と第二レベルシフト抵抗127に電流を流す方法などもある。
図5は、図1のX−X線で切断した要部断面図である。
図5は、接合分離型の例である。図2の自己分離型の例と異なり、p型バルク基板101の上にエピタキシャル成長により形成されたn−エピタキシャル成長層104a,105a,106aを備える。また、ローサイド回路領域133下方のn−エピタキシャル成長層層104aとp型バルク基板101との間に埋込領域102bが配置されている。また、ハイサイド回路領域135の下方の105aとp型バルク基板101との間に埋込領域103bが配置されている。
エピタキシャル成長層層104aとエピタキシャル成長層105aおよびエピタキシャル成長層層106aとは拡散領域であるp拡散分離領域101aにより分離されている。p拡散分離領域101aの表面層にp+拡散領域114が形成されている。その他の構成については、図2と同様である。
図6は、接合分離型の例であり、図5と同一半導体基板に集積される第一ダイオード128について示している。図3の自己分離型の例と異なり、p型バルク基板101の上にエピタキシャル成長により形成されたn−エピタキシャル成長層層145aを備える。その他の構成については、図3と同様である。
このような、接合分離型の場合であっても前述した第1の実施形態と同様の効果を奏する。
次に、本発明の一例である第2の実施形態について図7及び図8を伴って説明する。
図7は、この発明に係る半導体装置100a及び半導体装置100cの要部平面図である。図8は、この発明に係る半導体装置100a及び半導体装置100cを備えた駆動回路の回路図である。
半導体装置100aは、図1〜図4に示した半導体装置100において第一ダイオード128を省略した点以外は半導体装置100と同様である。p型バルク基板101に第一ダイオード128を備えない代わりに外付けの第三ダイオード128cを半導体装置100aに外付けし半導体装置100cとしている。
第三ダイオード128cは、アノードをPsub端子hと接続し、カソードをGND端子iと接続する。また、第三ダイオード128cのカソードは直接基準電位(グランド(GND)電位)と接続することもできる。
そして、図2で示すp+拡散領域114と接続される電極をアノード電極172aとし、このアノード電極172aと高耐圧ダイオードチップのアノード電極128fとをボンディングワイヤ128dで接続する。また、図2で示すp+拡散領域109と接続されるGND端子をカソード電極173とし、このカソード電極173と配線パターン171とをボンディングワイヤ128eで接続する。高耐圧ダイオードチップのカソード電極は、半導体装置100aのGNDパッド電極に接続せず、別途グランド(GND)と接続することもできる。
この第2の実施形態においても第1の実施形態と同様の効果が得られる。
次に、本発明の一例である第3の実施形態について図9を伴って説明する。
図9は、この発明に係る半導体装置300の要部平面図である。第1の実施形態で示した半導体装置100と同様に、ハイサイドゲート駆動回路137、2つのNchレベルシフタ132(セット信号用、リセット信号用)を含む第一レベルアップ回路140、入力・制御回路136、第一高耐圧接合終端構造130、第一ダイオード128を備えている。第1の実施形態における半導体装置100と異なるのは、第一ダイオード128とは別に、第一ダイオード128と同様の構造の第二ダイオード128jを備えている点である。
図10は、第3の実施形態に係る半導体装置300を備えた駆動回路の回路図である。尚、図中の符号で、kはカソード端子(カソード電極150b)である。
第1の実施形態で示した半導体装置100は、負電圧サージ発生時のサージ電流を抑え、ハイサイドゲート駆動回路137の誤作動を防止することはできるが、VB電位である第四電位がPsub電位である第三電位より低い期間は第一レベルアップ回路140が正常に動作しないため、ゲート制御信号をハイサイドゲート駆動回路137に伝達することができない。
なお、図9では、第二ダイオード128jを2つ形成している。これは、2つの第二ダイオード128jを並列接続することにより、第二ダイオード128jのオン抵抗を低減するためである。勿論、オン抵抗の小さいダイオードを1つ設けてもよい。
次に、この発明の第4の実施形態について図11〜図14を伴って説明する。
この第4の実施形態では、前述した第1の実施形態における第一ダイオード128の形成位置を変更したことを除いては第1の実施形態と同様の構成を有する。
この第4の実施形態では、第一ダイオード128が、ローサイド回路領域133を取り囲む第二高耐圧接合終端構造130aと一体に形成されている。
すなわち、第一ダイオード128は、第二高耐圧接合終端構造130aの第一レベルダウン回路139とはローサイド回路領域133を挟んで反対側のp−拡散領域117に形成されている。
第一ダイオード128のカソードの構成要素は、ドリフト領域となり、p型バルク基板101の表面層に形成されるn−拡散領域104を備える。また、コンタクトをとるため、n−拡散領域104の表面層に形成されるn+拡散領域148およびカソード電極150を備える。また、アノードの構成要素は、ダブルリサーフ構造を構成するp−拡散領域117を備える。また、コンタクトをとるためのp+拡散領域153およびアノード電極149を備える。
アノード電極149は図12のアノード電極172に層間絶縁膜上に形成した金属配線128mを介して接続し、同様にカソード電極150はカソード電極173に接続する。
第一ダイオード128は第二高耐圧接合終端構造130aと一体で形成されているため、第一ダイオード128を第二高耐圧接合終端構造130aから独立して形成する場合よりも小型化できて、低コスト化を図ることができる。
ゲート制御信号の流れを図12および図14を用いて説明する。マイコン等からのGND電位基準のゲート制御信号はGND電位である第一電位を基準に動作する入力・制御回路136に入力される。
入力・制御回路136より出力された第一電位基準のゲート制御信号は、第一レベルダウン回路139のPchレベルシフタ131を構成する第一電界効果トランジスタQ1のゲートに入力され、p型バルク基板101の浮遊電位である第三電位を基準としたゲート制御信号に変換される。
第二電位を基準としたゲート制御信号は、ハイサイドゲート駆動回路137に伝達される。ハイサイドゲート駆動回路137は外部のハイサイド側パワーデバイス(IGBT)501を駆動するゲート制御信号を出力する。
2つのPchレベルシフタ131は、それぞれゲート制御信号をオンにするセット用とオフにするリセット用であり、ゲート制御信号のレベルが変化するときにのみ動作する。これにより1つしか用いない場合よりもレベルシフタの消費電力を小さくできる。2つのNchレベルシフタ132の動作も同様である。なお図14ではPcnレベルシフタ131、Nchレベルシフタ132はセット用のみ図示してある。
一方、第一ダイオード128は負電圧サージ発生時には逆バイアスによりオフ状態になっている。グランド(GND)端子iと第二寄生ダイオード142の間には、オフ状態の第一ダイオード128を通るサージ電流経路しかないため、負電圧サージ発生時でも第二寄生ダイオード142には電流が流れない。そのため第二寄生ダイオード142を構成するp型バルク基板101とVB端子aの間には第二寄生ダイオード142の順方向電圧0.6V以上の電位差が生じない。
また、耐圧が1200V程度のPchレベルシフタ131を構成する第一電界効果トランジスタQ1により、第三電位が第一電位より1200V程度低下した状態でも、ゲート制御信号はNchレベルシフタを構成する第二電界効果トランジスタQ2に正常に伝達される。
この発明によれば、負電圧サージ発生時でも第三電位と第四電位の間に0.6V以上の電位差が生じることを防止できるため、第二寄生ダイオード142を通るサージ電流経路からハイサイドゲート駆動回路137に流れ込むサージ電流を抑制できる。この効果により、負電圧サージによるハイサイドゲート駆動回路137の誤動作を防止できる。
また、この半導体装置100において、第三電位は付加した第一ダイオード128を通して第一電位から+0.6Vの間で固定されるために、常時、正常動作させることができる。
尚、第一レベルダウン回路139および第一レベルアップ回路140としては、Pchレベルシフタ131,Nchレベルシフタ132のドレイン(p+拡散領域113,n+拡散領域116)と第一レベルシフト抵抗126と第二レベルシフト抵抗127の間にカレントミラー回路を接続して第一レベルシフト抵抗126と第二レベルシフト抵抗127に電流を流す方法や、ドレインにpnpトランジスタまたはnpnトランジスタのベースを接続し、トランジスタを介して第一レベルシフト抵抗126と第二レベルシフト抵抗127に電流を流す方法などもある。
次に、本発明の第5の実施形態について図15〜図18を伴って説明する。
図15は、この発明に係る半導体装置100aの要部平面図、図16は半導体装置100aの要部断面図、図17は半導体装置100aを備えた駆動回路の回路図である。
この第5の実施形態では、前述した第3の実施形態と同様に、第一ダイオード128とは別に、第一ダイオード128と同様の構造の第二ダイオード128nを備えている。
この第二ダイオード128nは、図15および図16に示すように、ハイサイド回路領域135を取り囲む第一高耐圧接合終端構造130と一体に形成されている。
すなわち、第二ダイオード128nは、第一高耐圧接合終端構造130における第一レベルアップ回路140とはハイサイド回路領域135を挟んで反対側に形成されている。この第二ダイオード128nの要部は、図16に示すように、前述した第4の実施形態の図13の構成を180度回転させた構成とされている。
第二ダイオード128nのカソードの構成要素は、ドリフト領域となり、p型バルク基板101の表面層に形成されるn−拡散領域105を備えている。また、コンタクトをとるため、n−拡散領域105の表面層に形成されるn+拡散領域148nおよびカソード電極150nを備える。また、アノードの構成要素は、ダブルリサーフ構造を構成するp−拡散領域120を備える。また、コンタクトをとるためのp+拡散領域153nおよびアノード電極149nを備える。
アノード電極149nはアノード電極172に接続し、第二ダイオード128nのカソード電極150nはVS端子181に接続されている。
前述した第4の実施形態で示した半導体装置100は、負電圧サージ発生時のサージ電流を抑え、ハイサイドゲート駆動回路137の誤作動を防止することはできるが、VB電位がPsub電位より低い期間は第一レベルアップ回路140が正常に動作しないため、ゲート制御信号をハイサイドゲート駆動回路137に伝達することができない。
次に、本発明に係る第6の実施形態について図19を伴って説明する。
この第6の実施形態では、前述した第1の実施形態における第一レベルダウン回路139を省略するようにしたものである。
すなわち、第6の実施形態では、図19に示すように、第1の実施形態における図4の構成において、第一レベルダウン回路139が省略され、これに代えてゲート抵抗201が適用されている。ゲート抵抗201は一端が入力・制御回路136のゲート制御信号出力端子204に接続され、他端が第一レベルアップ回路140のNchレベルシフタ132を構成する第二電界効果トランジスタQ2のゲートに接続されている。
この第6の実施形態の動作を説明する。負電圧サージが発生していない時、入力信号に応じてゲート制御信号出力端子204から出力されたゲート駆動信号は、ゲート抵抗201及び第一レベルアップ回路140を介してハイサイドゲート駆動回路137に伝達され、ハイサイド側パワーデバイス501のゲートが駆動される。
この時、P+拡散領域114とGND間に接続された第一ダイオード128は逆バイアス状態となるため、第二寄生ダイオード142には回路誤動作の原因となるサージ電流が流れず、負電圧サージによる回路誤動作が防止される。
また、P+拡散領域114に接続された高耐圧のNcレベルシフタ132には負電圧サージにより大きな負電圧が印加されるが、ゲート保護ダイオード202によりゲートおよびソース間に高電圧がかかることが防止される。
また、保護ダイオード203によりゲート制御信号出力端子204に大きな負電圧が印加されることが防止される。ゲート制御信号出力端子204と、高耐圧のNchレベルシフタ132を構成する第二電界効果トランジスタQ2のゲートの間には負電圧サージにより大きな電位差が生じるが、ゲート抵抗201により大電流が流れることが防止される。
次に、本発明の第7の実施形態について図20を伴って説明する。
この第7の実施形態は、ハイサイド回路領域135にゲート駆動回路を搭載せず、異常検出回路137bのみを搭載した場合に適用した一例を示している。
すなわち、第7の実施形態では、図20に示すように、ハイサイド回路領域135にゲート駆動回路を搭載せず。ハイサイド回路領域135には、例えばハイサイド側パワーデバイス501の過電流を検出するための異常検出回路137bが形成されている。この異常検出回路137bには、ハイサイド側パワーデバイス501に流れる電流を検出するシャント抵抗503の端子電圧が電流検出値として電流検出端子kおよびVS端子gを介して入力されている。シャント抵抗503は、ハイサイド側パワーデバイス501とVS端子gとの接続点との間に配置されている。
そして、異常検出回路137bは、第二レベルダウン回路139bと第二レベルアップ回路140bを介して、ローサイド回路領域133となる出力・制御回路136bに接続されている。
この第二電界効果トランジスタQ2bのソースが第二レベルダウン回路139bと第一寄生ダイオード141及び第二寄生ダイオードの接続点との間に接続されている。第二レベルシフト抵抗127bの第二電界効果トランジスタQ2bとは反対側の接続端がVCC端子eに接続されているとともに、接続端子cに接続されている。
第二電界効果トランジスタQ2bのゲートに第二レベルダウン回路139bから出力される第二異常検出信号が入力され、この第二電界効果トランジスタQ2bと第二レベルシフト抵抗127bとの接続点からレベルアップされた第三異常検出信号が出力される。
この第三異常検出信号は、出力・制御回路136bに入力され、この出力・制御回路136bから異常検出信号が信号出力端子d1を介して外部の制御装置に出力される。
VS端子に負電圧サージが発生した時には、第1の実施形態と同様に第一ダイオード128によりグランド(GND)端子iから負サージ電流が異常検出回路137bに流れることが防止され、異常検出回路137bの誤動作が防止される。なお、本実施形態では、過電流の検出について説明したが、これに限るものではなく、ブートストラップコンデンサ138の電圧低下や上アーム側のパワーデバイス501の過熱など他の異常検出を行う異常検出回路にも適用できる。
次に、本発明の一例を示す第8の実施形態について図21を伴って説明する。
この第8の実施形態では、第7の実施形態における第二レベルアップ回路を省略するようにしたものである。
すなわち、第8の実施形態では、図21に示すように、第二レベルダウン回路139bから出力されるレベルダウンされた第二異常検出信号が高耐圧抵抗301を介して出力・制御回路136bに第三異常検出信号として入力されている。
第二レベルダウン回路139bを構成する高耐圧のPchレベルシフタ131bを構成するPchの第一電界効果トランジスタQ1bのゲートは異常検出回路137bの異常信号出力端子137b1と接続されている。高耐圧の第一電界効果トランジスタQ1bのゲート・ソース間には、耐圧が約25Vのゲート保護ダイオード302が接続されている。異常信号入力端子204bとGND端子iとの間には、耐圧約25Vの保護ダイオード303が接続されている。
これに対して、VS端子に負電圧サージが発生した時には、p型バルク基板101がそのおもて面側に形成されたp+拡散領域114の電位はVS端子の電位に一定の電圧差を持って追従する。これはP+拡散領域114が、第二寄生ダイオード142、ブートストラップコンデンサ138を介してVS端子と接続されているためである。この時、P+拡散領域114とGND端子i間に接続された第一ダイオード128は逆バイアス状態となるため、第二寄生ダイオード142には回路誤動作の原因となるサージ電流が流れず、ハイサイド回路領域135に形成された異常検出回路137bの負電圧サージによる回路誤動作が防止される。
次に、本発明の一例である第9の実施形態について図22を伴って説明する。
この第9の実施形態は、前述した第1の実施形態と第7の実施形態とを組み合わせたものである。
すなわち、第9の実施形態では、図22に示すように、ハイサイド回路領域135を構成する第二半導体領域となるn拡散領域103に第1の実施形態のハイサイドゲート駆動回路137と第8の実施形態の異常検出回路137bと合わせた構成を有する複合回路137cが形成されている。また、ローサイド回路領域133を構成する第一半導体領域となるn拡散領域102に入出力・制御回路136cが形成されている。
そして、入出力・制御回路136cのゲート信号出力端子から出力される第一ゲート制御信号が第一レベルダウン回路139及び第一レベルアップ回路140を介して複合回路137cのセット端子137c1に入力される。
さらに、第二レベルダウン回路139bおよび第一レベルアップ回路140と第二レベルアップ回路140bおよび第一レベルダウン回路139と第一寄生ダイオード141および第二寄生ダイオード142の接続点とグランド(GND)端子iとの間に第一ダイオード128が接続されている。
この第9の実施形態でも、VS端子に負電圧サージが発生した時には、第1の実施形態及び第7の実施形態と同様に第一ダイオード128によりサージ電流が複合回路137cに流れることが防止され、複合回路137cの誤動作が防止される。
次に、本発明の一例である第10の実施形態について図23を伴って説明する。
この第10の実施形態は、上述した第6の実施形態及び第8の実施形態を組み合わせたものである。
すなわち、第10の実施形態では、図23に示すように、ハイサイド回路領域135を構成する第二半導体領域となるn拡散領域103に第1の実施形態のハイサイドゲート駆動回路137と第8の実施形態の異常検出回路137bと合わせた構成を有する複合回路137cが形成されている。また、ローサイド回路領域133を構成する第一半導体領域となるn拡散領域102に入出力・制御回路136cが形成されている。
そして、入出力・制御回路136cのゲート制御信号出力端子204から出力される第一ゲート制御信号がゲート抵抗201および第一レベルアップ回路140を介して複合回路137cのセット端子137c1に入力される。
さらに、第二レベルダウン回路139bおよび第一レベルアップ回路140と第一寄生ダイオード141および第二寄生ダイオード142との接続点とグランド(GND)端子iとの間に第一ダイオード128が接続されている。
また、グランド(GND)端子iとゲート抵抗201および高耐圧抵抗301の入出力・制御回路136c側との間に個別に保護ダイオード203および303が接続されている。
この第10の実施形態でもVS端子に負電圧サージが発生した時に、第6の実施形態および第8の実施形態と同様に第一ダイオード128によりサージ電流が複合回路137cに流れることが防止され、複合回路137cを構成するハイサイドゲート駆動回路および異常検出回路の誤動作が防止される。
次に、本発明の一例を示す第11の実施形態について図25および図26を用いて説明する。
この第11の実施形態では、第一ダイオードの形成位置を変更したものである。
すなわち、第11の実施形態では、図25および図26に示すように、第1の実施形態におけるアノード電極172への接続されたp型バルク基板101のおもて面側に形成された第一ダイオード128を省略し、これに代えて、p型バルク基板101の裏面側に第一ダイオード128を形成している。
この第一ダイオード128の形成は、p型バルク基板101の裏面側にn型層401を形成し、p型バルク基板101をアノードとし、n型層401をカソードとする第一ダイオード128を形成している。そして、n型層401がグランド(GND)に接続されている。
しかも、第一ダイオード128が半導体層となるp型バルク基板101の裏面側に形成されているので、半導体装置100の厚みが多少増加するが平面から見たp型バルク基板101の面積を第1の実施形態に比較して縮小することができ、半導体装置100を小型化することができる。
また、第1〜第11の実施の形態において、第一高耐圧接合終端構造の耐圧130の耐圧は、1200Vの場合について説明したが、高電圧電源が200Vの場合は、600V程度以上であればよく、高電圧電源が100Vの場合は、400V程度以上であればよい。
101…p型バルク基板
101a…p拡散分離領域
102…n拡散領域(第一半導体領域)
103…n拡散領域(第二半導体領域)
105144…n−拡散領域
102a,103a…接合部
102b,103b…埋込領域
104…n−拡散領域(第五半導体領域)
106…n−拡散領域(第七半導体領域)
106,145…n−拡散領域
104a,105a,106a,145a…n−エピタキシャル成長層
107,108,115,116,148…n+拡散領域
109,110,113,114,121,153…p+拡散領域
111,112,122,143…p拡散領域
117,120,146,147…p−拡散領域
118…p−拡散領域(第六半導体領域)
119…p−拡散領域(第八半導体領域)
123,124…ゲート電極
125…ゲート酸化膜
126…第一レベルシフト抵抗
127…第二レベルシフト抵抗
128,128c…第一ダイオード
128j,128n…第二ダイオード
128a、128h…金属配線
128b,128d,128e、128i…ボンディングワイヤ
129…ブートストラップダイオード
130…第一高耐圧接合終端構造
130a…第二高耐圧接合終端構造
131…Pchレベルシフタ
132…Nchレベルシフタ
133…ローサイド回路領域
134…基板回路領域
135…ハイサイド回路領域
136…入力・制御回路
136b…出力・制御回路
136c…入出力・制御回路
137…ハイサイドゲート駆動回路
137b…異常検出回路
137c…複合回路
138…ブートストラップコンデンサ
139…第一レベルダウン回路
139b…第二レベルダウン回路
140…第一レベルダウン回路
140b…第二レベルアップ回路
141…第一寄生ダイオード
142…第二寄生ダイオード
128g,149、149b,149m…アノード電極
128f,150、150b,150m…カソード電極
171…配線パターン
172,172a…アノード電極
173…カソード電極
180…p−拡散領域
201…ゲート抵抗
202…ゲート保護ダイオード
203…保護ダイオード
301…高耐圧抵抗
302…ゲート保護ダイオード
303…保護ダイオード
401…n型領域
500…電力変換用ブリッジ回路
501…ハイサイド側パワーデバイス
502…ローサイド側パワーデバイス
503…シャント抵抗
Q1,Q1b…第一電界効果トランジスタ
Q2,Q2b…第二電界効果トランジスタ
これにより1つしか用いない場合よりもレベルシフタの消費電力を小さくできる。2つのNchレベルシフタ132の動作も同様である。なお、図4ではPchレベルシフタ131、Nchレベルシフタ132はセット用のみ図示してある。
つぎに、基板抵抗や主要拡散領域の濃度Na、拡散深さXjについて説明する。p型バルク基板101は比抵抗300Ωcm〜500Ωcmである。第一半導体領域であるn拡散領域102、第二半導体領域であるn拡散領域103、n拡散領域144はNa=4×10 16 /cm 3 、Xj=12μmである。第五半導体領域であるn−拡散領域104、n−拡散領域105、第七半導体領域であるn−拡散領域106、n−拡散領域145はNa=7×10 15 /cm 3 、Xj=10μmである。p−拡散領域117、第六半導体領域であるp−拡散領域118、第八半導体領域であるp−拡散領域119、p−拡散領域120、p−拡散領域146はNa=6×10 15 /cm 3 、Xj=2μmである。p−拡散領域147はNa=4×10 15 /cm 3 、Xj=10μmである。高耐圧接合終端構造の幅は約200μmである。
図5は、図1のII−II線で切断した要部断面図である。
図5は、接合分離型の例である。図2の自己分離型の例と異なり、p型バルク基板101の上にエピタキシャル成長により形成されたn−エピタキシャル成長層104a,105a,106aを備える。また、ローサイド回路領域133下方のn−エピタキシャル成長層104aとp型バルク基板101との間に埋込領域102bが配置されている。また、ハイサイド回路領域135の下方のエピタキシャル成長層105aとp型バルク基板101との間に埋込領域103bが配置されている。
エピタキシャル成長層104aとエピタキシャル成長層105aおよびエピタキシャル成長層106aとは拡散領域であるp拡散分離領域101aにより分離されている。p拡散分離領域101aの表面層にp+拡散領域114が形成されている。その他の構成については、図2と同様である。
図6は、接合分離型の例であり、図5と同一半導体基板に集積される第一ダイオード128について示している。図3の自己分離型の例と異なり、p型バルク基板101の上にエピタキシャル成長により形成されたn−エピタキシャル成長層145aを備える。その他の構成については、図3と同様である。
このような、接合分離型の場合であっても前述した第1の実施形態と同様の効果を奏する。
この時、P+拡散領域114とGND間に接続された第一ダイオード128は逆バイアス状態となるため、第二寄生ダイオード142には回路誤動作の原因となるサージ電流が流れず、負電圧サージによる回路誤動作が防止される。
また、P+拡散領域114に接続された高耐圧のNchレベルシフタ132には負電圧サージにより大きな負電圧が印加されるが、ゲート保護ダイオード202によりゲートおよびソース間に高電圧がかかることが防止される。
また、保護ダイオード203によりゲート制御信号出力端子204に大きな負電圧が印加されることが防止される。ゲート制御信号出力端子204と、高耐圧のNchレベルシフタ132を構成する第二電界効果トランジスタQ2のゲートの間には負電圧サージにより大きな電位差が生じるが、ゲート抵抗201により大電流が流れることが防止される。
次に、本発明の第7の実施形態について図20を伴って説明する。
この第7の実施形態は、ハイサイド回路領域135にゲート駆動回路を搭載せず、異常検出回路137bのみを搭載した場合に適用した一例を示している。
すなわち、第7の実施形態では、図20に示すように、ハイサイド回路領域135にゲート駆動回路を搭載せず、ハイサイド回路領域135には、例えばハイサイド側パワーデバイス501の過電流を検出するための異常検出回路137bが形成されている。この異常検出回路137bには、ハイサイド側パワーデバイス501に流れる電流を検出するシャント抵抗503の端子電圧が電流検出値として電流検出端子kおよびVS端子gを介して入力されている。シャント抵抗503は、ハイサイド側パワーデバイス501とVS端子gとの間に配置されている。
この第二電界効果トランジスタQ2bのソースが第二レベルダウン回路139bと第一寄生ダイオード141及び第二寄生ダイオードの接続点との間に接続されている。第二レベルシフト抵抗127bの第二電界効果トランジスタQ2bとは反対側の接続端がVCC端子eに接続されているとともに、接続端子cに接続されている。
第二電界効果トランジスタQ2bのゲートに第二レベルダウン回路139bから出力される第二異常検出信号が入力され、この第二電界効果トランジスタQ2bと第二レベルシフト抵抗127bとの接続点からレベルアップされた第三異常検出信号が出力される。
この第三異常検出信号は、出力・制御回路136bに入力され、この出力・制御回路136bから異常検出信号が信号出力端子d1を介して外部の制御装置に出力される。
次に、本発明の一例である第9の実施形態について図22を伴って説明する。
この第9の実施形態は、前述した第1の実施形態と第7の実施形態とを組み合わせたものである。
すなわち、第9の実施形態では、図22に示すように、ハイサイド回路領域135を構成する第二半導体領域となるn拡散領域103に第1の実施形態のハイサイドゲート駆動回路137と第8の実施形態の異常検出回路137bと合わせた構成を有する複合回路137cが形成されている。また、ローサイド回路領域133を構成する第一半導体領域となるn拡散領域102に入出力・制御回路136cが形成されている。
そして、入出力・制御回路136cのゲート制御信号出力端子から出力される第一ゲート制御信号が第一レベルダウン回路139及び第一レベルアップ回路140を介して複合回路137cのセット端子137c1に入力される。
また、第1〜第11の実施の形態において、第一高耐圧接合終端構造130の耐圧は、1200Vの場合について説明したが、高電圧電源が200Vの場合は、600V程度以上であればよく、高電圧電源が100Vの場合は、400V程度以上であればよい。
101…p型バルク基板
101a…p拡散分離領域
102…n拡散領域(第一半導体領域)
103…n拡散領域(第二半導体領域)
105,144…n−拡散領域
102a,103a…接合部
102b,103b…埋込領域
104…n−拡散領域(第五半導体領域)
106…n−拡散領域(第七半導体領域)
106,145…n−拡散領域
104a,105a,106a,145a…n−エピタキシャル成長層
107,108,115,116,148…n+拡散領域
109,110,113,114,121,153…p+拡散領域
111,112,122,143…p拡散領域
117,120,146,147…p−拡散領域
118…p−拡散領域(第六半導体領域)
119…p−拡散領域(第八半導体領域)
123,124…ゲート電極
125…ゲート酸化膜
126…第一レベルシフト抵抗
127…第二レベルシフト抵抗
128…第一ダイオード
128j,128n…第二ダイオード
128a、128h…金属配線
128b,128d,128e、128i…ボンディングワイヤ
128c…第三ダイオード
129…ブートストラップダイオード
130…第一高耐圧接合終端構造
130a…第二高耐圧接合終端構造
131…Pchレベルシフタ
132…Nchレベルシフタ
133…ローサイド回路領域
134…基板回路領域
135…ハイサイド回路領域
136…入力・制御回路
136b…出力・制御回路
136c…入出力・制御回路
137…ハイサイドゲート駆動回路
137b…異常検出回路
137c…複合回路
138…ブートストラップコンデンサ
139…第一レベルダウン回路
139b…第二レベルダウン回路
140…第一レベルアップ回路
140b…第二レベルアップ回路
141…第一寄生ダイオード
142…第二寄生ダイオード
128g,149、149b,149m…アノード電極
128f,150、150b,150m…カソード電極
171…配線パターン
172,172a…アノード電極
173…カソード電極
180…p−拡散領域
201…ゲート抵抗
202…ゲート保護ダイオード
203…保護ダイオード
301…高耐圧抵抗
302…ゲート保護ダイオード
303…保護ダイオード
401…n型領域
500…電力変換用ブリッジ回路
501…ハイサイド側パワーデバイス
502…ローサイド側パワーデバイス
503…シャント抵抗
Q1,Q1b…第一電界効果トランジスタ
Q2,Q2b…第二電界効果トランジスタ
Claims (44)
- 第一導電型の半導体層と、
前記半導体層の表面層または前記半導体層の上に配置された当該半導体層との間で第一寄生ダイオード及び第二寄生ダイオードが個別に形成される第二導電型の第一半導体領域及び第二半導体領域と、
前記第一半導体領域に配置される制御回路と、
前記第二半導体領域の表面層に配置されるゲート駆動回路と、
前記第二寄生ダイオードを通る負サージ電圧によるサージ電流経路にサージ電流に対して逆方向特性に配置された第一ダイオードと、
前記制御回路より出力される第一ゲート制御信号を前記ゲート駆動回路に出力するレベルシフト回路と、
を備えたことを特徴とする半導体装置。 - 第一導電型の半導体層と、
前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第一半導体領域および第二半導体領域と、
前記第一半導体領域の表面層に配置された第一導電型の第三半導体領域と、
前記第二半導体領域の表面層に配置された第一導電型の第四半導体領域と、
前記第一半導体領域に配置され、かつ、前記第三半導体領域の電位である第一電位を基準電位として動作する制御回路と、
前記第二半導体領域に配置され、かつ、前記第四半導体領域の電位である第二電位を基準電位として動作するゲート駆動回路と、
前記第三半導体領域にカソードが接続され、前記半導体層にアノードが接続される第一ダイオードと、
前記制御回路より出力される前記第一電位を基準電位とする第一ゲート制御信号を、前記第二電位を基準とする第三ゲート制御信号に変換し、前記ゲート駆動回路に出力するレベルシフト回路と、
を備えることを特徴とする半導体装置。 - 前記レベルシフト回路は、前記制御回路より出力される前記第一電位を基準電位とする第一ゲート制御信号を、前記半導体層の電位である第三電位を基準とする第二ゲート制御信号に変換するレベルダウン回路と、前記第二ゲート制御信号を、前記第二電位を基準とする第三ゲート制御信号に変換し、前記ゲート駆動回路に出力するレベルアップ回路とを備えていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記レベルシフト回路は、前記制御回路より出力される前記第一電位を基準電位とする第一ゲート制御信号がゲート抵抗を介して入力され、当該第一ゲート制御信号を、前記第二電位を基準とする第三ゲート制御信号に変換し、前記ゲート駆動回路に出力するレベルアップ回路を備えていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記レベルアップ回路は、前記ゲート駆動回路に入力される前記第二電位より高い第三電位と前記半導体層の浮遊電位である第四電位との間に接続された第一レベルシフト抵抗及び第二導電型の第一電界効果トランジスタの直列回路で構成され、前記第一レベルシフト抵抗及び前記第一電界効果トランジスタの接続点から前記第三ゲート制御信号を出力することを特徴とする請求項3又は4に記載の半導体装置。
- 前記レベルダウン回路は、第一導電型の第二電界効果トランジスタと、前記第二電界効果トランジスタのドレイン電極と前記半導体層との間に接続された第二レベルシフト抵抗の直列回路で構成されていることを特徴とする請求項3に記載の半導体装置。
- 前記レベルアップ回路は、前記ゲート駆動回路に入力される前記第二電位より高い第三電位と前記半導体層の浮遊電位である第四電位との間に接続された第一レベルシフト抵抗及び第二導電型の第一電界効果トランジスタの直列回路で構成され、前記第一レベルシフト抵抗及び前記第一電界効果トランジスタの接続点から前記第三ゲート制御信号を出力し、
前記レベルダウン回路は、第一導電型の第二電界効果トランジスタと、前記第二電界効果トランジスタのドレイン電極と前記半導体層との間に接続された第二レベルシフト抵抗の直列回路で構成されていることを特徴とする請求項3に記載の半導体装置。 - 前記レベルアップ回路は、前記ゲート駆動回路に入力される前記第二電位より高い第三電位と前記半導体層の浮遊電位である第四電位との間に接続された第一レベルシフト抵抗及び第二導電型の第一電界効果トランジスタの直列回路で構成され、前記第一電界効果トランジスタのゲートに前記ゲート抵抗を介して前記第一ゲート制御信号が入力され、前記第一レベルシフト抵抗及び前記第一電界効果トランジスタの接続点から前記第三ゲート制御信号を出力し、前記第一電界効果トランジスタのソース及びゲート間に保護ダイオードが接続されていることを特徴とする請求項4に記載の半導体装置。
- 前記第二半導体領域の周囲が第一高耐圧接合終端構造により囲まれていることを特徴とする請求項1または2に記載の半導体装置。
- 前記第一半導体領域の周囲が第二高耐圧接合終端構造により囲まれていることを特徴とする請求項9に記載の半導体装置。
- 前記第二高耐圧接合終端構造は、前記半導体層の表面層または前記半導体層の上に配置され、前記第一半導体領域に接し当該第一半導体領域を囲む第二導電型の第五半導体領域と、
該第五半導体領域の表面層に形成された第一導電型の第六半導体領域と、
を備えることを特徴とする請求項10に記載の半導体装置。 - 前記第五半導体領域を前記第一ダイオードのカソード領域とし、前記第六半導体領域を前記第一ダイオードのアノード領域とすることを特徴とする請求項11に記載の半導体装置。
- 前記第五半導体領域が、第一導電型領域を介して隣接しそれぞれが前記第六半導体領域と接する複数の領域からなり、該複数の領域の一部が前記カソード領域であることを特徴とする請求項12に記載の半導体装置。
- 前記第一高耐圧接合終端構造は、前記半導体層の表面層または前記半導体層の上に配置され前記第二半導体領域に接し該第二半導体領域を囲む第二導電型の第七半導体領域と、
前記第七半導体領域の表面層に形成された第一導電型の第八半導体領域と、
を備えることを特徴とする請求項13に記載の半導体装置。 - 前記第二電界効果トランジスタは、前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第五半導体領域の表面層に形成された第一導電型の第六半導体領域をドレインドリフト領域とし、
前記第一電界効果トランジスタは、前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第八半導体領域をドレインドリフト領域とすることを特徴とする請求項14に記載の半導体装置。 - 前記第一ダイオードは、前記半導体層と同一の半導体基板内に配置されることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第一ダイオードは、前記半導体層と該半導体層の裏面側に形成された第二導電型の第九半導体領域とによって構成されていることを特徴とする請求項1又は2に係る半導体装置。
- 前記第一ダイオードのカソードは、外部配線を介して前記第二半導体領域に接続されることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第一ダイオードのアノードは、当該第一ダイオードのアノードを接続するための前記半導体層の表面層に配置されたアノード電極に接続され、
前記第一ダイオードのカソードは、当該第一ダイオードのカソードを接続するためのグランド端子または前記第一半導体領域の表面層に配置されたカソード電極に接続されていることを特徴とする請求項1又は2に記載の半導体装置。 - 前記第二半導体領域にカソードが接続され、前記半導体層にアノードが接続される第二ダイオードを備えることを特徴とする、請求項1又は2に記載の半導体装置。
- 前記第二半導体領域に配置され、かつ、前記第四半導体領域の電位である第二電位を基準電位として動作する異常検出回路と、
前記異常検出回路から出力される前記第二電位を基準電位とする第一異常検出信号を、前記第一電位を基準電位とする第三異常検出信号に変換し前記制御回路に出力する第二レベルシフト回路と、
を備えたことを特徴とする請求項2に記載の半導体装置。 - 前記第二レベルシフト回路は、前記異常検出回路から出力される前記第二電位を基準電位とする第一異常検出信号を、前記半導体層の浮遊電位である第三電位を基準とする第二異常検出信号に変換する第二レベルダウン回路と、前記第二異常検出信号を、前記第一電位を基準電位とする第三異常検出信号に変換し前記制御回路に出力する第二レベルアップ回路とを備えることを特徴とする請求項21に記載の半導体装置。
- 前記第二レベルシフト回路は、前記異常検出回路から出力される前記第二電位を基準電位とする第一異常検出信号を、前記半導体層の浮遊電位である第三電位を基準とする第二異常検出信号に変換する第二レベルダウン回路と、該第二レベルダウン回路から出力される第二異常検出信号を前記制御回路に供給する電流制限抵抗とを備えることを特徴とする請求項21に記載の半導体装置。
- 第一導電型の半導体層と、
前記半導体層の表面層または前記半導体層の上に配置された当該半導体層との間で第一寄生ダイオード及び第二寄生ダイオードが個別に形成される第二導電型の第一半導体領域及び第二半導体領域と、
前記第一半導体領域に配置される制御回路と、
前記第二半導体領域の表面層に配置される異常検出回路と、
前記第二寄生ダイオードを通る負サージ電圧によるサージ電流経路にサージ電流に対して逆方向特性に配置された第一ダイオードと、
前記異常検出回路より出力される異常検出信号を前記制御回路に出力する第二レベルシフト回路と、
を備えたことを特徴とする半導体装置。 - 第一導電型の半導体層と、
前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第一半導体領域および第二半導体領域と、
前記第一半導体領域の表面層に配置された第一導電型の第三半導体領域と、
前記第二半導体領域の表面層に配置された第一導電型の第四半導体領域と、
前記第一半導体領域に配置され、かつ、前記第三半導体領域の電位である第一電位を基準電位として動作する制御回路と、
前記第二半導体領域に配置され、かつ、前記第四半導体領域の電位である第二電位を基準電位として動作する異常検出回路と、
前記第三半導体領域にカソードが接続され、前記半導体層にアノードが接続される第一ダイオードと、
前記異常検出回路より出力される前記第二電位を基準電位とする第一異常検出信号を、前記第一電位を基準とする第三異常検出信号に変換する第二レベルシフト回路と、
を備えることを特徴とする半導体装置。 - 前記第二レベルシフト回路は、前記異常検出回路から出力される前記第二電位を基準電位とする第一異常検出信号を、前記半導体層の浮遊電位である第三電位を基準とする第二異常検出信号に変換する第二レベルダウン回路と、前記第二異常検出信号を、前記第一電位を基準電位とする第三異常検出信号に変換し前記制御回路に出力する第二レベルアップ回路とを備えることを特徴とする請求項24又は25に記載の半導体装置。
- 前記第二レベルシフト回路は、前記異常検出回路から出力される前記第二電位を基準電位とする第一異常検出信号を、前記半導体層の浮遊電位である第三電位を基準とする第二異常検出信号に変換する第二レベルダウン回路と、該第二レベルダウン回路から出力される第二異常検出信号を前記制御回路に供給する電流制限抵抗とを備えることを特徴とする請求項24又は25に記載の半導体装置。
- 前記第二半導体領域の周囲が第一高耐圧接合終端構造により囲まれることを特徴とする請求項24又は25に記載の半導体装置。
- 前記第一半導体領域の周囲が第二高耐圧接合終端構造により囲まれることを特徴とする請求項28に記載の半導体装置。
- 前記第二高耐圧接合終端構造は、前記半導体層の表面層または前記半導体層の上に配置され、前記第一半導体領域に接し該第一半導体領域を囲む第二導電型の第五半導体領域と、
前記第五半導体領域の表面層に形成された第一導電型の第六半導体領域と、
を備えることを特徴とする請求項29に記載の半導体装置。 - 前記第五半導体領域を前記第一ダイオードのカソード領域とし、前記第六半導体領域を前記第一ダイオードのアノード領域とすることを特徴とする請求項30に記載の半導体装置。
- 前記第五半導体領域が、第一導電型領域を介して隣接しそれぞれが前記第六半導体領域と接する複数の領域からなり、該複数の領域の一部が前記カソード領域であることを特徴とする請求項31に記載の半導体装置。
- 前記第一高耐圧接合終端構造は、前記半導体層の表面層または前記半導体層の上に配置され前記第二半導体領域に接し該第二半導体領域を囲む第二導電型の第七半導体領域と、
前記第七半導体領域の表面層に形成された第一導電型の第八半導体領域と、
を備えることを特徴とする請求項30に記載の半導体装置。 - 前記第二レベルダウン回路が、第一導電型の第一電界効果トランジスタと、前記第一電界効果トランジスタのドレイン電極と前記半導体層との間に接続された第一レベルシフト抵抗を備え、
前記第二レベルアップ回路が、第二導電型の第二電界効果トランジスタと、前記第二電界効果トランジスタのドレイン電極と前記第一半導体領域との間に接続された第二レベルシフト抵抗を備え、
前記第一異常検出信号が前記第一電界効果トランジスタのゲート電極に入力され、前記第一電界効果トランジスタのドレイン電極から出力される前記第二異常検出信号が前記第二電界効果トランジスタのゲート電極に入力されることを特徴とする請求項26に記載の半導体装置。 - 前記第二電界効果トランジスタは、前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第五半導体領域の表面層に形成された第一導電型の第六半導体領域をドレインドリフト領域とし、
前記第一電界効果トランジスタは、前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第七半導体領域をドレインドリフト領域とすることを特徴とする請求項34に記載の半導体装置。 - 前記第一ダイオードが、前記半導体層と同一の半導体基板内に配置されることを特徴とする請求項24又は25に記載の半導体装置。
- 前記第一ダイオードのカソードは、外部配線を介して前記第三半導体領域に接続されることを特徴とする請求項24又は25に記載の半導体装置。
- 第一導電型の半導体層と、
前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第一半導体領域および第二半導体領域と、
前記第一半導体領域の表面層に配置された第一導電型の第三半導体領域と、
前記第二半導体領域の表面層に配置された第一導電型の第四半導体領域と
前記第一半導体領域に配置され、かつ、前記第三半導体領域の電位である第一電位を基準電位として動作する制御回路と、
前記第二半導体領域に配置され、かつ、前記第四半導体領域の電位である第二電位を基準電位として動作する異常検出回路と、
外付けの第一ダイオードのアノードを接続するための前記半導体層の表面層に配置されたアノード電極と、
前記第一ダイオードのカソードを接続するためのグランド端子または前記第三半導体領域の表面層に配置されたカソード電極と、
前記異常検出回路より出力される前記第二電位を基準電位とする第一異常検出信号を、前記第一電位を基準とする第三異常検出信号に変換する第二レベルシフト回路と、
を備えることを特徴とする半導体装置。 - 第一導電型の半導体層と、
前記半導体層の表面層または前記半導体層の上に配置された第二導電型の第一半導体領域および第二半導体領域と、
前記第一半導体領域の表面層に配置された第一導電型の第三半導体領域と、
前記第二半導体領域の表面層に配置された第一導電型の第四半導体領域と
前記第一半導体領域に配置され、かつ、前記第三半導体領域の電位である第一電位を基準電位として動作する制御回路と、
前記第三半導体領域に配置され、かつ、前記第四半導体領域の電位である第二電位を基準電位として動作するゲート駆動回路と、
外付けの第一ダイオードのアノードを接続するための前記半導体層の表面層に配置されたアノード電極と、
前記第一ダイオードのカソードを接続するためのグランド端子または前記第二半導体領域の表面層に配置されたカソード電極と、
前記制御回路より出力される前記第一電位を基準電位とする第一ゲート制御信号を、前記第二電位を基準とする第三ゲート制御信号に変換し、前記ゲート駆動回路に出力するレベルシフト回路と、
を備えることを特徴とする半導体装置。 - 前記第二半導体領域にカソードが接続され、前記半導体層にアノードが接続される第二ダイオードを備えることを特徴とする、請求項24、25、38、39のいずれか一つに記載の半導体装置。
- 共通電位を基準電位とする高電圧電源の高電位側に主端子の一方が接続され負荷に主端子の他方が接続された1個以上のパワーデバイスのゲートを駆動するためのゲート信号を出力し、前記主端子の他方を基準電位とする第一低電圧電源を電源とし、p型の半導体層の表面層または前記半導体層の上に配置されたn型の第一半導体領域に配置されるゲート駆動回路と、
外部より入力した前記ゲート信号を前記ゲート駆動回路に伝達するために出力し、前記共通電位を基準電位とする第二低電圧電源を電源とし、前記半導体層の表面層または前記半導体層の上に配置されたn型の第二半導体領域に配置される制御回路と、
前記共通電位を入力するための共通電位電極と、
前記共通電位電極にカソードが接続され、前記半導体層にアノードが接続される第一ダイオードと、
を備えることを特徴とする半導体装置。 - 共通電位を基準電位とする高電圧電源の高電位側に主端子の一方が接続され負荷に主端子の他方が接続された1個以上のパワーデバイスのゲートを駆動するためのゲート信号を出力し、前記主端子の他方を基準電位とする第一低電圧電源を電源とし、p型の半導体層の表面層または前記半導体層の上に配置されたn型の第一半導体領域に配置されるゲート駆動回路と、
外部より入力した前記ゲート信号を前記ゲート駆動回路に伝達するために出力し、前記共通電位を基準電位とする第二低電圧電源を電源とし、前記半導体層の表面層または前記半導体層の上に配置されたn型の第二半導体領域に配置される制御回路と、
前記共通電位を入力するための共通電位電極と、
外付けの第一ダイオードを接続するための前記半導体層の表面層に形成されたアノード電極と、
を備えることを特徴とする半導体装置。 - 共通電位を基準電位とする高電圧電源の高電位側に主端子の一方が接続され負荷に主端子の他方が接続された1個以上のパワーデバイスのゲートを駆動するためのゲート信号を出力し、前記主端子の他方を基準電位とする第一低電圧電源を電源とし、p型の半導体層の表面層または前記半導体層の上に配置されたn型の第一半導体領域に配置されるゲート駆動回路と、
外部より入力した前記ゲート信号を前記ゲート駆動回路に伝達するために出力し、前記共通電位を基準電位とする第二低電圧電源を電源とし、前記半導体層の表面層または前記半導体層の上に配置されたn型の第二半導体領域に配置される制御回路と、
を備え、
前記主端子の他方の電位が前記共通電位よりも低い電位のとき、前記半導体層と前記共通電位との間のインピーダンスが前記第一半導体領域と前記半導体層とで形成される寄生ダイオードのインピーダンスより高いことを特徴とする半導体装置。 - 共通電位を基準電位とする高電圧電源の高電位側に主端子の一方が接続され負荷に主端子の他方が接続された1個以上のパワーデバイスの異常を検出し、前記主端子の他方を基準電位とする第一低電圧電源を電源とし、p型の半導体層の表面層または前記半導体層の上に配置されたn型の第一半導体領域に配置される異常検出回路と、
前記共通電位を基準電位とする第二低電圧電源を電源とし、前記半導体層の表面層または前記半導体層の上に配置されたn型の第二半導体領域に配置される制御回路と、
を備え、
前記主端子の他方の電位が前記共通電位よりも低い電位のとき、前記半導体層と前記共通電位との間のインピーダンスが前記第一半導体領域と前記半導体層とで形成される寄生ダイオードのインピーダンスより高いことを特徴とする半導体装置。
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JP7139673B2 (ja) * | 2018-04-26 | 2022-09-21 | 富士電機株式会社 | 半導体装置 |
DE102018119098B4 (de) * | 2018-08-06 | 2020-02-20 | Infineon Technologies Dresden GmbH & Co. KG | Elektronische schaltung mit einem transistorbauelement und einem pegelumsetzer |
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004006555A (ja) * | 2001-06-11 | 2004-01-08 | Fuji Electric Holdings Co Ltd | 半導体装置 |
JP2009147994A (ja) * | 2007-12-11 | 2009-07-02 | Nec Electronics Corp | 電力供給制御回路 |
JP2010154721A (ja) * | 2008-12-26 | 2010-07-08 | Fuji Electric Systems Co Ltd | 半導体装置 |
JP2011101189A (ja) * | 2009-11-05 | 2011-05-19 | Renesas Electronics Corp | 電力供給制御回路 |
JP2011166153A (ja) * | 2010-02-12 | 2011-08-25 | Samsung Electronics Co Ltd | ガードリング構造を有する半導体デバイス、ディスプレイドライバ回路、及びディスプレイ装置 |
WO2012124677A1 (ja) * | 2011-03-15 | 2012-09-20 | 富士電機株式会社 | 高耐圧集積回路装置 |
JP2014096579A (ja) * | 2012-11-07 | 2014-05-22 | Freescale Semiconductor Inc | 抵抗回路を通じて相互接続されるアクティブデバイスおよび分離構造体を有する半導体デバイスおよびドライバ回路ならびにその製造方法 |
Family Cites Families (10)
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---|---|---|---|---|
US5359244A (en) * | 1992-07-31 | 1994-10-25 | Sgs-Thomson Microelectronics, Inc. | Gate drive circuit for a MOS power transistor |
JP2896342B2 (ja) | 1995-05-04 | 1999-05-31 | インターナショナル・レクチファイヤー・コーポレーション | 半波ブリッジ構成における複数のパワートランジスタを駆動し、かつ出力ノードの過度の負の振動を許容する方法及び回路、並びに上記回路を組み込む集積回路 |
US5801418A (en) | 1996-02-12 | 1998-09-01 | International Rectifier Corporation | High voltage power integrated circuit with level shift operation and without metal crossover |
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US6642583B2 (en) | 2001-06-11 | 2003-11-04 | Fuji Electric Co., Ltd. | CMOS device with trench structure |
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JP5959901B2 (ja) * | 2012-04-05 | 2016-08-02 | 株式会社日立製作所 | 半導体駆動回路および電力変換装置 |
US20140001546A1 (en) | 2012-06-29 | 2014-01-02 | Hubert M. Bode | Semiconductor device and driver circuit with a current carrying region and isolation structure interconnected through a resistor circuit, and method of manufacture thereof |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004006555A (ja) * | 2001-06-11 | 2004-01-08 | Fuji Electric Holdings Co Ltd | 半導体装置 |
JP2009147994A (ja) * | 2007-12-11 | 2009-07-02 | Nec Electronics Corp | 電力供給制御回路 |
JP2010154721A (ja) * | 2008-12-26 | 2010-07-08 | Fuji Electric Systems Co Ltd | 半導体装置 |
JP2011101189A (ja) * | 2009-11-05 | 2011-05-19 | Renesas Electronics Corp | 電力供給制御回路 |
JP2011166153A (ja) * | 2010-02-12 | 2011-08-25 | Samsung Electronics Co Ltd | ガードリング構造を有する半導体デバイス、ディスプレイドライバ回路、及びディスプレイ装置 |
WO2012124677A1 (ja) * | 2011-03-15 | 2012-09-20 | 富士電機株式会社 | 高耐圧集積回路装置 |
JP2014096579A (ja) * | 2012-11-07 | 2014-05-22 | Freescale Semiconductor Inc | 抵抗回路を通じて相互接続されるアクティブデバイスおよび分離構造体を有する半導体デバイスおよびドライバ回路ならびにその製造方法 |
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