CN105874597A - 半导体集成电路装置 - Google Patents

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Abstract

在n型阱区(3)配置有Vs电位区(81)和H‑VDD电位区(82)，沿着外周而环状地配置有将n型阱区(3)内的Vs电位区(81)和H‑VDD电位区(82)与作为耐压区的n‑型阱区(4)以结分离的方式进行分离的p‑型分离区(53)。n‑型阱区(4)包围n型阱区(3)的周围，并且被固定在GND电位的p型阱区(5)包围。在比p‑型分离区(53)更靠近内侧的位置配置有固定在H‑VDD电位的第三高浓度区(54)和第三拾取电极(55)。在与p‑型分离区(53)更靠近外侧的位置，沿着p‑型分离区(53)的外周配置有固定在H‑VDD电位的第二高浓度区(51)和第二拾取电极(52)。由此，能够防止半导体集成电路装置的误动作、损坏。

Description

半导体集成电路装置
技术领域
本发明涉及半导体集成电路装置。
背景技术
作为对构成PWM(Pulse Width Modulation：脉冲宽度调制)逆变器等电力逆变换(直流交流变换)用桥式电路的上臂的开关功率设备进行导通/关断驱动的半导体集成电路装置，公知有利用了高压结的元件分离方式的高耐压集成电路装置(HVIC：High Voltage Integrated Circuit)。HVIC通过具备开关功率设备异常时的过电流检测单元、温度检测单元，从而能够实现高功能化，或者通过不利用变压器、光电耦合器等进行电位绝缘，从而能够实现电源系统的小型化和低成本化等。
针对现有的HVIC的连接构成，以对作为构成逆变器等电力变换装置的开关功率设备使用的绝缘栅型双极晶体管(IGBT：Insulated Gate BipolarTransistor)进行驱动的HVIC为例进行说明。图10是表示高耐压集成电路装置的连接构成的电路图。在图10中示出具备串联连接2个开关功率设备(IGBT 114、115)而成的半桥式电路的电力变换装置。
图10所示的电力变换装置具备HVIC、低电压电源(第一低电压电源、第二低电压电源)112、113、IGBT 114、115、续流二极管(FWD：Free WheelDiode)116、117、L负载(感性负载)118和电容器119。该电力变换装置通过使半桥式电路的作为上臂的IGBT 115与作为下臂的IGBT 114交替导通，从而从作为输出端子的Vs端子111交替输出高电位或低电位，将交流电力供给(流通)到L负载118。
即，HVIC是使半桥式电路的作为上臂的IGBT 115与作为下臂的IGBT114互补地导通/关断的驱动元件。在从Vs端子111输出高电位的情况下，以通过HVIC使上臂的IGBT 115导通，且使下臂的IGBT 114关断的方式使IGBT 114、115动作。另一方面，在从Vs端子111输出低电位的情况下，以通过HVIC使上臂的IGBT 115关断，且使下臂的IGBT 114导通的方式使IGBT114、115动作。
动作期间中，HVIC以GND的电位(接地电位)为基准，从L-OUT输出下臂的IGBT 114的栅极信号。另外，HVIC以Vs端子111的电位为基准，从H-OUT输出上臂的IGBT 115的栅极信号。为了以Vs端子111的电位为基准而从H-OUT输出上臂的IGBT 115的栅极信号，而使HVIC具备电平转换功能(电平转换电路(上拉电平电路和/或下拉电平电路)：未图示)。
上拉电平电路将从H-IN输入的逻辑电平的输入信号上拉而生成IGBT115的栅极信号。下拉电平电路接收IGBT 115的过热、过电流等异常信号110，基于异常信号110形成报警信号，将该报警信号下拉。在H-IN连接有作为上拉电平电路的低侧(前段)的外围电路的CMOS(互补型MOS：ComplementaryMetal Oxide Semiconductor:互补金属氧化物半导体)电路(低侧电路部：未图示)的栅极。H-IN是接收向上拉电平电路的前段的低侧电路部传输的输入信号的输入的输入端子。
在H-OUT连接有作为上拉电平电路的高侧(后段)的外围电路的CMOS电路(高侧电路部：未图示)的输出端子。H-OUT与配置于HVIC的后段的上臂的IGBT 115的栅极连接。H-OUT是向IGBT 115供给栅极信号的输出端子。L-IN是接收向CMOS电路传输的输入信号的输入的输入端子，所述CMOS电路向IGBT 114供给栅极信号。向IGBT 114供给栅极信号的CMOS电路基于从L-IN输入的逻辑电平的输入信号而生成IGBT 114的栅极信号。
在L-OUT连接有向IGBT 114供给栅极信号的CMOS电路的输出端子。L-OUT与配置于HVIC的后段的下臂的IGBT 114的栅极连接。L-OUT是向IGBT 114供给栅极信号的输出端子。ALM-IN表示IGBT 115的异常信号110的输入。将异常信号110输入到基于异常信号110形成报警信号的检测电路(未图示)。在ALM-OUT连接有作为下拉电平电路的低侧(后段)的外围电路的CMOS电路(低侧电路部：未图示)的输出端子。ALM-OUT是输出通过下拉电平电路而被下拉后的报警信号的输出端子。
H-VDD是与以Vs的电位为基准的低电压电源113的高电位侧连接的端子。L-VDD是与以GND的电位为基准的低电压电源112的高电位侧连接的端子。Vs是从高电压电源(主电路电源)的高电位侧Vss的电位至GND的电位变化的中间电位(浮动电位)的端子，电位与Vs端子111相同。GND是接地(Ground)端子。低电压电源112是连接到HVIC的L-VDD与GND之间的低侧驱动电源。低电压电源113是连接到HVIC的H-VDD与Vs之间的的高侧驱动电源。另外，在自举电路方式的情况下，低电压电源113由通过连接到L-VDD与H-VDD之间的外部自举二极管(未图示)进行充电的外部电容器(未图示)构成。
IGBT 114的发射极与作为高电压电源的低电位侧的GND连接，集电极与IGBT 115的发射极连接。IGBT 115的集电极与高电压电源的高电位侧Vss连接。另外，在IGBT 114、115分别反向并联连接有FWD 116、117。IGBT 114的集电极与IGBT 115的发射极的连接点(即半桥式电路的输出端子)与Vs端子111连接。在Vs端子111连接有HVIC的Vs和L负载118。L负载118是利用桥式电路进行动作的例如马达、照明等的交流电阻(电抗)，所述桥式电路是组合半桥式电路(IGBT 114、115)而构成的。电容器119连接到L-VDD与GND之间。
接下来，对HVIC的电平转换电路(上拉电平电路和下拉电平电路)进行说明。图11是表示上拉电平电路的构成的电路图。图12是表示下拉电平电路的构成的电路图。在图11、图12中示出向电平转换电路传输输入信号的CMOS电路和将电平转换电路的输出信号传输到后段的CMOS电路作为电平转换电路的外围电路。图11、图12所示的H-IN、H-OUT、ALM-IN、ALM-OUT、H-VDD、L-VDD、Vs和GND分别与图10所示的H-IN、H-OUT、ALM-IN、ALM-OUT、H-VDD、L-VDD、Vs和GND对应。
图11所示的上拉电平电路210具备n沟道型绝缘栅型场效应晶体管(MOSFET：Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)211、电平转换电阻212和二极管213。上拉电平电路210在半桥式电路的上臂的IGBT 115为n沟道型的情况下是必需的。n沟道MOSFET 211的漏极与电平转换电阻212的一端连接，源极接地。在n沟道MOSFET 211内置有与n沟道MOSFET 211反向并联连接的体二极管(Bodydiode)214。n沟道MOSFET 211与电平转换电阻212的连接点是上拉电平电路210的输出部215。
电平转换电阻212的另一端与H-VDD连接。二极管213与电平转换电阻212并联连接。二极管213具有防止因为在H-VDD的电位成为显著低于GND的电位的低电位时(施加有过大的负的浪涌电压(以下，称为负浪涌电压)时)产生的热而使电平转换电阻212发热而导致损坏的功能。另外，二极管213具有在n沟道MOSFET 211的导通动作时过电压被施加到H-VDD的情况下，防止过大的电压被施加到后述的高侧电路部217的CMOS电路的栅极的功能。二极管213通常使用齐纳二极管。
作为上拉电平电路210的外围电路，在上拉电平电路210的前段配置有低侧电路部216，在后段配置有高侧电路部217。低侧电路部216和高侧电路部217均具备以互补的方式连接p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)的CMOS电路。低侧电路部216的CMOS电路的栅极与H-IN连接，接收从HVIC传输的输入信号的输入。低侧电路部216的CMOS电路的p沟道MOSFET的源极与L-VDD连接，n沟道MOSFET的源极接地。应予说明，有时低侧电路部216和高侧电路217也具备CMOS电路以外的传输电路。
低侧电路部216的构成CMOS电路的p沟道MOSFET与n沟道MOSFET的连接点(输出端子)与n沟道MOSFET 211的栅极连接，向上拉电平电路210传输输入信号。高侧电路部217的CMOS电路的栅极与上拉电平电路210的输出部215连接，接收从上拉电平电路210传输的输入信号的输入。高侧电路部217的CMOS电路(以下，称为第二CMOS电路)的p沟道MOSFET(以下，称为第二p沟道MOSFET)130a的源极与H-VDD连接，n沟道MOSFET(以下，称为第二n沟道MOSFET)130b的源极与Vs连接。高侧电路部217的构成CMOS电路的第二p沟道MOSFET 130a与第二n沟道MOSFET 130b的连接点与H-OUT连接，向HVIC传输输入信号。
在这样的上拉电平电路210中，如果将来自H-IN的输入信号输入到低侧电路部216的CMOS电路的栅极，则该信号经由低侧电路部216的CMOS电路被输入到上拉电平电路210的n沟道MOSFET 211的栅极。n沟道MOSFET 211接收该输入信号的输入而进行导通/关断，输出信号从上拉电平电路210的输出部215输出，并输入到高侧电路部217的CMOS电路的栅极。高侧电路部217的CMOS电路接收该输入信号的输入而进行导通/关断，高侧电路部217的CMOS电路输出信号(被上拉电平电路210上拉后的信号)从H-OUT输出。将该输出信号变换为以Vs端子111的电位为基准的信号，并输入到上臂的IGBT 115的栅极。半桥式电路的上臂的IGBT 115接收该输入信号的输入而进行导通/关断。
如图12所示，下拉电平电路220具备p沟道MOSFET 221、电平转换电阻222和二极管223。p沟道MOSFET 221的漏极与电平转换电阻222的一端连接，源极与H-VDD连接。在p沟道MOSFET 221内置有与p沟道MOSFET221反向并联连接的体二极管224。p沟道MOSFET 221与电平转换电阻222的连接点是下拉电平电路220的输出部225。电平转换电阻222的另一端接地。在电平转换电阻222并联连接有二极管223。二极管223具有防止因为在H-VDD的电位成为显著低于GND的电位的低电位时产生的热而使电平转换电阻222发热而导致损坏的功能。另外，二极管223具有在p沟道MOSFET221的导通动作时过电压被施加到H-VDD的情况下，防止过电压被施加到后述的低侧电路部227的CMOS电路的栅极的功能。
作为下拉电平电路220的外围电路，在下拉电平电路220的前段配置有高侧电路部226，在后段配置有低侧电路部227。高侧电路部226和低侧电路部227均具备以互补的方式连接p沟道MOSFET(PMOS)与n沟道MOSFET(NMOS)而成的CMOS电路。高侧电路部226的CMOS电路的栅极接收基于异常信号110而形成的报警信号的输入。高侧电路部226的CMOS电路的p沟道MOSFET的源极与H-VDD连接，n沟道MOSFET的源极与Vs连接。应予说明，有时低侧电路部227和高侧电路226也具备CMOS电路以外的传输电路。
高侧电路部226的构成CMOS电路的p沟道MOSFET与n沟道MOSFET的连接点(输出端子)与p沟道MOSFET 221的栅极连接，向下拉电平电路220传输输入信号。低侧电路部227的CMOS电路的栅极与下拉电平电路220的输出部225连接，接收从下拉电平电路220传输的输入信号的输入。低侧电路部227的CMOS电路的p沟道MOSFET的源极与L-VDD连接，n沟道MOSFET的源极接地。低侧电路部227的构成CMOS电路p沟道MOSFET与n沟道MOSFET的连接点与ALM-OUT连接，从ALM-OUT向外部输出输出信号。
在这样的下拉电平电路220中，如果将基于异常信号110的报警信号输入到高侧电路部226的CMOS电路的栅极，则该信号经由高侧电路部226的CMOS电路被输入到下拉电平电路220的p沟道MOSFET 221的栅极。p沟道MOSFET 221接收该输入信号的输入而进行导通/关断，输出信号从下拉电平电路220的输出部225输出，并输入到低侧电路部227的CMOS电路的栅极。低侧电路部227的CMOS电路接收该输入信号的输入而进行导通/关断，低侧电路部227的CMOS电路的输出信号(被下拉电平电路220下拉而得到的报警信号)从ALM-OUT输出。
接下来，对现有的HVIC的截面结构进行说明。图13是表示现有的高耐压集成电路装置的结构的截面图。在图13中示出自分离型的HVIC 200的各构成部中的低侧电路部216、高侧电路部217、上拉电平电路210与高压结终端区(HVJT：High Voltage Junction Termination region)201的主要部分。从图示于图13的上方的截面图右侧到图示于下方的截面图左侧连接的箭头表示图示于上方的截面图与图示于下方的截面图相连接而得到的1个p型半导体基板101(半导体芯片)。另外，H-IN、H-OUT、H-VDD、L-VDD、Vs和GND是分别与图10所示的HVIC的H-IN、H-OUT、H-VDD、L-VDD、Vs和GND对应的端子。
如图13所示，在现有的HVIC 200中，在与GND连接的p型半导体基板101的正面的表面层选择性地设置有n-型阱区102、104、n型阱区103和p型阱区105。n-型阱区104包围n型阱区103的周围，n-型阱区102被设置于n-型阱区104的外侧(芯片外周部侧)。p型阱区105被设置在n-型阱区102与n-型阱区104之间，并与n-型阱区102和n-型阱区104接触。
在n-型阱区102配置有作为电平转换电路的外围电路的低侧电路部216、227等。在图13中示出构成低侧电路部216的第一CMOS电路(p沟道MOSFET(以下，称为第一p沟道MOSFET)120a和n沟道MOSFET(以下，称为第一n沟道MOSFET)120b)。在n型阱区103配置有电平转换电路、作为电平转换电路的外围电路的高侧电路部217、226等。在图13中示出构成高侧电路部217的第二CMOS电路(第二p沟道MOSFET 130a和第二n沟道MOSFET 130b)。
第一p沟道MOSFET 120a具备由n-型阱区102、n+型接触区122、p+型源区123、p+型漏区124和栅极125构成的通常的横向型的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构、源极161、漏极162。栅极125与H-IN连接。源极161与L-VDD连接。漏极162与第一n沟道MOSFET 120b的漏极164连接。
第一n沟道MOSFET 120b具备由p型偏置区121、n+型漏区126、n+型源区127、p+型接触区128和栅极129构成的通常的横向型的MOS栅结构、源极163、漏极164。栅极129与第一p沟道MOSFET 120a的栅极125连接，且与H-IN连接。源极163与GND连接。漏极164与第一p沟道MOSFET 120a的漏极162连接。
第二p沟道MOSFET 130a具备由n型阱区103、n+型接触区132、p+型源区133、p+型漏区134和栅极135构成的通常的横向型的MOS栅结构、源极165、漏极166。栅极135与上拉电平电路210的输出部215连接。在H-VDD与输出部215之间并联连接有电平转换电阻212和二极管213。源极165与H-VDD连接。漏极166与H-OUT连接。
第二n沟道MOSFET 130b具备由p型偏置区131、n+型漏区136、n+型源区137、p+型接触区138和栅极139构成的通常的横向型的MOS栅结构、源极167、漏极168。栅极139与第二p沟道MOSFET 130a的栅极135连接(未图示)。源极167与Vs连接。漏极168与第二p沟道MOSFET 130a的漏极166连接，且与H-OUT连接。
构成上拉电平电路210的n沟道MOSFET 211以从n型阱区103遍及n-型阱区104和与n-型阱区104接触的p型阱区105的方式配置。构成上拉电平电路210的n沟道MOSFET 211具备n型阱区103、n-型阱区104、p型阱区105、n+型源区141、n+型漏区142、p+型接触区143、栅极144、源极145和漏极146。p型阱区105作为基区发挥作用。
在p型阱区105的内部选择性地设置有n+型源区141和p+型接触区143。在n型阱区103的内部选择性地设置有n+型漏区。在p型阱区105的被n+型源区141与n-型阱区104所夹的部分的表面上，隔着栅绝缘膜设有栅极144。栅极144与第一p沟道MOSFET 120a的漏极162和第一n沟道MOSFET 120b的漏极164连接。源极145与n+型源区141和p+型接触区143接触。另外，源极145与GND连接。
漏极146与n+型漏区接触。另外，漏极146通过表面金属布线(未图示)与电平转换电阻212连接，借由电平转换电阻212与H-VDD连接。漏极146与电平转换电阻212的连接部成为上拉电平电路210的输出部215。来自该输出部215的输出在n沟道MOSFET 211导通时为低电位，在关断时为高电位。因此，HVIC 200能够进行作为不同的基准电位间的信号传输的电平转换动作。符号147为p+型接触区，符号148为拾取电极(Pickup electrode)。
n沟道MOSFET 211的源极(以下，称为第一拾取电极)145作为在产生负浪涌电压时将注入到p型阱区105的电子从p+型接触区(以下，称为第一高浓度区)143引出的拾取电极发挥作用。另外，在n型阱区103的基板正面侧的表面层，在与n-型阱区104的边界附近设有n+型接触区(以下，称为第二高浓度区)151。第二拾取电极152与第二高浓度区151接触。第二拾取电极152与H-VDD连接，具有在产生负浪涌电压时将注入到n型阱区103的空穴从第二高浓度区151引出的功能。
组合了由将这样的HVIC 200作为驱动元件的开关功率设备(IGBT 114、115)构成的半桥式电路而构成的桥式电路除了用作马达控制用的逆变器以外，还广泛用于大容量的等离子显示面板(PDP：Plasma Display Panel)、液晶面板等电源用途、空调、照明之类的家电用逆变器等众多领域。另外，构成半桥式电路的开关功率设备除了使用IGBT以外，也使用功率MOSFET。这些马达、照明等像上述那样，成为L负载118。因此，HVIC 200的Vs、H-VDD受到由印刷电路基板上的布线、到L负载118的电缆等导致的寄生电感成分等的不良影响。
由于该寄生电感成分，在上臂的IGBT 115关断时，Vs端子111的电位(高侧电路部217、226的基准电位)、H-VDD的电位(以Vs端子111的电位为基准的电位)相对于GND的电位(0V)向负电位侧变化。例如，在将上臂的IGBT 115关断的时刻，在Vs端子111施加相对于GND的电位为负电位的负浪涌电压VS0。该负浪涌电压VS0可以利用下述(1)式计算。在下述(1)式中，L0为L负载118的电感值，I为流过IGBT 115的电流值。
VS0＝L0×dI/dt···(1)
如果施加于Vs端子111的负浪涌电压VS0比[GND的电位-(Vsupply+Vfd)]低，则自分离型的HVIC 200(芯片)的寄生pn二极管171、172开始导通。寄生pn二极管171由p型半导体基板101和n型阱区103构成。寄生pn二极管172由p型阱区105和n-型阱区104构成。Vsupply为低电压电源113或未图示的自举电容器的两端间的电池电压。Vfd为寄生pn二极管171、172的正向压降。
在Vs端子111的电位被大幅引导至负向的情况下，在HVIC 200(芯片)流过过电流。其结果，引起构成HVIC 200的高侧电路部217的误动作和/或闩锁，可能导致HVIC 200故障、损坏。在Vs端子111的电位被引导至负向的期间，尖峰状的负浪涌(随着电流变化的急剧的负浪涌)电压VS1(＝L1×dI1/t)被施加于Vs端子111，所述尖峰状的负浪涌电压VS1与由从HVIC 200到印刷电路基板上的布线、L负载118的电缆等导致的寄生电感成分L1和在IGBT 115关断时流过IGBT 115的导通电流I1成为0之前所需要的期间dI1/t的积成比例地向负向突出。具体而言，此时施加到Vs端子111的负浪涌电压VS0例如为-30V左右，该施加期间大约为几百ns到500ns程度。
接下来，参照图13、图14对现有的HVIC 200的各构成部的平面布局进行说明。图14是表示图13的高耐压集成电路装置的平面布局的俯视图。在图14中示出包括配置有高侧电路部217、226等的高电位区、配置有低侧电路部216、227等的低电位区、施加有共用电位(GND电位)的区域(以下，称为共用电位区)的HVJT 201。如图14所示，在作为高电位区的n型阱区103配置有高侧电路部217、H-VDD焊盘、H-OUT焊盘、Vs焊盘等。在图14中示出与Vs焊盘连接的Vs电位区181和与H-VDD焊盘连接的H-VDD电位区182。
Vs电位区181是与Vs焊盘电连接，且施加有Vs的电位的区域。具体而言，Vs电位区181是构成高侧电路部217的逻辑部的第二n沟道MOSFET130b的p型偏置区131和p+型漏区134。H-VDD电位区182是与H-VDD焊盘电连接，且施加有H-VDD的电位的区域。具体而言，H-VDD电位区182是配置有高侧电路部217的第二p沟道MOSFET 130a的n+型接触区132和p+型源区133等的区域。在n型阱区103的周围，以与n型阱区103接触并包围n型阱区103的周围的方式配置有作为耐压区的n-型阱区104。
在n型阱区103的与n-型阱区104的边界附近，沿着n型阱区103的外周而环状地设有作为n+型接触区的第二高浓度区151。第二高浓度区151与n-型阱区104分开配置。在第二高浓度区151上配置有第二拾取电极152。第二拾取电极152与H-VDD焊盘连接。以与n-型阱区104接触并包围n-型阱区104的周围的方式配置有作为共用电位区的p型阱区105。在p型阱区105，沿着n-型阱区104的外周而环状地配置有作为p+型接触区的第一高浓度区143。在第一高浓度区143上配置有第一拾取电极145。
在图14中，作为第一拾取电极145、第二拾取电极152分别配置的各黑色正方形是堆积在覆盖芯片正面的省略了图示的层间绝缘膜、保护膜上的第一拾取电极145、第二拾取电极152的填入到接触孔的部分。即，表示第一拾取电极145、第二拾取电极152的黑色正方形是与第一高浓度区143、第二高浓度区151的接触部(电接触部)。在图14中省略了图示，但第一拾取电极145、第二拾取电极152分别呈环状地配置在第一高浓度区143、第二高浓度区151上。由第一高浓度区143、第二高浓度区151和被第一高浓度区143与第二高浓度区151所夹的n型阱区103、p型阱区105和n-型阱区104构成HVJT 201。
在HVJT 201，在包括例如具有大致矩形环状的平面形状的n-型阱区104的角部的区域，从n型阱区103遍及n-型阱区104和p型阱区105配置有电平转换电路。在图14中示出上拉电平电路210的n沟道MOSFET 211的n+型漏区142、栅极144(144a、144b)和漏极146。n沟道MOSFET 211构成将向IGBT 115的输出信号(栅极信号)保持在复位到低电平的状态或置位到高电平的状态的RS(Reset-Set：复位-置位)触发器(Flip-flop)。
n型阱区103具有1个角部向内侧(芯片中央部侧)凹陷的大致凹四方形的平面形状，在n-型阱区104的、n型阱区103的凹陷的部分配置有n+型漏区142。在n+型漏区142上配置有漏极146。虽然省略了图示，但在每个置位用和复位用的n沟道MOSFET 211均配置有n+型漏区142和漏极146。在n-型阱区104和p型阱区105配置有接收置位信号和复位信号的输入的各栅极144a、144b。栅极144a、144b分别被配置在位于共用大致矩形环状的p型阱区105的1个角部的连续的2个边的各直线部上。
在p型阱区105的周围，以与p型阱区105接触并包围p型阱区105的周围的方式，配置有作为低电位区的n-型阱区102。在n-型阱区102配置有低侧电路部216的逻辑部(未图示)、GND焊盘、H-IN焊盘、L-VDD焊盘。在图14中，包围各焊盘的周围的虚线表示流过寄生pn二极管的电流流入的区域(在图1、图3～图5中也是同样)。另外，在由比包围各焊盘的周围的虚线短小的虚线(包围第二高浓度区151的一部分，且与H-VDD焊盘接触虚线)表示的区域是将n沟道MOSFET 211的漏区146和拾取电极152与H-VDD焊盘连接的布线层。
在现有的HVIC 200中，在没有浪费而效率良好地配置Vs电位区181和H-VDD电位区182而实现芯片尺寸缩小化的情况下，Vs电位区181在n型阱区103的外周附近，靠近HVJT 201的第二高浓度区151而配置。即，大致矩形状的Vs电位区181的1个边185与包围n型阱区103的周围的大致矩形环状的第二高浓度区151的内周的1个边平行地对置。由此，在与Vs电位区181对置的第二高浓度区151的1个边(以下，称为对置位置)185中，能够使Vs电位区181与HVJT 201之间的距离最小。
作为这样的HVIC，预计到在输出节点的过大的负摆幅(施加负浪涌电压)而为了保护驱动半桥型的功率晶体管的HVIC，提出了具备如下电阻器的电路：所述电阻器是与HVIC芯片内的寄生二极管串联连接，且被配置在HVIC芯片的基板与接地电位端子之间，限制由在输出节点的负的电压过渡现象引起而流过HVIC的寄生二极管的负电压尖峰(负浪涌)中的电流(例如，参照下述专利文献1)。
另外，作为另一HVIC，提出了通过在属于电平转换电路的开关元件的漏极与属于放大器(CMOS电路)的MOS晶体管的栅极之间插入二极管，从而减少超过额定耐压而施加的负的电压(反向偏压)的不良影响的装置(例如，参照下述专利文献2)。在下述专利文献2中，通过在开关元件反向流通的电流来防止放大器的动作受到不良影响。
另外，作为又一HVIC，提出了在高电压电源的高电位侧与低电位(接地电位)侧之间，从高电压电源的高电位侧，以电平转换电阻、限流电阻和构成上拉电平电路的开关元件(漏极在高电位侧)的顺序串联连接，将上拉电平电路的输出部设置在电平转换电阻与限流电阻之间的装置(例如，参照下述专利文献3)。在下述专利文献3中，通过在以Vs端子的电位为基准的电平转换电路的低电压电源的高电位侧(H-VDD)与低电位侧(GND)之间的电流路径中连接限流电阻，从而防止构成上拉电平电路的n沟道MOSFET的体二极管和/或HVIC的寄生pn二极管本身因过电流而导致损坏，并且防止电平转换电路的电流容量小的位置因过电流而导致损坏。
另外，作为又一HVIC，提出了在HVIC内部利用共用的基板区域，在共用接地节点与高电位侧基准电位的虚拟接地(中间电位)节点之间设置了高耐压二极管的装置(例如，参照下述专利文献4)。在下述专利文献4中，通过在高电位侧基准电位的端子(Vs端子)与处于共用接地电位(GND电位)的基板区域之间设置高耐压二极管，从而抑制由在高电位侧基准电位的虚拟接地节点产生的负电压的下冲导致的高电位侧电源电压的降低。
另外，作为又一HVIC，提出了具备减小接近于高电位侧基准电位区(Vs电位区)的位置中的HVJT的接触部的密度，或扩展构成HVJT的耐压区的宽度而部分地增加了双重降低表面电场(double RESURF)结构的平面布局的装置(例如，参照下述专利文献5)。在下述专利文献5中，随着由负电压的下冲引起的高电位侧电源电压的降低而减少向高电位侧基准电位区的载流子注入量。
另外，作为又一HVIC，提出了在p-型半导体基板呈环状地形成作为低耐压区的n-型扩散区，与该内侧接触地呈环状地形成构成HVJT的n型扩散区，进一步在该内侧隔着预定宽度的p-型半导体基板而具备成为高耐压区的岛状的n型扩散区的装置(例如，下述专利文献6(参照第0045段，图8))。在下述专利文献6中，提出了用环状的p-型扩散层分割为构成HVJT的n型扩散层与配置了高侧电路部的n型扩散层的结构。
然而，发明人反复进行了深入研究，结果明确了在上述的现有的HVIC中存在如下问题。在将图10所示的开关功率设备(IGBT 114、115)与HVIC连接而成的电力变换装置中，以高电压电源(主电路电源)的高电位侧Vss为1200V左右，HVIC的H-VDD的电位相对于Vs的电位高15V左右的情况下为例进行说明。在将半桥式电路的上臂的IGBT 115导通，将下臂的IGBT114关断时，从上臂的IGBT 115向L负载118流通电流。
如果使上臂的IGBT 115从该状态向关断状态转换，则由于L负载118要维持流过电力变换装置的电流(由于L负载118而引起电流相位相对于交流电压延迟)，所以成为电流从GND经由与下臂的IGBT 114并联连接的FWD116而流至L负载118的状态。由此，Vs端子111的电位比GND电位低，例如为-30V左右。在Vs端子111的电位为-30V左右时，如上所述，由于H-VDD的电位相对于Vs的电位高15V左右，所以为-15V(＝-30V+15V)左右。
在图13、图14所示的现有的HVIC 200的结构中，p型半导体基板101和p型阱区105处于GND电位。因此，在上拉电平电路210的构成高侧电路部217的逻辑部的CMOS电路的n型阱区103和n-型阱区104均成为比GND电位低之前，Vs端子111的电位降低的情况下，寄生pn二极管171、172成为正向偏置而流通大电流。该电流通过n型阱区103并从高侧电路部217输入到IGBT 115，经由IGBT 115的栅极-发射极间电容流向L负载118。由于在该电流路径(path)没有限制电流的电阻成分，所以成为非常大的脉冲电流。因为该脉冲电流而导致HVIC 200被损坏，或误动作等。
另外，在现有的HVIC 200的平面结构中，在负浪涌电压施加于Vs焊盘(Vs端子111)或H-VDD焊盘的情况下，空穴从构成寄生pn二极管172的阳极的p型阱区105向构成阴极的n-型阱区104注入。特别是，在HVJT 201的与Vs电位区181之间的距离窄的对置位置185，被Vs电位区181与p型阱区105所夹的n-型阱区104的电阻(寄生pn二极管172的阴极电阻)比n-型阱区104的其它位置小。因此，在HVJT 201的与Vs电位区181之间的距离窄的对置位置185，从p型阱区105向n-型阱区104的空穴注入量比n-型阱区104的其它位置多。
进入到n-型阱区104的空穴通过第二高浓度区151正下方(基板背面侧)，并流向相对于GND电位成为负电位的作为Vs电位区181的p型偏置区131和p+型漏区134。进入到p型偏置区131的空穴从p+型接触区138被引出到Vs端子111。然而，进入到p型偏置区131的一部分的空穴流入到n+型源区137的正下方，成为由n+型源区137、p型偏置区131和n型阱区103构成的寄生npn晶体管的栅极电流。因此，该寄生npn晶体管导通而可能使高侧电路部217的逻辑部误动作。
此外，流入到n+型源区137的正下方的空穴使由n+型源区137、p型偏置区131、n型阱区103和p型半导体基板101构成的寄生晶闸管导通(闩锁)，可能导致高侧电路部217损坏。另外，在进入到p型偏置区131的空穴的一部分通过n型阱区103并流到p+型漏区134的情况下，可能导致高侧电路部217误动作。应予说明，由于寄生pn二极管171的成为阳极的p型半导体基板101的电阻率高，所以阳极电阻高。因此，从p型半导体基板101向n型阱区103的空穴的注入是微量的。
对于因寄生动作而产生误动作、损坏而言，在下述专利文献1中，通过将限制电流的电阻器连接到基板与接地端子之间来抑制电流量，但并未记载在这以外的位置连接电阻器的情况。另外，由于该电阻器由多晶硅层形成，所以在由负浪涌电压引起的大的脉冲电流(几A～几十A)瞬间流过Vs端子与接地端子之间的寄生二极管时，构成电阻器的多晶硅层可能因过电流而热溶解，从而导致损坏。
在下述专利文献2，在H-VDD的电位因L负载而成为负电位的情况下，对于构成电平转换电路的MOSFET的体二极管、以及用于限制HVIC的寄生pn二极管的电流的电阻和布局完全没有记载。在下述专利文献3中，并未记载防止由于以Vs端子的电位为基准的因高侧电路部的寄生动作而引起的误动作(误反转)。
在下述专利文献4中，并未记载在自举电源电位(H-VDD的电位)的节点(电位点)与处于共用接地电位(GND电位)的基板区域之间设置高耐压二极管。在下述专利文献5所记载的技术中，在负浪涌电压高的情况下和/或负浪涌电压的施加期间长的情况下，由于Vs电位区也被大量注入载流子，所以无法得到防止高侧电路的误动作、损坏的效果。因此，效果受到限制。
在下述专利文献6所记载的技术中，在构成HVJT的n型扩散层配置有构成电平转换电路的高耐压n沟道降低表面电场MOSFET，该n型扩散层相当于漏极漂移区或漏区。因此，因负浪涌电压而从构成HVJT的n型扩散层向电平转换电路注入空穴(电流)，电平转换电路的内部设备、布线等因过电流而发热从而导致损坏，或者因空穴的过量注入而使漏极节点(高耐压n沟道降低表面电场MOSFET的漏极电位点)的电位变得不稳定，电平转换电路产生误动作。
现有技术文献
专利文献
专利文献1：日本专利第3346763号公报
专利文献2：日本特开2001-25235号公报
专利文献3：日本特开2008-301160号公报
专利文献4：日本特开2010-263116号公报
专利文献5：国际公开第2012/176347号
专利文献6：日本专利第3917211号公报
发明内容
技术问题
本发明为了解决上述的现有技术的问题，目的在于提供能够防止误动作、损坏的半导体集成电路装置。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体集成电路装置具有如下特征。在第一导电型半导体层的一个面的表面层设置有第一个第二导电型阱区。向上述第一个第二导电型阱区供给大于等于第二电位的电位。以与上述第一个第二导电型阱区接触的方式在上述第一导电型半导体层的一个面的表面层设置有第二个第二导电型阱区。上述第二个第二导电型阱区包围上述第一个第二导电型阱区的周围。上述第二个第二导电型阱区的杂质浓度比上述第一个第二导电型阱区的杂质浓度低。以与上述第二个第二导电型阱区接触的方式在上述第一导电型半导体层的一个面的表面层设置有第一导电型阱区。上述第一导电型阱区包围上述第二个第二导电型阱区的周围。设置有将上述第一个第二导电型阱区内的预定区与比上述预定区更靠近外侧的区域电分离的分离区。在上述第一个第二导电型阱区或上述第二个第二导电型阱区的内部的比上述分离区更靠近外侧的位置设置有第一个第二导电型高浓度区。上述第一个第二导电型高浓度区的杂质浓度比上述第一个第二导电型阱区的杂质浓度高。在上述第一个第二导电型阱区或上述第二个第二导电型阱区的内部的比上述分离区更靠近内侧的位置设置有第二个第二导电型高浓度区。上述第二个第二导电型高浓度区的杂质浓度比上述第一个第二导电型阱区的杂质浓度高。第一电极与上述第一个第二导电型高浓度区接触，通过上述第一个第二导电型高浓度区而对上述第一个第二导电型阱区或上述第二个第二导电型阱区施加比上述第二电位高的第三电位。第二电极与上述第二个第二导电型高浓度区接触，通过上述第二个第二导电型高浓度区而对上述第一个第二导电型阱区或上述第二个第二导电型阱区施加上述第三电位。
另外，本发明的半导体集成电路装置的特征是，在上述的发明中，上述分离区被配置为包围上述预定区的环状。
另外，本发明的半导体集成电路装置的特征是，在上述的发明中，上述分离区以通过上述预定区与上述第一个第二导电型高浓度区之间，且横穿上述第二个第二导电型阱区并到达上述第一导电型阱区的方式配置，将上述预定区与比上述第一个第二导电型高浓度区更靠近外侧的区域分离。
另外，本发明的半导体集成电路装置的特征是，在上述的发明中，上述分离区是第一导电型半导体区或介电区。
另外，本发明的半导体集成电路装置，在上述的发明中，还具有如下特征。隔着上述第一导电型阱区，在与上述第一个第二导电型阱区相反的一侧，在上述第一导电型半导体层的一个面的表面层设置有第三个第二导电型阱区。在上述第三个第二导电型阱区设有第一电路部。上述第一电路部从以第一电位为基准的第一低电压电源接收比上述第一电位高的第四电位。在上述第一个第二导电型阱区设置有第二电路部。上述第二电路部从以上述第二电位为基准的第二低电压电源接收上述第三电位。在上述第二个第二导电型阱区和上述第一导电型阱区设有第三电路部。上述第三电路部被连接到上述第一电路部与上述第二电路部之间，将从上述第一电路部输入的信号的电压电平变换并输出到上述第二电路部。上述第二电路部基于从上述第三电路部输出的信号，输出串联连接的2个晶体管的高电位侧的上述晶体管的栅极信号。
另外，本发明的半导体集成电路装置的特征是，在上述的发明中，上述第二电位是从串联连接的2个上述晶体管的主电路电源的高电位侧电位到上述第一电位之间的浮动电位。
另外，本发明的半导体集成电路装置的特征是，在上述的发明中，向上述预定区供给上述第二电位。
根据上述的发明，在第二电位降低至负向，构成配置了高侧的第二电路的预定区和高压结终端区的第二个第二导电型阱区瞬间比第一电位(最低电位)低的情况下，能够将构成高压结终端区的第一导电型阱区作为阳极，将第二个第二导电型阱区作为阴极的寄生pn二极管的电流注入(空穴载流子注入)主导性地流向第一电极。由此，能够抑制向第二电位的预定区瞬间注入空穴。因此，即使在实现了小型化到产生高压结终端区与第二电位的预定区之间的距离窄的对置位置的程度的情况下，也能够不易引起高侧的第二电路的逻辑部的误动作(误信号传输)和/或因闩锁而导致的损坏。
发明效果
根据本发明的半导体集成电路装置，起到能够在不增大芯片的面积的情况下降低因负浪涌电压引起的空穴注入量，防止高侧电路部的误动作、损坏的效果。
附图说明
图1是表示实施方式1的高耐压集成电路装置的平面结构的俯视图。
图2是表示沿图1的切割线A-A'和切割线C-C'的截面结构的截面图。
图3是表示在图1的高耐压集成电路装置施加有负浪涌电压时的载流子的运动的说明图。
图4是表示实施方式2的高耐压集成电路装置的主要部分的结构的截面图。
图5是表示实施方式2的高耐压集成电路装置的另一个例子的主要部分的结构的截面图。
图6是表示实施方式3的高耐压集成电路装置的主要部分的结构的截面图。
图7是表示实施方式4的高耐压集成电路装置的主要部分的结构的截面图。
图8是表示沿图7的切割线B-B'的截面结构的截面图。
图9是表示实施方式5的高耐压集成电路装置的主要部分的结构的截面图。
图10是表示高耐压集成电路装置的连接构成的电路图。
图11是表示上拉电平电路的构成的电路图。
图12是表示下拉电平电路的构成的电路图。
图13是表示现有的高耐压集成电路装置的结构的截面图。
图14是表示图13的高耐压集成电路装置的平面布局的俯视图。
符号说明
1：p型半导体基板
2：n-型阱区(GND基准的低电位区)
3：n型阱区(Vs基准的高电位区)
4：n-型阱区(耐压区)
5：p型阱区(共用电位区)
6：层间绝缘膜
7：保护膜
13a～13d：n型阱区(高电位区)的外周的边
21：高压结终端区(HVJT)
31：寄生pn二极管
50、60、70：高耐压集成电路装置(HVIC)
51：第二高浓度区(n+型接触区)
52：第二拾取电极
53、63：p-型分离区
54：第三高浓度区(n+型接触区)
55：第三拾取电极
71：沟槽
72：介电材料膜
73：介电区
81：Vs电位区
82：H-VDD电位区
110：异常信号
111：Vs端子
112、113：低电压电源
114、115：IGBT(半桥式电路)
116、117：续流二极管(FWD)
118：L负载
119：电容器
120a：第一p沟道MOSFET
120b：第一n沟道MOSFET
121、131：p型偏置区
122、132：n+型接触区
123、133：p+型源区
124、134：p+型漏区
125、129、135、139、144、144a、144b：栅极
126、136、142、142a、142b：n+型漏区
127、137、141：n+型源区
128、138、143：p+型接触区
130a：第二p沟道MOSFET
130b：第二n沟道MOSFET
143：第一高浓度区(p+型接触区)
145：第一拾取电极(源极)
146：漏极
153：p型分离区
161、163、165、167：源极
162、164、166、168：漏极
210：上拉电平电路
211：构成上拉电平电路的n沟道MOSFET
212、212a、212b、222：电平转换电阻
213、223：二极管
214、224：体二极管
215、225：输出部
216、227：低侧电路部
217、226：高侧电路部
220：下拉电平电路
221：构成下拉电平电路的p沟道MOSFET
w1：p-型分离区的宽度
具体实施方式
以下，参照附图详细说明本发明的半导体装置及半导体装置的制造方法的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式1)
以自分离型的高耐压集成电路装置(HVIC)为例，参照图1、图2、图7～图9对实施方式1的半导体集成电路装置的结构进行说明。图1是表示实施方式1的高耐压集成电路装置的平面结构的图。图2是表示沿图1的切割线A-A'和切割线C-C'的截面结构的截面图。实施方式1的HVIC 50是与构成图10所示的电力变换装置的HVIC对应的驱动元件，具有控制半桥式电路的IGBT(晶体管)114、115的导通/关断的功能。HVIC 50的连接构成(电力变换装置的电路构成)、HVIC 50的电平转换功能(电平转换电路)的电路构成和利用HVIC 50进行的IGBT 114、115的驱动方法例如与以往相同，因此省略说明(参照图10～图12的说明)。
首先，对HVIC 50的平面布局进行说明。如图1所示，实施方式1的HVIC 50在p型半导体基板(第一导电型半导体层)1上具备高电位区、低电位区和高压结终端区(HVJT)21。高电位区是指施加有HVIC 50的H-VDD的电位(第三电位)和Vs的电位(第二电位)的区域。具体而言，高电位区是配置在p型半导体基板1的正面侧的n型阱区(第一个第二导电型阱区)。在高电位区例如配置有作为电平转换电路的外围电路的高侧电路部(第二电路部)等。
低电位区是指施加有HVIC 50的L-VDD(第四电位)、GND的电位(第一电位)的区域。具体而言，低电位区是与n型阱区3相比靠近外侧(芯片外周部侧)配置的n-型阱区(第三个第二导电型阱区)2。在低电位区配置有作为电平转换电路的外围电路的低侧电路部(第一电路部)等。HVJT 21是包括耐压区和共用电位区的区域，例如可以配置有电平转换电路等。耐压区是配置在n型阱区3与n-型阱区2之间的n-型阱区(第二个第二导电型阱区)4。
共用电位区是指施加有共用电位(例如GND电位(接地电位))的区域。具体而言，共用电位区是配置在n-型阱区4与n-型阱区2之间的p型阱区(第一导电型阱区)5。以下，以共用电位作为GND电位进行说明。电平转换电路和电平转换电路的外围电路的截面结构与例如现有的HVIC(参照图13)相同。在此，以HVIC 50具备上拉电平电路(第三电路)210和其外围电路(高侧电路部217和低侧电路部216)的情况为例进行说明，但HVIC 50也可以具备下拉电平电路。
H-VDD是与以Vs的电位为基准的作为高侧驱动电源的低电压电源113的高电位侧连接的端子。L-VDD是与以GND的电位为基准的作为低侧驱动电源的低电压电源112的高电位侧连接的端子。Vs是在高电压电源(主电路电源)的高电位侧Vss的电位与GND的电位之间变化的中间电位(浮动电位)的端子。GND是接地(Ground)端子。图1的H-VDD、L-VDD、Vs和GND分别是与图10所示的H-VDD、L-VDD、Vs和GND对应的端子(在图3～图5中也同样)。
在作为高电位区的n型阱区3配置有例如上拉电平电路210的高侧电路部217、226、H-VDD焊盘(端子)、H-OUT焊盘、Vs焊盘、n+型接触区(以下，称为第二高浓度区(第一个第二导电型高浓度区)、第三高浓度区(第二个第二导电型高浓度区))51、54和第二拾取电极(第一电极)52、第三拾取电极(第二电极)55。Vs电位区(预定区)81是与Vs焊盘电连接，且施加有Vs的电位的区域。在图1中，用将Vs电位区81与Vs焊盘连接的虚线表示将Vs电位区81与Vs焊盘连接的布线层。
具体而言，Vs电位区81是配置有构成高侧电路部217的第二n沟道MOSFET 130b的p型偏置区131、n+型漏区136、n+型源区137和p+型接触区138和/或第二p沟道MOSFET 130a的p+型漏区134等的区域。H-VDD电位区82是与H-VDD焊盘电连接，且施加有H-VDD的电位的区域。H-VDD焊盘的电位成为配置于n型阱区3的电路的电源电压。具体而言，H-VDD电位区82是配置有高侧电路部217的第二p沟道MOSFET 130a的n+型接触区132和p+型源区133等的区域。
在图1中，以在沿着具有大致矩形状的平面形状的n型阱区3的外周的1个边13a的方向(以下，称为第一方向)延伸的直线状的平面形状图示了Vs电位区81和H-VDD电位区82。另外，在图1中，图示了在与第一方向平行且与第一方向正交的方向(以下，称为第二方向)并列地配置了Vs电位区81和H-VDD电位区82的状态。在图1中，分开表示了Vs电位区81和H-VDD电位区82，但实际上，配置于Vs电位区81和H-VDD电位区82的各区域在n型阱区3上混合地配置。
在与n型阱区3的外周的配置有Vs电位区81和H-VDD电位区82的侧的1个边13a相面对的边(对边)13b侧配置有例如H-VDD焊盘、H-OUT焊盘和Vs焊盘。H-VDD焊盘、H-OUT焊盘和Vs焊盘例如在第一方向依次并列地配置。另外，在与n型阱区3的外周的配置有Vs电位区81和H-VDD电位区82的侧的1个边13a相面对的边13b侧，以比各焊盘(H-VDD焊盘、H-OUT焊盘和Vs焊盘)更靠近外侧且与各焊盘对置的方式，配置有第三高浓度区54。第三高浓度区54具有在沿着n型阱区3的外周的1个边13b的方向(第一方向)延伸的直线状的平面形状。
另外，在n型阱区3的外周的其余2个边(相面对的边13a、13b以外的1组相面对的2个边)13c、13d中，沿着与Vs焊盘对置的1个边13c而配置有第三高浓度区54。沿着n型阱区3的外周的1个边13c配置的第三高浓度区54例如以不与Vs电位区81对置的方式配置。另外，沿着n型阱区3的外周的2个边13b、13c分别配置的各第三高浓度区54以相互分开的方式配置。即，第三高浓度区54未配置在n型阱区3的外周的2个边13b、13c共用的1个角部(corner部)。在第三高浓度区54上，沿着第三高浓度区54环状地配置有第三拾取电极55。第三拾取电极55与H-VDD焊盘连接。第三高浓度区54是以使n型阱区3的电位稳定为目的而形成的，优选在未形成有电路的区域尽可能地形成。另外，也有不设置第三高浓度区54的情况。
另外，在n型阱区3，沿着n型阱区3的外周环状地配置有p-型区域(以下，称为p-型分离区(分离区))53。p-型分离区53将n型阱区3内以结分离的方式进行分离。具体而言，p-型分离区53将n型阱区3的配置有Vs电位区81、H-VDD电位区82、第三高浓度区54和各焊盘等的比p-型分离区53更靠近内侧(芯片中央部侧)的部分与比p-型分离区53更靠近外侧(芯片外周部侧)的部分以结分离的方式进行分离。由此，能够防止空穴被注入到n型阱区3的被p-型分离区53包围的内侧的部分。优选p-型分离区53配置于尽可能接近n型阱区3的与n-型阱区4的界面的位置。其理由是因为能够尽可能大地确保被p-型分离区53包围的几乎不被注入空穴的区域，即能够尽可能大地确保配置Vs电位区81、H-VDD电位区82等的区域。
在n型阱区3的与p-型分离区53相比更靠近外侧的位置，沿着p-型分离区53的外周(即n型阱区3的外周)选择性地配置有第二高浓度区51。第二高浓度区51不与p-型分离区53接触。具体而言，第二高浓度区51沿着n型阱区3的外周的各边13a～13d相互分离地配置，在n型阱区3的角部未配置有第二高浓度区51。在各第二高浓度区51上，分别沿着第二高浓度区51而配置有第二拾取电极52。第二拾取电极52与现有的HVIC的第二拾取电极同样地与H-VDD焊盘连接。
另外，沿着n型阱区3的外周的边13a配置的2个n+型漏区142a、142b是分别将n-型阱区4作为漂移区，构成上拉电平电路210的置位用和复位用的n沟道MOSFET 211的n+型漏区。这些沿着n型阱区3的外周的边13a配置的2个n+型漏区142a、142b分别借由电平转换电阻212a、212b而连接到沿着与n型阱区3的外周的边13a连接的边13c、13d配置的第二高浓度区51。
电平转换电阻212(212a、212b)是由被n型阱区3的n+型漏区142与沿着n型阱区3的外周的边13c、13d而配置的第二高浓度区51所夹的部分构成的内部电阻。在各n+型漏区142a、142b上，分别沿着n+型漏区142a、142b而配置有漏极146a、146b。漏极146a、146b与现有的漏极146同样地与输出部215连接。n沟道MOSFET 211的源区与现有的n+型源区141同样地形成在p型阱区5的内部(未图示)。通过将n沟道MOSFET 211导通，电流流过电平转换电阻212(212a、212b)而使输出部215的电压下降，从而能够进行电平转换电路动作。应予说明，电平转换电阻212不限于内部电阻，可以是其它电阻元件，例如可以是在n型阱区3上隔着绝缘膜形成的多晶硅层等。
在n型阱区3的周围，以与n型阱区3接触并包围n型阱区3的周围的方式配置有n-型阱区4。以与n-型阱区4接触且包围n-型阱区4的周围的方式配置有作为共用电位区的p型阱区5。在p型阱区5，沿着n-型阱区4的外周环状地配置有p+型接触区(第一高浓度区)143。在第一高浓度区143上，沿着第一高浓度区143环状地配置有第一拾取电极145。第一拾取电极145与GND连接。应予说明，n沟道MOSFET 211的n+型源区141也与第一拾取电极145连接。
在图1中，简化第一拾取电极145、第二拾取电极52，用黑色正方形表示堆积在覆盖芯片正面的省略了图示层间绝缘膜、保护膜上的第一拾取电极145、第二拾取电极52的被填入到接触孔的部分。即，表示第一拾取电极145、第二拾取电极52的各黑色正方形分别是与第一高浓度区143、第二高浓度区51的接触部(电接触部)。也可以设置沿着第一高浓度区143、第二高浓度区51延伸的带状的接触部代替设置与第一拾取电极145、第二拾取电极52对应的与各第一高浓度区143、第二高浓度区51部分接触的多个接触区。
由第一高浓度区143、第二高浓度区51、p-型分离区53和被第二高浓度区51与第三高浓度区54所夹的部分(在未配置有第三高浓度区54的部分中，被第二高浓度区51与p-型分离区53所夹的部分)构成HVJT 21。即，HVJT21由第一高浓度区143、第二高浓度区51、n-型阱区4、p型阱区5的与第一高浓度区143相比更靠近内侧的部分构成。
在图1中示出图11的上拉电平电路210的n沟道MOSFET 211的n+型漏区142(142a、142b)、栅极(由符号144a、144b表示)和电平转换电阻212(212a、212b)。在HVJT 21分别配置有置位用和复位用的n沟道MOSFET211。置位用和复位用的n沟道MOSFET 211的各n+型漏区142a、142b均被配置在n-型阱区4上。
在n-型阱区4和p型阱区5上配置有接收置位信号和复位信号的输入的各栅极144a、144b。栅极144a、144b以与n+型漏区142a、142b对置的方式，隔着绝缘膜(未图示)被配置在p型阱区5的表面上。
在p型阱区5的周围，以与p型阱区5接触且包围p型阱区5的周围的方式配置有作为低电位区的n-型阱区2。在n-型阱区2配置有上拉电平电路210的低侧电路部216的逻辑部(未图示)、GND焊盘、H-IN焊盘、L-VDD焊盘等。另外，由比包围各焊盘的周围的虚线短小的虚线(包围第二高浓度区51和H-VDD焊盘的虚线)表示的区域是将拾取电极52与H-VDD焊盘连接的布线层。
接下来，对沿横截HVIC 50的p型阱区5、n-型阱区4和n型阱区3的外周的边13d的部分的切割线A-A'的截面结构进行说明。如图2所示，在实施方式1的HVIC 50中，在与GND连接的p型半导体基板(半导体芯片)1的正面的表面层，以上述的配置分别选择性地设置有n-型阱区2、4、n型阱区3和p型阱区5。优选p型半导体基板1的杂质浓度在2.0×1013/cm3以上且1.0×1015/cm3以下的程度。优选p型阱区5的杂质浓度在2.0×1015/cm3以上且5.0×1018/cm3以下程度的范围。
在n型阱区3的基板正面侧设有构成高侧电路部217的Vs电位区81和省略了图示的H-VDD电位区82。另外，在n型阱区3的基板正面的表面层，在与Vs电位区81相比更靠近外侧(n-型阱区4侧，即芯片外侧)的位置选择性地设置有第二高浓度区51。此外，在n型阱区3设有从基板正面贯通n型阱区3而到达p型半导体基板1的余留部分(p型半导体基板1的背面侧的未设有n-型阱区2、4和n型阱区3的部分)的p-型分离区53。p-型分离区53被设置在Vs电位区81与第二高浓度区51之间。
p-型分离区53的宽度(从内侧向外侧的方向的宽度)w1是即使在H-VDD焊盘的电位突然上升到1200V左右的高电位的情况下，也能够维持耐压特性的宽度。具体而言，对于p-型分离区53的宽度w1，以从p-型分离区53的内侧的n型阱区3之间的pn结(内周侧)和p-型分离区53的外侧的n型阱区3之间的pn结(外周侧)分别延伸的耗尽层彼此在p-型分离区53内接触的方式设定即可。即，p-型分离区53的宽度w1以使p-型分离区53耗尽化的方式设定。更具体而言，优选p-型分离区53的宽度w1在例如10μm以上且30μm以下的程度。
p型阱区5以与p型半导体基板1的余留部分接触的方式设置。p型阱区5是借由第一高浓度区143和第一拾取电极145与GND电连接，将p型半导体基板1的电位固定在GND电位的固定电位区。即，p型阱区5作为使n-型阱区2与n型阱区3和n-型阱区4电分离的自分离区发挥作用。p型阱区5可以如下方式设置：在与代替n-型阱区2、4设置的连续的1个n-型阱区(外延层)的设有低侧电路部216的区域相比更靠近n型阱区3侧的位置，与n型阱区3分开，且从基板正面，在深度方向贯通该n-型阱区而与p型半导体基板1的余留部分接触。
在p型阱区5的基板正面侧的表面层选择性地设置有第一高浓度区143。在基板正面的除了形成第一高浓度区143、第二高浓度区51等与电极的接触部的部分以外，设有LOCOS(Local Oxidation of Silicon：硅的局部氧化)等场氧化膜8。在场氧化膜8上，以覆盖基板正面的方式设有层间绝缘膜6。第一拾取电极145借由在深度方向(基板深度方向)贯通层间绝缘膜6的接触孔与第一高浓度区143欧姆接触。第二拾取电极52借由在深度方向(基板深度方向)贯通层间绝缘膜6的接触孔与第二高浓度区51欧姆接触。在层间绝缘膜6上，以覆盖第一拾取电极145、52的方式设有保护膜7。
接下来，参照图2对实施方式1的HVIC 50的制造方法进行说明。在此，说明n-型阱区2、4、n型阱区3、p型阱区5、p-型分离区53、第一高浓度区143、第二高浓度区51、n+型源区141、n+型漏区142(142a、142b)和第一拾取电极145、第二拾取电极52的形成方法。HVIC 50的其它构成部(例如高侧电路部217、低侧电路部216和电平转换电路等各构成部)的形成方法省略说明，但可以利用通常的方法，在预定的时刻形成在基板上。首先，反复多次进行光刻和离子注入，在p型半导体基板1的正面的表面层分别选择性地导入用于形成n-型阱区2、4和n型阱区3的杂质。用于形成n-型阱区2、4、n型阱区3的杂质例如通过磷(P)的离子注入形成。
n-型阱区2、4可以通过例如1次离子注入同时形成。形成n-型阱区2、4和n型阱区3的顺序可以进行各种改变。接下来，例如，在高温(1100℃以上且1200℃以下的程度)下进行热处理，使已导入的杂质扩散到预定的深度而形成n-型阱区2、4和n型阱区3。该热处理可以按每进行一次用于形成n-型阱区2、4和n型阱区3的离子注入而进行。接着，利用光刻法和离子注入，在p型半导体基板1的正面的表面层选择性地导入用于形成p型阱区5的杂质。用于形成p型阱区5的杂质通过例如硼(B)的离子注入而形成。接下来，例如在高温(1100℃以上且1200℃以下的程度)下进行热处理，使导入的杂质扩散到预定的深度而形成p型阱区5。
接着，利用光刻法和离子注入，在n型阱区3的表面选择性地导入用于形成p-型分离区53的杂质。具体而言，例如，使用与p-型分离区53的形成区域相对应的部分开口的光掩模、氮化膜掩模，在未形成有n型阱区3的部分(即没有进行用于形成n型阱区3的磷的离子注入的部分)进行硼的离子注入。接下来，通过热处理使已导入的杂质扩散到预定的深度而形成p-型分离区53。p-型分离区53可以通过例如1次离子注入而与p型阱区5同时形成。接着，利用光刻法和砷(As)的离子注入在n型阱区3的表面层选择性地导入用于形成作为n+型接触区的第二高浓度区51、n+型源区141、n+型漏区142的杂质。
接下来，通过例如750℃以上且900℃以下的程度的温度的热处理，使已导入的杂质扩散到预定的深度而形成第二高浓度区51、n+型源区141、n+型漏区142。第二高浓度区51、n+型源区141、n+型漏区142的表面杂质浓度可以为1×1020/cm3左右。接着，利用光刻法和氟化硼(BF2)的离子注入在p型阱区5的表面层选择性地导入用于形成作为p+型接触区的第一高浓度区143的杂质。接下来，通过例如750℃以上且900℃以下的程度的温度的热处理使已导入的杂质扩散到预定的深度而形成第一高浓度区143。第一高浓度区143的表面杂质浓度可以为1×1020/cm3左右。接着，利用通常的方法，进行场氧化膜8的形成、层间绝缘膜6的形成、接触孔的形成和/或用于堆积成为金属电极的金属层的溅射等，形成由填入接触孔的金属层构成的第一拾取电极145、第二拾取电极52。其后，利用通常的方法形成覆盖基板正面的钝化膜等保护膜7，从而完成图1所示的HVIC 50。
接下来，参照图2对产生负浪涌电压时的载流子(电子和空穴)的运动进行说明。产生负浪涌电压时是指例如Vs端子111的电位向负向降低，配置了与H-VDD连接的高侧电路部217的n型阱区3和构成HVJT 21的n-型阱区4瞬间成为比GND电位低的电位的情况。如图2所示，在HVIC 50形成将作为n+型接触区的第二高浓度区51作为阴极，将作为p+型接触区的第一高浓度区143(和p型阱区5)作为阳极，将被该阴极与阳极所夹的n-型阱区4作为漂移区的寄生pn二极管31。流过该寄生pn二极管31的电流(载流子的流动)中的空穴从第一高浓度区143注入到与H-VDD的电位的第二拾取电极52连接的第二高浓度区51。另一方面，流过寄生pn二极管31的电子从第二高浓度区51经由n-型阱区4注入到与GND电位的第一拾取电极145连接的第一高浓度区143(和p型阱区5)。另外，通过配置得比第二高浓度区51更靠内侧的p-型分离区53，而使n型阱区3的配置有由Vs电位区81和/或H-VDD电位区82等构成的高侧电路部217的内侧的部分与配置有第二高浓度区51的外侧(耐压区侧)的部分以结分离的方式进行分离。这样，由于在产生负浪涌电压时，p-型分离区53成为电位势垒，所以流过形成在p-型分离区53的外侧的寄生pn二极管31的电流(空穴)成为主导(由符号32表示的箭头)。因此，空穴几乎不流入配置得比p-型分离区53相更靠内侧的Vs电位区81和/或H-VDD电位区82(由符号33表示的带X字标记的短虚线箭头)。因此，能够防止高侧电路部217的逻辑部的误动作、损坏。
接下来，参照图2、图3进一步对在产生负浪涌电压时从p型阱区5朝向n型阱区3的载流子(主要是空穴)的流动情况进行详细说明。图3是表示对图1的高耐压集成电路装置施加有负浪涌电压时的载流子的运动的说明图。在图3中，从p型阱区5朝向第二高浓度区51的箭头是通过图2所示的寄生pn二极管31而成为主导的空穴的流动32。记载在p型阱区5和n-型阱区4上的二极管是图2的寄生pn二极管31。带X字标记的箭头如图2所示，是利用成为电位势垒的p-型分离区53而使空穴从n-型阱区4向Vs电位区81的流动33得到抑制的状态。
如图2、图3所示，当分别借由HVIC 50的Vs和H-VDD向第一拾取电极145和第二拾取电极52输入了负浪涌电压时，寄生pn二极管31被正向偏置，空穴向Vs电位区81等的配置了高侧电路部217的n型阱区3侧流动，电子向p型阱区5(第一高浓度区143)侧流动。此时，已流入n型阱区3的空穴不流向n型阱区3的被p-型分离区53以结分离的方式进行分离的内侧(由符号33表示的带X字标记的箭头)，在图3中，积极地流入由虚线包围的H-OUT焊盘、Vs焊盘和GND焊盘附近(以下，称为寄生pn二极管区)，流入H-VDD电位的第二拾取电极52(符号32所示的箭头)。这样，能够抑制空穴向配置得比p-型分离区53更靠内侧的Vs电位区81的流入。
如以上所说明，根据实施方式1，通过以包围由配置于Vs电位区和H-VDD电位区等的各区域构成的高侧电路部的逻辑部的方式设置p-型分离区，将高侧电路部的逻辑部与耐压区分离，且在该p-型分离区的外侧(耐压区侧)配置被固定到H-VDD电位的第二高浓度区和第二拾取电极，从而向第二拾取电极流动的电流(空穴)成为主导，即使在产生负浪涌电压时也能够降低向Vs电位区的空穴注入量。另外，根据实施方式1，由于向第二拾取电极流动的电流(空穴)成为主导，所以能够降低流入到配置于HVJT的构成上拉电平电路的n沟道MOSFET的漏极的空穴注入量。因此，即使在实现了小型化到产生HVJT与配置有高侧电路部的Vs电位区之间的距离窄的对置位置的程度的情况下，也不易引起高侧电路部的逻辑部的误动作(误信号传输)和/或因闩锁导致的损坏。因此，能够提供在不使芯片面积增大的情况下防止因负浪涌电压导致的高侧电路部的逻辑部的误动作、损坏的HVIC。
(实施方式2)
接下来，对实施方式2的半导体集成电路装置(HVIC)的结构进行说明。图4是表示实施方式2的高耐压集成电路装置的主要部分的结构的截面图。图5是表示实施方式2的高耐压集成电路装置的另一个例子的主要部分的结构的截面图。实施方式2的HVIC与实施方式1的HVIC的不同之处在于：以与n-型阱区4接触的方式配置有p-型分离区53。具体而言，如图4(a)所示，可以在n型阱区3与n-型阱区4之间，以与n型阱区3和n-型阱区4接触的方式配置p-型分离区53。另外，如图4(b)所示，可以通过采用以n型阱区3与n-型阱区4不接触的方式形成而p型半导体基板1在表面露出的构成形成p型分离区153来代替p-型分离区53。另外，如图5所示，可以以从基板正面贯通n-型阱区4并到达p型半导体基板1的余留部分的方式形成p-型分离区53，以被配置于内周侧和外周侧的n-型阱区4彼此所夹的方式配置p-型分离区53。
此时，将构成上拉电平电路210的n沟道MOSFET 211的n+型漏区142和/或沿着p-型分离区53的外周配置的第二高浓度区51配置于n-型阱区4。另外，电平转换电阻212由n-型阱区4的被n+型漏区142与与该n+型漏区142对置的第二高浓度区51所夹的部分构成。这样，能够与实施方式1同样地进行实施方式2的HVIC的电平转换电路动作。另外，p-型分离区53的宽度以从与n型阱区3之间的pn结(内周侧)和与n-型阱区4之间的pn结(外周侧)分别延伸的耗尽层彼此在p-型分离区53内接触的方式进行设定。应予说明，在图4(b)的例子中，在n型阱区3与n-型阱区4之间形成p型分离区153，但也可以将n型阱区3或n-型阱区4分离成多个而形成。
如以上所说明，根据实施方式2，能够获得与实施方式1同样的效果。
(实施方式3)
接下来，对实施方式3的半导体集成电路装置(HVIC)的结构进行说明。图6是表示实施方式3的高耐压集成电路装置的主要部分的结构的截面图。实施方式3的HVIC 60与实施方式1的HVIC的不同之处在于：以对作为耐压区的n-型阱区4内进行结分离的方式配置有p-型分离区(分离区)63。具体而言，p-型分离区63将置位侧和复位侧的n沟道MOSFET 211与Vs电位区81和H-VDD电位区82以结分离的方式进行分离。以下，以配置了与p型阱区5接触而成为环状的大致U字状的3个p-型分离区63(以下，称为第一p-型分离区63a～第三p-型分离区63c)的情况为例对p-型分离区63的平面布局进行说明。
第一p-型分离区63a、第二p-型分离区63b分别将n沟道MOSFET 211和与n沟道MOSFET 211对置的第二高浓度区51与Vs电位区81和H-VDD电位区82以结分离的方式进行分离。具体而言，第一p-型分离区63a被配置成包围置位用的n沟道MOSFET 211的大致U字状，其两端部横穿n-型阱区4而与p型阱区5接触。第二p-型分离区63b与第一p-型分离区63a同样地被配置成大致U字状，与p型阱区5接触地包围复位用的n沟道MOSFET 211。
第三p-型分离区63c将沿着n型阱区3的外周的边13b～13d而配置的各第二高浓度区51与Vs电位区81和H-VDD电位区82以结分离的方式进行分离。具体而言，第三p-型分离区63c被配置为通过沿着n型阱区3的外周的3个边13b～13d而配置的各第二高浓度区51与第三高浓度区54、Vs电位区81和H-VDD电位区82之间，并包围该第二高浓度区51的大致U字状，其两端部横穿n-型阱区4而与p型阱区5接触。即，第三p-型分离区63c与p型阱区5接触并包围沿着n型阱区3的外周的边13b～13c配置的第二高浓度区51。
p-型分离区63的宽度是即使在H-VDD焊盘的电位突然上升到600V左右的高电位的情况下也能够维持耐压特性的宽度。具体而言，对于p-型分离区63的宽度，可以以从p-型分离区63的与内侧的n型区域(n型阱区3或n-型阱区4)之间的pn结(内周侧)，和p-型分离区63的与外侧的n型区域之间的pn结(外周侧)分别延伸的耗尽层彼此在p-型分离区63内接触的方式进行设定。即，p-型分离区63的宽度以使p-型分离区63耗尽的方式设定。更具体而言，p-型分离区63的宽度例如可以为10μm以上且20μm以下的程度。
在实施方式3中，由于利用p-型分离区63将沿着n型阱区3的外周的边13a配置的第二高浓度区51与沿着n型阱区3的外周的边13c、13d配置的第二高浓度区51以结分离的方式进行分离，所以无法形成由n型阱区3的内部电阻构成的电平转换电阻212a、212b。因此，例如通过在基板(n型阱区3)上隔着绝缘膜而配置的多晶硅电阻，从而将n沟道MOSFET 211的n+型漏区142(142a、142b)与H-VDD焊盘或第三高浓度区54连接。这样，能够与实施方式1同样地进行电平转换电路动作。
如以上所说明，根据实施方式3，能够获得与实施方式1、2同样的效果。
(实施方式4)
接下来，对实施方式4的半导体集成电路装置(HVIC)的结构进行说明。图7是表示实施方式4的高耐压集成电路装置的主要部分的结构的截面图。图8是表示沿图7的切割线B-B'的截面结构的截面图。实施方式4的HVIC 70与实施方式1的HVIC的不同之处在于：利用介电区(分离区)73将n型阱区3内以介电分离的方式进行分离，来代替将n型阱区3内以结分离的方式进行分离的p-型分离区。介电区73例如是在比n型阱区3的深度更深的沟槽71的内部填入例如氧化膜(SiO2)等通常的介电材料膜72而形成的。
与实施方式1同样地，介电区73沿着n型阱区3的n型阱区3的外周而被配置成环状，将n型阱区3的内侧(芯片中央部侧)的部分与比p-型分离区53更靠外侧(芯片外周部侧)的部分以结分离的方式进行分离。为了形成介电区73，例如可以在形成了n型阱区3之后，通过蚀刻形成从基板正面贯通n型阱区3而到达p型半导体基板1的余留部分的沟槽71，其后，在沟槽71的内部填入介电材料膜72。
另外，可以利用实施方式2，在n型阱区3与n-型阱区4之间，以与n型阱区3和n-型阱区4接触的方式配置介电区73。另外，也可以以从基板正面贯通n-型阱区4而到达p型半导体基板1的余留部分的方式形成沟槽7并填入介电材料膜72，以被配置于内周侧和外周侧的n-型阱区4彼此夹住的方式配置介电区73。
另外，在上述的实施方式2、3中应用实施方式4，而设置介电区73代替p-型分离区的情况下也能够得到与实施方式4同样的效果。
如以上所说明，根据实施方式4，能够获得与实施方式1～3同样的效果。
(实施方式5)
接下来，对实施方式5的半导体集成电路装置(HVIC)的结构进行说明。实施方式5的HVIC与实施方式1的HVIC的不同之处在于：使用在p型半导体基板1上层叠n型外延生长层而成的外延基板(半导体芯片)和/或由p-型外延层和埋入式n+型半导体层构成的埋入式外延基板构成HVIC来代替构成高电位区、低电位区和HVJT的n型区域(图1的n型阱区3和n-型阱区2、4)。此时，p型阱区5可以设为贯通n型外延生长层而到达下层的p型半导体层(p型半导体基板1、p-型外延层)的深度。
图9是表示实施方式5的高耐压集成电路装置的主要部分的结构的截面图。在图9中，是在p型半导体基板1表面导入用于形成n+型埋入层3a的杂质之后，在p型半导体基板1上层叠外延层4a，在n+型埋入层3a上形成由从外延层4a的表面形成的扩散层构成的n型阱区3b的埋入式外延生长基板的例子。以从外延层4a的表面到达p型半导体基板1的方式，利用扩散层形成p-型分离区83。
另外，在上述的实施方式2～4中应用实施方式5，而使用了外延基板、埋入式外延基板的情况下，也能够获得与实施方式5同样的效果。
如以上说明，根据实施方式5，能够获得与实施方式1～4同样的效果。
以上，在本发明中，不限于上述的各实施方式，能够应用于在高侧电路部与HVJT之间形成有寄生的pn结部(寄生pn二极管)的各种集成电路。另外，即便使半导体层或半导体区的导电型(n型、p型)反转，各实施方式也同样成立。
产业上的可利用性
如上所述，本发明的半导体集成电路装置对在例如PWM逆变器、开关电源等中的向功率设备的栅极传输导通/关断的驱动信号的情况等使用的高耐压集成电路装置有用。

Claims (7)

1.一种半导体集成电路装置，其特征在于，具备：
第一个第二导电型阱区，其设置于第一导电型半导体层的一个面的表面层，供给大于等于第二电位的电位；
第二个第二导电型阱区，其以与所述第一个第二导电型阱区接触的方式设置在所述第一导电型半导体层的一个面的表面层，并包围所述第一个第二导电型阱区的周围，且所述第二个第二导电型阱区的杂质浓度比所述第一个第二导电型阱区的杂质浓度低；
第一导电型阱区，其以与所述第二个第二导电型阱区接触的方式设置在所述第一导电型半导体层的一个面的表面层，且包围所述第二个第二导电型阱区的周围；
分离区，其将所述第一个第二导电型阱区内的预定区与比所述预定区更靠近外侧的区域电分离；
第一个第二导电型高浓度区，其被设置于所述第一个第二导电型阱区或所述第二个第二导电型阱区的内部的比所述分离区更靠近外侧的位置，且所述第一个第二导电型高浓度区的杂质浓度比所述第一个第二导电型阱区的杂质浓度高；
第二个第二导电型高浓度区，其被设置于所述第一个第二导电型阱区或所述第二个第二导电型阱区的内部的比所述分离区更靠近内侧的位置，且所述第二个第二导电型高浓度区的杂质浓度比所述第一个第二导电型阱区的杂质浓度高；
第一电极，其与所述第一个第二导电型高浓度区接触，通过所述第一个第二导电型高浓度区而对所述第一个第二导电型阱区或所述第二个第二导电型阱区施加比所述第二电位高的第三电位；以及
第二电极，其与所述第二个第二导电型高浓度区接触，通过所述第二个第二导电型高浓度区而对所述第一个第二导电型阱区或所述第二个第二导电型阱区施加所述第三电位。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，所述分离区被配置为包围所述预定区的环状。
3.根据权利要求1所述的半导体集成电路装置，其特征在于，所述分离区以通过所述预定区与所述第一个第二导电型高浓度区之间，且横切所述第二个第二导电型阱区并到达所述第一导电型阱区的方式配置，将所述预定区与比所述第一个第二导电型高浓度区更靠近外侧的区域分离。
4.根据权利要求1所述的半导体集成电路装置，其特征在于，所述分离区是第一导电型半导体区或介电区。
5.根据权利要求1～4中任一项所述的半导体集成电路装置，其特征在于，还具备：
第三个第二导电型阱区，隔着所述第一导电型阱区，在与所述第一个第二导电型阱区相反的一侧设置在所述第一导电型半导体层的一个面的表面层；
第一电路部，其被设置于所述第三个第二导电型阱区，从以第一电位为基准的第一低电压电源供给比所述第一电位高的第四电位；
第二电路部，其被设置于所述第一个第二导电型阱区，从以所述第二电位为基准的第二低电压电源供给所述第三电位；以及
第三电路部，其被设置于所述第二个第二导电型阱区和所述第一导电型阱区，连接到所述第一电路部与所述第二电路部之间，将从所述第一电路部输入的信号的电压电平变换并输出到所述第二电路部，
所述第二电路部基于从所述第三电路部输出的信号，输出串联连接的2个晶体管的高电位侧的所述晶体管的栅极信号。
6.根据权利要求5所述的半导体集成电路装置，其特征在于，所述第二电位是从以串联的方式连接的2个所述晶体管的主电路电源的高电位侧电位到所述第一电位之间的浮动电位。
7.根据权利要求5所述的半导体集成电路装置，其特征在于，向所述预定区供给所述第二电位。
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