JPH0964357A - 誘電体分離型半導体装置 - Google Patents
誘電体分離型半導体装置Info
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- JPH0964357A JPH0964357A JP21932295A JP21932295A JPH0964357A JP H0964357 A JPH0964357 A JP H0964357A JP 21932295 A JP21932295 A JP 21932295A JP 21932295 A JP21932295 A JP 21932295A JP H0964357 A JPH0964357 A JP H0964357A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Abstract
(57)【要約】
【課題】ＩＣとの複合化時にラッアップを抑制できる誘
電体分離型半導体装置を提供する。 【解決手段】 ｎ形半導体基板１内に、ｐ+ 形アノード
領域２と、ｐ形ウェル４とが夫々別々の位置に形成さ
れ、ｎ+ 形カソード領域３が、ｐ形ウェル４内に形成さ
れている。ここで、ｎ形半導体基板１は、ｎ+ 形カソー
ド領域３およびｐ形ウェル４が形成されている領域での
厚さが、ｐ+ 形アノード領域２が形成されている領域で
の厚さよりも厚い。ｎ形半導体基板１の裏面には、第２
の酸化膜１１を介して支持基板であるｐ形半導体基板１
０が接合されている。ｎ形半導体基板１の主表面から裏
面の第２の酸化膜１１に至るまで、内壁を第１の酸化膜
５で覆った縦型の溝（トレンチ）９が設けられている。
電体分離型半導体装置を提供する。 【解決手段】 ｎ形半導体基板１内に、ｐ+ 形アノード
領域２と、ｐ形ウェル４とが夫々別々の位置に形成さ
れ、ｎ+ 形カソード領域３が、ｐ形ウェル４内に形成さ
れている。ここで、ｎ形半導体基板１は、ｎ+ 形カソー
ド領域３およびｐ形ウェル４が形成されている領域での
厚さが、ｐ+ 形アノード領域２が形成されている領域で
の厚さよりも厚い。ｎ形半導体基板１の裏面には、第２
の酸化膜１１を介して支持基板であるｐ形半導体基板１
０が接合されている。ｎ形半導体基板１の主表面から裏
面の第２の酸化膜１１に至るまで、内壁を第１の酸化膜
５で覆った縦型の溝（トレンチ）９が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体分離型半導
体装置に関し、特に、誘電体分離型の絶縁ゲート型バイ
ポーラトランジスタに関するものである。
体装置に関し、特に、誘電体分離型の絶縁ゲート型バイ
ポーラトランジスタに関するものである。
【０００２】
【従来の技術】従来より、半導体装置の素子分離技術と
して、拡散分離技術および誘電体（絶縁体）分離技術が
知られているが、絶縁体分離技術は、素子（デバイス）
が絶縁体で完全に分離されるため、拡散分離技術と比べ
て絶縁性が高く、寄生容量が小さい等の利点を有するの
で、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造の高耐圧・大容量のパワー素子へ利用されてい
る。。
して、拡散分離技術および誘電体（絶縁体）分離技術が
知られているが、絶縁体分離技術は、素子（デバイス）
が絶縁体で完全に分離されるため、拡散分離技術と比べ
て絶縁性が高く、寄生容量が小さい等の利点を有するの
で、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造の高耐圧・大容量のパワー素子へ利用されてい
る。。
【０００３】従来の誘電体分離型の横型絶縁ゲート型バ
イポーラトランジスタ（以下、ＳＯＩ型ＬＩＧＢＴと称
す）の構造を図４により説明する。従来のＳＯＩ型ｎチ
ャネルＬＩＧＢＴ（以下、ｎチャネルＬＩＧＢＴと略称
する）は、ｎ形半導体基板２１内に、ｐ+ 形アノード領
域２と、ｐ形領域（以下、ｐ形ウェルと称す）４とが夫
々別々の位置に形成され、ｎ+ 形カソード領域３が、ｐ
形ウェル４内に形成されている。ｐ+ 形アノード領域２
にはアノード電極７が、ｐ形ウェル４の一部およびｎ+
形カソード領域３の一部にはカソード電極８が、ｎ+ 形
カソード領域およびｐ形ウェル４およびｎ形半導体基板
２１上には第１の酸化膜５を介してゲート電極６が、夫
々形成されている。カソード形半導体基板２１の裏面に
は、第２の酸化膜２９を介して支持基板２０が接合され
ＳＯＩ構造を構成している。また、ｎ形半導体基板２１
には、素子を横方向に絶縁分離するための溝９が第２の
酸化膜２９に達する深さまで形成されていて、溝９には
第１の酸化膜５が埋め込まれている。
イポーラトランジスタ（以下、ＳＯＩ型ＬＩＧＢＴと称
す）の構造を図４により説明する。従来のＳＯＩ型ｎチ
ャネルＬＩＧＢＴ（以下、ｎチャネルＬＩＧＢＴと略称
する）は、ｎ形半導体基板２１内に、ｐ+ 形アノード領
域２と、ｐ形領域（以下、ｐ形ウェルと称す）４とが夫
々別々の位置に形成され、ｎ+ 形カソード領域３が、ｐ
形ウェル４内に形成されている。ｐ+ 形アノード領域２
にはアノード電極７が、ｐ形ウェル４の一部およびｎ+
形カソード領域３の一部にはカソード電極８が、ｎ+ 形
カソード領域およびｐ形ウェル４およびｎ形半導体基板
２１上には第１の酸化膜５を介してゲート電極６が、夫
々形成されている。カソード形半導体基板２１の裏面に
は、第２の酸化膜２９を介して支持基板２０が接合され
ＳＯＩ構造を構成している。また、ｎ形半導体基板２１
には、素子を横方向に絶縁分離するための溝９が第２の
酸化膜２９に達する深さまで形成されていて、溝９には
第１の酸化膜５が埋め込まれている。
【０００４】以下、上記ｎチャネルＬＩＧＢＴの動作を
簡単に説明する。ｎチャネルＬＩＧＢＴがノーマリ・オ
フ型であり且つオフ状態の時、ゲート電極６に正の電圧
を印加し、電圧を高くしていくと、ゲート電極６直下の
ｐ形ウェル４の表面領域にｎ形反転層（ｎ形チャネル）
が形成され、ｎ+ 形カソード領域３からｎ形チャネルを
通してｐ+ 形アノード領域２に向かって電子が流れる
（電流は、ｐ+ 形アノード領域２からｎ+ 形カソード領
域３へ向かって流れる）。
簡単に説明する。ｎチャネルＬＩＧＢＴがノーマリ・オ
フ型であり且つオフ状態の時、ゲート電極６に正の電圧
を印加し、電圧を高くしていくと、ゲート電極６直下の
ｐ形ウェル４の表面領域にｎ形反転層（ｎ形チャネル）
が形成され、ｎ+ 形カソード領域３からｎ形チャネルを
通してｐ+ 形アノード領域２に向かって電子が流れる
（電流は、ｐ+ 形アノード領域２からｎ+ 形カソード領
域３へ向かって流れる）。
【０００５】この電子の流れによって、ｐ+ 形アノード
領域２と、ベース領域を兼ねるｎ形半導体基板２１と、
ｐ形ウェル４とで構成されるｐｎｐトランジスタにおい
て、ｎ形半導体基板２１（ベース領域）に電子の注入が
起こる。このため、ｎ形半導体基板２１では伝導度変調
が起こり、前記ｐｎｐトランジスタは、オフ状態からオ
ン状態へと移行する。前記ｐｎｐトランジスタをオン状
態からオフ状態へ移行させるには、ゲート電極６への印
加電圧を零ボルト以下にすることによってｎ形チャネル
をなくし、ｎ形半導体基板２１への電子の注入をなくせ
ばよい。
領域２と、ベース領域を兼ねるｎ形半導体基板２１と、
ｐ形ウェル４とで構成されるｐｎｐトランジスタにおい
て、ｎ形半導体基板２１（ベース領域）に電子の注入が
起こる。このため、ｎ形半導体基板２１では伝導度変調
が起こり、前記ｐｎｐトランジスタは、オフ状態からオ
ン状態へと移行する。前記ｐｎｐトランジスタをオン状
態からオフ状態へ移行させるには、ゲート電極６への印
加電圧を零ボルト以下にすることによってｎ形チャネル
をなくし、ｎ形半導体基板２１への電子の注入をなくせ
ばよい。
【０００６】上記ｎチャネルＬＩＧＢＴのオフ状態で、
ゲート電圧が零ボルトの時、アノード・カソード間電圧
（耐圧）は、一般に、素子の空乏化による電界を緩和す
るフィールドプレートと呼ばれる高耐圧構造と、ｎ形半
導体基板２１の比抵抗および厚さとで決定される。すな
わち、オフ状態では、カソード電極８で接続されたｐ形
ウェル４および第２の酸化膜２９の両方から半導体基板
２１中に、アノード電圧に依存して空乏層が伸び、電界
強度がある一定値になった時点で素子が降伏する。この
降伏する時点のアノード電圧が耐圧となる。
ゲート電圧が零ボルトの時、アノード・カソード間電圧
（耐圧）は、一般に、素子の空乏化による電界を緩和す
るフィールドプレートと呼ばれる高耐圧構造と、ｎ形半
導体基板２１の比抵抗および厚さとで決定される。すな
わち、オフ状態では、カソード電極８で接続されたｐ形
ウェル４および第２の酸化膜２９の両方から半導体基板
２１中に、アノード電圧に依存して空乏層が伸び、電界
強度がある一定値になった時点で素子が降伏する。この
降伏する時点のアノード電圧が耐圧となる。
【０００７】通常、ｐ形ウェル４から伸びた空乏層によ
る表面電界は、ｎ+ 形カソード領域３と同電位のゲート
電極６によるフィールドプレートにより緩和される。こ
のため、ｎ形半導体基板２１内の最高電界は、ｐ+ 形ア
ノード領域２直下の第２の酸化膜２９とｎ形半導体基板
２１との界面で発生する。結果として、ｎ形半導体基板
２１の比抵抗で決定される臨界電界値に一致した時点で
素子は降伏し、耐圧が決定される。つまり、高耐圧構造
がｎ形半導体基板２１の比抵抗に対して適切であり且つ
ｐ形ウェル４端からｐ+ 形アノード領域２までの距離が
適切であれば、素子の耐圧は、ｎ形半導体基板２１の厚
さ（ｔ）とｎ形半導体基板２１のキャリア濃度（ｎ）と
の積（ｎ・ｔ積）で略決定される。最高の耐圧を得るた
めには、ｎ形半導体基板２１の厚さ（ｔ）とｎ形半導体
基板２１のキャリア濃度（ｎ）との積（ｎ・ｔ積）は、
１〜１．２×１０12ｃｍ-2が適切である。
る表面電界は、ｎ+ 形カソード領域３と同電位のゲート
電極６によるフィールドプレートにより緩和される。こ
のため、ｎ形半導体基板２１内の最高電界は、ｐ+ 形ア
ノード領域２直下の第２の酸化膜２９とｎ形半導体基板
２１との界面で発生する。結果として、ｎ形半導体基板
２１の比抵抗で決定される臨界電界値に一致した時点で
素子は降伏し、耐圧が決定される。つまり、高耐圧構造
がｎ形半導体基板２１の比抵抗に対して適切であり且つ
ｐ形ウェル４端からｐ+ 形アノード領域２までの距離が
適切であれば、素子の耐圧は、ｎ形半導体基板２１の厚
さ（ｔ）とｎ形半導体基板２１のキャリア濃度（ｎ）と
の積（ｎ・ｔ積）で略決定される。最高の耐圧を得るた
めには、ｎ形半導体基板２１の厚さ（ｔ）とｎ形半導体
基板２１のキャリア濃度（ｎ）との積（ｎ・ｔ積）は、
１〜１．２×１０12ｃｍ-2が適切である。
【０００８】一方、ｎチャネルＬＩＧＢＴのオン状態で
は、図５に示すように、ｐ形ウェル４表面に形成された
ｎ形チャネルを介してｎ+ 形カソード領域３からｐ+ ア
ノード領域２へ電子が注入されるとともに、ｐ+ 形アノ
ード領域２からｐ形ウェル４へ正孔が流れ込む。ここ
で、ｐ形ウェル４には（直列の）内部抵抗があるので、
ｎ+ 形カソード領域３とｐ形ウェル４との間に電位差が
生じる。
は、図５に示すように、ｐ形ウェル４表面に形成された
ｎ形チャネルを介してｎ+ 形カソード領域３からｐ+ ア
ノード領域２へ電子が注入されるとともに、ｐ+ 形アノ
ード領域２からｐ形ウェル４へ正孔が流れ込む。ここ
で、ｐ形ウェル４には（直列の）内部抵抗があるので、
ｎ+ 形カソード領域３とｐ形ウェル４との間に電位差が
生じる。
【０００９】この電位差が、ｐ形ウェル４とｎ+ 形カソ
ード領域３とで構成されるｐｎ接合を順方向バイアスす
るのに十分な大きさであれば、ｎ+ 形カソード領域３
と、ｐ形ウェル４と、ｎ形半導体基板２１とで構成され
るｎｐｎトランジスタはオンする。結果として、上記ｎ
ｐｎトランジスタは、前記ｐｎｐトランジスタと接続さ
れているため、ｐ+ 形アノード領域２、ｎ形半導体基板
２１、ｐ形ウェル４、ｎ+形カソード領域３で形成され
るｐｎｐｎサイリスタをオンさせる、すなわち、ラッチ
アップを引き起こす。
ード領域３とで構成されるｐｎ接合を順方向バイアスす
るのに十分な大きさであれば、ｎ+ 形カソード領域３
と、ｐ形ウェル４と、ｎ形半導体基板２１とで構成され
るｎｐｎトランジスタはオンする。結果として、上記ｎ
ｐｎトランジスタは、前記ｐｎｐトランジスタと接続さ
れているため、ｐ+ 形アノード領域２、ｎ形半導体基板
２１、ｐ形ウェル４、ｎ+形カソード領域３で形成され
るｐｎｐｎサイリスタをオンさせる、すなわち、ラッチ
アップを引き起こす。
【００１０】一度ラッチアップしたｎチャネルＬＩＧＢ
Ｔのオンオフ制御は、ゲート電極６への印加電圧制御で
は不可能であり、ｎチャネルＬＩＧＢＴは、前記ｐｎｐ
ｎサイリスタの電流が保持電流以下になるまで、オン状
態を保持する。このような、ラッチアップを抑制するた
めに、現状では、ｐ形ウェル４全体、或いは、ｐ形ウェ
ル４内のｎ+ 形カソード領域３直下層のみｐ形不純物の
濃度を高くすることによって、ｐ形ウエル４の内部抵抗
を小さくし、正孔電流による内部抵抗での電圧降下を少
なくする工夫がされている。
Ｔのオンオフ制御は、ゲート電極６への印加電圧制御で
は不可能であり、ｎチャネルＬＩＧＢＴは、前記ｐｎｐ
ｎサイリスタの電流が保持電流以下になるまで、オン状
態を保持する。このような、ラッチアップを抑制するた
めに、現状では、ｐ形ウェル４全体、或いは、ｐ形ウェ
ル４内のｎ+ 形カソード領域３直下層のみｐ形不純物の
濃度を高くすることによって、ｐ形ウエル４の内部抵抗
を小さくし、正孔電流による内部抵抗での電圧降下を少
なくする工夫がされている。
【００１１】
【発明が解決しようとする課題】ところで、パワー素子
である上記ＳＯＩ型ＬＩＧＢＴとＩＣとの複合化を図る
場合、低耐圧素子であるＩＣは、ｎ形活性層（つまりｎ
形半導体基板）の膜厚が厚いと高速動作ができず、ま
た、オン抵抗が高くなるという不都合が生じる。このた
め、図６に示すように、ｎ形半導体基板３１の厚さを、
図５に示したｎ形半導体基板２１の厚さより薄くする
と、ｐ形ウェル４の下端が浅くなってしまい、正孔電流
が流れる通路の断面積が低下する。すると、ｐ形ウェル
４の内部抵抗が増加し、ラッチアップが起きやすくなる
という問題がある。
である上記ＳＯＩ型ＬＩＧＢＴとＩＣとの複合化を図る
場合、低耐圧素子であるＩＣは、ｎ形活性層（つまりｎ
形半導体基板）の膜厚が厚いと高速動作ができず、ま
た、オン抵抗が高くなるという不都合が生じる。このた
め、図６に示すように、ｎ形半導体基板３１の厚さを、
図５に示したｎ形半導体基板２１の厚さより薄くする
と、ｐ形ウェル４の下端が浅くなってしまい、正孔電流
が流れる通路の断面積が低下する。すると、ｐ形ウェル
４の内部抵抗が増加し、ラッチアップが起きやすくなる
という問題がある。
【００１２】パワー素子であるＳＯＩ型ＬＩＧＢＴを低
耐圧素子であるＩＣと複合化するには、ＩＣとパワー素
子との電気的な絶縁分離技術が重要である。ｎ形半導体
層の膜厚（つまり、ｎ形半導体基板の膜厚）が厚い場
合、横方向を電気的に分離する方法としては、異方性エ
ッチングによってＶ字型の溝或いはトレンチを形成し、
前記溝あるいは前記トレンチをポリシリコン等からなる
誘電体で埋めることにより絶縁分離する方法が一般的で
ある。
耐圧素子であるＩＣと複合化するには、ＩＣとパワー素
子との電気的な絶縁分離技術が重要である。ｎ形半導体
層の膜厚（つまり、ｎ形半導体基板の膜厚）が厚い場
合、横方向を電気的に分離する方法としては、異方性エ
ッチングによってＶ字型の溝或いはトレンチを形成し、
前記溝あるいは前記トレンチをポリシリコン等からなる
誘電体で埋めることにより絶縁分離する方法が一般的で
ある。
【００１３】しかし、上記方法は製造工程が複雑であ
り、また、ＩＣ製造工程との共通の工程がないという問
題がある。このため、ＩＣとパワー素子との複合化を考
えた場合、素子間分離をＩＣ製造工程でよく用いられる
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
ＳＩｌｉｃｏｎ）法によって形成された酸化膜により電
気的に絶縁分離したり、比較的浅い分離溝を形成するこ
とにより電気的に絶縁分離せざるをえない。しかしなが
ら、ｎ形半導体基板の厚さが薄くなると、ラッチアップ
し易い問題があり、実用化は非常に難しい。
り、また、ＩＣ製造工程との共通の工程がないという問
題がある。このため、ＩＣとパワー素子との複合化を考
えた場合、素子間分離をＩＣ製造工程でよく用いられる
ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
ＳＩｌｉｃｏｎ）法によって形成された酸化膜により電
気的に絶縁分離したり、比較的浅い分離溝を形成するこ
とにより電気的に絶縁分離せざるをえない。しかしなが
ら、ｎ形半導体基板の厚さが薄くなると、ラッチアップ
し易い問題があり、実用化は非常に難しい。
【００１４】本発明は上記事由に鑑みて為されたもので
あり、その目的は、ラッチアップを抑制できる誘電分離
型半導体装置を提供することにある。
あり、その目的は、ラッチアップを抑制できる誘電分離
型半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、半導体基板の主表面にアノード
領域およびウェル領域およびカソード領域およびゲート
領域を備え且つ前記半導体基板の裏面に誘電体を介して
支持基板が接続される誘電体分離型半導体装置におい
て、前記半導体基板は、前記カソード領域および前記ウ
ェル領域が存在する領域での厚さがアノード領域が存在
する領域の厚さよりも厚いことを特徴とするので、ラッ
チアップを抑制できる。
目的を達成するために、半導体基板の主表面にアノード
領域およびウェル領域およびカソード領域およびゲート
領域を備え且つ前記半導体基板の裏面に誘電体を介して
支持基板が接続される誘電体分離型半導体装置におい
て、前記半導体基板は、前記カソード領域および前記ウ
ェル領域が存在する領域での厚さがアノード領域が存在
する領域の厚さよりも厚いことを特徴とするので、ラッ
チアップを抑制できる。
【００１６】請求項２の発明は、半導体基板の主表面に
アノード領域およびウェル領域およびカソード領域およ
びゲート領域を備え且つ前記半導体基板の裏面に誘電体
を介して支持基板が接続される誘電体分離型半導体装置
において、前記ウェル領域は前記カソード領域直下に形
成され且つ前記カソード領域下方で前記誘電体中まで伸
びて形成されて成ることを特徴とするので、半導体基板
の厚さを薄くしてもラッチアップを抑制できる。
アノード領域およびウェル領域およびカソード領域およ
びゲート領域を備え且つ前記半導体基板の裏面に誘電体
を介して支持基板が接続される誘電体分離型半導体装置
において、前記ウェル領域は前記カソード領域直下に形
成され且つ前記カソード領域下方で前記誘電体中まで伸
びて形成されて成ることを特徴とするので、半導体基板
の厚さを薄くしてもラッチアップを抑制できる。
【００１７】
（実施の形態１）本実施の形態は、請求項１に対応する
ものであり以下、図１および図２により説明する。本実
施の形態のｎチャネルＬＩＧＢＴの基本構成は従来例と
同じであり、ｎ形半導体基板１内に、ｐ+ 形アノード領
域２と、ｐ形ウェル４とが夫々別々の位置に形成され、
ｎ+ 形カソード領域３が、ｐ形ウェル４内に形成されて
いる。ｐ+形アノード領域２にはアノード電極７が、ｐ
形ウェル４の一部およびｎ+ 形カソード領域３の一部に
はカソード電極８が、ｎ+ 形カソード領域およびｐ形ウ
ェル４およびｎ形半導体基板１上には第１の酸化膜５を
介してゲート電極６が、夫々形成されている。更に、ｎ
形半導体基板１の裏面には、第２の酸化膜１１を介して
支持基板であるｐ形半導体基板１０が接合されている。
また更に、ｎ形半導体基板１の主表面から裏面の第２の
酸化膜１１に至るまで、内壁を第１の酸化膜５で覆った
縦型の溝（トレンチ）９が設けられている。なお、カソ
ード電位は、通常、グランドである。
ものであり以下、図１および図２により説明する。本実
施の形態のｎチャネルＬＩＧＢＴの基本構成は従来例と
同じであり、ｎ形半導体基板１内に、ｐ+ 形アノード領
域２と、ｐ形ウェル４とが夫々別々の位置に形成され、
ｎ+ 形カソード領域３が、ｐ形ウェル４内に形成されて
いる。ｐ+形アノード領域２にはアノード電極７が、ｐ
形ウェル４の一部およびｎ+ 形カソード領域３の一部に
はカソード電極８が、ｎ+ 形カソード領域およびｐ形ウ
ェル４およびｎ形半導体基板１上には第１の酸化膜５を
介してゲート電極６が、夫々形成されている。更に、ｎ
形半導体基板１の裏面には、第２の酸化膜１１を介して
支持基板であるｐ形半導体基板１０が接合されている。
また更に、ｎ形半導体基板１の主表面から裏面の第２の
酸化膜１１に至るまで、内壁を第１の酸化膜５で覆った
縦型の溝（トレンチ）９が設けられている。なお、カソ
ード電位は、通常、グランドである。
【００１８】本実施の形態のｎチャネルＬＩＧＢＴの特
徴とするところは、ｎ+ 形カソード領域３およびｐ形ウ
ェル４が形成されている領域のｎ形半導体基板１の厚さ
が、ｐ+ 形アノード領域２が形成されているｎ形半導体
基板１の厚さよりも厚いことにある。ここで、ｎ+ 形カ
ソード領域３およびｐ形ウェル４が形成されている領域
のｎ形半導体基板１の厚さは図４で示した従来のパワー
素子に用いられるｎ形半導体基板２１と略同じ厚さであ
り、ｐ+ 形アノード領域２が形成されている領域のｎ形
半導体基板１の厚さは図６に示した従来のＩＣに用いら
れるｎ形半導体基板３１と略同じ厚さのものを用いてい
る。
徴とするところは、ｎ+ 形カソード領域３およびｐ形ウ
ェル４が形成されている領域のｎ形半導体基板１の厚さ
が、ｐ+ 形アノード領域２が形成されているｎ形半導体
基板１の厚さよりも厚いことにある。ここで、ｎ+ 形カ
ソード領域３およびｐ形ウェル４が形成されている領域
のｎ形半導体基板１の厚さは図４で示した従来のパワー
素子に用いられるｎ形半導体基板２１と略同じ厚さであ
り、ｐ+ 形アノード領域２が形成されている領域のｎ形
半導体基板１の厚さは図６に示した従来のＩＣに用いら
れるｎ形半導体基板３１と略同じ厚さのものを用いてい
る。
【００１９】本ｎチャネルＬＩＧＢＴの基本的な動作は
従来例の図５で説明した動作に準じる。ところで、図４
に示した従来のｎチャネルＬＩＧＢＴは、ＩＣとの複合
化を図るにはｎ形半導体基板の厚さを図６に示すように
薄くしなければならない。しかし、ｎ形半導体基板の厚
さを薄くするとｐ形ウェル４の厚さが薄くなり、ｐ形ウ
ェル４の内部抵抗での電圧降下が大きくなり、ラッチア
ップが起こるという問題があった。
従来例の図５で説明した動作に準じる。ところで、図４
に示した従来のｎチャネルＬＩＧＢＴは、ＩＣとの複合
化を図るにはｎ形半導体基板の厚さを図６に示すように
薄くしなければならない。しかし、ｎ形半導体基板の厚
さを薄くするとｐ形ウェル４の厚さが薄くなり、ｐ形ウ
ェル４の内部抵抗での電圧降下が大きくなり、ラッチア
ップが起こるという問題があった。
【００２０】しかしながら、本ｎチャネルＬＩＧＢＴ
は、ｎ+ 形カソード領域３およびｐ形ウェル４が形成さ
れている領域のｎ形半導体基板１の厚さを図４に示した
従来のｎ形半導体基板２１の厚さと略同じにすることに
よって、ｐ形ウェル４の厚さは図４に示した従来の厚さ
を維持している。このため、正孔の流れに対して、正孔
の通路の断面積を減少することがない。つまり、ｐ形ウ
ェル４の内部抵抗は図４に示した従来の内部抵抗から増
加しないので、ラッチアップ発生を抑制できる。また、
ｐ+ 形アノード領域２が形成されている領域のｎ形半導
体基板１の厚さは図６に示した半導体基板３１と略同じ
厚さなので、ＩＣとの複合化を図る場合でも、電気的分
離が容易にできる。
は、ｎ+ 形カソード領域３およびｐ形ウェル４が形成さ
れている領域のｎ形半導体基板１の厚さを図４に示した
従来のｎ形半導体基板２１の厚さと略同じにすることに
よって、ｐ形ウェル４の厚さは図４に示した従来の厚さ
を維持している。このため、正孔の流れに対して、正孔
の通路の断面積を減少することがない。つまり、ｐ形ウ
ェル４の内部抵抗は図４に示した従来の内部抵抗から増
加しないので、ラッチアップ発生を抑制できる。また、
ｐ+ 形アノード領域２が形成されている領域のｎ形半導
体基板１の厚さは図６に示した半導体基板３１と略同じ
厚さなので、ＩＣとの複合化を図る場合でも、電気的分
離が容易にできる。
【００２１】なお、ｐ形ウェル４を高濃度化する工夫を
用いても良いことは勿論である。 （実施の形態２）本実施の形態は、請求項２に対応する
ものであり以下、図３により説明する。本実施の形態の
ｎチャネルＬＩＧＢＴの基本構成は図６に示した従来例
と同じであり、ｎ形半導体基板１内に、ｐ+ 形アノード
領域２と、ｐ形ウェル４とが夫々別々の位置に形成さ
れ、ｎ+ 形カソード領域３が、ｐ形ウェル４内に形成さ
れている。ｐ+ 形アノード領域２にはアノード電極７
が、ｐ形ウェル４の一部およびｎ+ 形カソード領域３の
一部にはカソード電極８が、ｎ+ 形カソード領域および
ｐ形ウェル４およびｎ形半導体基板１上には第１の酸化
膜５を介してゲート電極６が、夫々形成されている。更
に、ｎ形半導体基板１の裏面には、第２の酸化膜１９を
介して支持基板であるｐ形半導体基板１０が接合されて
いる。また更に、ｎ形半導体基板１の主表面から裏面の
第２の酸化膜１９に至るまで、内壁を第１の酸化膜５で
覆った縦型の溝（トレンチ）９が設けられている。な
お、カソード電位は、通常、グランドである。
用いても良いことは勿論である。 （実施の形態２）本実施の形態は、請求項２に対応する
ものであり以下、図３により説明する。本実施の形態の
ｎチャネルＬＩＧＢＴの基本構成は図６に示した従来例
と同じであり、ｎ形半導体基板１内に、ｐ+ 形アノード
領域２と、ｐ形ウェル４とが夫々別々の位置に形成さ
れ、ｎ+ 形カソード領域３が、ｐ形ウェル４内に形成さ
れている。ｐ+ 形アノード領域２にはアノード電極７
が、ｐ形ウェル４の一部およびｎ+ 形カソード領域３の
一部にはカソード電極８が、ｎ+ 形カソード領域および
ｐ形ウェル４およびｎ形半導体基板１上には第１の酸化
膜５を介してゲート電極６が、夫々形成されている。更
に、ｎ形半導体基板１の裏面には、第２の酸化膜１９を
介して支持基板であるｐ形半導体基板１０が接合されて
いる。また更に、ｎ形半導体基板１の主表面から裏面の
第２の酸化膜１９に至るまで、内壁を第１の酸化膜５で
覆った縦型の溝（トレンチ）９が設けられている。な
お、カソード電位は、通常、グランドである。
【００２２】本実施の形態のｎチャネルＬＩＧＢＴの特
徴とするところは、ｐ形ウェル４が第２の酸化膜１９の
内部まで伸びて形成されていることにある。ここで、ｎ
形半導体基板１の厚さは図６で示した従来のＩＣに用い
られるｎ形半導体基板３１と略同じ厚さのものである。
本ｎチャネルＬＩＧＢＴの基本的な動作は従来例の図５
で説明した動作に準ずる。
徴とするところは、ｐ形ウェル４が第２の酸化膜１９の
内部まで伸びて形成されていることにある。ここで、ｎ
形半導体基板１の厚さは図６で示した従来のＩＣに用い
られるｎ形半導体基板３１と略同じ厚さのものである。
本ｎチャネルＬＩＧＢＴの基本的な動作は従来例の図５
で説明した動作に準ずる。
【００２３】本ｎチャネルＬＩＧＢＴの特徴とするとこ
ろは、オン状態での正孔電流が、ｎ形半導体基板１２内
に埋め込み酸化膜１９内まで広がったｐ形ウェル４内に
流れるので、正孔の流れに対して、断面積を低下させる
ことがなく、ｐ形ウェル４の内部抵抗が増加することが
なく、ラッチアップを抑制できる。また、ｎ形半導体基
板１の膜厚は薄いので、ＩＣとの複合化を図る場合で
も、電気的な絶縁分離が容易にできる。
ろは、オン状態での正孔電流が、ｎ形半導体基板１２内
に埋め込み酸化膜１９内まで広がったｐ形ウェル４内に
流れるので、正孔の流れに対して、断面積を低下させる
ことがなく、ｐ形ウェル４の内部抵抗が増加することが
なく、ラッチアップを抑制できる。また、ｎ形半導体基
板１の膜厚は薄いので、ＩＣとの複合化を図る場合で
も、電気的な絶縁分離が容易にできる。
【００２４】なお、ｐ形ウェル４を高濃度化する工夫を
用いても良いことは勿論である。
用いても良いことは勿論である。
【００２５】
【発明の効果】請求項１の発明は、半導体基板が、前記
カソード領域および前記ウェル領域が存在する領域での
厚さがアノード領域が存在する領域の厚さよりも厚いの
で、ＩＣとの複合化時にラッチアップを抑制できるとい
う効果がある。請求項２の発明は、ウェル領域が、カソ
ード領域直下に形成され且つ前記カソード領域下方で半
導体基板の裏面の誘電体中まで伸びて形成されているの
で、前記半導体基板の厚さを薄くしてもラッチアップを
抑制できるという効果がある。
カソード領域および前記ウェル領域が存在する領域での
厚さがアノード領域が存在する領域の厚さよりも厚いの
で、ＩＣとの複合化時にラッチアップを抑制できるとい
う効果がある。請求項２の発明は、ウェル領域が、カソ
ード領域直下に形成され且つ前記カソード領域下方で半
導体基板の裏面の誘電体中まで伸びて形成されているの
で、前記半導体基板の厚さを薄くしてもラッチアップを
抑制できるという効果がある。
【図１】実施の形態１の半導体装置の断面図である。
【図２】同上の動作説明図である。
【図３】実施の形態２の半導体装置の断面図である。
【図４】従来例を示す断面図である。
【図５】同上の動作説明図である。
【図６】他の従来例を示す断面図である。
１ ｎ形半導体基板 ２ アノード領域 ３ カソード領域 ６ ゲート電極 ４ ｐ形ウェル ５ 第１の酸化膜 ６ ゲート電極 ７ アノード電極 ８ カソード電極 ９ トレンチ １０ ｐ形半導体基板 １１ 第２の酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (2)
- 【請求項１】 半導体基板の主表面にアノード領域およ
びウェル領域およびカソード領域およびゲート領域を備
え且つ前記半導体基板の裏面に誘電体を介して支持基板
が接続される誘電体分離型半導体装置において、前記半
導体基板は、前記カソード領域および前記ウェル領域が
存在する領域での厚さがアノード領域が存在する領域の
厚さよりも厚いことを特徴とする誘電体分離型半導体装
置。 - 【請求項２】 半導体基板の主表面にアノード領域およ
びウェル領域およびカソード領域およびゲート領域を備
え且つ前記半導体基板の裏面に誘電体を介して支持基板
が接続される誘電体分離型半導体装置において、前記ウ
ェル領域は前記カソード領域直下に形成され且つ前記カ
ソード領域下方で前記誘電体中まで伸びて形成されて成
ることを特徴とする誘電体分離型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21932295A JPH0964357A (ja) | 1995-08-28 | 1995-08-28 | 誘電体分離型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21932295A JPH0964357A (ja) | 1995-08-28 | 1995-08-28 | 誘電体分離型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964357A true JPH0964357A (ja) | 1997-03-07 |
Family
ID=16733663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21932295A Pending JPH0964357A (ja) | 1995-08-28 | 1995-08-28 | 誘電体分離型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7818702B2 (en) | 2007-02-28 | 2010-10-19 | International Business Machines Corporation | Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates |
-
1995
- 1995-08-28 JP JP21932295A patent/JPH0964357A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7818702B2 (en) | 2007-02-28 | 2010-10-19 | International Business Machines Corporation | Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000801 |