JP2015082544A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】縦型トランジスタにおいて、オン抵抗を低くしつつ、耐圧を高くする。
【解決手段】第１導電型のベース基板ＢＳＵＢの上には、第１のドリフト層ＤＲＴが形成されている。ドリフト層ＤＲＴの上には、ドリフト層ＤＲＴよりも不純物濃度が高い高濃度第１導電型層ＤＩＦ１が形成されている。高濃度第１導電型層ＤＩＦ１の上には、ベース層ＢＳＥが形成されている。ベース層ＢＳＥの表層の少なくとも一部には、ソース層ＳＯＵが形成されている。そして、ゲートトレンチＧＴＲＮの下端は、ドリフト層ＤＲＴに達している。ゲートトレンチＧＴＲＮの底部には、埋込絶縁膜ＤＥＰＩが埋め込まれている。厚さ方向において、埋込絶縁膜ＤＥＰＩの上面は、高濃度第１導電型層ＤＩＦ１と重なっている。
【選択図】図１

Description

本発明は半導体装置及び半導体装置の製造方法に関し、例えば縦型のＦＥＴ（Field effect transistor）を有する半導体装置に適用可能な技術である。

半導体装置の一つに、縦型のＦＥＴを有するものがある。縦型のＦＥＴは、例えば大電流を制御する素子に用いられている。縦型のＦＥＴには、トレンチゲート構造を有するものがある。

トレンチゲート構造を有する縦型のＦＥＴとしては、例えば特許文献１に記載のＦＥＴがある。特許文献１に記載のＦＥＴは、ドレインとなるＮ^＋層の上に、ドリフト層となるＮ⁻層及びベースとなるＰ⁻層を形成し、さらにＰ⁻層の表層に、ソースとなるＮ^＋層を形成した構造を有している。トレンチ構造のゲート電極は、Ｐ⁻層からＮ⁻層に向けて延在している。また、特許文献１に記載の構造において、Ｎ⁻層のうちトレンチの底部の近傍に位置する部分には、Ｐ領域が形成されている。

特許第４００５３０号

パワー制御用のＦＥＴにおいて、オン抵抗を低くすること、例えばＲｏｎＡ（単位面積あたりのオン抵抗）を低くすることが求められている。特に縦型のＦＥＴでは、Ｎ⁻層のうちＰ⁻層との境界に位置する部分において、電流はゲートトレンチの近傍に集中する。このため、この部分でオン抵抗が高くなっていた。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、第１導電型の基板の上には、第１の第１導電型層が形成されている。第１の第１導電型層の上には、この第１の第１導電型層よりも不純物濃度が高い高濃度第１導電型層が形成されている。高濃度第１導電型層の上には、第２導電型層が形成されている。第２導電型層の表層の少なくとも一部には、第２の第１導電型層が形成されている。第１の第１導電型層のうちゲートトレンチの周囲に位置する部分には、埋込第２導電型層が形成されている。そして、ゲートトレンチは、第２の第１導電型層、第２導電型層、及び高濃度第１導電型層を貫通しており、下端が第１の第１導電型層に達している。ゲートトレンチの底部には、埋込絶縁膜が埋め込まれている。厚さ方向において、埋込絶縁膜の上面は、高濃度第１導電型層と重なっている。そしてゲートトレンチの内壁にはゲート絶縁膜が形成されている。また、ゲートトレンチ内のうち埋込絶縁膜より上の部分には、ゲート電極が埋め込まれている。

前記一実施の形態によれば、縦型のパワー制御用のＦＥＴにおいて、オン抵抗を低くすることができる。

第１の実施形態に係る半導体装置の上面図である。 図１からゲートパッド、ゲート配線、及びソース電極を取り除いた図である。 図２のＡ−Ａ´断面図である。 図３のＢ−Ｂ´断面における不純物の濃度プロファイルを示す図である。 半導体装置の製造方法を説明するための断面図である。 半導体装置の製造方法を説明するための断面図である。 縦型トランジスタの耐圧（Ｖｄｓｓ）と単位電流あたりの抵抗値（ＲｏｎＡ）の関係を示す図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 図８に示した半導体装置の製造方法を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの上面図である。図２は、図１からゲートパッドＧＥＰ１、ゲート配線ＧＥＩ２、及びソース電極ＳＯＥを取り除いた図である。なお、図２において、高濃度層ＨＤＩＦは省略されている。

半導体装置ＳＤは、縦型のＦＥＴ（以下、縦型トランジスタと記載）を有している。図２に示すように、この縦型トランジスタのゲート電極ＧＥは、例えばポリシリコン層であり、半導体基板ＳＵＢの表層に形成されたゲートトレンチＧＴＲＮに埋め込まれている。ゲート電極ＧＥ及びゲートトレンチＧＴＲＮは、複数互いに平行に設けられている。そしてゲート電極ＧＥ及びゲートトレンチＧＴＲＮを挟むように２つのゲート配線ＧＥＩ１が形成されている。複数のゲート電極ＧＥは、いずれも両端がゲート配線ＧＥＩ１に接続している。ゲート配線ＧＥＩ１は、ゲート電極ＧＥと一体に形成されているが、ゲート電極ＧＥとは異なり、ゲートトレンチＧＴＲＮに埋め込まれていない。

２つのゲート配線ＧＥＩ１は、いずれも、コンタクトＧＥＣ１を介してゲート配線ＧＥＩ２（図１参照）に接続している。ゲート配線ＧＥＩ２は、平面視において、複数のゲート電極ＧＥを囲んでおり、また一部がゲート配線ＧＥＩ１と重なっている。そしてゲート電極ＧＥの一部は、ゲートパッドＧＥＰ１となっている。ゲートパッドＧＥＰ１は、ゲート電極と外部とを接続する端子になっている。

図１に示すように、ゲート配線ＧＥＩ２で囲まれた領域には、ソース電極ＳＯＥが形成されている。ソース電極ＳＯＥは、ゲート配線ＧＥＩ２と同一層に位置しており、平面視でゲート電極ＧＥ、及びゲート電極ＧＥの間に位置するソース層ＳＯＵの双方と重なっている。図２に示すように、半導体基板ＳＵＢの一面のうちゲート電極ＧＥの間に位置する領域には、ソース層ＳＯＵが形成されている。ソース層ＳＯＵは、コンタクトＳＯＣ（図３に図示）を介してソース電極ＳＯＥに接続している。ソース電極ＳＯＥの一部はソースパッドＳＯＰとなっている。

また、半導体基板ＳＵＢには、トレンチＴＲＮ２が形成されている、トレンチＴＲＮ２は、平面視において縦型のトランジスタを囲んでいる。トレンチＴＲＮ２の中には、埋込絶縁膜ＤＥＰＩ１（後述）が埋め込まれている。なお、第２トレンチＴＲＮ２は、平面視でゲート配線ＧＥＩ１と重なる領域にも形成されている。この領域において、ゲート配線ＧＥＩ１は、第２トレンチＴＲＮ２及び埋込絶縁膜ＤＥＰＩの上に形成されている。

図３は、図２のＡ−Ａ´断面図である。なお、図２においては、図３に示す層間絶縁膜ＩＮＳＬの図示を省略している。以下、第１導電型をＮ型として、第２導電型をＰ型として説明を行う。ただし、第１導電型がＰ型であり、第２導電型がＮ型であっても良い。

半導体基板ＳＵＢは、ドレイン層ＤＲＮとなるＮ^＋型のベース基板ＢＳＵＢの上に、ドリフト層ＤＲＴ（第１の第１導電型層）となるＮ型のエピタキシャル層ＥＰＩを積層したものである。ベース基板ＢＳＵＢは、例えばバルクのシリコン基板である。エピタキシャル層ＥＰＩは、ベース基板ＢＳＵＢの上にエピタキシャル成長させたシリコン層である。

エピタキシャル層ＥＰＩの表層には、高濃度第１導電型層ＤＩＦ１、Ｐ型のベース層ＢＳＥ（第２導電型層）、及びＮ^＋型のソース層ＳＯＵ（第２の第１導電型層）が形成されている。エピタキシャル層ＥＰＩのうち高濃度第１導電型層ＤＩＦ１、ソース層ＳＯＵ、及びベース層ＢＳＥとならない部分は、ドリフト層ＤＲＴとなる。エピタキシャル層ＥＰＩの表層側から、ソース層ＳＯＵ、ベース層ＢＳＥ、及び高濃度第１導電型層ＤＩＦ１の順に位置している。そしてベース層ＢＳＥの下面の全面に、高濃度第１導電型層ＤＩＦ１が形成されている。なお、ソース層ＳＯＵの一部はＰ＋の高濃度層ＨＩＤＦ層で分断されている。高濃度層ＨＤＩＦは、ベース層にソース電位を与えるために設けられている。高濃度層ＨＤＩＦは、ベースコンタクトＳＯＣを介してソース電極ＳＯＥ（後述）に接続している。なお、図２では、高濃度層ＨＤＩＦを省略している。

なお、高濃度第１導電型層ＤＩＦ１の不純物濃度は、例えば、ドリフト層ＤＲＴの不純物濃度の１．２倍以上３倍以下である。例えばドリフト層ＤＲＴの不純物濃度は５．０Ｅ１４〜５．０Ｅ１６である。このようにすると、オン抵抗を低減しつつ、高濃度第１導電型層ＤＩＦ１に起因して縦型トランジスタの耐圧が低くなることを抑制できる。

ゲートトレンチＧＴＲＮは、エピタキシャル層ＥＰＩに設けられており、ソース層ＳＯＵ及びベース層ＢＳＥを貫通している。そしてゲートトレンチＧＴＲＮの下端はドリフト層ＤＲＴに位置している。

ゲートトレンチＧＴＲＮの底部には、埋込絶縁膜ＤＥＰＩが埋め込まれている。埋込絶縁膜ＤＥＰＩは、エピタキシャル層ＥＰＩの厚さ方向において、上面が高濃度第１導電型層ＤＩＦ１と重なっている。そしてゲートトレンチＧＴＲＮの内壁にはゲート絶縁膜ＧＩＮＳが形成されている。また、ゲートトレンチＧＴＲＮ内のうち埋込絶縁膜ＤＥＰＩより上の部分には、ゲート電極ＧＥが埋め込まれている。ゲート電極ＧＥは、厚さ方向においてベース層ＢＳＥと重なっている。

そして、ドリフト層ＤＲＴには、P型の埋込第２導電型層ＤＩＦ２が形成されている。埋込第２導電型層ＤＩＦ２は、ゲートトレンチＧＴＲＮの下端を覆っている。

また、ベース基板ＢＳＵＢのうちエピタキシャル層ＥＰＩとは逆側の面には、ドレイン電極ＤＲＥが形成されている。上記したように、半導体基板ＳＵＢの一面側にはソース電極ＳＯＥが形成されている。そしてドレイン電極ＤＲＥとソース電極ＳＯＥの間には、８０Ｖ以上、例えば１００Ｖ以上の電圧が印加される。

なお、ソース電極ＳＯＥ及びゲート配線ＧＥＩ２（図１参照）とエピタキシャル層ＥＰＩの間には、層間絶縁膜ＩＮＳＬが形成されている。層間絶縁膜ＩＮＳＬは、例えば酸化シリコン膜である。そして各コンタクト（例えばコンタクトＳＯＣ，ＧＥＣ１，ＧＥＣ２）は、層間絶縁膜ＩＮＳＬに埋め込まれている。そしてソース電極ＳＯＥ及びゲート配線ＧＥＩ２と層間絶縁膜ＩＮＳＬの間、及び各コンタクトと層間絶縁膜ＩＮＳＬの間には、バリアメタル膜ＢＭが形成されている。バリアメタル膜ＢＭは各コンタクトの底部にも形成されている。

なお、ソース電極ＳＯＥ、ゲート配線ＧＥＩ２、及びドレイン電極ＤＲＥは、例えばＡｌにより形成されている。そして各コンタクトは、ソース電極ＳＯＥと異なる金属（例えばＷ）により形成されていてもよいし、ソース電極ＳＯＥと同一の金属により形成されていても良い。後者の場合、各コンタクトは、ソース電極ＳＯＥと同一工程で形成されている。

図４は、図３のＢ−Ｂ´断面における不純物の濃度プロファイルを示す図である。上記したように、エピタキシャル層ＥＰＩの表層側から、ソース層ＳＯＵ、ベース層ＢＳＥ、高濃度第１導電型層ＤＩＦ１、ドリフト層ＤＲＴ、及び埋込第２導電型層ＤＩＦ２が形成されている。ソース層ＳＯＵは、Ｎ型の不純物（例えばＡｓ及びＰ）を、Ｐ型の不純物（例えばＢ）よりも多く含んでいる。ベース層ＢＳＥは、Ｐ型の不純物（例えばＢ）を、Ｎ型の不純物（例えばＰ）よりも多く含んでいる。高濃度第１導電型層ＤＩＦ１及びドリフト層ＤＲＴは、Ｎ型の不純物（例えばＰ）を、Ｐ型の不純物（例えばＢ）よりも多く含んでいる。そして埋込第２導電型層ＤＩＦ２は、Ｐ型の不純物（例えばＢ）を、Ｎ型の不純物（例えばＰ）よりも多く含んでいる。

図５及び図６は、半導体装置ＳＤの製造方法を説明するための断面図である。なお、これらの図において、説明のため、高濃度層ＨＤＩＦの図示を省略している。まず、ベース基板ＢＳＵＢの上にエピタキシャル層ＥＰＩが形成されたものを準備する。次いで、図５（ａ）に示すように、エピタキシャル層ＥＰＩに不純物を注入することにより、高濃度第１導電型層ＤＩＦ１、ベース層ＢＳＥ、ソース層ＳＯＵ、及び高濃度層ＨＤＩＦを形成する。

次いで、図５（ｂ）に示すように、エピタキシャル層ＥＰＩ上にマスク膜ＭＳＫ１を形成する。マスク膜ＭＳＫ１は、例えば酸化シリコン膜である。

次いで、マスク膜ＭＳＫ１上にレジストパターン（図示せず）を形成する。次いで、このレジストパターンをマスクとしてマスク膜ＭＳＫ１をエッチングする。これにより、マスク膜ＭＳＫ１のうちゲートトレンチＧＴＲＮとなる領域の上には、開口ＯＰ１が形成される。その後、レジストパターンを除去する。

次いで、図５（ｃ）に示すように、マスク膜ＭＳＫ１をマスクとして、エピタキシャル層ＥＰＩをエッチングする。これにより、ゲートトレンチＧＴＲＮが形成される。

次いで図６（ａ）に示すように、マスク膜ＭＳＫ１をマスクとして、エピタキシャル層ＥＰＩを熱酸化する。これにより、ゲートトレンチＧＴＲＮの側面及び底面には、絶縁膜ＩＮＳＦが形成される。次いで、マスク膜ＭＳＫ１をマスクとして、エピタキシャル層ＥＰＩにＰ型の不純物イオンを注入する。これにより、ゲートトレンチＧＴＲＮの底部には埋込第２導電型層ＤＩＦ２が形成される。

次いで、図６（ｂ）に示すように、マスク膜ＭＳＫ１上及びゲートトレンチＧＴＲＮ内に、絶縁膜（例えば酸化シリコン膜）をＣＶＤ法を用いて形成する。その後、マスク膜ＭＳＫ１上の絶縁膜、及び、ゲートトレンチＧＴＲＮ内の絶縁膜のうち上部に位置する部分を、エッチバック法を用いて除去する。これにより、ゲートトレンチＧＴＲＮの下部には埋込絶縁膜ＤＥＰＩが埋め込まれる。なお、この工程において、絶縁膜ＩＮＳＦのうち埋込絶縁膜ＤＥＰＩで覆われていない部分、及びマスク膜ＭＳＫ１は除去される。

次いで、図６（ｃ）に示すように、エピタキシャル層ＥＰＩを熱酸化する。これにより、ゲート絶縁膜ＧＩＮＳが形成される。

次いで、ゲートトレンチＧＴＲＮ内及びエピタキシャル層ＥＰＩ上に、ポリシリコン膜を例えばＣＶＤ法を用いて形成する。次いで、エピタキシャル層ＥＰＩ上のポリシリコン膜を、エッチバック法を用いて除去する。これにより、ゲート電極ＧＥが形成される。またこの工程において、ゲート配線ＧＥＩ１、及び下層パッドＧＥＰ２も形成される。

その後、層間絶縁膜ＩＮＳＬ、バリアメタル膜ＢＭ、各コンタクト、ソース電極ＳＯＥ、ゲート配線ＧＥＩ２、及びドレイン電極ＤＲＥを形成する。このようにして、半導体装置ＳＤが形成される。

次に、本実施形態の作用及び効果について説明する。縦型トランジスタがオンしている間、ベース層ＢＳＥを流れる電流は、ベース層ＢＳＥのうちゲートトレンチＧＴＲＮの近傍に位置する領域を流れる。このため、ドリフト層ＤＲＴのうちベース層ＢＳＥとの界面に近い領域において、電流は、ゲートトレンチＧＴＲＮの近傍を集中して流れる。本実施形態では、この電流が集中する領域に、高濃度第１導電型層ＤＩＦ１を形成している。このため、縦型トランジスタのオン抵抗を低くすることができる。また、ドリフト層ＤＲＴの残りの領域の不純物濃度は低いままであるため、縦型トランジスタの耐圧が低下することを抑制できる。

さらに、ベース層ＢＳＥは高濃度第１導電型層ＤＩＦ１の上に形成されている。言い換えると、ベース層ＢＳＥの下面の全面に高濃度第１導電型層ＤＩＦ１が形成されている。

図７は、縦型トランジスタの耐圧（Ｖｄｓｓ）と単位電流あたりの抵抗値（ＲｏｎＡ）の関係を示している。比較例は、実施形態から高濃度第１導電型層ＤＩＦ１を取り除いたものである。この図から、高濃度第１導電型層ＤＩＦ１を形成することにより、耐圧を維持したまま、ＲｏｎＡを小さくすることができることがわかる。

（第２の実施形態）
図８は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図３に対応している。本実施形態に係る半導体装置ＳＤは、高濃度第１導電型層ＤＩＦ１に厚部ＤＩＦ１１が形成されている点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。

詳細には、厚部ＤＩＦ１１は、高濃度第１導電型層ＤＩＦ１の他の部分よりも厚くなっている部分であり、ゲートトレンチＧＴＲＮの周囲に形成されている。このため、ゲートトレンチＧＴＲＮの周囲における高濃度第１導電型層ＤＩＦ１の下端は、互いに隣り合うゲートトレンチＧＴＲＮの間の中央における高濃度第１導電型層ＤＩＦ１の下端よりも下に位置している。

図９の各図は、図８に示した半導体装置ＳＤの製造方法を説明するための断面図である。これらの図においても、説明のため、高濃度層ＨＤＩＦの図示を省略している。本実施形態に係る半導体装置ＳＤの製造方法は、高濃度第１導電型層ＤＩＦ１を形成するタイミングを除いて、第１の実施形態に係る半導体装置ＳＤの製造方法とほぼ同様である。

具体的には、図９（ａ）に示すように、埋込第２導電型層ＤＩＦ２を形成する工程までは、高濃度第１導電型層ＤＩＦ１は形成されていない。そして、図９（ｂ）に示すように、埋込第２導電型層ＤＩＦ２を形成し、さらにゲートトレンチＧＴＲＮの底部に埋込絶縁膜ＤＥＰＩを埋め込んだ後に、高濃度第１導電型層ＤＩＦ１を形成するためのイオン注入工程を行う。このとき、ベース基板ＢＳＵＢを回転させつつ（又は入射方向を変えつつ）イオンを斜めに注入する。これにより、高濃度第１導電型層ＤＩＦ１と同時に厚部ＤＩＦ１１も形成される。その理由は、不純物イオンの一部は、ゲートトレンチＧＴＲＮの内壁からエピタキシャル層ＥＰＩにイオン注入されるためである。その後の工程は、第１の実施形態と同様である。

本実施形態によっても、第１の実施形態と同様の効果が得られる。また、高濃度第１導電型層ＤＩＦ１のうちゲートトレンチの周囲に位置する部分は、高濃度第１導電型層ＤＩＦ１の部分よりも厚くなっている。このため、縦型トランジスタの耐圧が低下することを抑制しつつ、縦型トランジスタのオン抵抗をさらに低くすることができる。

（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、図２のＣ−Ｃ´断面に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。本図は、第１の実施形態と同様の場合を示している。

まず、平面視において、ゲートトレンチＧＴＲＮのうち最も半導体基板ＳＵＢの縁の近くに位置しているものと、半導体基板ＳＵＢの縁の間には、第２トレンチＴＲＮ２が複数互いに平行に形成されている。第２トレンチＴＲＮ２はゲートトレンチＧＴＲＮと同一工程で形成されており、かつゲートトレンチＧＴＲＮと平行である。

そして、第２トレンチＴＲＮ２は、埋込絶縁膜ＤＥＰＩ１によって埋められている。そして複数の第２トレンチＴＲＮ２の間には、高濃度第１導電型層ＤＩＦ１が形成されていない。なお、本図に示す例では、複数の第２トレンチＴＲＮ２の間にはベース層ＢＳＥは形成されているが、ソース層ＳＯＵは形成されていない。

本実施形態によっても、第１又は第２の実施形態と同様の効果が得られる。また、第２トレンチＴＲＮ２の間に高濃度第１導電型層ＤＩＦ１を形成した場合、この高濃度第１導電型層ＤＩＦ１に電界が集中して、半導体装置ＳＤの耐圧が下がる可能性がある。これに対して本実施形態では、第２トレンチＴＲＮ２の間には高濃度第１導電型層ＤＩＦ１を形成していないため、このような問題が生じることを抑制できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＢＭ バリアメタル膜
ＢＳＥ ベース層
ＢＳＵＢ ベース基板
ＤＥＰＩ 埋込絶縁膜
ＤＧＴＲＮ ダミーゲートトレンチ
ＤＥＰＩ１ 埋込絶縁膜
ＤＩＦ１ 高濃度第１導電型層
ＤＩＦ１１ 厚部
ＤＩＦ２ 埋込第２導電型層
ＤＲＥ ドレイン電極
ＤＲＮ ドレイン層
ＤＲＴ ドリフト層
ＥＰＩ エピタキシャル層
ＧＥ ゲート電極
ＧＥＣ１ コンタクト
ＧＥＣ２ コンタクト
ＧＥＩ１ ゲート配線
ＧＥＩ２ ゲート配線
ＧＥＰ１ ゲートパッド
ＧＥＰ２ 下層パッド
ＧＩＮＳ ゲート絶縁膜
ＧＴＲＮ ゲートトレンチ
ＩＮＳＦ 絶縁膜
ＩＮＳＬ 層間絶縁膜
ＭＳＫ１ マスク膜
ＯＰ１ 開口
ＳＤ 半導体装置
ＳＯＣ コンタクト
ＳＯＥ ソース電極
ＳＯＰ ソースパッド
ＳＯＵ ソース層
ＳＵＢ 半導体基板

Claims (7)

1. 第１導電型の基板と、
   前記基板上に形成された第１の第１導電型層と、
   前記第１の第１導電型層の上に形成され、前記第１の第１導電型層よりも不純物濃度が高い高濃度第１導電型層と、
   前記高濃度第１導電型層上に形成された第２導電型層と、
   前記第２導電型層の表層の少なくとも一部に形成された第２の第１導電型層と、
   前記第２の第１導電型層、前記第２導電型層、及び前記高濃度第１導電型層を貫通しており、下端が前記第１の第１導電型層に達しているゲートトレンチと、
   前記ゲートトレンチの周囲に位置する前記第１の第１導電型層に形成された埋込第２導電型層と、
   前記ゲートトレンチの底部に埋め込まれ、厚さ方向において上面が前記高濃度第１導電型層と重なっている埋込絶縁膜と、
   前記ゲートトレンチの内壁に形成されたゲート絶縁膜と、
   前記ゲートトレンチ内のうち前記埋込絶縁膜より上の部分に埋め込まれたゲート電極と、
   を備える半導体装置。
2. 請求項１に記載の半導体装置において、
   前記高濃度第１導電型層の不純物濃度は、前記第１の第１導電型層の不純物濃度の１．２倍以上３倍以下である半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第２導電型層の下面の全面に前記高濃度第１導電型層が形成されている半導体装置。
4. 請求項１に記載の半導体装置において、
   複数の前記ゲートトレンチが互いに平行に形成されており、
   前記ゲートトレンチの周囲における前記高濃度第１導電型層の下端は、互いに隣り合う前記ゲートトレンチの間の中央における前記高濃度第１導電型層の下端よりも下に位置している半導体装置。
5. 請求項１に記載の半導体装置において、
   前記第１の第１導電型層、前記高濃度第１導電型層、前記第２導電型層、及び前記第２の第１導電型層は、前記基板上に形成されたエピタキシャル層に形成されており、
   前記エピタキシャル層に設けられており、平面視において、前記ゲートトレンチと前記基板の縁の間に位置している複数のダミーゲートトレンチを備え、
   前記複数のダミーゲートトレンチの中は、第２の埋込絶縁膜によって埋め込まれており、
   前記複数のダミーゲートトレンチの間には前記高濃度第１導電型層は形成されていない半導体装置。
6. 第１導電型のベース基板上に形成された第１の第１導電型層に、前記第１の第１導電型層よりも不純物濃度が高い高濃度第１導電型層、前記高濃度第１導電型層上に位置する第２導電型層、及び前記第２導電型層の表層の少なくとも一部に位置する第２の第１導電型層を形成する工程と、
   前記第１の第１導電型層に、前記第２の第１導電型層、前記第２導電型層、及び前記高濃度第１導電型層を貫通するゲートトレンチを形成する工程と、
   前記ゲートトレンチの周囲に位置する前記第１の第１導電型層に、埋込第２導電型層を形成する工程と、
   前記ゲートトレンチの底部に埋込絶縁膜を、厚さ方向において上面が前記高濃度第１導電型層と重なるように埋め込む工程と、
   前記ゲートトレンチの内壁にゲート絶縁膜を形成する工程と、
   前記ゲートトレンチ内のうち前記埋込絶縁膜より上の部分にゲート電極を埋め込む工程と、
   を備える半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法において、
   前記高濃度第１導電型層を形成する工程において、前記高濃度第１導電型層のうち前記ゲートトレンチの周囲に位置する部分を、前記高濃度第１導電型層の他の部分よりも厚くする半導体装置の製造方法。

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