CN116364752A - 超结器件及其制造方法 - Google Patents

超结器件及其制造方法 Download PDF

Info

Publication number
CN116364752A
CN116364752A CN202111626037.1A CN202111626037A CN116364752A CN 116364752 A CN116364752 A CN 116364752A CN 202111626037 A CN202111626037 A CN 202111626037A CN 116364752 A CN116364752 A CN 116364752A
Authority
CN
China
Prior art keywords
layer
sub
column
conductive type
floating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111626037.1A
Other languages
English (en)
Inventor
肖胜安
曾大杰
干超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Dingyangtong Semiconductor Technology Co ltd
Original Assignee
Shanghai Dingyangtong Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Dingyangtong Semiconductor Technology Co ltd filed Critical Shanghai Dingyangtong Semiconductor Technology Co ltd
Priority to CN202111626037.1A priority Critical patent/CN116364752A/zh
Publication of CN116364752A publication Critical patent/CN116364752A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明公开了一种超结器件，包括至少两层以上的沟槽填充式PN子柱，超结结构的至少部分区域的第二导电类型柱中具有第一导电类型掺杂的浮空层；在具有浮空层的第二导电类型柱的第一层到次顶层的第二导电类型子柱中，至少一层以上的第二导电类型子柱中形成有浮空层；浮空层被同一层的第二导电类型子柱包围，浮空层由以浮空层的上一层的沟槽为自对准条件的第一导电类型离子注入区组成，浮空层在横向扩散和纵向扩散后保持被同一层的第二导电类型子柱包围。为此，本发明还公开了一种超结器件的制造方法。本发明能改善器件的体二极管的反向恢复特性。

Description

超结器件及其制造方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种超结(super junction)器件；本发明还涉及一种超结器件的制造方法。
背景技术
超结(super junction)结构就是交替排列的N型柱和P型柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路(只有N型柱提供通路，P型柱不提供)，在截止状态下承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)；其中导通状态下的导通通路只有N型柱提供，P型柱不提供导通通路；反偏电压则是P型柱和N型柱共同承受。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
通过在N型外延层中形成沟槽，通过在沟槽中填充P型外延层，形成交替排列的P型柱和N型柱即PN柱，是一种可以批量生产的超结的制造方法。
如果需要制造更高反偏击穿电压的器件或者更低比导通电阻的器件，都需要PN柱的步进(pitch)更小，或者器件的PN柱深度加大，在采用沟槽填充P型外延的工艺时，上述要求都会造成下面的问题，沟槽的高宽比太高，使得沟槽的刻蚀成为问题，特别时刻蚀后，沟槽底部的刻蚀残留物不能被清洗干净，造成器件失效；二是沟槽的高宽比太大，使得器件的外延填充变得更加困难，造成存在外延空洞或者外延填充的时间过长而增加了制造成本。因此在这些情况下，一种方法是将P型柱的形成分成多次或两次，降低每次形成的P型柱即P型子柱的高宽比，使得沟槽的刻蚀，清洗和填充工艺变得可以实现，且有成本优势。
但是当步进变小，例如小到4-7微米时，在器件反偏下，PN柱线性在很低Vds下全部耗尽。使得器件的体二极管由正向导通变化成为反向截止时，器件体内的载流子在很低如10-30V的Vds很快被全部扫出，这样器件的反向恢复的软度变得更差，很容易发生震荡，这些问题随着步进的减小，P型柱和N型柱完全完成横向耗尽的Vds越小，体二极管的反向恢复软度进一步变差。
发明内容
本发明所要解决的技术问题是提供一种超结器件，能改善器件的体二极管的反向恢复特性。为此，本发明还提供一种超结器件的制造方法。
为解决上述技术问题，本发明提供的超结器件的超结结构包括至少两层以上的PN子柱，各层所述PN子柱由第一导电类型子柱和第二导电类型子柱交替排列而成。
各层所述PN子柱的结构包括：第二导电类型子柱由填充沟槽中的第二导电类型的第一外延子层组成，所述沟槽形成第一导电类型的第二外延子层中，所述第一导电类型子柱由各所述第二导电类型子柱之间的所述第二外延子层组成。
各层所述PN子柱的所述第一导电类型子柱叠加形成第一导电类型柱，各层所述PN子柱的所述第二导电类型子柱叠加形成第二导电类型柱。
所述超结结构的至少部分区域的所述第二导电类型柱中具有第一导电类型掺杂的浮空层。
在具有所述浮空层的所述第二导电类型柱的第一层的所述第二导电类型子柱到次顶层的所述第二导电类型子柱中，至少一层以上的所述第二导电类型子柱中形成有所述浮空层。
所述浮空层被同一层的所述第二导电类型子柱包围，所述浮空层由以所述浮空层的上一层的所述沟槽为自对准条件的第一导电类型离子注入区组成，所述浮空层的第一导电类型离子注入工艺使所述浮空层在横向扩散和纵向扩散后保持被同一层的所述第二导电类型子柱包围。
进一步的改进是，所述浮空层的电阻率高于或等于所述浮空层的上一层的所述第一导电类型子柱的电阻率。
进一步的改进是，各层所述PN子柱的所述第一导电类型子柱的电阻率相同；所述浮空层的电阻率为各层所述PN子柱的所述第一导电类型子柱的电阻率的2倍～10倍；
进一步的改进是，所述浮空层的厚度为1微米～3微米。
进一步的改进是，所述浮空层的第一导电类型离子注入区采用单次注入或多次注入。
进一步的改进是，所述浮空层的第一导电类型离子注入区采用单次注入时的工艺条件包括：注入能量为1000keV，注入剂量为1E12cm-2～2E12cm-2；
所述浮空层的第一导电类型离子注入区采用多次注入时的工艺条件包括：第一次注入能量为2000keV，第一次注入剂量为5E11cm-2～1E12cm-2；第二次注入能量为1000keV，第二次注入剂量为5E11cm-2～1E12cm-2。
进一步的改进是，所述浮空层的上一层的所述沟槽的侧面倾角大于等于89度以及小于等于90度。
进一步的改进是，所述浮空层的上一层的所述沟槽的顶部开口宽度小于所述浮空层的同一层的所述深沟槽的顶部开口宽度。
进一步的改进是，所述浮空层的上一层的所述沟槽的底部还穿过所述浮空层的同一层的所述第二导电类型子柱的顶部，所述浮空层的上一层的所述沟槽的穿过所述浮空层的同一层的所述第二导电类型子柱的深度为1微米～4微米。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的超结器件的制造方法中，超结结构包括至少两层以上的PN子柱，各层所述PN子柱由第一导电类型子柱和第二导电类型子柱交替排列而成；各层所述PN子柱的所述第一导电类型子柱叠加形成第一导电类型柱，各层所述PN子柱的所述第二导电类型子柱叠加形成第二导电类型柱。
所述超结结构的至少部分区域的所述第二导电类型柱中具有第一导电类型掺杂的浮空层；所述超结结构的形成工艺步骤包括：
步骤一、提供前层结构并在所述前层结构上形成当前层的第一导电类型的第二外延子层。
当前层为第一层时，所述前层结构包括半导体衬底以及形成于所述半导体衬底表面的具有第一导电类型掺杂的第一外延层。
当前层为第二层以上时，所述前层结构包括下层所述PN子柱且所述前层结构的顶部表面为下层所述PN子柱的顶部表面。
步骤二、在所述第二外延子层的选定区域中形成沟槽。
当所述前层结构中具有下层所述PN子柱时，所述沟槽的底部表面会将下一层所述PN子柱的所述第二导电类型子柱的表面暴露。
步骤三、如果所述前层结构中包括下层所述PN子柱且下层所述PN子柱的所述第二导电类型子柱中需要形成所述浮空层，则包括：
以所述沟槽为自对准条件进行第一导电类型离子注入在下层所述PN子柱的所述第二导电类型子柱中形成所述浮空层，所述浮空层的第一导电类型离子注入使所述浮空层在横向扩散和纵向扩散后保持被同一层的所述第二导电类型子柱包围；之后进行后续步骤四。
如果不需要形成所述浮空层，则直接进行后续步骤四；
步骤四、在所述沟槽中填充第二导电类型的第一外延子层，由填充于所述沟槽中的所述第一外延子层组成当前层的所述第二导电类型子柱，由所述第二导电类型子柱之间的所述第二外延子层作为所述第一导电类型子柱，由所述第一导电类型子柱和所述第二导电类型子柱交替排列形成当前层的所述PN子柱。
如果当前层的所述PN子柱不是最顶层，则将当前层的所述PN子柱合并到所述前层结构中，并重复步骤一至步骤四；如果当前层的所述PN子柱为最顶层，则完成所述超结结构的形成工艺。
在具有所述浮空层的所述第二导电类型柱的第一层的所述第二导电类型子柱到次顶层的所述第二导电类型子柱中，至少一层以上的所述第二导电类型子柱中形成有所述浮空层。
进一步的改进是，所述浮空层的电阻率高于或等于所述浮空层的上一层的所述第一导电类型子柱的电阻率。
进一步的改进是，各层所述PN子柱的所述第一导电类型子柱的电阻率相同；所述浮空层的电阻率为各层所述PN子柱的所述第一导电类型子柱的电阻率的2倍～10倍；
进一步的改进是，所述浮空层的厚度为1微米～3微米。
进一步的改进是，步骤三中，所述浮空层的第一导电类型离子注入采用单次注入或多次注入；
进一步的改进是，所述浮空层的第一导电类型离子注入区采用单次注入时的工艺条件包括：注入能量为1000keV，注入剂量为1E12cm-2～2E12cm-2；
所述浮空层的第一导电类型离子注入区采用多次注入时的工艺条件包括：第一次注入能量为2000keV，第一次注入剂量为5E11cm-2～1E12cm-2；第二次注入能量为1000keV，第二次注入剂量为5E11cm-2～1E12cm-2。
进一步的改进是，所述浮空层的上一层的所述沟槽的侧面倾角大于等于89度以及小于等于90度。
进一步的改进是，步骤二中，如果所述前层结构中包括下层所述PN子柱，当前层的所述沟槽的顶部开口宽度小于所述浮空层的同一层的所述深沟槽的顶部开口宽度。
进一步的改进是，步骤二中，如果所述前层结构中包括下层所述PN子柱，当前层的所述沟槽的底部还穿过所述浮空层的同一层的所述第二导电类型子柱的顶部，当前层的所述沟槽的穿过所述浮空层的同一层的所述第二导电类型子柱的深度为1微米～4微米。
进一步的改进是，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
本发明将超结器件中的超结结构设置为多层PN子柱的叠加结构，且各层PN子柱的第二导电类型子柱都采用沟槽填充结构，这样能降低超结结构的工艺难度并能从而能进一步降低超结单元的步进。
在此基础上，本发明结合各层PN子柱会分层形成的特点，在至少部分区域的部分PN子柱的第二导电类型子柱中设置第一导电类型的浮空层，浮空层被同一层的第二导电类型子柱完全包围，所以浮空层的四周都为第二导电类型杂质，处于浮空状态；超结结构反偏时，第一导电类型柱和第二导电类型柱中浮空层之外的区域都会电连接到对应的电位并使超结结构反偏，超结结构中和电连接的载流子会在很小的反偏电压即Vds下因为PN柱的横向耗尽而快速被全面扫出，但是浮空层由于不会和外部电位相连，故浮空层的载流子在很小的反偏电压下不会在横向电场的作用下被快速扫出，这样就能改善器件的体二极管的反向恢复特性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明第一实施例超结器件的结构示意图；
图2是本发明第二实施例超结器件的结构示意图；
图3是本发明第三实施例超结器件的结构示意图；
图4A-图4C是本发明实施例超结器件的制造方法各步骤中的器件结构示意图。
具体实施方式
如图1所示，是本发明第一实施例超结器件的结构示意图；本发明第一实施例超结器件的超结结构301包括至少两层以上的PN子柱，各层所述PN子柱由第一导电类型子柱和第二导电类型子柱交替排列而成。
各层所述PN子柱的结构包括：第二导电类型子柱由填充沟槽中的第二导电类型的第一外延子层组成，所述沟槽形成第一导电类型的第二外延子层中，所述第一导电类型子柱由各所述第二导电类型子柱之间的所述第二外延子层组成。
各层所述PN子柱的所述第一导电类型子柱叠加形成第一导电类型柱，各层所述PN子柱的所述第二导电类型子柱叠加形成第二导电类型柱。
图1中，所述超结结构301包括两层所述PN子柱，两层所述PN子柱分别为第一层所述PN子柱用标记301a标出和第二层所述PN子柱用标记301b标出。整个所述超结结构用标记301标出。
第一层所述PN子柱301a位于线A1A2和线B1B2之间，在第一层所述PN子柱301a中，所述第一导电类型子柱用标记204a标出，所述第二导电类型子柱用标记205a标出。
第二层所述PN子柱301a位于线A1A2和线B1B2之间，在第二层所述PN子柱301b中，所述第一导电类型子柱用标记204b标出，所述第二导电类型子柱用标记205b标出。
所述超结结构301的至少部分区域的所述第二导电类型柱中具有第一导电类型掺杂的浮空层206。
在具有所述浮空层206的所述第二导电类型柱的第一层的所述第二导电类型子柱205a到次顶层的所述第二导电类型子柱中，至少一层以上的所述第二导电类型子柱中形成有所述浮空层206。第一层的所述第二导电类型子柱也即为第一层所述PN子柱301a中的所述第二导电类型子柱205a，图1对应的本发明第一实施例中，由于总共只有两层所述PN子柱，故第一层也即为次顶层，故只有在第一层的所述第二导电类型子柱205a中设置有所述浮空层206。
所述浮空层206被同一层的所述第二导电类型子柱包围，所述浮空层206由以所述浮空层206的上一层的所述沟槽为自对准条件的第一导电类型离子注入区组成，所述浮空层206的第一导电类型离子注入工艺使所述浮空层206在横向扩散和纵向扩散后保持被同一层的所述第二导电类型子柱包围。
本发明第一实施例中，所述浮空层206的电阻率高于或等于所述浮空层206的上一层的所述第一导电类型子柱的电阻率。
各层所述PN子柱的所述第一导电类型子柱的电阻率相同；所述浮空层206的电阻率为各层所述PN子柱的所述第一导电类型子柱的电阻率的2倍～10倍。在一些实施例中也能为：所述浮空层206的电阻率为各层所述PN子柱的所述第一导电类型子柱的电阻率的1倍～3倍
在一些实施例中，所述浮空层206的厚度为1微米～3微米。
在一些实施例中，所述浮空层206的第一导电类型离子注入区采用单次注入所述浮空层206的第一导电类型离子注入区采用单次注入时的工艺条件包括：注入能量为1000keV，注入剂量为1E12cm-2～2E12cm-2。
在一些实施例中，也能为：所述浮空层206的第一导电类型离子注入区采用多次注入。所述浮空层206的第一导电类型离子注入区采用多次注入时的工艺条件包括：第一次注入能量为2000keV，第一次注入剂量为5E11cm-2～1E12cm-2；第二次注入能量为1000keV，第二次注入剂量为5E11cm-2～1E12cm-2。
所述浮空层206的上一层的所述沟槽的侧面倾角大于等于89度以及小于等于90度。所述浮空层206的上一层的所述沟槽的侧面越垂直，所述浮空层206的第一导电类型离子注入对所述沟槽的侧面的影响很小。
本发明第一实施例中，第一层的所述沟槽的顶部开口宽度和第二层的所述沟槽的顶部开口宽度相等。
本发明第一实施例中，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：第一导电类型为P型，第二导电类型为N型。
所述超结器件还包括形成于所述超结结构正面上的正面结构，所述超结器件的正面结构包括：
第二导电类型的阱区207，各所述阱区207形成在对应的最顶层的所述PN子柱的所述第二导电类型子柱的表面，图1中最顶层的所述PN子柱为第二层所述PN子柱301b，各所述阱区207形成在所述第二导电类型子柱205b的顶部表面区域中。所述阱区207形成后，所述超结结构301的有效厚度会降低，顶部表面会由线C1C2降低到线D1D2。
由栅介质层208和栅极导电材料层209叠加形成的栅极结构。图1中，所述栅极结构为平面栅。所述栅介质层208采用栅氧化层，所述栅极导电材料层209采用多晶硅栅。被所述栅极结构所覆盖的所述阱区207的表面用于形成导电沟道。在其他实施例中，所述栅极结构也能采用沟槽栅。
在所述阱区207的表面形成有和所述栅极结构侧面自对准的第一导电类型重掺杂的源区210。
在一些较佳实施例中，为了降低导通电阻，在所述阱区207之间的还会形成第一导电类型掺杂的抗JFET区211。
层间膜212覆盖在所述栅极结构、所述源区210和所述JFET区211表面上。在所述栅极结构和所述源区210的顶部都形成有穿过所述层间膜212的接触孔213。
所述栅极结构通过顶部的接触孔213连接到由正面金属层215图形化形成的栅极。
所述源区210顶部的接触孔213的底部还会穿过所述源区210并和所述阱区207接触，且在所述源区210对应的接触孔213的底部还形成有第二导电类型重掺杂的阱接触区214。所述源区210和所述阱区207同时通过顶部的接触孔连接到由正面金属层215组成的源极。
通常，在所述超结结构301和底部的半导体衬底201201之间还间隔有第一外延层202202和第二外延层203。所述半导体衬底201201具有第一导电类型重掺杂，所述第一外延层202202和所述第二外延层203都具有第一导电类型掺杂，所述第一外延层202202的电阻率小于等于所述第二外延层203的电阻率，所述第二外延层203的电阻率小于等于所述超结结构301的第一导电类型柱的电阻率。
所述半导体衬底201201背面减薄后直接作为漏区或者在背面减薄后再进一步进行背面第一导电类型的重掺杂离子注入形成漏区。
在所述漏区的背面形成有由背面金属层216组成的漏极。
本发明第一实施例将超结器件中的超结结构301设置为多层PN子柱的叠加结构，且各层PN子柱的第二导电类型子柱都采用沟槽填充结构，这样能降低超结结构301的工艺难度并能从而能进一步降低超结单元的步进。
在此基础上，本发明第一实施例结合各层PN子柱会分层形成的特点，在至少部分区域的部分PN子柱的第二导电类型子柱中设置第一导电类型的浮空层206，浮空层206被同一层的第二导电类型子柱完全包围，所以浮空层206的四周都为第二导电类型杂质，处于浮空状态；超结结构301反偏时，第一导电类型柱和第二导电类型柱中浮空层206之外的区域都会电连接到对应的电位并使超结结构301反偏，超结结构301中和电连接的载流子会在很小的反偏电压即Vds下因为PN柱的横向耗尽而快速被全面扫出，但是浮空层206由于不会和外部电位相连，故浮空层206的载流子在很小的反偏电压下不会在横向电场的作用下被快速扫出，这样就能改善器件的体二极管的反向恢复特性。
如图2所示，是本发明第二实施例超结器件的结构示意图；本发明第二实施例超结器件和本发明第一实施例超结器件的区别之处为：
本发明第二实施例超结器件的超结结构301中，所述浮空层206的上一层的所述沟槽的底部还穿过所述浮空层206的同一层的所述第二导电类型子柱的顶部，所述浮空层206的上一层的所述沟槽的穿过所述浮空层206的同一层的所述第二导电类型子柱的深度为1微米～4微米。
也即，图2中的第二层的所述沟槽的底部表面会位于线B1B2之下，这样有利于保证所述浮空层206完全被第一层的所述第二导电类型子柱205a包围。首先，纵向上，能保证所述浮空层206不会向上扩散到线B1B2的顶部；其次，由于第二层的所述沟槽的侧面通常具有小于90度的倾角，这样，在第二层的所述沟槽的顶部开口宽度不变的条件下，第二层的所述沟槽的底部开口的宽度会随深度的加深而变小，这样，也就有利于保证所述浮空层206不会横向扩散到第一层的所述第二导电类型子柱205a的外侧。
如图3所示，是本发明第三实施例超结器件的结构示意图；本发明第三实施例超结器件和本发明第二实施例超结器件的区别之处为：
本发明第三实施例超结器件的超结结构301中，所述浮空层206的上一层的所述沟槽的顶部开口宽度小于所述浮空层206的同一层的所述深沟槽的顶部开口宽度。
将所述浮空层206的上一层的所述沟槽的顶部开口宽度缩小，更加有利于保证所述浮空层206不会横向扩散到第一层的所述第二导电类型子柱205a的外侧。
如图4A至图4C所示，是本发明实施例超结器件的制造方法各步骤中的器件结构示意图。本发明实施例超结器件的制造方法中，超结结构301包括至少两层以上的PN子柱，各层所述PN子柱由第一导电类型子柱和第二导电类型子柱交替排列而成；各层所述PN子柱的所述第一导电类型子柱叠加形成第一导电类型柱，各层所述PN子柱的所述第二导电类型子柱叠加形成第二导电类型柱。
所述超结结构301的至少部分区域的所述第二导电类型柱中具有第一导电类型掺杂的浮空层206；所述超结结构301的形成工艺步骤包括：
步骤一、提供前层结构并在所述前层结构上形成当前层的第一导电类型的第二外延子层。
如图4A所示，当前层为第一层时，所述前层结构包括半导体衬底201以及形成于所述半导体衬底201表面的具有第一导电类型掺杂的第一外延层202。在所述第一外延层202的表面还形成有第二外延层203。所述半导体衬底201具有第一导电类型重掺杂，所述第一外延层202和所述第二外延层203都具有第一导电类型掺杂，所述第一外延层202的电阻率小于等于所述第二外延层203的电阻率，所述第二外延层203的电阻率小于等于所述超结结构301的第一导电类型柱的电阻率。
当前层为第二层以上时，所述前层结构包括下层所述PN子柱且所述前层结构的顶部表面为下层所述PN子柱的顶部表面。
步骤二、在所述第二外延子层的选定区域中形成沟槽。
当所述前层结构中具有下层所述PN子柱时，所述沟槽的底部表面会将下一层所述PN子柱的所述第二导电类型子柱的表面暴露。
形成所述沟槽的过程中能采用硬质掩膜层，所述硬质掩膜层包括依次叠加的第一氧化层、第二氮化层和第三氧化层。
步骤三、如果所述前层结构中包括下层所述PN子柱且下层所述PN子柱的所述第二导电类型子柱中需要形成所述浮空层206，则包括：
以所述沟槽为自对准条件进行第一导电类型离子注入在下层所述PN子柱的所述第二导电类型子柱中形成所述浮空层206，所述浮空层206的第一导电类型离子注入使所述浮空层206在横向扩散和纵向扩散后保持被同一层的所述第二导电类型子柱包围；之后进行后续步骤四。
如果不需要形成所述浮空层206，则直接进行后续步骤四；
步骤四、在所述沟槽中填充第二导电类型的第一外延子层，由填充于所述沟槽中的所述第一外延子层组成当前层的所述第二导电类型子柱，由所述第二导电类型子柱之间的所述第二外延子层作为所述第一导电类型子柱，由所述第一导电类型子柱和所述第二导电类型子柱交替排列形成当前层的所述PN子柱。
如果当前层的所述PN子柱不是最顶层，则将当前层的所述PN子柱合并到所述前层结构中，并重复步骤一至步骤四；如果当前层的所述PN子柱为最顶层，则完成所述超结结构301的形成工艺。
图4A显示了第一层所述PN子柱301a形成之后的结构图，图4A中，在所述第一外延层202的表面还形成有第二外延层203。第一层所述PN子柱301a包括交替排列的第一导电类型子柱204a和第二导电类型子柱205a。在所述第二导电类型子柱205a的底部并不需要形成所述浮空层206。
图4B显示了形成第二层所述PN子柱301b的循环步骤中，在完成了步骤二的形成工艺之后的结构图，可以看出，形成第二层所述PN子柱301b的步骤包括：
首先进行步骤一形成第二层所述PN子柱301b的所述第一导电类型子柱204b的第二外延子层。
之后进行步骤二形成所述沟槽302。在形成所述沟槽302中会采用硬质掩膜层303。在一些较佳实施例中，所述浮空层206的上层所述PN子柱即图4B中的当前层的所述沟槽的侧面倾角大于等于89度以及小于等于90度。
由于，第一层所述PN子柱301a的所述第二导电类型子柱205a即当前层对应的下层所述PN子柱中需要形成所述浮空层206，故需要在所述沟槽302形成后，进行步骤三，即在保留所述硬质掩膜层303的条件下进行标记304对应的第一导电类型离子注入形成和所述沟槽302自对准的所述浮空层206。
在一些实施例方法中，所述浮空层206的第一导电类型离子注入采用单次注入。较佳为，所述浮空层206的第一导电类型离子注入区采用单次注入时的工艺条件包括：注入能量为1000keV，注入剂量为1E12cm-2～2E12cm-2；
在另一些实施例方法中，所述浮空层206的第一导电类型离子注入采用多次注入。较佳为，所述浮空层206的第一导电类型离子注入区采用多次注入时的工艺条件包括：第一次注入能量为2000keV，第一次注入剂量为5E11cm-2～1E12cm-2；第二次注入能量为1000keV，第二次注入剂量为5E11cm-2～1E12cm-2。
之后，进行步骤四，在所述沟槽302中填充第二导电类型的第一外延子层并组成第二层所述PN子柱301b的所述第二导电类型子柱205b。
对于本发明第一实施例超结器件结构，由于只需要两层所述PN子柱，故在第二层所述PN子柱301b形成之后就形成了两层叠加的所述超结结构301。如果需要形成更多层所述PN子柱，则每增加一层所述PN子柱则需要再重复一次步骤一至步骤四即可实现。
在具有所述浮空层206的所述第二导电类型柱的第一层的所述第二导电类型子柱到次顶层的所述第二导电类型子柱中，至少一层以上的所述第二导电类型子柱中形成有所述浮空层206。
所述浮空层206的电阻率高于或等于所述浮空层206的上一层的所述第一导电类型子柱的电阻率。
在一些实施例方法中，各层所述PN子柱的所述第一导电类型子柱的电阻率相同；所述浮空层206的电阻率为各层所述PN子柱的所述第一导电类型子柱的电阻率的2倍～10倍。
所述浮空层206的厚度为1微米～3微米。
当需要形成本发明第一实施例超结器件时，步骤二中，当前层为第二层时，第二层的所述沟槽302的顶部开口宽度和第一层的所述沟槽的顶部开口宽度相同；第二层的所述沟槽302的底部表面仅需要将第一层的所述第二导电类型子柱205a表面暴露即可。
当需要形成本发明第二实施例超结器件时，步骤二中，当前层为第二层时，第二层的所述沟槽302的顶部开口宽度和第一层的所述沟槽的顶部开口宽度相同；第二层的所述沟槽302需穿过部分第一层的所述第二导电类型子柱205a的厚度，这样更加有利于所述浮空层206完全被第一层的所述第二导电类型子柱205a包围。较佳为，当前层的所述沟槽的穿过所述浮空层206的同一层的所述第二导电类型子柱的深度为1微米～4微米。
当需要形成本发明第三实施例超结器件时，步骤二中，当前层为第二层时，第二层的所述沟槽302的顶部开口宽度设置为小于第一层的所述沟槽的顶部开口宽度相同，同时第二层的所述沟槽302需穿过部分第一层的所述第二导电类型子柱205a的厚度，这样更加有利于所述浮空层206完全被第一层的所述第二导电类型子柱205a包围。较佳为，当前层的所述沟槽的穿过所述浮空层206的同一层的所述第二导电类型子柱的深度为1微米～4微米。
本发明实施例方法中，第一导电类型为N型，第二导电类型为P型。在其他实施例方法中也能为：第一导电类型为P型，第二导电类型为N型。
在形成所述超结结构301之后，还会在所述超结结构301的表面形成超结器件的正面结构的工艺；以及在所述超结器件的正面结构完成后，还包括形成所述超结器件的背面结构的工艺。
以形成图1所示的本发明第一实施例超结器件为例，形成所述超结器件的正面结构的工艺步骤包括：
形成第二导电类型的阱区207，各所述阱区207形成在对应的最顶层的所述PN子柱的所述第二导电类型子柱的表面，图1中最顶层的所述PN子柱为第二层所述PN子柱301b，各所述阱区207形成在所述第二导电类型子柱205b的顶部表面区域中。所述阱区207形成后，所述超结结构301的有效厚度会降低，顶部表面会由线C1C2降低到线D1D2。
形成由栅介质层208和栅极导电材料层209叠加形成的栅极结构。图1中，所述栅极结构为平面栅。所述栅介质层208采用栅氧化层，所述栅极导电材料层209采用多晶硅栅。被所述栅极结构所覆盖的所述阱区207的表面用于形成导电沟道。在其他实施例方法中，所述栅极结构也能采用沟槽栅。
进行源漏注入在所述阱区207的表面形成和所述栅极结构侧面自对准的第一导电类型重掺杂的源区210。
在一些较佳实施例方法中，为了降低导通电阻，在所述阱区207之间的还会形成第一导电类型掺杂的抗JFET区211。所述抗JFET区211通常在所述超结结构形成之后，在所述阱区207形成之前通过光刻加离子注入形成或者在所述阱区207形成之后以及所述栅极结构形成之前通过光刻加离子注入形成。
形成层间膜212，所述层间膜212覆盖在所述栅极结构、所述源区210和所述JFET区211表面上。
形成接触孔213在所述栅极结构和所述源区210的顶部都形成有穿过所述层间膜212的接触孔213。所述接触孔213的形成步骤包括：先进行光刻定义，之后进行刻蚀形成穿过所述层间膜212的所述接触孔213的开口，之后在所述接触孔213的开口中填充金属层形成所述接触孔213。
所述栅极结构通过顶部的接触孔213连接到由正面金属层215图形化形成的栅极。
所述源区210顶部的接触孔213的底部还会穿过所述源区210并和所述阱区207接触。较佳为，在所述接触孔213的开口形成后以及金属填充前，还包括进行第二导电类型重掺杂的离子注入在所述源区210对应的接触孔213的底部形成第二导电类型重掺杂的阱接触区214的步骤。所述源区210和所述阱区207同时通过顶部的接触孔213连接到由正面金属层215组成的源极。
形成所述超结器件的背面结构的工艺步骤包括：
对所述半导体衬底201进行背面减薄，由背面减薄后的所述半导体衬底201直接作为漏区或者在背面减薄后再进一步进行背面第一导电类型的重掺杂离子注入形成漏区。
在所述漏区的背面形成有由背面金属层216组成的漏极。
下面以一个600V的N型超结MOSFET为例并结合具体参数来更进一步的详细说明本发明实施例超结器件的制造方法：
由于超结器件为N型器件，故第一导电类型为N型，第二导电类型为P型，第一导线类型子柱为N型子柱，第二导电类型子柱为P型子柱。图4A中，第一层所述PN子柱的P型子柱205a的顶部宽度为3微米，P型子柱205a的侧面倾斜角为89度；N型子柱204a的顶部宽度为2微米。第一层所述PN子柱的步进为5微米，由于所述超结结构为多层所述PN子柱对齐叠加形成，故各所述超结结构的步进也为5微米。P型柱的侧面倾角为89度。
步骤一中，形成第一层所述PN子柱包括：
提供的所述半导体衬底201为电阻率为0.001～0.003欧姆·厘米的N型衬底，一般厚度在约725微米。
在所述半导体衬底201上淀积的所述第一外延层202的厚度为5μm-10μm。
在所述第一外延层202上淀积所述第二外延层203和N型子柱204a对应的第二外延子层。
在N型子柱204a对应的第二外延子层上淀积所述硬质掩膜层，所述硬质掩膜层包括依次叠加的第一氧化层、第二氮化层和第三氧化层即氧化膜-氮化硅膜-氧化膜。
之后，通过光刻定义出沟槽的形成区域；之后进行刻蚀，刻蚀首先将沟槽的形成区域中的氧化膜-氮化硅膜-氧化膜刻蚀掉，利用所述沟槽的形成区域外的氧化膜-氮化硅膜-氧化膜作为硬掩模，进行所述第二外延子层的材料如硅的刻蚀，形成所述沟槽，所述沟槽底到达所述第二外延子层的底部。
所述第一外延层202的电阻率的选择，与其上的所述第二外延层203的电阻率相比，能低于所述第二外延层203的电阻率，一般为所述第二外延层203的电阻率的0.5-1倍。采用低的电阻率能降低器件的导通电阻，采用相同的电阻率能简化外延淀积的制造工艺。
所述第二外延层203和N型子柱204a对应的第二外延子层能采用相同的电阻率，也能不同，例如选择使得所述第二外延层203的电阻率是N型子柱204a对应的第二外延子层的电阻率的0.5-1倍。所述第二外延层203的厚度，对体二极管的特性和器件的导通电阻有一定的影响，能设定在5-15微米。在对器件的抗雪崩能力有一点要求时，一般能设定为10-15微米。
N型子柱204a对应的第二外延子层，和后续形成的P型子柱205a形成超结结构的PN子柱，N型子柱204a对应的第二外延子层的厚度能设定为20微米，电阻率能根据后续超结结构的步进进行设定，对于步进为5微米的超结结构，能设定N型子柱204a对应的第二外延子层的电阻率为0.5-0.8欧姆.厘米
在以较佳实施例方法中，将所述第一外延层202、所述第二外延层203和N型子柱204a对应的第二外延子层的电阻率设定为相同，如都设置为0.523欧姆·厘米，0.523欧姆·厘米对应掺杂杂质浓度约为1E16/cm3。所述第一外延层202的厚度为5微米，所述第二外延层203的厚度5μm，N型子柱204a对应的第二外延子层的厚度20μm。
图4A中，当形成所述沟槽的刻蚀完成后，将所述沟槽外的所述硬质掩膜层中的第三氧化层和第二氮化层通过干化或者湿法刻蚀掉，留下底层的第一氧化层作为沟槽填充P型子柱205a对应的第一外延子层如硅的硬掩模。之后，形成第一外延子层将所述沟槽完全填充。利用化学机械研磨(CMP)将表面的第一外延子层的材料如硅全部除掉，之后将第一氧化层刻蚀掉，使得所述第一外延子层仅完全填充在所述沟槽中并形成所述P型子柱205a，而P型子柱205a之间的所述第二外延子层则作为N型子柱204a，所述P型子柱205a和所述N型子柱204a交替排列形成第一层所述PN子柱，所述PN子柱的电荷达到平衡或者电荷量的差距小于N柱电荷总量的5％，也小于P柱电荷总量的5％。
如图4B所示，在形成第一层所述PN子柱301a之后，进行前处理，前处理包括清洗，前处理也能包括牺牲氧化工艺；进行第二层所述PN子柱301b的所述N型子柱204b的第二外延子层的淀积，电阻率为0.523欧姆.厘米,对应的杂质浓度为1E16/cm3，厚度为20微米。之后进行光刻刻蚀，刻蚀形成的沟槽302的开口宽度为3微米，沟槽302的侧面的倾斜角大于等于89度。沟槽302形成后，在有光刻胶或者硬质掩膜层303的保护下进行标记304对应的P型离子注入到沟槽302的底部第一层的P型子柱205a的顶部区域内部，注入杂质能是磷，能量能是一次的，例如对于倾斜角89度的情况，能采用一次注入磷，注入能量为1000keV，注入剂量为1E12/cm2～2E12/cm2；也能是多次不同能量注入的磷搭配，例如：第一次注入的注入能量为2000keV、注入剂量为5E11/cm2～1E12/cm2；第二次注入的注入能量为1000keV、注入剂量为5E11/cm2～1E12/cm2。这个条件设定中，要使注入形成的所述浮空层206的电阻率不要低于第二层的N型子柱204b的电阻率，一般建议1-3倍，同时要保证横向扩散和纵向扩散后，还被器件的底部第一层的P型子柱205a包围住，而不要与N型柱直接接触。
这里的浮空层206的N型杂质离子注入，要结合流程中的工艺条件，在综合下面条件之下进行优化：
一是通过注入后形成一个局部的N型区域即所述浮空层206，该区域电阻率也即杂质浓度要高于等于第二层的N型子柱204b的杂质浓度；该N型注入形成的所述浮空层206经过后续工艺后发生扩散后，还是被P型杂质完全包围。因此需要采用能量较高的注入，同时注入剂量不要太高。
本发明实施例方法中，第一层和第二层的沟槽302都采用20微米的深度，倾斜角89度。这样沟槽顶部宽度设计为3微米时，底部宽度则为2.28微米，N型杂质注入通过沟槽底部完成，因此只有适当设定磷的注入条件和后续的热过程，才能控制住这个N型区域被P型杂质包围，即所述浮空层206被第一层的P型子柱205a包围住。
如图4C所示，去除光刻胶，或者部分硬质掩膜层303的介质膜后，填充P型外延层在所述沟槽302中，形成P型子柱205b和N型子柱204b。第二层的P型子柱205b置于第一层的P型子柱205a的上部，第一层的P型子柱205a中包围有所述浮空层206，P型子柱205b和N型子柱204b毗邻，并交替排列形成第二层所述PN子柱301b，第二层所述PN子柱301b的电荷达到平衡或者电荷量的差距小于N型子柱204b的电荷总量的5％，也小于P型子柱205b的电荷总量的5％。
对于图1所示的本发明第一实施例超结器件，第二层所述PN子柱301b形成之后，即可进行所述超结器件的正面结构的形成工艺，包括：采用和现有方法相同的工艺形成P型的阱区207，淀积栅介质层208和栅极导电材料层209，形成N+掺杂的源区210，形成层间膜212，接触孔213，源区210的接触孔213底部的P型重掺杂注入形成的阱接触区214，形成正面金属层215并对正面金属层215进行图形化。栅介质层208能采用
Figure BDA0003440061740000171
的氧化层，所述栅极导电材料层209能采用厚度为/>
Figure BDA0003440061740000172
的多晶硅栅；所述源区210的源漏注入工艺能为：注入杂质为As，注入能量为60keV、注入剂量为5E15/cm2；所述层间膜212包括/>
Figure BDA0003440061740000173
的BPSG。
为了进一步降低导通电阻，在P型阱区207之间的N型区域可以通过离子注入，注入N型杂质磷，形成抗JFET注入区211。这个N型的抗JFET注入区211可以在第二层PN子柱301b形成之后通过光刻和离子注入实现，也可以在栅极导电材料层209如多晶硅栅淀积之前，阱区207等工艺完成之后进行光刻和注入完成。
正面工艺完成之后还包括进行如下背面工艺：
对所述半导体衬底201进行背面减薄，在所述半导体衬底20背面淀积背面金属层216，背面金属层216能是TiNiAg.厚度能设定为Ti为
Figure BDA0003440061740000174
Ni为/>
Figure BDA0003440061740000175
Ag为
Figure BDA0003440061740000176
经过上面步骤之后即可得到图1所示的本发明第一实施例超结器件。
本发明实施例方法通过将第二层的PN子柱301b的沟槽302刻蚀后，通过离子注入，在第一层的P型子柱205a中形成一个N型区域，这个N型区域四周被P型柱区域所包围，形成了一个浮空的N型区域即所述浮空层206，从而达到改善器件体二极管反向恢复软度的效果。
在本发明实施例方法还能做多种改进，包括：
在一些实施例方法中，为了使得形成的N型区域即所述浮空层206易于被P型区域即第一层的P型子柱205a所包围，设定第二层所述PN子柱301b的沟槽302即第二层的沟槽302的顶部开口宽度为2.5微米，这样倾斜角为89度，深度20微米时，底部的宽度为1.78微米，相对于第一层所述PN子柱301a的沟槽的顶部宽度为3.0微米，更易于让N型区域完全被P型区域包围。
在一些实施例方法中，为了使得形成的N型区域易于被P型区域所包围，设定第二层的沟槽302刻蚀时，沟槽302的深度加大到穿过第一层所述PN子柱301a的P型子柱205a即第一层的P型子柱205a的顶部，例如穿过的深度为3μm，这样沟槽302的深度为23μm，由沟槽303的侧面倾角可以算出，倾斜角为89度时，沟槽302在20μm即线B1B2处的宽度为2.28微米，深度23μm米处即第一层所述PN子柱301a的内部，宽度为2.16微米，这样，N型注入的设定在60-200keV，剂量在1E12-2E12/cm2，只要注入后的热过程不要过多,例如热过程不要超过1150度，30min，就易于通过工艺参数设定得到被P型区域包围的N型区域。
在一些实施例方法中，第二层所述PN子柱301b形成之后，可以重复步骤一和步骤四，形成第三层所述PN子柱，形成第三层所述PN子柱的过程中，也能在第二层所述PN子柱301b的P型子柱中形成所述浮空层206。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (20)

1.一种超结器件，其特征在于，超结结构包括至少两层以上的PN子柱，各层所述PN子柱由第一导电类型子柱和第二导电类型子柱交替排列而成；
各层所述PN子柱的结构包括：第二导电类型子柱由填充沟槽中的第二导电类型的第一外延子层组成，所述沟槽形成第一导电类型的第二外延子层中，所述第一导电类型子柱由各所述第二导电类型子柱之间的所述第二外延子层组成；
各层所述PN子柱的所述第一导电类型子柱叠加形成第一导电类型柱，各层所述PN子柱的所述第二导电类型子柱叠加形成第二导电类型柱；
所述超结结构的至少部分区域的所述第二导电类型柱中具有第一导电类型掺杂的浮空层；
在具有所述浮空层的所述第二导电类型柱的第一层的所述第二导电类型子柱到次顶层的所述第二导电类型子柱中，至少一层以上的所述第二导电类型子柱中形成有所述浮空层；
所述浮空层被同一层的所述第二导电类型子柱包围，所述浮空层由以所述浮空层的上一层的所述沟槽为自对准条件的第一导电类型离子注入区组成，所述浮空层的第一导电类型离子注入工艺使所述浮空层在横向扩散和纵向扩散后保持被同一层的所述第二导电类型子柱包围。
2.如权利要求1所述的超结器件，其特征在于：所述浮空层的电阻率高于或等于所述浮空层的上一层的所述第一导电类型子柱的电阻率。
3.如权利要求2所述的超结器件，其特征在于：各层所述PN子柱的所述第一导电类型子柱的电阻率相同；所述浮空层的电阻率为各层所述PN子柱的所述第一导电类型子柱的电阻率的2倍～10倍。
4.如权利要求1所述的超结器件，其特征在于：所述浮空层的厚度为1微米～3微米。
5.如权利要求1所述的超结器件，其特征在于：所述浮空层的第一导电类型离子注入区采用单次注入或多次注入。
6.如权利要求5所述的超结器件，其特征在于：所述浮空层的第一导电类型离子注入区采用单次注入时的工艺条件包括：注入能量为1000keV，注入剂量为1E12cm-2～2E12cm-2；
所述浮空层的第一导电类型离子注入区采用多次注入时的工艺条件包括：第一次注入能量为2000keV，第一次注入剂量为5E11cm-2～1E12cm-2；第二次注入能量为1000keV，第二次注入剂量为5E11cm-2～1E12cm-2。
7.如权利要求1所述的超结器件，其特征在于：所述浮空层的上一层的所述沟槽的侧面倾角大于等于89度以及小于等于90度。
8.如权利要求1所述的超结器件，其特征在于：所述浮空层的上一层的所述沟槽的顶部开口宽度小于所述浮空层的同一层的所述深沟槽的顶部开口宽度。
9.如权利要求1所述的超结器件，其特征在于：所述浮空层的上一层的所述沟槽的底部还穿过所述浮空层的同一层的所述第二导电类型子柱的顶部，所述浮空层的上一层的所述沟槽的穿过所述浮空层的同一层的所述第二导电类型子柱的深度为1微米～4微米。
10.如权利要求1至9所述的超结器件，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
11.一种超结器件的制造方法，其特征在于，超结结构包括至少两层以上的PN子柱，各层所述PN子柱由第一导电类型子柱和第二导电类型子柱交替排列而成；各层所述PN子柱的所述第一导电类型子柱叠加形成第一导电类型柱，各层所述PN子柱的所述第二导电类型子柱叠加形成第二导电类型柱；
所述超结结构的至少部分区域的所述第二导电类型柱中具有第一导电类型掺杂的浮空层；所述超结结构的形成工艺步骤包括：
步骤一、提供前层结构并在所述前层结构上形成当前层的第一导电类型的第二外延子层；
当前层为第一层时，所述前层结构包括半导体衬底以及形成于所述半导体衬底表面的具有第一导电类型掺杂的第一外延层；
当前层为第二层以上时，所述前层结构包括下层所述PN子柱且所述前层结构的顶部表面为下层所述PN子柱的顶部表面；
步骤二、在所述第二外延子层的选定区域中形成沟槽；
当所述前层结构中具有下层所述PN子柱时，所述沟槽的底部表面会将下一层所述PN子柱的所述第二导电类型子柱的表面暴露；
步骤三、如果所述前层结构中包括下层所述PN子柱且下层所述PN子柱的所述第二导电类型子柱中需要形成所述浮空层，则包括：
以所述沟槽为自对准条件进行第一导电类型离子注入在下层所述PN子柱的所述第二导电类型子柱中形成所述浮空层，所述浮空层的第一导电类型离子注入使所述浮空层在横向扩散和纵向扩散后保持被同一层的所述第二导电类型子柱包围；之后进行后续步骤四；
如果不需要形成所述浮空层，则直接进行后续步骤四；
步骤四、在所述沟槽中填充第二导电类型的第一外延子层，由填充于所述沟槽中的所述第一外延子层组成当前层的所述第二导电类型子柱，由所述第二导电类型子柱之间的所述第二外延子层作为所述第一导电类型子柱，由所述第一导电类型子柱和所述第二导电类型子柱交替排列形成当前层的所述PN子柱；
如果当前层的所述PN子柱不是最顶层，则将当前层的所述PN子柱合并到所述前层结构中，并重复步骤一至步骤四；如果当前层的所述PN子柱为最顶层，则完成所述超结结构的形成工艺；
在具有所述浮空层的所述第二导电类型柱的第一层的所述第二导电类型子柱到次顶层的所述第二导电类型子柱中，至少一层以上的所述第二导电类型子柱中形成有所述浮空层。
12.如权利要求11所述的超结器件的制造方法，其特征在于：所述浮空层的电阻率高于或等于所述浮空层的上一层的所述第一导电类型子柱的电阻率。
13.如权利要求12所述的超结器件的制造方法，其特征在于：各层所述PN子柱的所述第一导电类型子柱的电阻率相同；所述浮空层的电阻率为各层所述PN子柱的所述第一导电类型子柱的电阻率的2倍～10倍。
14.如权利要求11所述的超结器件的制造方法，其特征在于：所述浮空层的厚度为1微米～3微米。
15.如权利要求11所述的超结器件的制造方法，其特征在于：步骤三中，所述浮空层的第一导电类型离子注入采用单次注入或多次注入。
16.如权利要求15所述的超结器件的制造方法，其特征在于：所述浮空层的第一导电类型离子注入区采用单次注入时的工艺条件包括：注入能量为1000keV，注入剂量为1E12cm-2～2E12cm-2；
所述浮空层的第一导电类型离子注入区采用多次注入时的工艺条件包括：第一次注入能量为2000keV，第一次注入剂量为5E11cm-2～1E12cm-2；第二次注入能量为1000keV，第二次注入剂量为5E11cm-2～1E12cm-2。
17.如权利要求11所述的超结器件的制造方法，其特征在于：所述浮空层的上一层的所述沟槽的侧面倾角大于等于89度以及小于等于90度。
18.如权利要求11所述的超结器件的制造方法，其特征在于：步骤二中，如果所述前层结构中包括下层所述PN子柱，当前层的所述沟槽的顶部开口宽度小于所述浮空层的同一层的所述深沟槽的顶部开口宽度。
19.如权利要求11所述的超结器件的制造方法，其特征在于：步骤二中，如果所述前层结构中包括下层所述PN子柱，当前层的所述沟槽的底部还穿过所述浮空层的同一层的所述第二导电类型子柱的顶部，当前层的所述沟槽的穿过所述浮空层的同一层的所述第二导电类型子柱的深度为1微米～4微米。
20.如权利要求11至19所述的超结器件的制造方法，其特征在于：第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。
CN202111626037.1A 2021-12-28 2021-12-28 超结器件及其制造方法 Pending CN116364752A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111626037.1A CN116364752A (zh) 2021-12-28 2021-12-28 超结器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111626037.1A CN116364752A (zh) 2021-12-28 2021-12-28 超结器件及其制造方法

Publications (1)

Publication Number Publication Date
CN116364752A true CN116364752A (zh) 2023-06-30

Family

ID=86905574

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111626037.1A Pending CN116364752A (zh) 2021-12-28 2021-12-28 超结器件及其制造方法

Country Status (1)

Country Link
CN (1) CN116364752A (zh)

Similar Documents

Publication Publication Date Title
JP6683228B2 (ja) 半導体装置
EP0948818B1 (en) High density trench dmos transistor with trench bottom implant
US7893488B2 (en) Charged balanced devices with shielded gate trench
KR101296922B1 (ko) 전하 균형 전계 효과 트랜지스터
US7041560B2 (en) Method of manufacturing a superjunction device with conventional terminations
US11594613B2 (en) Sawtooh electric field drift region structure for planar and trench power semiconductor devices
CN113745116B (zh) 超级结器件及其制造方法
US8860130B2 (en) Charged balanced devices with shielded gate trench
US9356134B2 (en) Charged balanced devices with shielded gate trench
JP2009088005A (ja) 半導体装置およびその製造方法
JP7073698B2 (ja) 半導体装置および半導体装置の製造方法
JPWO2003065459A1 (ja) 半導体装置
KR20200054881A (ko) 초접합 및 산소 삽입된 si 층을 구비한 반도체 장치
US20070029543A1 (en) Semiconductor device
CN111952352A (zh) 超结半导体装置及超结半导体装置的制造方法
JP6870516B2 (ja) 半導体装置および半導体装置の製造方法
JP4997715B2 (ja) 半導体装置およびその製造方法
CN109755292B (zh) 超结器件及其制造方法
CN111200025A (zh) 超结器件及其制造方法
CN115566038A (zh) 超结器件及其制造方法
CN117476755A (zh) 超结igbt器件及其制造方法
KR102400895B1 (ko) 반도체 장치 및 그 제조 방법
CN116364752A (zh) 超结器件及其制造方法
CN116404029A (zh) 超结器件及其制造方法
CN113539830A (zh) 超结半导体装置以及超结半导体装置的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination