JP5672856B2

JP5672856B2 - 半導体装置

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Publication number: JP5672856B2
Application number: JP2010188570A
Authority: JP
Inventors: 浩次江口
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2010-08-25
Filing date: 2010-08-25
Publication date: 2015-02-18
Anticipated expiration: 2030-08-25
Also published as: JP2012049258A

Description

本発明は、ＭＯＳＦＥＴや絶縁ゲート型電界効果バイポーラトランジスタ（以下、ＩＧＢＴという）などの半導体素子を備えた半導体装置に関するものである。

イグナイタなどに使用されるＩＧＢＴなどの半導体スイッチング素子は、入力の信号を受けて２次側に高電圧を発生させるものである。このような半導体スイッチング素子では、高電圧で使用されるが故に素子自体にＬ負荷サージなどのように短時間に瞬間的に高電圧の跳ね返りが発生することがあり、それに耐え得る構造であることが要求される。サージには様々なモードがあり、数μｓｅｃから数ｎｓｅｃで数ｋＶの電圧が半導体スイッチング素子に印加される。

そこで、サージ耐量を得るために、通常オンオフ動作が行われるメインセルの一部にサージが集中しないようにする構造が提案されている。例えば、ＩＧＢＴのゲート−コレクタ間もしくはゲート−エミッタ間の電圧をツェナーダイオードでクランプしてメインセルをソフトオンさせてサージを抜く構造が提案され、特に、高速、高電圧のサージに耐えられるようにメインセルより外周耐圧部でサージを抜く構造が特許文献１に提案されている。

具体的には、特許文献１では、ツェナーダイオード群を内蔵するフィールドプレートが備えられた半導体装置が提案されている。この半導体装置では、ＭＯＳＦＥＴやＩＧＢＴなどの半導体スイッチング素子が形成されたセル部を囲むようにフィールドプレートが備えられ、サージが印加されたときのツェナーダイオード群の動作抵抗を低減させつつ、ブレークダウン時のコーナー部における外周耐圧部の電流密度を低減させるようにしている。

フィールドプレートは、セル部を囲む外周耐圧部に、セル部の輪郭に沿った方向と平行な方向を長手方向（以下、単に長手方向という）とする平行部を備え、この平行部に対して長手方向に沿って複数のツェナーダイオードを形成した構造とされている。平行部は、セル部から外周に向かう方向に複数本並列的に、つまり多重に配置され、各平行部から斜めに延設された連結部を介して、各平行部が外周方向において隣り合っている平行部の長手方向において隣り合っている平行部に対して接続されている。このため、セル部に形成された半導体素子のゲート電極に電気的に接続された平行部（最もセル部側の平行部）から半導体基板に接続された平行部（最も外周側の平行部）に至るまでに、各平行部が階段状に配置された構造とされている。これにより、例えばＩＧＢＴのゲート−コレクタ間をツェナーダイオード群の降伏電圧にクランプし、ＩＧＢＴのゲート−コレクタ間に降伏電圧を超える電圧が印加されないようにしている。

このような構造の半導体装置では、フィールドプレートは、階段状に接続された各平行部に含まれるツェナーダイオード群の降伏電圧の総和によってゲート−コレクタ間のクランプ電圧を規定する役割と、外周方向において並列的に並べられた複数の平行部によってバルク、つまり半導体装置におけるシリコン部全域の耐圧を決める役割が有る。そして、特許文献１に開示されている半導体装置では、外周方向において並列的に並べられた複数の平行部それぞれに対して同数のツェナーダイオードを配置した構造としている。

特開２００３−１７４１６５号公報

しかしながら、イグナイタの高効率化などから半導体スイッチング素子に対する要求が高まり、要求されるサージ耐量が高くなる傾向がある。このため、上記特許文献１に示すのような半導体装置での耐サージ設計では部分的に電界強度の偏りが生じて耐量の仕様を満足できない可能性がある。

本発明は上記点に鑑みて、更にサージ耐量を大きくすることが可能な半導体装置を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、外周耐圧部には、半導体基板と電気的に接続されている最外周側のプレート（１７ｇ）と、セル部に形成されたゲート電極（７）と電気的に接続されている最内周側のプレート（１７ａ）とを含む導電性の複数のフィールドプレート（１７）が形成されており、複数のフィールドプレートは、セル部の輪郭に沿う平行方向を長手方向としてセル部から外周耐圧部の外周側に向かって複数本並べられて配置された平行部（３０）と、該平行部それぞれから斜め方向に延設された連結部（３３）とを有し、平行部と連結部とが交互に接続されることにより、一方向に向かって階段状に形成されており、平行部には、ツェナーダイオードが逆方向に直列接続されたツェナーダイオード対を複数段形成したツェナーダイオード群（１８ａ〜１８ｅ）が備えられ、複数本並べられて配置された平行部それぞれに備えられたツェナーダイオード対の段数は、セル部に近い側から該セル部の外周に向かって増やされていることを特徴としている。

このように、平行部のツェナーダイオード対の段数がセル部側から外周に向かって増加させるようにすると、サージ耐量を増加させられることが可能になる。

このような構造の半導体装置については、高電圧印加がなされるイグナイタの駆動に適用される。

その場合、請求項１に記載したように、複数本並べられて配置された平行部のうち最もセル部側に位置する２本の平行部（３０ａ、３０ｂ）に備えられたツェナーダイオード対の段数の差である段数差を複数本並べられて配置された平行部に対して形成されるツェナーダイオード対の総数で割った段数比は、半導体素子として要求される耐圧が５００Ｖである５００Ｖ系のイグナイタに使用される場合には９％以下、半導体素子として要求される耐圧が６００Ｖである６００Ｖ系のイグナイタに使用される場合には７．５％以下、半導体素子として要求される耐圧が７００Ｖである７００Ｖ系のイグナイタに使用される場合には６％以下とされるようにすると好ましい。

このように、イグナイタの適用電圧に応じて段数比を設定し、半導体素子として要求される耐圧が５００Ｖである５００Ｖ系であれば段数比が９％以下、半導体素子として要求される耐圧が６００Ｖである６００Ｖ系であれば段数比が７．５％以下、半導体素子として要求される耐圧が７００Ｖである７００Ｖ系であれば段数比が６％以下となるようにすることで、大きなサージ耐量を得ることが可能となる。

また、請求項２または３に記載したように、複数本並べられて配置された平行部のうち最もセル部側に位置する２本の平行部（３０ａ、３０ｂ）に備えられたツェナーダイオード対の段数の差である段数差は、半導体素子として要求される耐圧が５００Ｖである５００Ｖ系のイグナイタに使用される場合には９段以下、半導体素子として要求される耐圧が６００Ｖである６００Ｖ系のイグナイタに使用される場合には８段以下、半導体素子として要求される耐圧が７００Ｖである７００Ｖ系のイグナイタに使用される場合には５段以下とされるようにすると好ましい。

このように、イグナイタの適用電圧に応じてツェナーダイオード対の段数差を設定し、半導体素子として要求される耐圧が５００Ｖである５００Ｖ系であれば段数差の絶対値が９段以下、半導体素子として要求される耐圧が６００Ｖである６００Ｖ系であれば段数差の絶対値が８段以下、半導体素子として要求される耐圧が７００Ｖである７００Ｖ系であれば段数差の絶対値が５段以下となるようにすることで、大きなサージ耐量を得ることが可能となる。

さらに、請求項４に記載したように、複数本並べられて配置された平行部の本数は、半導体素子として要求される耐圧が５００Ｖである５００Ｖ系のイグナイタに使用される場合には４本以上、半導体素子として要求される耐圧が６００Ｖである６００Ｖ系もしくは半導体素子として要求される耐圧が７００Ｖである７００Ｖ系のイグナイタに使用される場合には５本以上とされると好ましい。

このように、イグナイタの適用電圧に応じてツェナーダイオード対が形成される平行部の本数を設定し、半導体素子として要求される耐圧が５００Ｖである５００Ｖ系の場合には本数を４本以上、半導体素子として要求される耐圧が６００Ｖである６００Ｖ系または半導体素子として要求される耐圧が７００Ｖである７００Ｖ系の場合には本数を５本以上にすることで、大きなサージ耐量を得ることが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる半導体装置の平面図である。図１の主要部の断面図である。図１中の外周耐圧部の一部拡大図である。（ａ）は、図１中の外周耐圧部Ｂの直線部Ｂ１の一部拡大図、（ｂ）は、フィールドプレートの模式図である。図１中の外周耐圧部Ｂの直線部Ｂ１の詳細構造を示した部分拡大図である。６００Ｖ系のイグナイタに対して半導体装置を適用した場合のツェナーダイオード対の段数比に対するサージ耐量（電圧）の関係を示した図である。５００Ｖ系、６００Ｖ系、７００Ｖ系のイグナイタに対して半導体装置を適用した場合のツェナーダイオード対の段数比に対するサージ耐量（電圧）の関係を示した図である。５００Ｖ系、６００Ｖ系、７００Ｖ系のイグナイタに半導体装置を適用した場合の平行部３０ａと平行部３０ｂそれぞれに備えられるツェナーダイオード対の段数差の絶対数に対するサージ耐量の関係を示した図である。５００Ｖ系、６００Ｖ系、７００Ｖ系のイグナイタに半導体装置を適用した場合のツェナーダイオード対が備えられる平行部３０の本数を変化させた場合のサージ耐量の関係を示した図である。（ａ）、（ｂ）は、平行部３０の本数を４本とした場合のレイアウト図、平行部３０の本数を５本とした場合のレイアウト図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
図１に、本発明の一実施形態を適用した半導体装置の平面図を示す。また、図２に、図１のＩ−Ｉ’断面図を示すと共に、図３に、図１の領域Ｒの拡大模式図を示す。

図１において、中央部がＩＧＢＴを構成する半導体素子が形成されているセル部Ａであり、セル部Ａの周りでセル部Ａの外周に沿った形状で外周耐圧部Ｂが形成されている。図２の断面図では、図の右側部分がセル部Ａであり、セル部Ａの左側が外周耐圧部Ｂである。

図２の半導体基板１において、ｐ⁺型層１Ａの上にｎ^-型層１Ｂが形成されている。そして、この半導体基板１はｐ⁺型層１Ａ側の表面を裏面１ａ、ｎ^-型層１Ｂ側の表面を主表面１ｂとし、裏面１ａ上にはコレクタ電極２が形成されている。

セル部Ａでは、ｎ^-型層１Ｂの表層部にｐ型ウェル３が形成されており、このｐ型ウェル３よりも接合深さが浅く、ｐ型ウェル３と重なってｐ型ベース領域４が形成されている。さらに、このｐ型ベース領域４の内部にはｎ⁺型ソース領域５が形成されている。また、ｎ^-型層１Ｂの上面にはゲート絶縁膜６を介してポリシリコン等からなるゲート電極７が設けられている。そして、このゲート電極７の下に位置するｎ⁺型ソース領域５とｎ^-型層１Ｂとに挟まれたｐ型ベース領域４がチャネル領域８となっている。

また、ｐ型ベース領域４の表層部のうち、ｎ⁺型ソース領域５に対してチャネル領域８の反対側にはｎ⁺型ソース領域５と重なってｐ⁺型領域９が形成されている。そして、ｎ^-型層１Ｂの表面上に形成されたＢＰＳＧまたはＰＳＧ等からなる層間絶縁膜１０の上にＡｌ合金等からなるエミッタ電極１１が設けられている。このエミッタ電極１１は層間絶縁膜１０に形成されたコンタクトホール１２を通して、ｎ⁺型ソース領域５、ｐ⁺型領域９と電気的に接続されている。

このように、ｐ型ベース領域４とｎ⁺型ソース領域５とｐ⁺型領域９とを有し、ｐ⁺型領域９の上のエミッタ電極１１と、ｐ型ベース領域４の上のゲート電極７とを有する構造を１セルとして、セル部Ａは、これらが複数設置された構成となっている。

一方、外周耐圧部Ｂでは、ｎ^-型層１Ｂの表層部のうち、最外周のセルの周りにｐ型ウェル３と接合深さが等しい外周ｐ型ウェル１３が形成されている。また、ｎ^-型層１Ｂの表層部の最外周側にはｎ⁺型コンタクト領域１５が形成されている。

そして、ｎ^-型層１Ｂの上には絶縁膜としてのフィールド酸化膜１６が形成されており、このフィールド酸化膜１６の上で外周ｐ型ウェル１３からｎ⁺型コンタクト領域１５のセル部側端部の間に例えばポリシリコンよりなるフィールドプレート１７ａ〜１７ｇ及びツェナーダイオード群１８ａ〜１８ｅが形成されている。さらに、フィールドプレート１７ａ〜１７ｇ上を含めてフィールド酸化膜１６の上に層間絶縁膜１０が形成されている。この層間絶縁膜１０の上にゲート電極７に繋がるゲート配線１９が設けられており、このゲート配線１９は層間絶縁膜１０に形成されたコンタクトホール２０を通してフィールドプレート１７ａと電気的に接続されている。また、層間絶縁膜１０上の最外周側には等電位プレート２１が設けられている。この等電位プレート２１はフィールドプレート１７ｇと、ｎ⁺型コンタクト領域１５とに電気的に接続されている。

図４（ａ）は、図１中の外周耐圧部Ｂの直線部Ｂ１の一部拡大図であり、図４（ｂ）は、フィールドプレート１７の構造を模式的に示した図である。フィールドプレート１７ａは、紙面下側のセル部Ａ側に配置され、セル部Ａの輪郭に沿ってセル部Ａを囲むように一周形成されていて、ゲート配線１９と電気的に接続されている。また、フィールドプレート１７ｇは、最外周において外周耐圧部Ｂの外側の輪郭に沿ってセル部Ａを囲むように一周形成されていて、等電位プレート２１を介してｎ^-型層１Ｂと電気的に接続されている。このため、フィールドプレート１７ｇは、等電位プレート２１およびｎ^-型層１Ｂからｐ＋型層１Ａを通じてコレクタ電極２と電気的に接続されている。

そして、フィールドプレート１７ａとフィールドプレート１７ｇとの間に複数のフィールドプレート１７ｂ〜１７ｆが配置されており、これらはセル部の輪郭（外周耐圧部の内側の各辺）に沿った方向と平行とされた平行部３０（３０ａ〜３０ｅ）と、各平行部から斜め方向（図４（ａ）の場合は紙面右上方向）に延設された連結部３３（３３ａ〜３３ｆ）とを有し、平行部３０ａ〜３０ｇと連結部３３ａ〜３３ｆとが交互に接続され、一方向に向かって階段状に形成されている。なお、これらのフィールドプレート１７ｂ〜１７ｆの間は互いに電気的に絶縁されている。

最もセル部Ａ側に配置されたフィールドプレート１７ａと最外周側に配置されたフィールドプレート１７ｇの間に配置される平行部３０ｂ〜３０ｆには、帯状に複数のツェナーダイオード群１８ａ〜１８ｅが形成されている。具体的には、帯状の複数のツェナーダイオード群１８ａ〜１８ｅは、例えばＰ（リン）が注入されたｎ型領域３１と、例えばＢ（ボロン）が注入されたｐ型領域３２とが交互に複数配置されることにより形成されている。このような構成により、ｎ型領域３１とｐ型領域３２の順に形成された部分で構成されるｐｎ接合の逆方向接続とｐ型領域３２とｎ型領域３１の順に形成された部分で構成されるｐｎ接合の順方向接続とによって、ツェナーダイオードが逆方向に直列接続されたツェナーダイオード対が構成される（図４（ａ）中にはツェナーダイオード対を模式的に示してあるが、実際には図示した数よりも多数配置されている）。このため、ツェナーダイオード群１８ａ〜１８ｅは、このようなツェナーダイオード対が複数個連続的に形成されて直接接続された構成となっている。

例えば、セル部Ａから半導体基板１の外周方向に向かって順に並んでいる平行部３０ａ〜３０ｅ、連結部３３ａ〜３３ｆを１つのブロックＺとし、外周耐圧部ＢはこのブロックＺが複数配置された構成となっている。なお、図４中のＺ１、Ｚ２、Ｚ３、…等がブロックＺである。

ブロックＺ１内のツェナーダイオード群１８ａを含む平行部３０ａは、紙面右隣のブロックＺ２内のツェナーダイオード群１８ｂを含む平行部３０ｂと連結部３３ｂを介して接続されている。このツェナーダイオード群１８ｂを含む平行部３０ｂは、さらに右隣のブロックＺ３（図４（ｂ）参照）内のツェナーダイオード群１８ｃを含む平行部３０ｃと連結部３３ｃを介して接続されている。このようにしてツェナーダイオード群１８ｅを含む平行部３０ｅまで連結部３３ｄ、３３ｅを介して接続されている。

したがって、図４（ｂ）に示すようにゲート配線１９に接続されたフィールドプレート１７ａから等電位プレート２１に接続されたフィールドプレート１７ｇに向かって、ブロックＺ１内のツェナーダイオード群１８ａ、ブロックＺ２内のツェナーダイオード群１８ｂ、ブロックＺ３内のツェナーダイオード群１８ｃ、ブロックＺ４内のツェナーダイオード群１８ｄ、ブロックＺ５内のツェナーダイオード群１８ｅが順にセル部Ａから外周に向かう方向に対して傾斜し、一方向に階段状に接続された構成となっている。

このように、１つのブロックＺ内でツェナーダイオード群１８ａ〜１８ｅを接続するのではなく、複数のブロックＺ間で、外周に沿った方向に対して斜めの方向で階段状に接続されている。これにより、外周耐圧部の面積を増大させることなく、外周耐圧部の直線状の辺に対して垂直な方向でのツェナーダイオード群１８ａ〜１８ｅの幅を広げることができる。そして、これらのツェナーダイオード群１８ａ〜１８ｅを含む平行部３０ａ〜３０ｅに接続される連結部３３ｂ〜３３ｅの幅も広くすることができる。これにより、図４（ｂ）に示すようにゲート配線１９に接続されたフィールドプレート１７ａから等電位プレート２１に接続されたフィールドプレート１７ｇに至る電気的に接続された領域の抵抗値を低減させ、高周波サージが印加されたときでも、ツェナーダイオード群１８ａ〜１８ｅに瞬時に大電流を流すことができる。このため、ゲート電極７を充電することができ、サージを素子のオン状態で吸収することができる。

また、ツェナーダイオード群１８ａ〜１８ｅを含む平行部３０ａ〜３０ｅや、連結部３３ｂ〜３３ｅ等を有するフィールドプレート１７ａ〜１７ｇのポリシリコン層が、外周耐圧部Ｂ全体において、セル部Ａから外周に向かう方向で一定間隔に配置されていることから、サージが印加された場合、外周耐圧部Ｂにおける電界集中を緩和することができる。

このように、上記のような構造を適用することで、基本的には、半導体装置の高周波サージに対する耐量を向上させることができる。しかしながら、上述したように、イグナイタの高効率化などから半導体スイッチング素子に対する要求が高まり、要求されるサージ耐量が高くなる傾向があるため、上記構造とするだけでは部分的に電界強度の偏りが生じて耐量の仕様を満足できない可能性がある。このため、本実施形態では、さらに更にサージ耐量を大きくすることが可能な半導体装置とすべく、平行部３０ａ〜３０ｅに形成されたツェナーダイオード群１８ａ〜１８ｅの段数について下記のように構成している。これについて、本発明者らの試作検討結果等を踏まえて説明する。

上述したように、フィールドプレート１７は、階段状に接続された各平行部３０ａ〜３０ｅに含まれるツェナーダイオード群１８ａ〜１８ｅの降伏電圧の総和によってゲート−コレクタ間のクランプ電圧を規定する役割と、外周方向において並列的に並べられた複数の平行部３０ａ〜３０ｅによってバルク、つまり半導体装置におけるシリコン部全域の耐圧を決める役割が有る。ゲート−コレクタ間のクランプ電圧としてツェナーダイオード群１８ａ〜１８ｅに要求される耐圧で、ツェナーダイオード対の段数の総数が決まる。また、ツェナーダイオード群１８ａ〜１８ｅが形成された平行部３０ａ〜３０ｅのうち最もセル部Ａ側の位置の平行部３０ａに備えられるツェナーダイオード対の段数については、バルク外周の耐圧によって制約があるため、多くの数にすることができない。

このため、平行部３０ａ〜３０ｅのツェナーダイオード対の段数をセル部Ａ側から外周に向かって増加させるようにすると、サージ耐量を増加させることが可能になると想定される。このような知見に基づいて、平行部３０ａ〜３０ｅに備えられた各ツェナーダイオード群１８ａ〜１８ｅに含まれるツェナーダイオード対の段数について、サージ耐量との関係を調べた。その結果、平行部３０ａ〜３０ｅのツェナーダイオード対の段数を一定にする場合と比較して、段数を変化させ、セル部Ａ側の段数を少なくし、セル部Ａ側から外周に向かって段数を増加させるようにすると、サージ耐量を増加させられるということが確認された。これについて、図５〜図１０を参照して説明する。

図５は、図１中の外周耐圧部Ｂの直線部Ｂ１の詳細構造を示した部分拡大図である。この図に示されるように、各平行部３０ａ〜３０ｅには、ｎ型領域３１とｐ型領域３２とが交互に複数配置されることでツェナーダイオード対が複数段備えられている。また、平行部３０ａ〜３０ｅのツェナーダイオード対の段数をセル部Ａ側から外周に向かって増加させてある。以下の説明では、図５に示したように、ツェナーダイオード群１８ａ〜１８ｅが形成された平行部３０ａ〜３０ｅのうち最もセル部Ａ側に位置する二本の平行部３０ａ、３０ｂそれぞれに備えられたツェナーダイオード対の段数の差のことをツェナーダイオード対段数差という。また、ゲート−コレクタ間に配置するＬ負荷サージなどに対する耐性を得るためのクランプ用のツェナーダイオード対の総数、つまりツェナーダイオード群１８ａ〜１８ｅに備えられるツェナーダイオード対の総数のことをツェナーダイオード対総数という。このツェナーダイオード対総数については、ブロックＺの１つ分に含まれるツェナーダイオード対の総数と等しい。

図６は、６００Ｖ系のイグナイタに上記構成の半導体装置を適用した場合のツェナーダイオード対の段数比に対するサージ耐量（電圧）の関係を示した図である。この図のＸ軸となるツェナーダイオード対の段数比とは、ツェナーダイオード対総数とツェナーダイオード対段数差との比を示している。また、この図のＹ軸では、サージ耐量（電圧）の最大値が４０ｋＶとなっている。測定限界値が４０ｋＶであるために、それ以上の数値が示されていないが、実際には４０ｋＶ以上あることを意味している。６００Ｖ系のイグナイタの場合、例えばツェナーダイオード対総数が１００段程度とされる。

この図に示されるように、６００Ｖ系のイグナイタに上記構成の半導体装置を適用した場合には、段数比が７．５％以下であると所望のサージ耐量が得られるが、７．５％を超えるとサージ耐量が低下することが判る。つまり、平行部３０ａと平行部３０ｂそれぞれに備えられるツェナーダイオード対の段数差が多くなり過ぎると、サージ耐量が得られなくなる。

図７は、５００Ｖ系、６００Ｖ系、７００Ｖ系のイグナイタに上記構成の半導体装置を適用した場合のツェナーダイオード対の段数比に対するサージ耐量（電圧）の関係を示した図である。図中（１）が７００Ｖ系、（２）が６００Ｖ系、（３）が５００Ｖ系の上記関係を示している。７００Ｖ系のイグナイタの場合、例えばツェナーダイオード対総数が１２０段程度、５００Ｖ系のイグナイタの場合、例えばツェナーダイオード対総数が８０段程度とされる。

この図に示されるように、イグナイタの適用電圧に応じて段数比に対するサージ耐量（電圧）の関係が変わり、５００Ｖ系であれば段数比が９％以下、６００Ｖ系であれば段数比が７．５％以下、７００Ｖ系であれば段数比が６％以下であれば所望のサージ耐量が得られる。このため、５００Ｖ系であれば段数比が９％以下、６００Ｖ系であれば段数比が７．５％以下、７００Ｖ系であれば段数比が６％以下となるように、ツェナーダイオード対の段数比を設定すると好ましい。

図８は、５００Ｖ系、６００Ｖ系、７００Ｖ系のイグナイタに上記構成の半導体装置を適用した場合の平行部３０ａと平行部３０ｂそれぞれに備えられるツェナーダイオード対の段数差の絶対数に対するサージ耐量の関係を調べた結果を示してある。この図に示されるように、ツェナーダイオード対の段数差の絶対数が多くなるとサージ耐量が低下することが判る。具体的には、５００Ｖ系であれば段数差の絶対値が９段以下、６００Ｖ系であれば段数差の絶対値が８段以下、７００Ｖ系であれば段数差の絶対値が５段以下であれば所望のサージ耐量が得られ、それを超えるとサージ耐量が低下する。このため、ツェナーダイオード対の段数差の絶対値を、５００Ｖ系であれば９段以下、６００Ｖ系であれば８段以下、７００Ｖ系であれば５段以下となるように設定すると好ましい。

図９は、５００Ｖ系、６００Ｖ系、７００Ｖ系のイグナイタに上記構成の半導体装置を適用した場合の平行部３０の本数を変化させた場合のサージ耐量の関係を調べた結果を示してある。図１０（ａ）、（ｂ）は、平行部３０の本数をの４本とした場合のレイアウト図、上記と同様に平行部３０の本数を５本とした場合のレイアウト図である。

図１０（ａ）、（ｂ）に示すように、平行部３０の本数を変化させることもできるが、その場合には、図９に示されるように、本数に応じてサージ耐量が変わる。これは、平行部３０の本数を増やすことによりツェナーダイオード対を配置できる領域が増え、平行部３０のうち隣り合うもの同士に備えられたツェナーダイオード群１８ａ〜１８ｅに含まれるツェナーダイオード対の段差数を少なくすることが可能になるためである。具体的には、５００Ｖ系のイグナイタに上記構成の半導体装置を適用した場合には、平行部３０の本数を４本にしてもサージ耐量が得られるが、６００Ｖ系、７００Ｖ系のイグナイタに上記構成の半導体装置を適用した場合には、平行部３０の本数を５本にしないとサージ耐量が得られない可能性がある。このため、５００Ｖ系の場合には平行部３０の本数を４本以上、６００Ｖ系または７００Ｖ系の場合には平行部３０の本数を５本以上にすると好ましい。

以上説明したように、平行部３０ａ〜３０ｅのツェナーダイオード対の段数がセル部Ａ側から外周に向かって増加させるようにすると、サージ耐量を増加させられることが可能になる。

特に、イグナイタの適用電圧に応じて段数比を設定し、５００Ｖ系であれば段数比が９％以下、６００Ｖ系であれば段数比が７．５％以下、７００Ｖ系であれば段数比が６％以下となるようにすることで、大きなサージ耐量を得ることが可能となる。

また、イグナイタの適用電圧に応じてツェナーダイオード対の段数差を設定し、５００Ｖ系であれば段数差の絶対値が９段以下、６００Ｖ系であれば段数差の絶対値が８段以下、７００Ｖ系であれば段数差の絶対値が５段以下となるようにすることで、大きなサージ耐量を得ることが可能となる。

さらに、イグナイタの適用電圧に応じてツェナーダイオード対が形成される平行部３０の本数を設定し、５００Ｖ系の場合には平行部３０の本数を４本以上、６００Ｖ系または７００Ｖ系の場合には平行部３０の本数を５本以上にすることで、大きなサージ耐量を得ることが可能となる。

（他の実施形態）
上記実施形態では、図４（ａ）（ｂ）に示すように、ゲート配線１９に電気的に接続されているフィールドプレート１７ａからｎ^-型層１Ｂと電気的に接続されたフィールドプレート１７ｇに向かって、各連結部３３を紙面右上方向に傾斜して階段状に接続させていたが、左上方向に傾斜して接続させることもできる。

また、各ツェナーダイオード群１８ａ〜１８ｅに含まれるツェナーダイオード対の段数及びｎ型領域３１の幅、ｐ型領域３２の幅は任意に設定することができ、また、１ブロック内のツェナーダイオード対の段数の総数や、全体のブロック数は任意に設定することができる。

また、本実施形態では、図１に示すようにセル部が略五角形状である半導体装置を例に挙げて説明していたが、セル部が略矩形状やその他の形状である半導体装置に本発明を適用することができる。

Ａセル部
Ｂ外周耐圧部
１半導体基板
１Ａｐ⁺型基板
１Ｂｎ^-型層
２コレクタ電極
３ｐ型ウェル
７ゲート電極
１３外周ｐ型ウェル
１５ｎ⁺型コンタクト領域
１６フィールド酸化膜
１７フィールドプレート
１８ツェナーダイオード
２１等電位プレート
３０平行部
３１ｎ型領域
３２ｐ型領域
３３連結部

Claims

半導体基板（１）に、半導体素子が形成されたセル部（Ａ）と、該セル部の外周に配置された外周耐圧部（Ｂ）とを備え、
前記外周耐圧部には、前記半導体基板と電気的に接続されている最外周側のプレート（１７ｇ）と、前記セル部に形成されたゲート電極（７）と電気的に接続されている最内周側のプレート（１７ａ）とを含む導電性の複数のフィールドプレート（１７）が形成されており、
前記複数のフィールドプレートは、前記セル部の輪郭に沿う平行方向を長手方向として前記セル部から前記外周耐圧部の外周側に向かって複数本並べられて配置された平行部（３０）と、該平行部それぞれから斜め方向に延設された連結部（３３）とを有し、前記平行部と前記連結部とが交互に接続されることにより、一方向に向かって階段状に形成されており、
前記平行部には、ツェナーダイオードが逆方向に直列接続されたツェナーダイオード対を複数段形成したツェナーダイオード群（１８ａ〜１８ｅ）が備えられ、複数本並べられて配置された前記平行部それぞれに備えられた前記ツェナーダイオード対の段数は、前記セル部に近い側から該セル部の外周に向かって増やされている半導体装置を高電圧印加がなされるイグナイタの駆動に適用したイグナイタ駆動用の半導体装置であって、
前記複数本並べられて配置された前記平行部のうち最もセル部側に位置する２本の平行部（３０ａ、３０ｂ）に備えられた前記ツェナーダイオード対の段数の差である段数差を前記複数本並べられて配置された前記平行部に対して形成されるツェナーダイオード対の総数で割った段数比は、前記半導体素子として要求される耐圧が５００Ｖである５００Ｖ系のイグナイタに使用される場合には９％以下、前記半導体素子として要求される耐圧が６００Ｖである６００Ｖ系のイグナイタに使用される場合には７．５％以下、前記半導体素子として要求される耐圧が７００Ｖである７００Ｖ系のイグナイタに使用される場合には６％以下とされていることを特徴とするイグナイタ駆動用の半導体装置。
前記複数本並べられて配置された前記平行部のうち最もセル部側に位置する２本の平行部（３０ａ、３０ｂ）に備えられた前記ツェナーダイオード対の段数の差である段数差は、前記半導体素子として要求される耐圧が５００Ｖである５００Ｖ系のイグナイタに使用される場合には９段以下、前記半導体素子として要求される耐圧が６００Ｖである６００Ｖ系のイグナイタに使用される場合には８段以下、前記半導体素子として要求される耐圧が７００Ｖである７００Ｖ系のイグナイタに使用される場合には５段以下とされていることを特徴とする請求項１に記載のイグナイタ駆動用の半導体装置。
前記複数本並べられて配置された前記平行部のうち最もセル部側に位置する２本の平行部（３０ａ、３０ｂ）に備えられた前記ツェナーダイオード対の段数の差である段数差は、前記半導体素子として要求される耐圧が５００Ｖである５００Ｖ系のイグナイタに使用される場合には９段以下、前記半導体素子として要求される耐圧が６００Ｖである６００Ｖ系のイグナイタに使用される場合には８段以下、前記半導体素子として要求される耐圧が７００Ｖである７００Ｖ系のイグナイタに使用される場合には５段以下とされていることを特徴とする請求項１または２に記載のイグナイタ駆動用の半導体装置。
前記複数本並べられて配置された前記平行部の本数は、前記半導体素子として要求される耐圧が５００Ｖである５００Ｖ系のイグナイタに使用される場合には４本以上、前記半導体素子として要求される耐圧が６００Ｖである６００Ｖ系もしくは前記半導体素子として要求される耐圧が７００Ｖである７００Ｖ系のイグナイタに使用される場合には５本以上とされていることを特徴とする請求項１ないし３のいずれか１つに記載のイグナイタ駆動用の半導体装置。