KR20160032658A - 반도체 장치 및 그 제조방법 - Google Patents

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KR20160032658A
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요시타카 야마자키
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가부시끼가이샤 도시바
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Abstract

하나의 실시형태에 의하면, 반도체 장치는, 반도체층과, 전극과, 절연막과, 복수의 게이트 전극과, 게이트 절연막과, 제1 층간 절연막과, 인출부와, 제2 층간 절연막과, 복수의 게이트 컨택트를 구비하고 있다. 상기 반도체층은, 제1 도전형의 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층과, 상기 제2 반도체층 상에 형성된 제1 도전형의 제3 반도체층을 갖는다. 상기 복수의 전극은, 상기 제1 반도체층 내에 설치되고, 제1 방향으로 연장되어 있다. 상기 절연막은, 상기 복수의 전극과 상기 제1 반도체층 사이에 형성되어 있다. 상기 복수의 게이트 전극은, 상기 복수의 전극 상에 설치되고, 상기 제2 반도체층 및 상기 제3 반도체층에 대향하며, 상기 제1 방향으로 연장되어 있다. 상기 게이트 절연막은, 상기 게이트 전극과 상기 제2 반도체층 사이, 및 상기 게이트 전극과 상기 제3 반도체층 사이에 형성되어 있다. 상기 제1 층간 절연막은, 상기 전극과 상기 게이트 전극 사이에 형성되어 있다. 상기 인출부는, 상기 게이트 전극의 상기 제1 방향의 단부보다 외측에 설치되고, 상기 제1 방향에 대하여 교차하는 제2 방향으로 연장되며, 상기 복수의 전극에 공통으로 접속되어 있다. 상기 제2 층간 절연막은, 상기 게이트 전극의 상기 단부와 상기 인출부의 사이에 형성되어 있다. 상기 복수의 게이트 컨택트는, 상기 복수의 게이트 전극 상에 설치되고, 상기 복수의 게이트 전극과 접속되어 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 출원은 2014년 9월 16일에 출원된 일본 특허 출원 제2014-187929호에 기초한 것으로서, 그 우선권을 청구하며, 이 일본 특허 출원의 전체내용은 참조에 의해 본 명세서에 병합된다.
여기서 설명하는 실시형태는, 전반적으로 반도체 장치 및 그 제조방법에 관한 것이다.
트렌치 게이트형 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 구조의 디바이스에 있어서, 게이트 전극의 아래에 층간 절연막을 통해 필드 플레이트 전극을 설치한 구조가 제안되어 있다.
이 구조에서는, 트렌치 내에 필드 플레이트 전극과 게이트 전극이 설치되기 때문에, 이들 필드 플레이트 전극과 게이트 전극을 외부 회로와 접속시키기 위해 트렌치 상측으로 인출하는 구조가 필요해진다.
실시형태는, 높은 게이트 내량(耐量)을 갖는 반도체 장치 및 그 제조방법을 제공하는 것이다.
하나의 실시형태에 의하면, 반도체 장치는, 반도체층과, 전극과, 절연막과, 복수의 게이트 전극과, 게이트 절연막과, 제1 층간 절연막과, 인출부와, 제2 층간 절연막과, 복수의 게이트 컨택트를 구비하고 있다. 상기 반도체층은, 제1 도전형의 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층과, 상기 제2 반도체층 상에 형성된 제1 도전형의 제3 반도체층을 갖는다. 상기 복수의 전극은, 상기 제1 반도체층 내에 설치되고, 제1 방향으로 연장되어 있다. 상기 절연막은, 상기 복수의 전극과 상기 제1 반도체층 사이에 형성되어 있다. 상기 복수의 게이트 전극은, 상기 복수의 전극 상에 설치되고, 상기 제2 반도체층 및 상기 제3 반도체층에 대향하며, 상기 제1 방향으로 연장되어 있다. 상기 게이트 절연막은, 상기 게이트 전극과 상기 제2 반도체층 사이, 및 상기 게이트 전극과 상기 제3 반도체층 사이에 형성되어 있다. 상기 제1 층간 절연막은, 상기 전극과 상기 게이트 전극 사이에 형성되어 있다. 상기 인출부는, 상기 게이트 전극의 상기 제1 방향의 단부보다 외측에 설치되고, 상기 제1 방향에 대하여 교차하는 제2 방향으로 연장되며, 상기 복수의 전극에 공통으로 접속되어 있다. 상기 제2 층간 절연막은, 상기 게이트 전극의 상기 단부와 상기 인출부의 사이에 형성되어 있다. 상기 복수의 게이트 컨택트는, 상기 복수의 게이트 전극 상에 설치되고, 상기 복수의 게이트 전극과 접속되어 있다.
상기 구성의 반도체 장치에 의하면, 높은 게이트 내량을 갖는 반도체 장치 및 그 제조방법을 제공할 수 있다.
도 1은 실시형태의 반도체 장치의 모식 평면도.
도 2는 실시형태의 반도체 장치의 모식 평면도.
도 3a는 실시형태의 반도체 장치의 모식 평면도이고, 도 3b는 도 3a에서의 A-A 단면도.
도 4a는 실시형태의 반도체 장치의 모식 평면도이고, 도 4b는 도 4a에서의 F-F 단면도.
도 5는 도 4b에서의 B-B 단면도.
도 6은 도 4b에서의 C-C 단면도.
도 7은 도 4b에서의 D-D 단면도.
도 8은 도 4b에서의 E-E 단면도.
도 9는 실시형태의 반도체 장치의 제조방법을 나타내는 모식도.
도 10a 및 도 10b는 실시형태의 반도체 장치의 제조방법을 나타내는 모식도.
도 11a 및 도 11b는 실시형태의 반도체 장치의 제조방법을 나타내는 모식도.
도 12a 및 도 12b는 실시형태의 반도체 장치의 제조방법을 나타내는 모식도.
도 13a 및 도 13b는 실시형태의 반도체 장치의 제조방법을 나타내는 모식도.
도 14a 및 도 14b는 실시형태의 반도체 장치의 제조방법을 나타내는 모식도.
도 15a 및 도 15b는 실시형태의 반도체 장치의 제조방법을 나타내는 모식도.
도 16a 및 도 16b는 참조예의 반도체 장치의 제조방법을 나타내는 모식도.
도 17a 및 도 17b는 참조예의 반도체 장치의 제조방법을 나타내는 모식도.
도 18a 및 도 18b는 참조예의 반도체 장치의 제조방법을 나타내는 모식도.
이하, 도면을 참조하여 실시형태에 관해 설명한다. 또, 각 도면 중 동일한 요소에는 동일한 부호를 붙이고 있다.
이하의 실시형태에서는 제1 도전형을 n형, 제2 도전형을 p형으로 하여 설명하지만, 제1 도전형을 p형, 제2 도전형을 n형으로 해도 좋다. 또한, 반도체로는 실리콘이 이용된다. 혹은, 실리콘 이외의 반도체(예컨대, SiC, GaN 등의 화합물 반도체)를 이용해도 좋다.
실시형태의 반도체 장치는, 반도체층(또는 기판)에서의 한쪽 면측에 설치된 제1 전극과, 다른쪽 면측에 설치된 제2 전극의 사이를 연결하는 세로 방향으로 전류 경로가 형성되는 종형 디바이스이다.
이하의 실시형태에서는, 반도체 장치로서 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조를 예를 들지만, IGBT(Insulated Gate Bipolar Transistor) 구조이어도 좋다. IGBT의 경우, N+형의 드레인층을 P+형의 콜렉터층으로 치환하면 된다.
도 1은 실시형태의 반도체 장치의 모식 평면도이다.
도 2는 도 1의 평면도에 있어서 소스 전극(82)을 제거한 모식 평면도이다.
반도체층(또는 기판)의 표면에 대하여 평행한 면내에서 교차하는 2방향을 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 한다. 실시형태에 의하면, 제1 방향(X 방향)과 제2 방향(Y 방향)은 직교하고 있다.
실시형태의 반도체 장치는, 제1 방향(X 방향)으로 연장되는 복수의 게이트 전극(25)을 갖는다. 복수의 게이트 전극(25)은 제1 방향(X 방향)에 대하여 직교하는 제2 방향(Y 방향)으로 배열되어 있다.
Y 방향에서 인접하는 게이트 전극(25)의 사이에는 소스층(24)(도 5에 도시함)의 트렌치 컨택트부(85)가 설치되어 있다. 트렌치 컨택트부(85)는 X 방향으로 연장되어 있다. 게이트 전극(25)과 트렌치 컨택트부(85)가 Y 방향으로 교대로 배열되어 있다.
또한, 후술하는 바와 같이, 게이트 전극(25)의 아래에는 층간 절연막을 통해 필드 플레이트 전극(31)이 설치되어 있다. 필드 플레이트 전극(31)은 게이트 전극(25)의 아래에서 게이트 전극(25)과 동일한 X 방향으로 연장되어 있다. 필드 플레이트 전극(31)의 X 방향의 길이는 게이트 전극(25)의 X 방향의 길이보다 길다.
도 1과 도 2에서 나타나는 평면에서 볼 때, 필드 플레이트 전극(31)의 X 방향의 양단부(31a)가 게이트 전극(25)의 X 방향의 양단부보다 X 방향으로 돌출되어 있다.
소스층의 트렌치 컨택트부(85)는 셀영역(11)에 형성되어 있다. 그 셀영역(11)보다 X 방향의 외측의 종단 영역(12)에는 Y 방향으로 연장되는 필드 플레이트 인출부(32)가 설치되어 있다. 필드 플레이트 인출부(32)는 게이트 전극(25)의 단부보다 X 방향의 외측에 설치되어 있다.
필드 플레이트 전극(31)의 X 방향의 일단에 필드 플레이트 인출부(32)가 배치되어 있다. 도 9를 참조하여 후술하는 바와 같이, 반도체층에는 복수의 제1 트렌치(T1)가 형성된다. 복수의 제1 트렌치(T1)는 X 방향으로 연장되고 Y 방향으로 배열되어 있다.
또한, 제1 트렌치(T1)의 X 방향의 일단에는 Y 방향으로 연장되는 제2 트렌치(T2)가 형성된다. 제1 트렌치(T1)와 제2 트렌치(T2)는 예컨대, RIE(Reactive Ion Etching)법에 의해 동시에 형성된다. 제1 트렌치(T1)와 제2 트렌치(T2)는 이어져 있다.
이들 제1 트렌치(T1) 내 및 제2 트렌치(T2) 내에, 필드 플레이트 전극(31)과 필드 플레이트 인출부(32)가 동일한 재료로 일체로 설치되어 있다. 필드 플레이트 인출부(32)는, 필드 플레이트 전극(31)의 X 방향의 일단에서, 복수의 필드 플레이트 전극(31)에 공통으로 접속되어 있다.
게이트 전극(25)의 X 방향의 단부는 제1 트렌치(T1) 내에 위치하고, 제2 트렌치(T2)까지는 연장되어 있지 않다. 즉, 게이트 전극(25)의 X 방향의 길이는, 제1 트렌치(T1)의 X 방향의 길이보다 짧다.
필드 플레이트 전극(31)의 X 방향의 한쪽 단부(도 1과 도 2에 있어서 우측 단부)에 접속된 필드 플레이트 인출부(32) 상에는 필드 플레이트 컨택트(33)가 설치되어 있다. 필드 플레이트 컨택트(33)는 Y 방향으로 연장되고, 필드 플레이트 인출부(32)와 접속되어 있다.
각각의 게이트 전극(25)에서의 X 방향의 일단부(도 1과 도 2에 있어서 좌측 단부)에는 게이트 컨택트(26)가 설치되어 있다. 게이트 컨택트(26)는 게이트 전극(25)의 바로 위에 설치되고, 게이트 전극(25)과 접속되어 있다.
복수의 게이트 컨택트(26) 상에는 Y 방향으로 연장되는 게이트 배선(27)이 설치되어 있다. 게이트 컨택트(26)의 상단은 게이트 배선(27)에 접속되어 있다. 게이트 배선(27)은 게이트 컨택트(26)를 통해 복수의 게이트 전극(25)에 공통으로 접속되어 있다.
셀영역(11)에서의 소스층의 트렌치 컨택트부(85)를 포함하는 영역, 및 필드 플레이트 컨택트(33) 상에는 도 1에 나타낸 바와 같이 소스 전극(82)이 설치되어 있다. 도 5에 나타내는 소스층(24)은 트렌치 컨택트부(85)를 통해 소스 전극(82)에 접속되고, 필드 플레이트 전극(31)은 필드 플레이트 인출부(32) 및 필드 플레이트 컨택트(33)를 통해 소스 전극(82)에 접속되어 있다.
필드 플레이트 전극(31)에 있어서, 게이트 배선(27)이 배치된 단부(도 1과 도 2에 있어서 좌측 단부)와는 반대측의 단부(도 1과 도 2에 있어서 우측 단부)에 필드 플레이트 컨택트(33)를 배치함으로써, 넓은 면적의 소스 전극(82)을 트렌치 컨택트부(85) 상 및 필드 플레이트 컨택트(33) 상에 용이하게 레이아웃할 수 있다.
도 3a는 실시형태의 반도체 장치의 한쪽(도 1과 도 2에서의 좌측)의 종단 영역(12)측의 모식 평면도이다.
도 3b는 도 3a에서의 A-A 단면도이다. 도 3b에 있어서는, 트렌치보다 하측의 요소의 도시는 생략하고 있다. 또한, 도 3a에 있어서는, 도 3b에 나타내는 층간 절연막(44)의 도시를 생략하고 있다.
도 4a는 실시형태의 반도체 장치의 다른쪽(도 1과 도 2에서의 우측)의 종단 영역(12)측의 모식 평면도이다.
도 4b는 도 4a에서의 F-F 단면도이다. 도 4b에 있어서는, 트렌치보다 하측의 요소의 도시는 생략하고 있다. 또한, 도 4a에 있어서는, 도 4b에 나타내는 층간 절연막(44)의 도시를 생략하고 있다.
도 5는 도 4b에서의 B-B 단면도이다. 도 5는 셀영역(11)의 모식 단면도이다.
셀영역(11)에 있어서, 도 5에 나타낸 바와 같이, 반도체층(20)의 한쪽 면측에는 제1 전극으로서 드레인 전극(81)이 설치되고, 다른쪽 면측에는 제2 전극으로서 소스 전극(82)이 설치되어 있다.
반도체층(20)은, N+형의 드레인층(제4 반도체층)(21)과, N형의 드리프트층(제1 반도체층)(22)과, P형의 베이스층(제2 반도체층)(23)과, N+형의 소스층(제3 반도체층)(24)을 갖는다. 드레인층(21), 드리프트층(22), 베이스층(23) 및 소스층(24)은 모두 예컨대, 실리콘층이다.
드레인층(21)은 드레인 전극(81) 상에 형성되어 있다. 드레인 전극(81)은 드레인층(21)에 오믹 컨택트하고 있다. 드리프트층(22)은 드레인층(21) 상에 형성되어 있다. 베이스층(23)은 드리프트층(22) 상에 형성되어 있다. 소스층(24)은 베이스층(23) 상에 형성되어 있다. 드레인층(21)의 N형 불순물 농도 및 소스층(24)의 N형 불순물 농도는 드리프트층(22)의 N형 불순물 농도보다 높다.
드리프트층(22) 중에는 필드 플레이트 전극(31)이 설치되어 있다. 필드 플레이트 전극(31)은 예컨대, 도전성을 부여하는 불순물을 포함하는 다결정 실리콘막이다.
필드 플레이트 전극(31)과 드리프트층(22) 사이에는 필드 절연막(41)이 형성되어 있다. 즉, 필드 플레이트 전극(31)의 측벽과 드리프트층(22) 사이 및 필드 플레이트 전극(31)의 바닥부와 드리프트층(22) 사이에, 필드 절연막(41)이 형성되어 있다. 필드 절연막(41)은 예컨대, 실리콘 산화막이다.
필드 플레이트 전극(31) 상에는 층간 절연막(제1 층간 절연막)(43)을 통해 게이트 전극(25)이 설치되어 있다. X 방향으로 연장되는 복수의 게이트 전극(25)은 반도체층(20) 중에서는 서로 이어지지 않고, 독립적으로 Y 방향으로 분리되어 있다. 게이트 전극(25)은 예컨대, 도전성을 부여하는 불순물을 포함하는 다결정 실리콘막이다. 층간 절연막(43)은 예컨대, 붕소 및 인을 포함하는 실리콘 산화막(BPSG : boro-phospho silicate glass막)이다.
게이트 전극(25)의 측벽과 소스층(24) 사이 및 게이트 전극(25)의 측벽과 베이스층(23) 사이에는 게이트 절연막(42)이 형성되어 있다. 게이트 전극(25)의 측벽은 게이트 절연막(42)을 통해 소스층(24) 및 베이스층(23)에 대향하고 있다. 게이트 절연막(42)은 예컨대, 실리콘 산화막이다.
게이트 절연막(42)의 막두께는 필드 절연막(41)의 막두께 및 층간 절연막(43)의 막두께보다 얇다.
드레인 전극(81)과 소스 전극(82)을 연결하는 세로 방향에서의 게이트 전극(25)의 일단부(도 5에서의 상단부)는 소스층(24)과 베이스층(23)의 경계보다 소스층(24)측에 위치한다. 상기 세로 방향에서의 게이트 전극(25)의 타단부(도 5에서의 하단부)는 베이스층(23)과 드리프트층(22)의 경계보다 드리프트층(22)측에 위치한다.
셀영역(11)의 반도체층(20) 상에는 제2 전극으로서 소스 전극(82)이 설치되고, 소스 전극(82)은 트렌치 컨택트부(85)를 통해 소스층(24)에 오믹 컨택트하고 있다. 즉, 소스 전극(82)은 소스층(24)의 상면에 설치됨과 함께, 소스층(24)에 형성된 트렌치 내에도 설치되어 있다. 트렌치 컨택트부(85)에 있어서, 소스 전극(82)은 트렌치의 바닥부 및 측면에서 소스층(24)과 접해 있다.
이 트렌치 컨택트 구조는 소스 전극(82)이 소스층(24)의 상면과만 접촉하는 구조에 비교해서, 소스 전극(82)과 소스층(24)의 접촉 면적을 늘릴 수 있다. 따라서, 소스 전극(82)과 소스층(24)의 접촉 저항을 저감할 수 있다.
게이트 전극(25)과 소스 전극(82)의 사이에는 층간 절연막(44)이 형성되고, 소스 전극(82)과 게이트 전극(25)은 전기적으로 단락하지 않는다.
도 6은 도 4b에서의 C-C 단면도이다.
도 6은 게이트 전극(25)의 일단부의 게이트 컨택트(26)가 설치된 부근의 모식 단면도이다.
게이트 전극(25)의 단부 사이의 반도체 영역에는 소스층(24)은 형성되지 않는다. 게이트 전극(25)의 단부 사이의 반도체 영역은 P형 베이스층(23)과 동일한 정도의 P형 불순물 농도의 P형 반도체층(23a)이다. 게이트 전극(25)의 단부는 게이트 절연막(42)을 통해 P형 반도체층(23a)에 대향하고 있다.
또한, 도 4a 및 도 4b에 나타내는 게이트 전극(25)의 타단부 사이의 반도체 영역에도 소스층은 형성되지 않고, 도 6에 나타낸 바와 같이, 게이트 전극(25)의 타단부는 게이트 절연막(42)을 통해 P형 반도체층(23a)에 대향하고 있다.
도 4b에 나타낸 바와 같이, 게이트 전극(25)의 X 방향의 단부와 필드 플레이트 인출부(32) 사이에는 층간 절연막(제2 층간 절연막)(45)이 형성되어 있다.
도 7은 도 4b에서의 D-D 단면도이다.
층간 절연막(45)은 필드 플레이트 전극(31)과 게이트 전극(25) 사이의 층간 절연막(제1 층간 절연막)(43)과 동시에 형성되며, 그 층간 절연막(43)과 동일한 예컨대, 실리콘 산화막(BPSG막)이다. 층간 절연막(45)은 층간 절연막(43)보다 두껍다.
도 4b에 나타낸 바와 같이, 필드 플레이트 전극(31)의 X 방향의 단부는 필드 플레이트 인출부(32)에 일체로 이어져 있다.
도 8은 도 4b에서의 E-E 단면도이다.
필드 플레이트 인출부(32)의 높이는 필드 플레이트 전극(31)의 높이보다 높다. 여기서의 높이는 X 방향 및 Y 방향에 대하여 직교하는 적층 방향의 두께에 대응한다.
필드 플레이트 전극(31)은 X 방향으로 연장되는 제1 트렌치(T1)의 하부(바닥부)측에 설치되고, 필드 플레이트 전극(31)의 상면은 제1 트렌치(T1)의 깊이 방향의 도중에 위치한다.
Y 방향으로 연장되는 제2 트렌치(T2) 내에 설치된 필드 플레이트 인출부(32)의 상면은 필드 플레이트 전극(31)의 상면보다 상측에(게이트 전극(25)측에) 위치한다.
도 4b에 나타낸 바와 같이, 게이트 전극(25) 상, 층간 절연막(45) 상 및 필드 플레이트 인출부(32) 상에는 층간 절연막(44)이 형성되어 있다. 층간 절연막(44)은 예컨대, 실리콘 산화막이다.
또한, 도 6 및 도 7에 나타낸 바와 같이, 게이트 전극(25) 사이의 반도체층의 상층부(P형 반도체층(23a)) 상 및 종단 영역의 반도체층의 상층부(P형 반도체층(23a)) 상에도 층간 절연막(44)이 형성되어 있다.
도 3a 및 도 3b에 나타낸 바와 같이, 게이트 전극(25)의 X 방향의 일단부 상에는 층간 절연막(44)을 관통하여 게이트 컨택트(26)가 설치되어 있다. 도 1, 도 2, 도 3a에 나타낸 바와 같이, 각각의 게이트 전극(25) 상에 게이트 컨택트(26)가 설치되어 있다.
복수의 게이트 전극(25)은 각각 게이트 컨택트(26)를 통해, 도 1과 도 2에서 나타내는 공통의 게이트 배선(27)에 전기적으로 접속되어 있다. 게이트 컨택트(26) 및 게이트 배선(27)은 반도체층(20)보다 위에 설치되어 있다.
도 4a 및 도 4b에 나타낸 바와 같이, 게이트 전극(25)의 X 방향의 타단부측에 배치된 필드 플레이트 인출부(32) 상에는 층간 절연막(44)을 관통하여 필드 플레이트 컨택트(33)가 설치되어 있다. 필드 플레이트 컨택트(33)는 도 1, 도 2, 도 4a에 나타낸 바와 같이, Y 방향으로 연장되어 있다. 필드 플레이트 인출부(32)는 반도체층(20) 중에 설치되고, 필드 플레이트 컨택트(33)는 반도체층(20)보다 위에 설치되어 있다.
필드 플레이트 전극(31)은 필드 플레이트 인출부(32) 및 필드 플레이트 컨택트(33)를 통해, 소스 전극(82)과 전기적으로 접속되어 있다.
소스층은, 도 1과 도 5에 나타낸 바와 같이, 트렌치 컨택트부(85)를 통해, 소스 전극(82)과 전기적으로 접속되어 있다.
도 5에 나타내는 셀영역에 있어서, 드레인 전극(81)과 소스 전극(82) 사이에 전위차가 부여된 상태로, 게이트 전극(25)에 원하는 게이트 전압이 인가되면, P형 베이스층(23)에서의 게이트 전극(25)에 대향하는 영역에 N형 채널(반전층)이 유기되어, 반도체 장치는 온 상태가 된다. 따라서, N+형 소스층(24), N형 채널, N형 드리프트층(22) 및 N+형 드레인층(21)을 통해, 드레인 전극(81)과 소스 전극(82) 사이에 전류가 흐른다.
실시형태의 반도체 장치는 예컨대, N형 MOSFET이며, 상대적으로 드레인 전극(81)에 고전위가 소스 전극(82)에 저전위가 부여된다. 게이트 전극(25)에는 드레인 전위보다 낮은 플러스 전위가 부여된다.
게이트 전극(25)의 아래에 설치된 필드 플레이트 전극(31)은, 드리프트층(22)의 불순물에 의한 공간 전하를 없애고, 드리프트층(22)에 생기는 전계를 일정하게 가까이 하는 것을 가능하게 한다.
P형 베이스층(23)에 채널을 유기하지 않는 스위칭 오프시에, 드리프트층(22)에 포함되는 불순물에 의한 공간 전하(플러스 전하)가 생기더라도, 그 공간 전하와, 필드 플레이트 전극(31)의 표면에 유기되는 마이너스 전하가 서로 없앤다. 이 때문에, 드리프트층(22)이 광범위에 있어서 공핍화되고, 반도체 장치는 고내압을 유지한다.
또한, 드리프트층(22)에서 공핍층이 늘어나기 쉬워지므로, 필드 플레이트 전극(31)을 설치하지 않는 경우에 비교하여, 드리프트층(22)의 불순물 농도를 높게 할 수 있고, 온 저항을 낮출 수 있다.
또한, 실시형태에 의하면, X 방향으로 연장되는 필드 플레이트 전극(31)과, Y 방향으로 연장되는 필드 플레이트 인출부(32)의 접속부는 평면에서 볼 때 T자형으로 형성되어 있다.
한편, 게이트 전극(25)은 X 방향으로 연장되는 제1 트렌치(T1) 내에만 설치되고, Y 방향으로 연장되는 제2 트렌치(T2) 내에는 설치되지 않으며, T자부는 갖지 않는다. 따라서, 게이트 전극(25)의 T자부의 모서리부에서의 게이트 내량 저하의 우려가 없다.
또한, 반도체층(20)에 있어서, Y 방향에서 인접하는 게이트 전극(25)의 사이에 설치된 상층부는 X 방향으로 연장되어 있다. 도 3a 및 도 4a에 나타낸 바와 같이, 종단 영역(12)의 반도체층의 상층부(P형 반도체층(23a))의 X 방향의 단부의 모서리부에는, 게이트 절연막(42)보다 두꺼운 막두께의 층간 절연막(41)이 형성되어 있다.
다음으로, 도 9∼도 15b를 참조하여, 실시형태의 반도체 장치의 제조방법에 관해 설명한다.
도 9의 평면도에 나타낸 바와 같이, 반도체층(20)에 제1 트렌치(T1) 및 제2 트렌치(T2)가 형성된다. 제1 트렌치(T1) 및 제2 트렌치(T2)는 도시하지 않은 마스크를 이용한 RIE(Reactive Ion Etching)법으로 동시에 형성된다.
복수의 제1 트렌치(T1)는 X 방향으로 연장되고, Y 방향으로 배열된다. 제2 트렌치(T2)는, 복수의 제1 트렌치(T1)의 X 방향의 일단에서, 복수의 제1 트렌치(T1)에 공통으로 이어져 있다.
도 10a는 도 9에서의 A부의 확대 평면도이다.
도 10b, 도 11a, 도 12a, 도 13a, 도 14a 및 도 15a는 도 10a에 이어지는 공정을 나타내는 모식 평면도이다.
도 11b는 도 11a에서의 G-G 단면도이다.
도 12b는 도 12a에서의 H-H 단면도이다.
도 13b는 도 13a에서의 I-I 단면도이다.
도 14b는 도 14a에서의 J-J 단면도이다.
도 15b는 도 15a에서의 K-K 단면도이다.
제1 트렌치(T1) 및 제2 트렌치(T2)를 형성한 후, 제1 트렌치(T1)의 내벽(바닥부 및 측벽) 및 제2 트렌치(T2)의 내벽(바닥부 및 측벽)에, 도 10b에 나타낸 바와 같이 필드 절연막(41)을 형성한다. 필드 절연막(41)은 예컨대, 열산화법으로 형성되는 실리콘 산화막이며, 실질 불순물을 포함하지 않는 비도핑막이다.
다음으로, 제1 트렌치(T1) 내 및 제2 트렌치(T2) 내에서의 필드 절연막(41)의 내측에, 도 11a 및 도 11b에 나타낸 바와 같이 필드 플레이트막(30)을 매립한다. 필드 플레이트막(30)은 예컨대, 다결정 실리콘막이다.
제1 트렌치(T1)와 제2 트렌치(T2)의 경계 부근에서, 필드 플레이트막(30)은 평면에서 볼 때 T자형으로 형성되어 있다.
제1 트렌치(T1) 내 및 제2 트렌치(T2) 내에 필드 플레이트막(30)을 형성한 후, 도 12a 및 도 12b에 나타낸 바와 같이, 제1 트렌치(T1) 내의 필드 플레이트막(30)의 상층측을 에칭에 의해 제거한다.
제1 트렌치(T1) 내에 남겨진 필드 플레이트막(30)은 전술한 필드 플레이트 전극(31)이 된다. 제2 트렌치(T2) 내에 남겨진 필드 플레이트막(30)은 전술한 필드 플레이트 인출부(32)가 된다.
제2 트렌치(T2) 내에 남겨진 필드 플레이트 인출부(32)의 상면 높이는 제1 트렌치(T1) 내에 남겨진 필드 플레이트 전극(31)의 상면 높이보다 높은 위치(트렌치 개구단측)에 위치한다.
다음으로, 도 13a 및 도 13b에 나타낸 바와 같이, 제1 트렌치(T1) 내에 남겨진 필드 플레이트 전극(31) 상에 층간 절연막(40)을 형성한다. 층간 절연막(40)은 예컨대, 매립성이 우수한 CVD(Chemical Vapor Deposition)법에 의해 형성되는 붕소 및 인을 포함하는 실리콘 산화막(BPSG막)이다.
도 13b에 나타낸 바와 같이, 제2 트렌치(T2) 내의 필드 플레이트 인출부(32)는 제1 트렌치(T1) 내의 필드 플레이트 전극(31)보다 상측(트렌치 개구단측)에 돌출되어 있다. 상기 제2 트렌치(T2) 내의 돌출된 필드 플레이트 인출부(32)에, 층간 절연막(40)은 접하여 인접해 있다.
다음으로, 도 14a 및 도 14b에 나타낸 바와 같이, 제2 트렌치(T2) 내의 필드 플레이트 인출부(32)에 인접하는 부분보다 제2 트렌치(T2)로부터 먼 셀영역(11)의 층간 절연막(40)의 상층측을 제거한다. 셀영역(11)의 필드 플레이트 전극(31) 상에는 제2 트렌치(T2) 내의 필드 플레이트 인출부(32)에 인접하는 층간 절연막(45)보다 얇은 층간 절연막(43)이 남겨진다.
또한, 이 때의 셀영역(11)의 층간 절연막(40)의 에칭에 의해, 층간 절연막(40)과 동일한 산화실리콘계의 막이며, 제1 트렌치(T1)의 상부의 측벽에 형성되어 있던 필드 절연막(41)도 에칭된다. 따라서, 도 14a에 나타낸 바와 같이, 셀영역(11)의 제1 트렌치(T1)의 상부의 측벽에는 필드 절연막(41)보다 얇은 실리콘 산화막이 게이트 절연막(42)으로서 남겨진다.
종단 영역(12)의 층간 절연막(45)은 셀영역(11)의 층간 절연막(43)보다 두껍게 남겨진다. 따라서, 종단 영역(12)의 제1 트렌치(T1)의 측벽에는 셀영역(11)의 게이트 절연막(42)보다 두꺼운 필드 절연막(41)이 남겨진다.
그리고, 셀영역(11)에 남겨진 층간 절연막(43) 상 및 게이트 절연막(42) 사이의 영역에, 도 15a 및 도 15b에 나타낸 바와 같이 게이트 전극(25)을 매립한다. 게이트 전극(25)은 예컨대, 다결정 실리콘막이다.
그 후, 도 3b 및 도 4b에 나타낸 바와 같이, 게이트 전극(25) 상, 층간 절연막(45) 상 및 필드 플레이트 인출부(32) 상에 층간 절연막(44)을 형성한다. 층간 절연막(44)은 예컨대, 실리콘 산화막이다.
그리고, 각각의 게이트 전극(25)의 X 방향의 한쪽 단부 상에, 도 3a 및 도 3b에 나타낸 바와 같이, 층간 절연막(44)을 관통하여 게이트 전극(25)에 도달하는 게이트 컨택트(26)를 형성한다.
게이트 전극(25)의 다른쪽 단부측의 제2 트렌치(T2) 내의 필드 플레이트 인출부(32) 상에는 도 4a 및 도 4b에 나타낸 바와 같이, 층간 절연막(44)을 관통하여 필드 플레이트 인출부(32)에 도달하는 필드 플레이트 컨택트(33)가 형성된다.
여기서, 도 16a∼도 18b는 참조예에 의한 필드 플레이트 전극(31) 및 게이트 전극(25)의 형성 방법을 나타내는 모식도이다.
도 16a, 도 17a 및 도 18a는 도 9에서의 A부에 대응하는 모식 평면도이다.
도 16b는 도 16a에서의 L-L 단면도이다.
도 17b는 도 17a에서의 M-M 단면도이다.
도 18b는 도 18a에서의 N-N 단면도이다.
참조예에 있어서는, 제1 트렌치(T1) 내 및 제2 트렌치(T2) 내에, 필드 절연막(41)을 통해 필드 플레이트막(30)을 매립한 후, 도 16b에 나타낸 바와 같이, 제1 트렌치(T1) 내의 필드 플레이트막(30)뿐만 아니라, 제2 트렌치(T2) 내의 필드 플레이트막(30)도 트렌치 깊이 방향의 도중까지 에칭에 의해 후퇴시킨다. 그 에칭후의 필드 플레이트막(30) 상에 층간 절연막(40)이 매립된다. 층간 절연막(40)은 제1 트렌치(T1)의 상부 및 제2 트렌치(T2)의 상부에 매립된다.
필드 플레이트막(30) 상의 층간 절연막(40)은 도 17b에 나타낸 바와 같이, 에칭에 의해 트렌치의 깊이 방향의 도중까지 후퇴된다.
이 층간 절연막(40)을 에칭할 때, 제1 트렌치(T1)의 상부의 측벽에 형성되고, 층간 절연막(40)과 동일한 실리콘 산화막계의 절연막(41)도 에칭되어, 에칭전(도 16a)에 비교해서, 도 17a에 나타낸 바와 같이 막두께가 얇아진다.
또한, 참조예에 있어서는, 제2 트렌치(T2)의 상부에도 층간 절연막(40)이 형성되고, 그 제2 트렌치(T2)의 상부의 층간 절연막(40)도 에칭에 의해 후퇴된다. 따라서, 이 때의 에칭에 의해, 제2 트렌치(T2)의 상부의 측벽에 형성되어 있던 절연막(41)도 막두께가 얇아진다.
그 후, 층간 절연막(40)의 상층측이 제거되어 생긴 제1 트렌치(T1)의 상부 및 제2 트렌치(T2)의 상부에, 도 18a 및 도 18b에 나타낸 바와 같이 게이트 전극(25)을 매립한다.
필드 플레이트막(30) 상에 층간 절연막(40)을 통해 게이트 전극(25)이 설치된다. 필드 플레이트막(30), 층간 절연막(40) 및 게이트 전극(25)의 적층막은 X 방향으로 연장되는 제1 트렌치(T1) 내 및 Y 방향으로 연장되는 제2 트렌치(T2) 내에 형성된다.
따라서, 게이트 전극(25)은 X 방향으로 연장되는 부분과 Y 방향으로 연장되는 부분의 경계 부근에 T자형으로 형성된 부분을 갖는다.
참조예에 의하면, 그 T자형 부분의 코너부(도 18a에서의 B부)의 절연막(41)은 전술한 바와 같이 층간 절연막(40)의 에칭시에 에칭되어 얇아져 버린다. 게이트 전극(25)의 T자부의 코너부(B)는 전계가 집중하기 쉬운 개소이며, 그 코너부(B)에 형성된 절연막(41)이 얇으면 게이트 내량의 저하가 우려된다.
또한, 게이트 전극(25)을 형성하기 전에, 예컨대, 열산화 프로세스를 행하여 코너부(B)의 절연막을 두껍게 하면, 게이트 내량은 높아지지만 공정 부하의 증대를 초래한다.
이에 비해, 실시형태에 의하면, 도 15a 및 도 15b에 나타낸 바와 같이, 게이트 전극(25)은 제1 트렌치(T1) 내에만 설치되고, 제2 트렌치(T2) 내에는 설치되지 않는다. 따라서, 게이트 전극(25)은 평면에서 볼 때 T자형 부분을 갖지 않기 때문에, 게이트 전극(25)의 T자형 부분의 게이트 내량 저하의 문제가 생기지 않는다.
도 14b에 나타낸 바와 같이, 제2 트렌치(T2) 내의 필드 플레이트 인출부(32)에 인접하는 층간 절연막(45)은 에칭되지 않아 후퇴되지 않는다. 따라서, 필드 플레이트 전극(31)과 필드 플레이트 인출부(32)가 이어지는 T자형 부분의 코너부에는, 도 14a에 나타낸 바와 같이, 게이트 절연막(42)보다 두꺼운 필드 절연막(41)이 남겨진다. 따라서, 필드 플레이트막(31, 32)은 T자형 부분을 갖지만, 그 T자형 부분의 내량의 저하는 초래하지 않는다. 또한, 층간 절연막(40)의 에칭후, 필드 플레이트막(31, 32)의 T자형 부분의 절연막을 두껍게 하는 공정도 불필요해진다.
이상 설명한 바와 같이, 실시형태에 의하면, 높은 게이트 내량과 공정 부하 저감(비용 저감)을 양립시키는 것이 가능해진다.
또한, 도 3a, 도 4a, 도 6 및 도 7에 나타낸 바와 같이, 소스층(24)의 트렌치 컨택트부(85)보다 종단 영역(12)측의 반도체층의 상층부에는 N+형 소스층(24)은 형성되지 않고, P형 반도체층(23a)이 형성되어 있다. P형 반도체층(23a)의 P형 불순물 농도는 P형 베이스층(23)의 P형 불순물 농도와 동일한 정도이며, 종단 영역(12)의 P형 반도체층(23a)은 셀영역(11)의 P형 베이스층(23)과 동일한 정도의 내압을 갖는다.
일정한 실시예들을 설명해왔으나, 본 실시예들은 단지 예시용으로서 제공된 것일 뿐이며, 본 발명의 범위를 이러한 실시예들로 제한시키고자 한 것은 아니다. 실제로, 본 명세서에서 기술된 신규한 실시예들은 다양한 다른 형태들로 구현될 수 있다. 또한, 본 발명의 사상을 벗어나지 않는 범위 내에서 본 명세서에서 기술된 실시예들에 대해 다양한 생략, 대체 및 변경의 형태가 취해질 수 있다. 첨부된 특허청구범위와 그 등가물은 본 발명의 사상과 범위 내에 있는 형태들 또는 수정을 커버하는 것으로 한다.

Claims (20)

  1. 반도체 장치에 있어서,
    제1 도전형의 제1 반도체층과, 상기 제1 반도체층 상에 형성된 제2 도전형의 제2 반도체층과, 상기 제2 반도체층 상에 형성된 제1 도전형의 제3 반도체층을 갖는 반도체층과,
    상기 제1 반도체층 내에 설치되고, 제1 방향으로 연장되는 복수의 전극과,
    상기 복수의 전극과 상기 제1 반도체층 사이에 형성된 절연막과,
    상기 복수의 전극 상에 설치되고, 상기 제2 반도체층 및 상기 제3 반도체층에 대향하며, 상기 제1 방향으로 연장되는 복수의 게이트 전극과,
    상기 게이트 전극과 상기 제2 반도체층 사이, 및 상기 게이트 전극과 상기 제3 반도체층 사이에 형성된 게이트 절연막과,
    상기 전극과 상기 게이트 전극 사이에 형성된 제1 층간 절연막과,
    상기 게이트 전극의 상기 제1 방향의 단부보다 외측에 설치되고, 상기 제1 방향에 대하여 교차하는 제2 방향으로 연장되며, 상기 복수의 전극에 공통으로 접속된 인출부(interconnection)와,
    상기 게이트 전극의 상기 단부와 상기 인출부의 사이에 형성된 제2 층간 절연막과,
    상기 복수의 게이트 전극 상에 설치되고, 상기 복수의 게이트 전극과 접속된 복수의 게이트 컨택트
    를 구비한 반도체 장치.
  2. 제1항에 있어서, 상기 절연막의 막두께는 상기 게이트 절연막의 막두께보다 두꺼운 것인, 반도체 장치.
  3. 제1항에 있어서, 상기 게이트 전극은, 상기 제1 방향으로 연장되고, 상기 제2 방향으로 연장되어 있지 않은 것인, 반도체 장치.
  4. 제1항에 있어서, 상기 인출부의 높이는 상기 전극의 높이보다 높은 것인, 반도체 장치.
  5. 제1항에 있어서, 상기 복수의 게이트 전극은 상기 반도체층 내에서 독립적으로 분리되어 있는 것인, 반도체 장치.
  6. 제5항에 있어서, 상기 복수의 게이트 컨택트는 상기 반도체층보다 위에 설치되어 있는 것인, 반도체 장치.
  7. 제6항에 있어서, 상기 반도체층보다 위에 설치되고, 상기 제2 방향으로 연장되며, 상기 복수의 게이트 컨택트에 공통으로 접속된 게이트 배선을 더 구비한 반도체 장치.
  8. 제1항에 있어서, 상기 인출부는 상기 반도체층 내에 설치되어 있는 것인, 반도체 장치.
  9. 제1항에 있어서, 상기 인출부 상에 설치되고, 상기 인출부에 접속된 컨택트를 더 구비한 반도체 장치.
  10. 제9항에 있어서, 상기 컨택트는 상기 제2 방향으로 연장되어 있는 것인, 반도체 장치.
  11. 제1항에 있어서, 상기 반도체층은 상기 제1 반도체층보다 불순물 농도가 높은 제4 반도체층을 가지며, 상기 제1 반도체층은 상기 제4 반도체층과 상기 제2 반도체층 사이에 설치되어 있는 것인, 반도체 장치.
  12. 제11항에 있어서, 상기 제4 반도체층과 접속된 제1 전극과,
    상기 제3 반도체층과 접속된 제2 전극
    을 더 구비한 반도체 장치.
  13. 제12항에 있어서, 상기 전극은 상기 제2 전극과 접속되어 있는 것인, 반도체 장치.
  14. 제12항에 있어서, 상기 인출부 상에 설치되고, 상기 인출부에 접속된 컨택트를 더 구비하고,
    상기 전극은 상기 인출부 및 상기 컨택트를 통해 상기 제2 전극과 접속되어 있는 것인, 반도체 장치.
  15. 제1항에 있어서, 상기 전극의 상기 제1 방향의 길이는 상기 게이트 전극의 상기 제1 방향의 길이보다 긴 것인, 반도체 장치.
  16. 제1항에 있어서, 상기 게이트 컨택트는 상기 제1 방향의 한쪽 단부에 위치하고, 상기 인출부는 상기 제1 방향의 다른쪽 단부에 위치하는 것인, 반도체 장치.
  17. 반도체 장치의 제조방법에 있어서,
    반도체층에, 제1 방향으로 연장되는 복수의 제1 트렌치와, 상기 복수의 제1 트렌치의 상기 제1 방향의 단부와 이어지고 상기 제1 방향에 대하여 교차하는 제2 방향으로 연장되는 제2 트렌치를 형성하는 공정과,
    상기 제1 트렌치의 내벽 및 상기 제2 트렌치의 내벽에 절연막을 형성하는 공정과,
    상기 제1 트렌치 내 및 상기 제2 트렌치 내에서의 상기 절연막의 내측에 제1 막을 형성하는 공정과,
    상기 제1 트렌치 내의 상기 제1 막의 상층측을 제거하는 공정과,
    상기 제1 트렌치 내에 남겨진 상기 제1 막 상에, 상기 제2 트렌치 내의 상기 제1 막에 인접시켜, 층간 절연막을 형성하는 공정과,
    상기 제2 트렌치 내의 상기 제1 막에 인접하는 상기 층간 절연막의 제1 부분보다 상기 제2 트렌치로부터 먼 셀영역의 상기 층간 절연막의 제2 부분의 상층측을 제거하고, 상기 제1 부분보다 얇은 상기 제2 부분을 상기 셀영역에 남기고, 상기 제2 부분보다 두꺼운 상기 제1 부분을 상기 제2 트렌치 내의 상기 제1 막에 인접시켜 남기는 공정과,
    상기 셀영역에 남겨진 상기 층간 절연막의 상기 제2 부분 상에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 상에 게이트 컨택트를 형성하는 공정
    을 구비한 반도체 장치의 제조방법.
  18. 제17항에 있어서, 상기 제2 트렌치 내의 상기 제1 막 상에 컨택트를 형성하는 공정을 더 구비한 반도체 장치의 제조방법.
  19. 제17항에 있어서, 상기 층간 절연막으로서, 붕소와 인 중 적어도 하나를 포함하는 실리콘 산화막을 CVD(Chemical Vapor Deposition)법으로 형성하는 것인, 반도체 장치의 제조방법.
  20. 제17항에 있어서, 상기 제1 막은 실리콘막인 것인, 반도체 장치의 제조방법.
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