TW201526243A - 絕緣閘極型半導體裝置的製造方法及絕緣閘極型半導體裝置 - Google Patents

絕緣閘極型半導體裝置的製造方法及絕緣閘極型半導體裝置 Download PDF

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Hirokazu Fujiwara
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Yukihiko Watanabe
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Abstract

本發明的課題是在於使絕緣閘極型半導體裝置高耐壓化。 其解決手段是本發明為一種製造切換表面電極與背面電極之間的絕緣閘極型半導體裝置的方法，具有：在閘極溝(34)的底面注入第1的第2導電型雜質，使注入的第1的第2導電型雜質擴散之工程；及在外周溝(54)的底面注入第2的第2導電型雜質，使注入的第2的第2導電型雜質擴散之工程。

Description

絕緣閘極型半導體裝置的製造方法及絕緣閘極型半導體裝置
本說明書所揭示的技術是有關絕緣閘極型半導體裝置。
在專利文獻1中是揭示絕緣閘極型半導體裝置，其係具有形成MOS構造的元件領域及該領域的周圍的外周領域。在元件領域中形成有複數的閘極溝(trench)，在閘極溝內形成有閘極絕緣膜及閘極電極。在露出於閘極溝的底面的範圍中形成有p型的底面圍繞領域(以下稱為元件部底面圍繞領域)。在外周領域中，以能夠包圍元件領域的方式形成有複數的溝，在各溝內充填有絕緣層。在露出於外周領域的各溝的底面的範圍中形成有p型的底面圍繞領域(以下稱為外周部底面圍繞領域)。一旦MOSFET關閉，則在元件領域內，空乏層會從元件部底面圍繞領域擴展至漂移領域內。藉此，元件領域內的漂移領域的空乏化會被促進。並且，在外周領域內，空乏層會從外周部底面圍繞領域擴展至漂移領域內。 藉此，外周領域內的漂移領域的空乏化會被促進。因此，絕緣閘極型半導體裝置的耐壓會被提升。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2008-135522號公報
專利文獻1的絕緣閘極型半導體裝置是在元件領域內，大致同時空乏層會從各元件部底面圍繞領域擴展。因此，被2個的元件部底面圍繞領域所夾著的部分的漂移領域是空乏化會從兩側進展，因此容易被空乏化。對此，在外周領域內，從元件領域擴展的空乏層一旦到達外周領域內的最初的外周部底面圍繞領域(最接近元件領域的外周部底面圍繞領域)，則空乏層會從最初的外周部底面圍繞領域往第2個的外周部底面圍繞領域(從元件領域往第2個的外周部底面圍繞領域)延伸。一旦空乏層到達第2個的外周部底面圍繞領域，則空乏層會從第2個的外周部底面圍繞領域往第3個的外周部底面圍繞領域延伸。如此，空乏層會經由各外周部底面圍繞領域來依序擴展而去。因此，被2個的外周部底面圍繞領域所夾著的部分的漂移領域是空乏化只從一側進展。因此，外周領域是難被空乏化。所以，期望外周領域的更高耐壓化。
本說明書所揭示的製造方法是在製造絕緣閘極型半導體裝置，該絕緣閘極型半導體裝置係具有：半導體基板，及形成於前述半導體基板的表面的表面電極，及形成於前述半導體基板的背面的背面電極，切換前述表面電極與前述背面電極之間。
前述絕緣閘極型半導體裝置係具有：第1導電型的第1領域，其係連接至前述表面電極；第2導電型的第2領域，其係接觸於前述第1領域；第1導電型的第3領域，其係藉由前述第2領域來從前述第1領域分離；複數的閘極溝，其係形成於前述半導體基板的前述表面，貫通前述第2領域而到達前述第3領域；閘極絕緣膜及閘極電極，其係配置於前述閘極溝內；第2導電型的第4領域，其係形成在露出於前述閘極溝的底面的範圍中；複數的外周溝，其係在前述第2領域的外側的領域中形成於前述半導體基板的前述表面；絕緣層，其係配置於前述外周溝內；及第2導電型的第5領域，其係形成在露出於前述外周溝的底面的範圍中。
前述方法係具有：形成前述閘極溝的工程；形成前述外周溝的工程； 在前述閘極溝的底面注入第1p型雜質，在使注入的前述第1p型雜質擴散之下形成前述第4領域的工程；及在前述外周溝的底面注入第2p型雜質，在使注入的前述第2p型雜質擴散之下形成前述第5領域的工程。
形成前述第5領域的工程之前述第2的第2導電型雜質的擴散係數要比形成前述第4領域的工程之前述第1的第2導電型雜質的擴散係數更大。
另外，閘極溝及外周溝是哪個先形成皆可。並且，往閘極溝的底面之雜質的注入及往外周溝的底面之雜質的注入是哪個先實施皆可。並且，注入至閘極溝的底面之雜質的擴散及注入至外周溝的底面之雜質的擴散是哪個先實施皆可，或亦可同時實施該等。
此方法是形成第5領域的工程之第2p型雜質的擴散係數大。因此，在使第2p型雜質擴散至更廣的範圍之下，可形成更寬廣的第5領域。因此，可窄化各第5領域之間的間隔，該等的間隔會更容易被空乏化。因此，若根據此方法，可使外周部的耐壓提升。另一方面，形成第4領域的工程之第1p型雜質的擴散係數小。因此，第1p型雜質的擴散範圍變窄，藉此第4領域的寬度變窄。在如此窄化第4領域的寬度之下，可擴大確保各第4領域之間的間隔(亦即，電流路徑)。藉此，可降低絕緣閘極型半導體裝置的ON電壓。
在上述的方法中，前述第1p型雜質亦可為與前述第2p型雜質不同的元素。
並且，在上述的方法中，前述第1p型雜質及前述第2p型雜質為硼，形成前述第4領域的前述工程亦可在前述閘極溝的底面注入硼及碳。
藉由該等的任一方法亦可將形成第5領域的工程之第2p型雜質的擴散係數形成比形成第4領域的工程之第1p型雜質的擴散係數更大。
並且，在上述的任一方法中，形成前述第5領域的前述工程亦可在前述外周溝的底面注入前述第2p型雜質，及形成前述第4領域的工程的擴散係數要比前述第2p型雜質更小的第3p型雜質。
並且，在上述的任一方法中，形成前述第5領域的前述工程亦可以構成前述外周溝的底面的半導體層的至少一部分非晶質化的濃度來注入前述第2p型雜質。
並且，在上述的任一方法中，形成前述第5領域的前述工程亦可在前述外周溝的底面以1×1018atoms/cm3以上的濃度來注入前述第2p型雜質。
藉由該等的任一方法亦可提高第5領域之中的外周溝的底面周邊的領域的p型雜質濃度。藉此，可抑制在外周溝的底面附近產生高的電場。
在上述的任一方法中，前述各第5領域之間的間隔亦可為前述各第4領域之間的間隔的1/2以下。
若根據如此的構成，則在元件部要比外周部更先產生崩潰降伏。元件部因為崩潰耐量高，所以在使崩潰降伏先產生於元件部之下，絕緣閘極型半導體裝置的耐 壓會提升。
並且，本說明書是提案新的絕緣閘極型半導體裝置。此絕緣閘極型半導體裝置係具有：半導體基板，及形成於前述半導體基板的表面的表面電極，及形成於前述半導體基板的背面的背面電極，切換前述表面電極與前述背面電極之間。
此絕緣閘極型半導體裝置具有：第1導電型的第1領域，其係連接至前述表面電極；第2導電型的第2領域，其係接觸於前述第1領域；第1導電型的第3領域，其係藉由前述第2領域來從前述第1領域分離；複數的閘極溝，其係形成於前述半導體基板的前述表面，貫通前述第1領域及前述第2領域而到達前述第3領域；閘極絕緣膜及閘極電極，其係配置於前述閘極溝內；第2導電型的第4領域，其係形成在露出於前述閘極溝的底面的範圍中；複數的外周溝，其係在不與前述第2領域接觸的位置形成於前述半導體基板的前述表面；絕緣層，其係配置於前述外周溝內；及第2導電型的第5領域，其係形成在露出於前述外周溝的底面的範圍中。
前述第5領域的寬度要比前述第4領域的寬度更寬。
含在前述第4領域中的第2導電型雜質亦可為與含在 前述第5領域中的第2導電型雜質不同的元素。
含在前述第4領域中的第2導電型雜質及含在前述第5領域中的第2導電型雜質為硼，亦可在前述第4領域中更含有碳。
亦可在前述第5領域中含有第1的特定的第2導電型雜質，及在前述半導體基板內的擴散係數要比前述第1的特定的第2導電型雜質更小的第2的特定的第2導電型雜質。前述外周溝的底面的至少一部分亦可為非晶質層。前述外周溝的底面的至少一部分亦可以1×1018atoms/cm3以上的濃度含有第2導電型雜質。前述各第5領域之間的間隔亦可為前述各第4領域之間的間隔的1/2以下。若根據如此的構成，則可使絕緣閘極型半導體裝置的耐壓提升。
10‧‧‧半導體裝置
12‧‧‧半導體基板
14‧‧‧表面電極
16‧‧‧絕緣層
18‧‧‧背面電極
20‧‧‧單元領域
22‧‧‧源極領域
24‧‧‧本體接觸領域
26‧‧‧本體領域
28‧‧‧漂移領域
30‧‧‧汲極領域
32‧‧‧p型浮動領域
34‧‧‧閘極溝
34a‧‧‧底部絕緣層
34b‧‧‧閘極絕緣膜
34c‧‧‧閘極電極
34d‧‧‧絕緣層
50‧‧‧外周領域
51‧‧‧表面領域
53‧‧‧絕緣層
54‧‧‧外周溝
56‧‧‧底面領域
圖1是半導體裝置10的上面圖。
圖2是圖1的II-II線的半導體裝置10的縱剖面圖。
圖3是半導體裝置10的製造工程的說明圖(形成p型浮動領域32及底面領域56的領域的擴大剖面圖)。
圖4是半導體裝置10的製造工程的說明圖(形成p型浮動領域32及底面領域56的領域的擴大剖面圖)。
圖5是半導體裝置10的製造工程的說明圖(形成p型浮動領域32及底面領域56的領域的擴大剖面圖)。
圖6是半導體裝置10的製造工程的說明圖(形成p 型浮動領域32及底面領域56的領域的擴大剖面圖)。
圖7是半導體裝置10的製造工程的說明圖(形成p型浮動領域32及底面領域56的領域的擴大剖面圖)。
圖8是半導體裝置10的製造工程的說明圖(形成p型浮動領域32及底面領域56的領域的擴大剖面圖)。
圖9是半導體裝置10的製造工程的說明圖(形成p型浮動領域32及底面領域56的領域的擴大剖面圖)。
圖10是半導體裝置10的製造工程的說明圖(形成p型浮動領域32及底面領域56的領域的擴大剖面圖)。
圖11是表示高濃度注入B時的B的擴散的情況的圖表。
圖12是半導體裝置10的製造工程的說明圖(形成p型浮動領域32及底面領域56的領域的擴大剖面圖)。
[實施例]
圖1所示的半導體裝置10是具有由SiC所構成的半導體基板12。半導體基板12是具有單元(cell)領域20及外周領域50。在單元領域20中形成有MOSFET。外周領域50是單元領域20與半導體基板12的端面12a之間的領域。
如圖2所示般，在半導體基板12的表面是形成有表面電極14及絕緣層16。絕緣層16是覆蓋外周領域50內的半導體基板12的表面。表面電極14是在單元 領域20內與半導體基板12接觸。換言之，表面電極14與半導體基板12接觸的接觸領域的下側的領域為單元領域20，比接觸領域更外周側(端面12a側)的領域為外周領域50。在半導體基板12的背面是形成有背面電極18。背面電極18是覆蓋半導體基板12的背面的大致全體。
在單元領域20內是形成有源極領域22，本體接觸領域24，本體領域26，漂移領域28，汲極領域30，p型浮動領域32，閘極溝34。
源極領域22是高濃度含n型雜質的n型領域。源極領域22是形成在露出於半導體基板12的上面的範圍中。源極領域22是對於表面電極14歐姆連接。
本體接觸領域24是高濃度含p型雜質的p型領域。本體接觸領域24是在未形成有源極領域22的位置以能夠露出於半導體基板12的上面之方式形成。本體接觸領域24是對於表面電極14歐姆連接。
本體領域26是低濃度含p型雜質的p型領域。本體領域26的p型雜質濃度是比本體接觸領域24的p型雜質濃度更低。本體領域26是形成於源極領域22及本體接觸領域24的下側，接觸於該等的領域。
漂移領域28是低濃度含n型雜質的n型領域。漂移領域28的n型雜質濃度是比源極領域22的n型雜質濃度更低。漂移領域28是形成於本體領域26的下側。漂移領域28是接觸於本體領域26，藉由本體領域26 來從源極領域22分離。
汲極領域30是高濃度含n型雜質的n型領域。汲極領域30的n型雜質濃度是比漂移領域28的n型雜質濃度更高。汲極領域30是形成於漂移領域28的下側。汲極領域30是接觸於漂移領域28，藉由漂移領域28來從本體領域26分離。汲極領域30是形成在露出於半導體基板12的下面的範圍中。汲極領域30是對於背面電極18歐姆連接。
如圖1，2所示般，在單元領域20內的半導體基板12的上面是形成有複數的閘極溝34。各閘極溝34是在半導體基板12的表面，彼此平行直線狀地延伸。各閘極溝34是形成貫通源極領域22與本體領域26，到達漂移領域28。在各閘極溝34內是形成有底部絕緣層34a，閘極絕緣膜34b及閘極電極34c。底部絕緣層34a是形成於閘極溝34的底部之厚的絕緣層。底部絕緣層34a的上側的閘極溝34的側面是藉由閘極絕緣膜34b來覆蓋。在底部絕緣層34a的上側的閘極溝34內是形成有閘極電極34c。閘極電極34c是經由閘極絕緣膜34b來與源極領域22，本體領域26及漂移領域28對向。閘極電極34c是藉由閘極絕緣膜34b及底部絕緣層34a來從半導體基板12絕緣。閘極電極34c的上面是藉由絕緣層34d來覆蓋。閘極電極34c是藉由絕緣層34d來從表面電極14絕緣。
p型浮動領域32是形成在半導體基板12內， 接觸於各閘極溝34的底面的範圍。各p型浮動領域32的周圍是被漂移領域28所包圍。各p型浮動領域32是藉由漂移領域28來彼此分離。
在露出於外周領域50內的半導體基板12的表面的範圍中形成有p型的表面領域51。表面領域51是擴展至與本體領域26大致同深度。上述的漂移領域28及汲極領域30是擴展至外周領域50。漂移領域28與汲極領域30是擴展至半導體基板12的端面12a。漂移領域28是從下側來對表面領域51接觸。
在外周領域50內的半導體基板12的上面是形成有複數的外周溝54。各外周溝54是形成貫通表面領域51，到達漂移領域28。在各外周溝54內是形成有絕緣層53。如圖1所示般，各外周溝54是由上側來看半導體基板12時，形成繞單元領域20的周圍一圈之環狀。各外周溝54是彼此隔開距離形成。表面領域51是藉由外周溝54來從本體領域26(亦即，與表面電極14導通的p型領域)分離。並且，各表面領域51是藉由各外周溝54來彼此分離。
在半導體基板12內，接觸於各外周溝54的底面的範圍是形成有p型的底面領域56。底面領域56是以能夠覆蓋外周溝54的底面全體之方式，沿著外周溝54來形成。各底面領域56的周圍是被漂移領域28所包圍。各底面領域56是藉由漂移領域28來互相分離。如圖示般，各底面領域56的寬度W1是比各p型浮動領域32的 寬度W2更寬。在此，底面領域56的寬度W1是意思穿過外周溝54的方向(亦即，外周溝54的寬度方向)的底面領域56的尺寸。並且，p型浮動領域32的寬度W2是意思穿過閘極溝34的方向(亦即，閘極溝34的寬度方向)的p型浮動領域32的尺寸。
其次，說明有關半導體裝置10的動作。使半導體裝置10動作時，在背面電極18與表面電極14之間施加背面電極18成為正的電壓。而且，在對於閘極電極34c施加閘極ON電壓之下，單元領域20內的MOSFET為ON。亦即，在與閘極電極34c對向的位置的本體領域26形成通道，從表面電極14經由源極領域22，通道，漂移領域28，汲極領域30來朝背面電極18流動電子。此時，電子是通過位於2個p型浮動領域32之間的漂移領域28b來流動。在半導體裝置10中，各p型浮動領域32的寬度W2會變窄，藉此漂移領域28b的寬度W4會變寬。如此，電流流動的漂移領域28b的寬度會被擴大確保，因此MOSFET的ON電壓低。
一旦停止往閘極電極34c之閘極ON電壓的施加，則通道消失，MOSFET為OFF。一旦MOSFET為OFF，則空乏層會從本體領域26與漂移領域28的境界部的pn接合擴展至漂移領域28內。一旦空乏層到達至單元領域20內的p型浮動領域32，則從p型浮動領域32到漂移領域28內也有空乏層擴展。因此，在位於2個的p型浮動領域32之間的漂移領域28b中，空乏層會從兩側 的p型浮動領域32擴展。在如此空乏層伸展至單元領域20內之下，可實現單元領域20內的高耐壓。
另外，如上述般，位於2個的p型浮動領域32之間的漂移領域28b的寬度W4寬。然而，如上述般，漂移領域28b是從兩側被空乏化。因此，即使漂移領域28b的寬度W4寬，漂移領域28b還是容易被空乏化。
並且，從上述pn接合延伸的空乏層是到達至最位於單元領域20側的外周溝54的下側的底面領域56a。於是，空乏層會從底面領域56a往外周側的底面領域56b延伸。一旦空乏層到達底面領域56b，則空乏層會從該底面領域56b往外周側的底面領域56c延伸。如此，在外周領域50內，空乏層經由各底面領域56來依序伸展至外周側之下，空乏層會延伸至最外周側的底面領域56d。藉由如此空乏層伸展至外周領域50內，可實現外周領域50內的高耐壓。另外，在外周領域50中，因為空乏層如此伸展，所以位於2個的底面領域56之間的漂移領域28a是只從一側(單元領域20側)被空乏化。然而，漂移領域28a的寬度W3變窄，藉此漂移領域28a會確實地被空乏化。
本實施例是漂移領域28a的寬度W3為未滿漂移領域28b的寬度W4的1/2。因此，漂移領域28a是比漂移領域28b更先被空乏化。若根據如此的構成，則當過大的電壓被施加於半導體裝置10時，可使崩潰降伏產生於單元領域20。亦即，外周領域50因為面積小，所以電 流路徑小，在崩潰降伏產生時，崩潰電流的密度容易變高。因此，外周領域50是崩潰耐量低。相對的，單元領域20是面積廣，電流路徑廣，所以即使產生崩潰降伏，崩潰電流的密度也會變低。因此，單元領域20是比外周領域50更崩潰耐量高。因此，在如上述般崩潰降伏產生於單元領域20之下，可使半導體裝置10全體的崩潰耐量提升。
其次，說明有關半導體裝置10的製造方法。另外，本說明書所揭示的製造方法是在形成p型浮動領域32及底面領域56的工程中具有特徵，因此以下主要說明有關形成該等的工程。本說明書是提案實施例1~4的製造方法。
[實施例1]
在實施例1的製造方法中，首先，如圖3所示般，藉由磊晶成長，離子注入等，在半導體基板12形成源極領域22，本體接觸領域24，本體領域26及表面領域51。其次，如圖4所示般，在半導體基板12的表面形成具有開口的遮罩60(例如氧化膜)，藉由各向異性蝕刻來蝕刻開口內的半導體基板12，藉此形成閘極溝34。此時，閘極溝34的側面是成為錐狀地傾斜的形狀。其次，藉由CVD法或熱氧化法，如圖5所示般，在閘極溝34的內面形成保護膜66(氧化膜)。
(第1注入工程)
其次，如圖6所示般，朝半導體基板12照射Al(鋁)。被照射的Al是貫通閘極溝34的底面的保護膜66，而被注入至閘極溝34的底面。並且，藉由保護膜66來防止Al被注入至閘極溝34的側面。因此，Al是只被注入至閘極溝34的底面。之後，除去遮罩60及保護膜66。
其次，如圖7所示般，在半導體基板12的表面形成具有開口的遮罩61(例如氧化膜)，藉由各向異性蝕刻來蝕刻開口內的半導體基板12，藉此形成外周溝54。此時，外周溝54的側面是成為錐狀地傾斜的形狀。其次，藉由CVD法或熱氧化法，如圖8所示般，在外周溝54的內面形成保護膜67(氧化膜)。
(第2注入工程)
其次，如圖9所示般，朝半導體基板12照射B(硼)。被照射的B是貫通外周溝54的底面的保護膜67，而被注入至外周溝54的底面。並且，藉由保護膜67來防止B被注入至外周溝54的側面。因此，B是只被注入至外周溝54的底面。之後，除去遮罩61及保護膜67。
(活化退火工程)
其次，在1600℃以上的溫度，將半導體基板12退 火。藉此，使被注入至半導體基板12的Al及B活化。藉此，如圖10所示般，在閘極溝34的底面的周圍形成p型浮動領域32，且在外周溝54的底面的周圍形成底面領域56。在此，在半導體基板12(亦即，SiC)之中，B的擴散係數是遠大於Al的擴散係數。因此，在活化退火工程中，B的擴散距離是比Al的擴散距離更大。因此，如圖10所示般，底面領域56(亦即，B的擴散範圍)的大小是比p型浮動領域32(亦即，Al的擴散範圍)的大小更大。因此，底面領域56的寬度W1是比p型浮動領域32的寬度W2更寬，2個底面領域56之間的間隔W3是比2個p型浮動領域32之間的間隔W4更窄。之後，在形成必要的構造(圖1所示的溝閘極構造，絕緣層16，表面電極14，汲極領域30及背面電極18)之下，完成圖1所示的半導體裝置10。
如以上說明般，實施例1的製造方法是在外周溝54的底面注入擴散係數大的B，而形成寬度W1寬的底面領域56，另一方面，在閘極溝34的底面注入擴散係數小的A1，而形成寬度W2窄的p型浮動領域32。在如此分開使用注入於底面領域56及p型浮動領域32的p型雜質之下，可使底面領域56的寬度形成比p型浮動領域32的寬度更寬。藉此，在外周領域50是可窄化底面領域56之間的寬度W3而使耐壓提升，且可擴大確保單元領域20的電流路徑的寬度W4而使MOSFET的ON電壓提升。
另外，藉由窄化外周溝54之間的間隔，也可窄化底面領域56之間的間隔W3。然而，因外周溝54的加工精度之限制，窄化外周溝54之間的間隔是有限。相對於此，若根據上述實施例1的方法，則由於利用B的擴散來窄化底面領域56之間的間隔W3，因此無關外周溝54的加工精度之限制，可窄化間隔W3。另外，在限制的範圍內儘可能窄化外周溝54之間的間隔，且藉由B的注入來形成底面領域56之下，可更窄化寬度W3。
[實施例2]
在實施例2的製造方法中，上述第1注入工程是與實施例1的製造方法不同。其他的工程則是與實施例1的製造方法相等。
實施例2的第1注入工程是在閘極溝34的底面注入C(碳)，其次，在閘極溝34的底面注入B。另外，第1注入工程是以比B更高濃度注入C為理想。並且，第1注入工程是亦可比C更先注入B。第2注入工程是與實施例1的製造方法同樣在外周溝54的底面注入B。在外周溝54的底面是C未被注入。活化退火工程是與實施例1的製造方法同樣將半導體基板12退火，使被注入至半導體基板12的B擴散。在此，被注入至外周溝54的底面的B是與實施例1同樣廣泛擴散。相對於此，被注入至閘極溝34的底面的B是沒有那麼地廣泛擴散。這是因為在被注入C的SiC領域中，B的擴散係數會變 低。因此，如圖10所示般，在外周溝54的底面的周圍是形成寬度W1寬的底面領域56，在閘極溝34的底面的周圍是形成寬度W2窄的p型浮動領域32。
另外，實施例2的第1注入工程是使注入C的範圍形成比注入B的範圍更廣為理想。在如此注入C之下，可更有效地抑制活化退火工程之B的擴散。
並且，即使是在實施例2的第2注入工程也可在外周溝54的底面注入B及C。即便是如此的構成，只要被注入至外周溝54的底面的C的濃度比被注入至閘極溝34的底面的C的濃度更低，外周溝54的底面附近的B的擴散距離便會比閘極溝34的底面附近的B的擴散距離更長。因此，可使底面領域56形成比p型浮動領域32更寬廣。
[實施例3]
在實施例3的製造方法中，上述第2注入工程是與實施例1的製造方法不同。其他的工程則是與實施例1的製造方法相等。
實施例3的第2注入工程是在外周溝54的底面極高濃度注入B。具體而言，以構成外周溝54的底面的半導體層的至少一部分能夠含有1×1018atoms/cm3以上的濃度的B之方式注入B。一旦如此以高濃度注入B，則會在高濃度注入B的領域中產生極多的結晶缺陷。依情況，高濃度注入B的領域非晶質化。其結果，在高濃度注 入B的領域中，B的擴散係數會變低。
圖11是表示在由SiC所構成的半導體基板的淺領域(更詳細是比1000nm更淺的領域)中注入B時的B的濃度分佈。在圖11中，圖表A是表示剛注入B之後的濃度分佈。又，圖表B~E是表示在對應的溫度進行30分鐘的退火之後的濃度分佈。另外，在圖11中，圖表D與圖表E會重疊。就圖表A而言，只在比1000nm更淺的領域中分佈B。如圖表B~E所示般，一旦進行熱處理，則B的分佈範圍會擴展至深的方向。這顯示在SiC中B擴散。但，在比較圖表A與圖表B~E之下，明顯就B的濃度為1×1018atoms/cm3以上的領域而言，在圖表A~E中B的濃度不那麼變化。這意味含有1×1018atoms/cm3以上的高濃度的B之領域是B難擴散。可知含有1×1018atoms/cm3以上的高濃度的B之領域因為缺陷極多，所以B的擴散係數變小。
實施例3的製造方法是以第2注入工程，在外周溝54的底面高濃度注入B，然後實施活化退火工程。於是，外周溝54的底面附近之高濃度含有B的領域是B不太擴散，因此在外周溝54的底面附近留下B的濃度高的領域。藉此形成圖12所示的高濃度底面領域57。並且，在高濃度底面領域57的周圍是B會廣泛擴散，藉此形成低濃度底面領域58。另外，更具體而言，高濃度底面領域57是含有1×1018atoms/cm3以上的濃度的B之領域，低濃度底面領域58是含有未滿1×1018atoms/cm3的濃 度的B之領域。另外，高濃度底面領域57是亦可為非晶質化的領域。一旦如此在外周溝54的底面附近形成高濃度底面領域57，則在空乏層伸展至外周領域50內時，防止空乏層到達外周溝54的底面。藉此，抑制在外周溝54的底面附近產生高的電場。並且，在低濃度底面領域58廣泛分佈之下，底面領域56的寬度W1變寬，可謀求外周領域50的耐壓提升。
[實施例4]
在實施例4的製造方法中，上述第2注入工程是與實施例1的製造方法不同。其他的工程則是與實施例1的製造方法相等。
實施例4的第2注入工程是在外周溝54的底面注入B，其次，在外周溝54的底面注入Al。另外，亦可先注入Al，之後注入B。活化退火工程是與實施例1的製造方法同樣將半導體基板12退火，使被注入至半導體基板12的p型雜質(亦即，B及Al)擴散。在此，外周溝54的底面附近是B會從底面廣泛擴展至其周圍，相對的，Al是難擴散，所以留在底面的附近。因此，如圖12所示般，在外周溝54的底面的周圍形成有p型雜質濃度高的高濃度底面領域57，在其高濃度底面領域57的周圍形成有p型雜質濃度低的低濃度底面領域58。在實施例4中，高濃度底面領域57是Al多數存在的領域，低濃度底面領域58是B多數存在的領域。因此，藉由實施例4的 製造方法來製造的半導體裝置10也可在空乏層伸展至外周領域50時，防止空乏層到達至外周溝54的底面。藉此，抑制在外周溝54的底面附近產生高的電場。
如以上說明般，實施例1~4的製造方法是以活化退火工程的p型雜質的擴散距離，被注入至外周溝54的底面的p型雜質要比被注入至閘極溝34的底面的p型雜質更長之方式，選擇p型雜質或與p型雜質一起注入的元素。藉此，使底面領域56形成比p型浮動領域32更寬廣的情形會被實現。另外，在上述的實施例1~4中，亦可取代Al，而使用Ga(鎵)或In(銦)作為p型雜質。由於Ga，In是在SiC中的擴散距離短，因此可與Al同樣使用。並且，Al，Ga，In的擴散距離是比注入B及C時的B的擴散距離更短。因此，亦可在第1注入工程中將Al，Ga或In注入至閘極溝34的底面，在第2注入工程中在外周溝54的底面注入C及B。又，亦可將實施例3，4的第2注入工程適用在實施例2。
另外，上述的實施例是使用SiC製的半導體基板，但亦可使用其他的半導體基板。但，SiC製的半導體基板是B的擴散係數比其他的p型雜質的擴散係數更極端地大。因此，在將實施例適用於SiC製的半導體基板之下，可使p型浮動領域32的寬度形成最小限度，且可充分擴大底面領域56的寬度。
並且，上述的實施例是說明有關MOSFET的製造方法，但在IGBT等其他的絕緣閘極型半導體裝置的 製造工程亦可適用上述的技術。
並且，上述的實施例是在閘極溝34的下端形成有p型浮動領域32，但亦可取代p型浮動領域32，形成有被連接至預定的電位的p型領域。
以上，詳細說明本發明的具體例，但該等只不過是舉例說明，不是限定申請專利範圍者。申請專利範圍記載的技術是包含將以上舉例說明的具體例予以變形，變更成各種者。
在本說明書或圖面說明的技術要素是單獨或藉由各種的組合來發揮技術性有用性者，不是被限定於申請時請求項記載的組合者。並且，在本說明書或圖面所舉例說明的技術是同時達成複數目的者，達成其中一個目的本身持有技術性有用性者。
12‧‧‧半導體基板
12a‧‧‧端面
14‧‧‧表面電極
16‧‧‧絕緣層
18‧‧‧背面電極
20‧‧‧單元領域
22‧‧‧源極領域
24‧‧‧本體接觸領域
26‧‧‧本體領域
28、28a、28b‧‧‧漂移領域
30‧‧‧汲極領域
32‧‧‧p型浮動領域
34‧‧‧閘極溝
34a‧‧‧底部絕緣層
34b‧‧‧閘極絕緣膜
34c‧‧‧閘極電極
34d‧‧‧絕緣層
50‧‧‧外周領域
51‧‧‧表面領域
53‧‧‧絕緣層
54‧‧‧外周溝
56a~56d‧‧‧底面領域
W1~W4‧‧‧寬度

Claims (14)

  1. 一種製造絕緣閘極型半導體裝置的方法，該絕緣閘極型半導體裝置係具有：半導體基板，及形成於前述半導體基板的表面的表面電極，及形成於前述半導體基板的背面的背面電極，切換前述表面電極與前述背面電極之間，其特徵為：前述絕緣閘極型半導體裝置係具有：第1導電型的第1領域，其係連接至前述表面電極；第2導電型的第2領域，其係接觸於前述第1領域；第1導電型的第3領域，其係藉由前述第2領域來從前述第1領域分離；複數的閘極溝，其係形成於前述半導體基板的前述表面，貫通前述第2領域而到達前述第3領域；閘極絕緣膜及閘極電極，其係配置於前述閘極溝內；第2導電型的第4領域，其係形成在露出於前述閘極溝的底面的範圍中；複數的外周溝，其係在前述第2領域的外側的領域中形成於前述半導體基板的前述表面；絕緣層，其係配置於前述外周溝內；及第2導電型的第5領域，其係形成在露出於前述外周溝的底面的範圍中，前述方法係具有：形成前述閘極溝的工程；形成前述外周溝的工程； 在前述閘極溝的底面注入第1的第2導電型雜質，在使注入的前述第1的第2導電型雜質擴散之下形成前述第4領域的工程；及在前述外周溝的底面注入第2的第2導電型雜質，在使注入的前述第2的第2導電型雜質擴散之下形成前述第5領域的工程，形成前述第5領域的工程之前述第2的第2導電型雜質的擴散係數要比形成前述第4領域的工程之前述第1的第2導電型雜質的擴散係數更大。
  2. 如申請專利範圍第1項之方法，其中，前述第1的第2導電型雜質為與前述第2的第2導電型雜質不同的元素。
  3. 如申請專利範圍第1項之方法，其中，前述第1的第2導電型雜質及前述第2的第2導電型雜質為硼，形成前述第4領域的前述工程，係於前述閘極溝的底面注入硼及碳。
  4. 如申請專利範圍第1~3項中的任一項所記載之方法，其中，形成前述第5領域的前述工程，係於前述外周溝的底面注入前述第2的第2導電型雜質，及形成前述第4領域的工程的擴散係數要比前述第2的第2導電型雜質更小的第3的第2導電型雜質。
  5. 如申請專利範圍第1~4項中的任一項所記載之方法，其中，形成前述第5領域的前述工程，係以構成前述外周溝的底面的半導體層的至少一部分為非晶質化的濃度 來注入前述第2的第2導電型雜質。
  6. 如申請專利範圍第1~5項中的任一項所記載之方法，其中，形成前述第5領域的前述工程，係於前述外周溝的底面以1×1018atoms/cm3以上的濃度來注入前述第2的第2導電型雜質。
  7. 如申請專利範圍第1~6項中的任一項所記載之方法，其中，前述各第5領域之間的間隔為未滿前述各第4領域之間的間隔的1/2。
  8. 一種絕緣閘極型半導體裝置，係具有：半導體基板，及形成於前述半導體基板的表面的表面電極，及形成於前述半導體基板的背面的背面電極，切換前述表面電極與前述背面電極之間，其特徵為具有：第1導電型的第1領域，其係連接至前述表面電極；第2導電型的第2領域，其係接觸於前述第1領域；第1導電型的第3領域，其係藉由前述第2領域來從前述第1領域分離；複數的閘極溝，其係形成於前述半導體基板的前述表面，貫通前述第1領域及前述第2領域而到達前述第3領域；閘極絕緣膜及閘極電極，其係配置於前述閘極溝內；第2導電型的第4領域，其係形成在露出於前述閘極溝的底面的範圍中；複數的外周溝，其係在不與前述第2領域接觸的位置形成於前述半導體基板的前述表面； 絕緣層，其係配置於前述外周溝內；及第2導電型的第5領域，其係形成在露出於前述外周溝的底面的範圍中，前述第5領域的寬度要比前述第4領域的寬度更寬。
  9. 如申請專利範圍第8項之絕緣閘極型半導體裝置，其中，含在前述第4領域中的第2導電型雜質為與含在前述第5領域中的第2導電型雜質不同的元素。
  10. 如申請專利範圍第8項之絕緣閘極型半導體裝置，其中，含在前述第4領域中的第2導電型雜質及含在前述第5領域中的第2導電型雜質為硼，在前述第4領域中更含有碳。
  11. 如申請專利範圍第8~10項中的任一項所記載之絕緣閘極型半導體裝置，其中，在前述第5領域中含有第1的特定的第2導電型雜質，及在前述半導體基板內的擴散係數要比前述第1的特定的第2導電型雜質更小的第2的特定的第2導電型雜質。
  12. 如申請專利範圍第8~11項中的任一項所記載之絕緣閘極型半導體裝置，其中，前述外周溝的底面的至少一部分為非晶質層。
  13. 如申請專利範圍第8~12項中的任一項所記載之絕緣閘極型半導體裝置，其中，前述外周溝的底面的至少一部分係以1×1018atoms/cm3以上的濃度含有第2導電型雜質。
  14. 如申請專利範圍第8~13項中的任一項所記載之 絕緣閘極型半導體裝置，其中，前述各第5領域之間的間隔為未滿前述各第4領域之間的間隔的1/2。
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