TWI523236B - Silicon carbide semiconductor device - Google Patents

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TWI523236B
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Tomoo Morino
Shoji Mizuno
Yuichi Takeuchi
Akitaka Soeno
Yukihiko Watanabe
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Denso Corp
Toyota Motor Co Ltd
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Description

碳化矽半導體裝置
本發明，係有關於將在主胞中所流動之電流藉由感測胞而檢測出來的碳化矽(以下，稱作SiC)半導體裝置。
在專利文獻1中，係揭示有一種SiC半導體裝置，其係將半導體元件分成主胞和感測胞，並構成為將在主胞中所流動之電流藉由感測胞而檢測出來。在此SiC半導體裝置中，係於被形成有縱型之場效電晶體的主胞和被形成有異質連接二極體之感測胞之間，形成將n型雜質作離子植入所形成之n+型穿透(punch through)擋止層。藉由此n+型穿透擋止層，而進行主胞和感測胞之間的元件分離。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開2006-093382號公報(對應於美國專利第7,307,313號)
在構成將n通道型之縱型MOSFET形成為主胞和感測胞一般之SiC半導體裝置的情況時，係可考慮藉由圖7A中所示之構造來進行主胞和感測胞之間的元件分離。亦即是，係可想定有：藉由在n+型SiC基板J1上之n-型漂移層J2的表面或者是上層部處形成p型基底區域J3，並以將此p型基底區域作分離的方式來形成較p型基底區域J3而更深之元件分離層J4，來進行元件分離之構造。
然而，在元件分離層J4之底部處，會產生電場之集中，而可能發生有耐壓構造並非為充分的問題。因此，本發明者們，係考慮如同圖7B中所示一般，藉由在p型基底區域J3之下層處形成p型電場緩和層J5，來將元件分離層J4之底部作覆蓋，以緩和元件分離層J4之底部處的電場集中，而成為能夠得到充分之耐壓構造。然而，若是在元件分離層J4之下方處形成p型電場緩和層J5，則係會通過p型電場緩和層J5而使主胞和感測胞相互導通，並成為無法進行此些之間的元件分離。
因此，本發明，係有鑑於上述事態，而以提供一種：藉由在主胞和感測胞之間形成元件分離層，而確實地進行此些之間的元件分離，同時使元件分離層之下方處的電場集中緩和，並且亦能夠並不使主胞和感測胞相互導通的碳化矽半導體裝置一事，作為目的。
本發明之其中一種型態之碳化矽半導體裝置，係具備 有被分別配置在主胞區域和感測胞區域處之MOSFET和元件分離層以及電場緩和層。各MOSFET，係具備有半導體基板、和基底區域、和源極區域、和閘極絕緣膜、和閘極電極、和源極電極、以及汲極電極。
前述半導體基板，係將背面側設為高濃度雜質層，並且將表面側設為較前述高濃度雜質層而更低之雜質濃度的漂移層，且藉由第1導電型之碳化矽來構成。前述基底區域，係被形成在前述漂移層之上，並由第2導電型之碳化矽所成。前述源極區域，係被形成在前述基底區域之上層部處，並由相較於前述漂移層而更高之雜質濃度之第1導電型之碳化矽所構成。前述閘極絕緣膜，係被形成在被構成於前述基底區域中之位置在前述源極區域和前述漂移層之間的位置之部分的表層部或者是表面上之通道區域的表面處。前述閘極電極，係被形成在前述閘極絕緣膜之表面上。前述源極電極，係被與前述源極區域作電性連接。前述汲極電極，係被與前述半導體基板之背面側處的前述高濃度雜質層作電性連接。
前述元件分離層，係在前述主胞區域和前述感測胞區域之間，從前述基底區域之表面起直到較前述基底區域更深處地而被形成，並分離為前述主胞區域側和前述感測胞區域側。前述電場緩和層，係從前述基底區域之底部起一直形成至較前述元件分離層更深之位置處，並具有第2導電型。前述電場緩和層，係被分離為前述主胞區域側和前述感測胞區域側，在前述電場緩和層之分離部分的內側 處，係被配置有前述元件分離層之至少一部分。
在前述碳化矽半導體裝置中，係能夠藉由元件分離層而確實地進行主胞區域和感測胞區域之間的元件分離，並且能夠藉由電場緩和層來緩和在元件分離層之下方處的電場集中。進而，係亦成為能夠不會由於電場緩和層而使主胞區域和感測胞區域相互導通。
1‧‧‧n+型基板
2‧‧‧n-型漂移層
3‧‧‧p型基底區域
4‧‧‧n+型源極區域
5‧‧‧p+型接觸區域
6‧‧‧溝渠
7‧‧‧閘極絕緣膜
8‧‧‧閘極電極
9‧‧‧p型深層
10‧‧‧源極電極
11‧‧‧層間絕緣膜
12‧‧‧汲極電極
14‧‧‧元件分離層
15‧‧‧電場緩和層
16‧‧‧場氧化膜
20‧‧‧遮罩
21‧‧‧溝渠
J1‧‧‧n+型SiC基板
J2‧‧‧n-型漂移層
J3‧‧‧p型基底區域
J4‧‧‧元件分離層
J5‧‧‧p型電場緩和層
Rm‧‧‧主胞區域
Rs‧‧‧感測胞區域
關於本發明之上述目的以及其他目的、構成、優點，藉由一面參考下述之圖面一面參考下述之詳細說明，係成為更加明確。在圖面中：[圖1]圖1，係為本發明之第1實施形態的SiC半導體裝置之剖面圖。
[圖2A]圖2A，係為對於圖1中所示之SiC半導體裝置的元件分離層和電場緩和層之間的關係之其中一例作展示之圖。
[圖2B]圖2B，係為對於圖1中所示之SiC半導體裝置的元件分離層和電場緩和層之間的關係之其中一例作展示之圖。
[圖2C]圖2C，係為對於圖1中所示之SiC半導體裝置的元件分離層和電場緩和層之間的關係之其中一例作展示之圖。
[圖3A]圖3A，係為對於圖1中所示之SiC半導體裝置的元件分離層之近旁的製造工程之一部分作了展示之 剖面圖。
[圖3B]圖3B，係為對於圖1中所示之SiC半導體裝置的元件分離層之近旁的製造工程之一部分作了展示之剖面圖。
[圖3C]圖3C，係為對於圖1中所示之SiC半導體裝置的元件分離層之近旁的製造工程之一部分作了展示之剖面圖。
[圖3D]圖3D，係為對於圖1中所示之SiC半導體裝置的元件分離層之近旁的製造工程之一部分作了展示之剖面圖。
[圖3E]圖3E，係為對於圖1中所示之SiC半導體裝置的元件分離層之近旁的製造工程之一部分作了展示之剖面圖。
[圖4A]圖4A，係為用以對於在將n+型基板設為斜角基板的情況時之對位記號偏移作說明之圖。
[圖4B]圖4B，係為用以對於在將n+型基板設為斜角基板的情況時之對位記號偏移作說明之圖。
[圖4C]圖4C，係為用以對於在將n+型基板設為斜角基板的情況時之對位記號偏移作說明之剖面圖。
[圖5]圖5，係為對於對位記號偏移和元件分離層與電場緩和層之形成位置間的關係作了展示之剖面圖。
[圖6A]圖6A，係為對於本發明之第3實施形態的SiC半導體裝置中之元件分離層近旁的製造工程之一部分作了展示之剖面圖。
[圖6B]圖6B，係為對於本發明之第3實施形態的SiC半導體裝置中之元件分離層近旁的製造工程之一部分作了展示之剖面圖。
[圖6C]圖6C，係為對於本發明之第3實施形態的SiC半導體裝置中之元件分離層近旁的製造工程之一部分作了展示之剖面圖。
[圖6D]圖6D，係為對於本發明之第3實施形態的SiC半導體裝置中之元件分離層近旁的製造工程之一部分作了展示之剖面圖。
[圖7A]圖7A，係為對於具備有將主胞和感測胞作了元件分離的構造之半導體裝置的其中一例作了展示之剖面圖。
[圖7B]圖7B，係為將主胞和感測胞作了元件分離並且具備有p型電場緩和層的情況時之半導體裝置之剖面圖。
以下，參考圖面，針對本發明之實施形態作說明。另外，在以下之各實施形態中，針對互為相同或互為均等之部分，係附加相同之元件符號來進行說明。
(第1實施形態)
針對本發明之第1實施形態作說明。於此，作為半導體元件，列舉出具備有反轉型之溝渠閘構造之MOSFET 的SiC半導體裝置為例來作說明。
如圖1中所示一般，本實施形態之SiC半導體裝置，係設為具備有成為主胞之區域(以下，稱作主胞區域)Rm以及成為感測胞之區域(以下，稱作感測胞區域)Rs的構成。在此些之各區域Rm、Rs中，係具備有相同構造之反轉型之溝渠閘構造的MOSFET，各區域Rm、Rs之間係被作元件分離而相互電性分離。
具體而言，本實施形態之SiC半導體裝置，係使用在由SiC所成之構成高濃度雜質層之n+型基板1的表面側處被形成有由相較於n+型基板1而更低之雜質濃度之SiC所成之n-型漂移層2的半導體基板，而形成之。在n-型漂移層2之上層部處，係被形成有藉由相較於n-型漂移層2而更高的雜質濃度之SiC所構成之p型基底區域3。進而，在p型基底區域3之上層部分處，係被形成有n+型源極區域4以及p+型接觸區域5。n+型源極區域4，係被配置在後述之溝渠閘構造之兩側處，p+型接觸區域5，係包夾著n+型源極區域4而被具備於與溝渠閘構造相反側處。
又，係以貫通p型基底區域3以及n+型源極區域4而到達n-型漂移層2處的方式，來形成將紙面垂直方向作為長邊方向之溝渠6。以與此溝渠6之側面相接的方式，而被配置有上述之p型基底區域3以及n+型源極區域4。
進而，將p型基底區域3中之位置在n+型源極區域4和n-型漂移層2之間的部份之表層部作為通道區域，在包含有此通道區域之溝渠6的內壁面處，係被形成有閘極絕 緣膜7。又，在閘極絕緣膜7之表面上，係被形成有藉由摻雜Poly-Si所構成的閘極電極8，藉由此些之閘極絕緣膜7以及閘極電極8，溝渠6內係被完全填埋。
如此這般，而構成溝渠閘構造。此溝渠閘構造，係將圖1之紙面垂直方向作為長邊方向而延伸設置，並藉由使複數之溝渠閘構造在圖1中之左右方向並排，而設為條帶狀。又，上述之n+型源極區域4以及p+型接觸區域5，亦係被設為沿著溝渠閘構造之長邊方向而延伸設置的構造。
進而，在n-型漂移層2中之較p型基底區域3更下方之位置處，係於溝渠閘構造中之溝渠6之間，具備有與溝渠6之長邊方向相平行地而被作了並排之p型深層(deep layer)9。p型深層9，係以成為較溝渠6之底部更深的方式而被形成，並將硼或鋁等之p型雜質濃度設為例如1.0×1017/cm3~1.0×1019/cm3。
又，在n+型源極區域4以及p+型接觸區域5之表面和閘極電極8之表面上，係被形成有源極電極10和閘極配線(未圖示)。源極電極10以及閘極配線，係藉由複數之金屬(例如Ni/Al等)所構成，至少在與n型SiC(具體而言，n+型源極區域4和n型摻雜的情況時之閘極電極8)作接觸的部份，係藉由能夠與n型SiC作歐姆接觸之金屬所構成，至少在與p型SiC(具體而言，p+型接觸區域5和p型摻雜的情況時之閘極電極8)作接觸的部份，係藉由能夠與p型SiC作歐姆接觸之金屬所構成。另外，此些之源極電極10以及閘極配線，係藉由被形成在 層間絕緣膜11上，而被作電性絕緣。通過被形成於此層間絕緣膜11處之接觸孔，源極電極10係與n+型源極區域4以及p+型接觸區域5作電性接觸，閘極配線係與閘極電極8作電性接觸。
又，在n+型基板1之背面側處，係被形成有與n+型基板1作了電性連接之汲極電極12。藉由此種構造，而形成n通道型態之反轉型之溝渠閘構造的MOSFET，在主胞區域Rm和感測胞區域Rs之雙方處，係被形成有相同構造之MOSFET。又，主胞區域Rm和感測胞區域Rs所具備之反轉型之MOSFET的胞面積(胞數)，係構成為會成為既定比例。
又，在主胞區域Rm和感測胞區域Rs之間，係從p型基底區域3之表面起直到較p型基底區域3更深的位置處，而被形成有元件分離層14。此元件分離層14，係為將主胞區域Rm和感測胞區域Rs之間作元件分離、亦即是作電性分離者，並藉由氧化膜等之絕緣膜或者是身為與p型基底區域3相反之導電型的n型層來構成之。
進而，在主胞區域Rm中之感測胞區域Rs的近旁處以及在感測胞區域Rs中之主胞區域Rm的近旁處，係被設置有並未被形成MOSFET之部分。在此區域中之p型基底區域3的下方處，係被形成有藉由p型層所構成之電場緩和層15。此電場緩和層15，係被一直形成至較元件分離層14而更深的位置處，並使元件分離層14之底部位置在從p型基底區域3之底部起直到電場緩和層15之底 部為止的區間中。因此，係成為能夠藉由電場緩和層15來緩和在元件分離層14之底部處的電場集中，而成為能夠得到充分之耐壓構造。
又，電場緩和層15，係在元件分離層14之底部處而被分離。因此，主胞區域Rm側之電場緩和層15和感測胞區域Rs側之電場緩和層15係被作電性分離，而成為不會通過電場緩和層15來使主胞區域Rm和感測胞區域Rs相互導通。
另外，關於此電場緩和層15之深度以及雜質濃度，係可任意設定，但是，為了緩和電場集中，係以具有某種程度之深度且為高雜質濃度為理想，在本實施形態中，係設為與p型深層9相同之深度且相同之雜質濃度。
又，在元件分離層14之上，係隔著場氧化膜16而被形成有層間絕緣膜11。又，例如在元件分離層14之上方，主胞區域Rm和感測胞區域Rs各別之源極電極10係被分離，並成為能夠分別各自地進行與外部之間的連接。
在主胞區域Rm中之感測胞區域Rs的近旁處以及在感測胞區域Rs中之主胞區域Rm的近旁處，係於p型基底區域3之上層部處，被形成有p+型接觸區域5。在此p+型接觸區域5上，於層間絕緣膜11處係被形成有接觸孔，通過此接觸孔，p+型接觸區域5係被與源極電極10作連接。藉由此，p型基底區域3係成為被固定於源極電位。
如同上述一般，而構成在主胞區域Rm以及感測胞區 域Rs處具備有相同構造之反轉型之溝渠閘構造的MOSFET之SiC半導體裝置。在此種SiC半導體裝置中所具備之反轉型之溝渠閘構造的MOSFET，若是對於閘極電極8而施加閘極電壓，則係在p型基底區域3中之與溝渠6相接的表面處被形成有通道。藉由此，從源極電極10所注入之電子，係從n+型源極區域4而通過被形成於p型基底區域3處之通道，之後，到達n-型漂移層2處，而進行在源極電極10和汲極電極12之間流動電流之動作。
並且，係將此種反轉型之MOSFET分別形成於主胞區域Rm和感測胞區域Rs處，且將在主胞區域Rm和感測胞區域Rs處所具備之MOSFET的胞面積(胞數)設定為既定之比例。因此，係能夠使將在主胞區域Rm處所流動的電流以既定比例來作了減少之電流，在感測胞區域Rs中流動。故而，藉由將在感測胞區域Rs處所流動的電流輸出至外部，係能夠對於在主胞區域Rm中所流動之電流作監測。
在此種構成之SiC半導體裝置中，如同上述一般，係以將主胞區域Rm和感測胞區域Rs之間作電性分離的方式而具備有元件分離層14，並且以在元件分離層14之底部將電場集中緩和的方式而具備有電場緩和層15。進而，係在電場緩和層15之分離部分的內側處，被配置有元件分離層14之至少一部分，電場緩和層15係成為被分離為主胞區域Rm側和感測胞區域Rs側。
藉由此，係能夠藉由在主胞區域Rm和感測胞區域Rs 之間形成元件分離層14，來確實地進行此些之間的元件分離，並且能夠藉由電場緩和層15來緩和在元件分離層14之下方處的電場集中。進而，係亦成為能夠不會由於電場緩和層15而使主胞區域Rm和感測胞區域Rs相互導通。
另外，如同上述一般，雖係構成為在元件分離層14之底部處而使電場緩和層15作了分離的構造，但是，元件分離層14和電場緩和層15，係亦可成為如同圖2A~圖2C中所示之任一者的關係。具體而言，圖2A中所示之SiC半導體裝置，係在元件分離層14之寬幅內被配置有電場緩和層15之分離部分，而成為使電場緩和層15之分離部分的全部區域被架橋於元件分離層14處的構造。此種構成，係至少需要將元件分離層14之寬幅設為較電場緩和層15之分離部分的寬幅而更大，但是，由於電場緩和層15之分離部分的全部區域係被架橋於元件分離層14處，因此係能夠將該分離部分之全部區域設為分離構造，而為理想。圖2B中所示之SiC半導體裝置，係將元件分離層14之底部的一部分配置在電場緩和層15之分離部分的內側處，而成為使元件分離層14之其中一方的角部被電場緩和層15所包圍的構造。圖2C中所示之SiC半導體裝置，係成為將元件分離層14配置在電場緩和層15之分離部分的內側處之構造。不論是在此些之何者的情況中，由於均係並非為在元件分離層14之底部全區域處而被形成有電場緩和層15之構造，因此係不會有通過電場緩和 層15而使主胞區域Rm和感測胞區域Rs相互導通的情形。如此這般，由於係僅需要成為在電場緩和層15之分離部分的內側處被配置有元件分離層14之至少一部分的構造即可，因此係亦可設為圖2A~圖2C中之任一者的形態。
接著，參考圖3A~圖3E，針對本實施形態之SiC半導體裝置之製造方法作說明。但是，在本實施形態之SiC半導體裝置的製造方法中，由於除了元件分離層14之形成工程以外，係與先前技術相同，因此，於此主要針對元件分離層14之形成工程作說明。
在圖3A所示之工程中，係準備n+型基板1，並在此n+型基板1之表面上，使由SiC所成之n-型漂移層2作磊晶成長。或者，準備在n+型基板1之表面上預先使由SiC所成之n-型漂移層2作了磊晶成長的所謂磊晶基板。如此這般，準備背面側為藉由n+型基板1所構成之高濃度雜質層，表面側為藉由被設為較高濃度雜質層而更低之雜質濃度的n-型漂移層2所構成之半導體基板。
在圖3B所示之工程中，係在n-型漂移層2之表面上形成藉由LTO等所構成之遮罩20，之後，經由光微影工程，來在p型深層9以及電場緩和層15之預定形成區域處使遮罩20開口。之後，從遮罩20上而將p型雜質(例如硼或鋁)作離子植入，之後，藉由熱處理來進行活性化，藉由此而形成p型深層9以及電場緩和層15。之後，將遮罩20除去。
在圖3C所示之工程中，係在包含有p型深層9以及電場緩和層15之表面的n-型漂移層2之表面上，使p型雜質層作磊晶成長，藉由此而形成p型基底區域3。又，雖並未圖示，但是，係在p型基底區域3之上，成膜例如藉由LTO等所構成之遮罩，並經由光微影工程，而在n+型源極區域4之預定形成區域上使遮罩開口。之後，將n型雜質(例如氮)作離子植入。接著，在將先前所使用了的遮罩除去之後，再度成膜遮罩，並經由光微影工程，而在p+型接觸區域5之預定形成區域上使遮罩開口。之後，將p型雜質(例如硼或鋁)作離子植入。之後，在將遮罩除去之後，藉由使植入了的離子活性化，而形成n+型源極區域4和p+型接觸區域5。
在圖3D所示之工程中，係在包含n+型源極區域4和p+型接觸區域5之表面的p型基底區域3之表面上，成膜未圖示之蝕刻遮罩，之後，在元件分離層14之預定形成區域處，使蝕刻遮罩開口。又，雖並未圖示，但是，與此同時地，係亦在主胞區域Rm和感測胞區域Rs內之溝渠6的預定形成區域處而使蝕刻遮罩開口。之後，在進行了使用有蝕刻遮罩之向異性蝕刻之後，因應於必要而進行等向性蝕刻或犧牲氧化工程，藉由此，而在形成溝渠6的同時，亦在元件分離層14之預定形成位置處形成溝渠21。之後，將蝕刻遮罩除去。
在圖3E所示之工程中，係同時進行閘極絕緣膜7之形成工程和元件分離層14之形成工程。具體而言，係在 進行了由使用有濕氛圍之高溫分解(pyrogenic)法所進行的熱氧化之後，以將溝渠6、21內填埋的方式來藉由CVD法而成膜氧化膜。之後，配置未圖示之遮罩，並且藉由光微影工程來使遮罩中之與溝渠6相對應的部份開口。之後，藉由使用遮罩來進行向異性蝕刻，而在溝渠6之內部將氧化膜作部分性的除去。藉由此，在溝渠6之側面以及底面處，氧化膜係殘留有所期望之膜厚，而構成閘極絕緣膜7。此時，由於被形成在溝渠21內之氧化膜係成為藉由遮罩而被覆蓋的狀態，因此，在將溝渠6內之氧化膜作了部分性的除去之後，溝渠21內之氧化膜亦仍殘留，藉由此氧化膜，而構成元件分離層14。
關於此之後的工程，由於係與先前技術相同，因此係並不圖示，但是，係進行有下述一般之工程。具體而言，係在閘極絕緣膜7之表面上成膜摻雜有n型雜質之聚矽層，之後，藉由進行蝕刻工程等，而在溝渠6內之閘極絕緣膜7的表面上形成閘極電極8。接著，在成膜了場氧化膜16以及層間絕緣膜11之後，對於層間絕緣膜11進行圖案化而形成與n+型源極區域4和p+型接觸區域5相連接之接觸孔，並且在其他剖面處而形成與閘極電極8相連接之接觸孔。接著，在以將接觸孔內作填埋的方式而成膜了電極材料之後，藉由對此進行圖案化，而形成源極電極10和閘極配線。又，在n+型基板1之背面側處，形成汲極電極12。藉由此，而完成圖1中所示之具有反轉型之MOSFET之SiC半導體裝置。
如同以上所說明一般，在本實施形態中，係構成為以將主胞區域Rm和感測胞區域Rs之間作電性分離的方式而具備有元件分離層14。又，係在元件分離層14之底部，以將電場集中緩和的方式而具備有電場緩和層15，進而，電場緩和層15，係構成為在元件分離層14之間而被分離為主胞區域Rm側和感測胞區域Rs側。
藉由此，係能夠藉由在主胞區域Rm和感測胞區域Rs之間形成元件分離層14，來確實地進行此些之間的元件分離，並且能夠藉由電場緩和層15來緩和在元件分離層14之下方處的電場集中。進而，係亦成為能夠不會通過電場緩和層15而使主胞區域Rm和感測胞區域Rs相互導通。
又，若依據上述之製造方法，則係構成為將電場緩和層15之形成工程與p型深層9之形成工程同時進行，並進而將元件分離層14之形成工程與溝渠6之形成工程和閘極絕緣膜7之形成工程同時進行。因此，係能夠謀求製造工程之簡略化，並且，藉由將電場緩和層15以及元件分離層14之形成工程的兩工程一同與MOSFET之形成工程的一部分相重疊，係成為不需要僅為了進行此些之形成而追加必要之工程。故而，係成為能夠並不追加製造工程地，而形成主胞區域Rm和感測胞區域Rs之間的元件分離構造。
(第2實施形態)
針對本發明之第2實施形態作說明。本實施形態，係為對於針對第1實施形態而更進而使用了斜基板的情況時之元件分離層14的形成方法作考慮者，但是，關於基本構造，由於係與第1實施形態相同，因此係僅針對與第1實施形態相異之部分作說明。
在SiC半導體裝置中，係會有為了容易進行階梯流動成長(step flow growth)而使用斜基板來進行元件形成的情況。又，當作為n+型基板1而使用主表面為具備有既定角度(例如4度)的斜角之斜基板的情況時，當在n+型基板1之上而使n-型漂移層2和p型基底區域3進行磊晶成長時，表面之狀態係會作與斜角之量相對應的傾斜並繼承該斜角。亦即是，在相對於n+型基板1之just面而垂直的方向上，表面之狀態係被繼承，在相對於n+型基板1之主表面而垂直的方向上，係並不會被繼承。因此，在將進行離子植入時等的遮罩對位用之對位記號例如藉由凹部等來構成的情況時，其係會隨著磊晶成長而有所偏移。
例如，在藉由上述第1實施形態中所說明之製造方法來形成SiC半導體裝置的情況時，如圖4A中所示一般，在形成p型深層9或電場緩和層15時所使用的對位記號，如圖4B中所示一般，會在形成p型基底區域3時而偏移。因此，如圖4C中所示一般，在以對位記號作為基準而形成元件分離層14時，起因於對位記號之偏移，溝渠21之形成位置亦會有所偏移。若是成為此種狀態，則由於元件分離層14和電場緩和層15之形成位置係會偏 移，因此係會有變得無法滿足上述之圖2A~圖2C之關係的可能性。故而，在本實施形態中，係以就算是發生了對位記號偏移，元件分離層14和電場緩和層15之形成位置的關係也會滿足圖2A或圖2B之關係的方式，而對於各部之尺寸作設定。針對此，參考圖5來作說明。
如圖5中所示一般，若是將對位記號之偏移量設為x，將p型基底區域3之厚度設為Te，將斜角設為θ，則偏移量x係藉由下式而表現。但是，係設為0°<θ<90°。
〔式1〕x=Te/tanθ
又，為了使元件分離層14和電場緩和層15之形成位置的關係滿足圖2A或者是圖2B之關係，偏移量x係有必要較元件分離層14之中心和作了分離了的電場緩和層15間的中心為止之距離的和而更小。因此，係將在主胞區域Rm和感測胞區域Rs之間而分離的電場緩和層15之間隔設為Wp，並將元件分離層14之寬幅設為Wi，而有必要滿足下式。
〔式2〕Wi/2>x-Wp/2>0
故而，依據上述式1、式2，若是元件分離層14之寬幅Wi滿足下式，則元件分離層14和電場緩和層15之形成位置的關係係能夠滿足圖2A或圖2B之關係。
〔式3〕Wi>2Te/tanθ-Wp>0
如此這般，藉由針對元件分離層14之寬幅Wi以及電場緩和層15之分離部分的寬幅Wp，而以滿足式3的方式來作設定，係能夠將元件分離層14中之至少一部分配置在電場緩和層15之分離部分的內側處。藉由此，就算是在使用斜基板而形成SiC半導體裝置的情況時，亦能夠確實地使電場緩和層15在元件分離層14之寬幅內而被分離為主胞區域Rm側和感測胞區域Rs側，而能夠得到第1實施形態中所示之效果。
(第3實施形態)
針對本發明之第3實施形態作說明。本實施形態，係為對於針對第1實施形態而對於元件分離層14之形成工程作了變更者，但是，關於其以外之部分，由於係與第1實施形態相同，因此係僅針對與第1實施形態相異之部分作說明。
參考圖6A~圖6D，針對本實施形態之SiC半導體裝置的製造方法作說明。但是，在本實施形態之SiC半導體裝置的製造方法中，由於除了元件分離層14之形成工程以外，係與第1實施形態相同，因此，針對與第1實施形態相同之部分，係參考圖3A~圖3C而省略說明。
首先，在圖6A~圖6C所示之工程中，進行與圖3A~圖3C相同之工程，在n+型基板1之表面上形成n-型漂移層2，之後，形成p型深層9以及電場緩和層15，並進而形成p型基底區域3。之後，在圖6D所示之工程中， 係在p型基底區域3之上，配置未圖示之遮罩，並經由光微影工程，而在遮罩中之元件分離層14的預定形成區域上開口。之後，從遮罩之上而植入n型雜質。之後，將n型雜質之摻雜量，以會將p型基底區域3中所包含之p型雜質打回並使被作了離子植入之區域成為i型或n型的方式來作設定。藉由此，被作了離子植入之區域，係部分性地成為與p型基底區域3相異之導電型，而構成元件分離層14。
如同以上所說明一般，亦可藉由離子植入來形成元件分離層14。此種元件分離層14，雖然並非為藉由絕緣膜所構成者，但是，由於係藉由與p型基底區域3相異之導電型的i型或者是n型之半導體層所構成，因此係能夠進行主胞區域Rm和感測胞區域Rs之間的分離。
(其他實施形態)
本發明，係並不被限定於上述實施形態，在申請專利範圍所記載之範圍內，係可適宜作變更。
例如，在上述實施形態中，雖係列舉出將反轉型之溝渠閘構造的MOSFET作為元件來形成的SiC半導體裝置為例來作了說明，但是，係並不被限定於此，例如亦可為平坦型之MOSFET，亦可為在被形成於p型基底區域3中之位置在n-型漂移層2和n+型源極區域4之間之部分的表面上之n型通道層處而構成通道區域之積蓄型之MOSFET。又，雖係針對在n-型漂移層2之上而使p型基 底區域3作了磊晶成長的情況而作了說明，但是係亦可藉由離子植入來形成。
進而，在上述實施形態中，係作為背面側被設為高濃度雜質層、表面側被設為較其而更低之雜質濃度的漂移層之半導體基板，而列舉出在n+型基板1之表面上形成有n-型漂移層2之構造為例來作了說明。然而，此係僅為對於半導體基板之其中一例作展示，例如亦可為藉由在以n-型漂移層2所構成之基板的背面側而將n型雜質作離子植入或者是作磊晶成長而構成高濃度雜質層之半導體基板。
又，在上述之各實施形態中，雖係列舉出將第1導電型設為n型，將第2導電型設為p型之n通道型態之MOSFET為例來作了說明，但是，對於使各構成要素之導電型作了反轉之p通道型態之MOSFET，係亦可適用本發明。
1‧‧‧n+型基板
2‧‧‧n-型漂移層
3‧‧‧p型基底區域
4‧‧‧n+型源極區域
5‧‧‧p+型接觸區域
6‧‧‧溝渠
7‧‧‧閘極絕緣膜
8‧‧‧閘極電極
9‧‧‧p型深層
10‧‧‧源極電極
11‧‧‧層間絕緣膜
12‧‧‧汲極電極
14‧‧‧元件分離層
15‧‧‧電場緩和層
16‧‧‧場氧化膜
Rm‧‧‧主胞區域
Rs‧‧‧感測胞區域

Claims (7)

  1. 一種碳化矽半導體裝置，其特徵為：係在主胞區域(Rm)以及感測胞區域(Rs)處，分別具備有MOSFET，該些MOSFET，係具備有：背面側被設為高濃度雜質層(1)並且表面側被設為較前述高濃度雜質層而更低的雜質濃度之漂移層(2)，且藉由第1導電型之碳化矽所構成之半導體基板(1、2)；和被形成在前述漂移層(2)之上之由第2導電型之碳化矽所成之基底區域(3)；和被形成在前述基底區域之上層部，並藉由相較於前述漂移層而更高雜質濃度之第1導電型之碳化矽所構成之源極區域(4)；和被形成於構成在前述基底區域中之位置在前述源極區域和前述漂移層之間的部份之表層部或者是表面上的通道區域之表面上之閘極絕緣膜(7)；和被形成在前述閘極絕緣膜之表面上的閘極電極(8)；和被與前述源極區域作電性連接之源極電極(10)；和被與前述半導體基板之背面側處的前述高濃度雜質層作電性連接之汲極電極(12)，進而，在前述主胞區域和前述感測胞區域之間，係具備有： 從前述基底區域之表面起而一直形成至較前述基底區域更深處，並分離成前述主胞區域側和前述感測胞區域側之元件分離層(14)；和從前述基底區域之底部起一直形成至較前述元件分離層而更深之位置處的第2導電型之電場緩和層(15)，前述電場緩和層，係被分離為前述主胞區域側和前述感測胞區域側，在前述電場緩和層之分離部分的內側處，係被配置有前述元件分離層之至少一部分。
  2. 如申請專利範圍第1項所記載之碳化矽半導體裝置，其中，在前述半導體基板處之前述高濃度雜質層，係為具備有斜角之斜基板，前述漂移層以及前述基底區域，係藉由在前述高濃度雜質層之表面側處依序進行磊晶成長，來繼承有前述斜角地而形成，將前述元件分離層之寬幅設為Wi，將前述電場緩和層之分離部分的寬幅設為Wp，將前述基底區域之厚度設為Te，將前述斜角設為θ，前述元件分離層之寬幅Wi以及前述電場緩和層之分離部分之寬幅Wp，係被形成為會滿足Wi>2Te/tanθ-Wp>0之關係的尺寸。
  3. 如申請專利範圍第1項或第2項所記載之碳化矽半導體裝置，其中，前述元件分離層之寬幅係較前述電場緩和層之寬幅更大，在前述元件分離層之寬幅內係被設置有前述電場緩和層之分離部分，而成為前述電場緩和層之 分離部分的全部區域被架橋於前述元件分離層處之構造。
  4. 如申請專利範圍第1項或第2項所記載之碳化矽半導體裝置，其中，前述元件分離層之底部的一部分係被配置在前述電場緩和層之分離部分的內側處，而成為使前述元件分離層之其中一方的角部被前述電場緩和層所包圍之構造。
  5. 如申請專利範圍第1項或第2項所記載之碳化矽半導體裝置，其中，前述元件分離層，係藉由絕緣膜所構成。
  6. 如申請專利範圍第5項所記載之碳化矽半導體裝置，其中，係從前述源極區域之表面起直到較前述基底區域更深處為止而被形成有溝渠(6)，在前述溝渠之內壁面處，係被形成有前述閘極絕緣膜，並且，在前述溝渠內，於前述閘極絕緣膜之表面上被形成有前述閘極電極，前述元件分離層，係藉由在與前述溝渠相同深度之溝渠內被形成有前述絕緣膜，而構成之。
  7. 如申請專利範圍第1項或第2項所記載之碳化矽半導體裝置，其中，前述元件分離層，係藉由在前述基底區域之一部分處離子植入與前述基底區域相異之導電型的雜質，而構成之。
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