CN102099920B - 具有场板的ldmos - Google Patents
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Abstract
一种用于射频功率放大器的横向扩散金属氧化物半导体晶体管，包括漏极指状物(25，27)，所述漏极指状物与一个或多个金属互连层的叠层(123、61、59、125)相连，其中所述叠层的金属互连层(123)与所述衬底上的漏极区(25)相连，其中所述叠层包括场板(123、125、121)，所述场板适用于减小所述漏极和所述衬底之间并且位于所述漏极指状物尖端上面的电场的最大幅度。
Description
技术领域
本发明涉及一种用于射频功率放大器的晶体管。
背景技术
在例如用于全球移动通信系统(GSM)的个人通信系统的基站中，增强数据率的GSM方案(EDGE)、宽带码分多址(W-CDMA)、射频(RF)功率放大器是其中的关键部件。对于这些功率放大器，RF功率横向扩散金属氧化物半导体(LDMOS)晶体管是常用的技术。它们表现出优秀的高功率能力、增益和线性度。这些金属氧化物半导体(MOS)晶体管不但用于基站，而且用于雷达和广播应用。如果在LDMOS的输出端发生RF失配，将在所述LDMOS处反射回功率，LDMOS必须能够处理这种情况。因此，耐久性(即能够在无损情况下吸收过多能量的能力)对于RF功率LDMOS晶体管是重要的问题。对于低功率应用，通过增加具有适当击穿电压的外部二极管可以改善耐久性。这种二极管将吸收电能，并且从而防止损坏LDMOS。对于高频应用的RF LDMOS晶体管，外部二极管将使RF性能退化，并且耐久性改善将不充分。如果在电压达到使寄生双极性晶体管导通的电平、并且损坏LDMOS之前，所述漏极-衬底二极管能够吸收足够的能量，明显的是将电能通过漏极吸收到衬底二极管。然而，击穿通常在漏极的特定部分中局部开始，所述特定部分确定了较低的击穿电压，但是不会给出较高的击穿电流。
因此，本发明的目的是按照以下方式改善用于射频功率放大器的横向扩散金属氧化物半导体电路，使得允许调节在较高的击穿电流情况下发生击穿的击穿电压。
发明内容
根据本发明，提出了一种用于射频功率放大器的横向扩散金属氧化物半导体晶体管，所述晶体管包括漏极指状物，所述漏极指状物包括一个或多个金属互连层的叠层，其中一个或多个金属互连层的叠层的金属互连层与所述衬底上的漏极区相连，其特征在于所述漏极指状物的尖端包括场板，所述场板适用于减小所述漏极和所述衬底之间电场的最大幅度。
所述LDMOS晶体管可以包括衬底上的外延层。所述外延层可以是包括预掺杂硅的衬底的最上层。所述LDMOS晶体管可以包括所述外延层内的源极区和漏极区，所述源极区和漏极区可以通过沟道区相互连接。所述LDMOS晶体管还可以包括在所述外延层顶部上的栅电极，用于影响所述沟道区中的电子分布。当没有向栅电极施加电压时，电流将不能通过所述沟道区从源极区流到漏极区。所述栅电极可以通过氧化层与外延层隔离。
所述漏极区可以包括漏极接触区和从所述漏极接触区延伸到所述沟道区的漏极延伸区。所述漏极接触区可以经由漏极触点与在漏极指状物中所包括的一个或多个金属互连层的叠层电连接。所述漏极接触区可以经由沿所述漏极指状物的长度方向延伸的任意个数的漏极触点与一个或多个金属互连层的叠层电连接。金属互连层是位于所述衬底上面、并且与通过一个或多个氧化物层与所述衬底隔离的层，在金属互连层中将金属线用于连接包括所述LDMOS晶体管的集成电路(IC)的元件。所述漏极指状物可以包括金属互连层上的伸长的金属带。所述漏极指状物也可以包括多于一个伸长的金属带，每一个所述伸长的金属带可以是在彼此顶部上和不同的金属互连层上平行。所述漏极指状物可以包括连接一个或多个不同金属互连层的通孔。所述漏极接触区可以在所述漏极指状物下面沿所述漏极指状物延伸。所述漏极指状物可以只在所述漏极接触区上而不在所述漏极延伸区上延伸。应该理解的是当所述漏极指状物在所述漏极接触区上延伸时，所述外延层上的漏极指状物的凸起部分将覆盖所述漏极接触区。所述外延层包括所述漏极接触区。
所述栅电极可以包括所述外延层上的伸长的带，所述伸长的带通过氧化物与所述外延层隔离并且与在所述漏极指状物中所包括的带平行。所述LDMOS晶体管还可以包括栅极场板，所述栅极场板包括较厚的电介质层，并且与所述栅电极重叠。
所述漏极指状物的尖端可以是由漏极指状物所包括的金属互连层上的伸长带的末端。所述场板可以适用于在所述漏极和衬底之间产生更加均衡的电场分布。所述漏极可以包括漏极指状物和所述漏极区。所述电场的幅度可以是电场的绝对值。所述场板可以适用于产生比没有所述场板时在所述漏极和所述衬底之间电场的最高绝对值更低的所述漏极和所述衬底之之间电场的最高绝对值的电场绝对值的较低绝对值。所述场板可以适用于对于漏极和衬底之间的局部击穿产生比没有所述场板时对于漏极和衬底之间局部击穿的击穿电压更高的击穿电压。所述场板可以适用于在漏极和衬底之间产生这样的击穿电压，所述击穿电压引起所述漏极和衬底之间沿所述漏极指状物长度方向的击穿。因此，所述场板适用于在不发生前述局部击穿的情况下，通过确保在漏极和衬底之间沿所述漏极指状物的长度方向发生击穿，改善LDMOS晶体管的耐久性。这具有以下技术效果：当沿所述漏极指状物的长度方向发生漏极和衬底之间的击穿时，将产生较大的电流，并且更多的电能吸纳通过所述漏极与衬底的结。
在本发明的典型实施例中，所述场板包括平面金属护罩。所述平面金属护罩可以在所述漏极延伸区上延伸。所述平面金属护罩也可以不沿所述漏极指状物的长度延伸。所述平面金属护罩可以形成于所述漏极指状物的尖端处。让所述场板包括平面金属护罩具有这样的技术效果：由所述平面金属护罩和衬底成型的电容板的相对朝向优选地进行了对齐，以便减小在所述平面金属护罩周围的漏极指状物处的局部击穿的击穿电压。
在本发明的典型实施例中，所述平面金属护罩在所述漏极指状物所包括的一个或多个金属互连层的叠层中的金属互连层上。这具有以下的技术效果：无需在LDMOS晶体管的生产中引入附加的工艺步骤，就可以相对于硬击穿电压增加漏极指状物的尖端处局部击穿的击穿电压。
在本发明的典型实施例中，所述金属互连层的叠层是金属互连层的蘑菇状叠层，并且在所述漏极指状物中所包括的一个或多个金属互连层的叠层中所包括的最上面金属互连层在所述平面金属护罩上延伸。金属互连层的蘑菇状叠层可以是金属互连层的叠层，其中在所述金属互连层的叠层中所包括的最上面金属互连层在所述金属互连层的叠层中所包括的下部金属互连层上延伸。应该理解的是，当所述最上面金属互连层在所述下部金属互连层上延伸时，在所述下部金属互连层上的最上面金属互连层的凸起部分将覆盖每一个金属互连层。还应该理解的是，如果在所述漏极指状物中所包括的一个或多个金属互连层的叠层中所包括的最上面金属互连层在所述漏极接触区上延伸，所述外延层上的漏极指状物的凸起部分将覆盖所述漏极接触区。
在本发明的典型实施例中，所述场板包括在所述漏极指状物的尖端处的圆边缘。所述场板可以包括由漏极指状物所包括的金属互连层上的伸长金属带的末端。当从顶部观看时，由漏极指状物所包括的金属互连层中的伸长金属带的末端可以包括圆边缘。相应地当从顶部观看时，所述漏极指状物的尖端处的场板不包括锋利的边缘。这具有以下效果：通过避免倾向于在场板的锋利边缘周围发生的过高电场值，降低了所述电场幅度的最大值。
在本发明的典型实施例中，所述场板的尖端包括在所述漏极指状物的尖端处的水滴形水平凸起部分。所述场板的水平凸起部分可以是所述外延层上的场板的凸起部分。所述场板的尖端可以包括在伸长金属带的尖端处的水滴形水平凸起部分。伸长金属带的尖端处的水滴形水平凸起部分可以包括弯曲的尖端，所述弯曲的尖端在所述圆末端比在转换为伸长金属带的曲线转换处更宽。让场板的尖端包括所述漏极指状物尖端处的水滴形水平凸起部分具有以下效果：通过在所述场板的周长周围更加均匀地分布所述电场，提供了对于所述场板尖端处电场幅度的最大值的近似最优的降低。
在本发明的典型实施例中，所述漏极指状物的尖端包括第二场板，所述第二场板适用于减小所述漏极和所述衬底之间的电场的最大值。所述第二场板可以通过四乙基原硅酸酯(TEOS)场氧化物与所述外延层分离。所述第二场板可以包括钨。具体地，所述第二场板可以由钨组成。所述第二场板也可以包括多晶硅或者另一种材料。
在本发明的典型实施例中，所述第二场板与所述漏极指状物的尖端附近的漏极区域隔离。所述第二场板可以只形成于所述漏极指状物的尖端附近。所述第二场板可以与在一个或多个金属互连层的叠层中所包括的金属互连层相连。所述漏极指状物的尖端附近可以与最多至10个通孔的距离相对应，否则所述通孔将所述第二场板与所述漏极区域相连。让所述第二场板不与所述漏极指状物的尖端附近的漏极区域相连具有以下技术效果：在所述第二场板和所述漏极区域之间产生附加的电场。
在本发明的典型实施例中，所述第二场板包括第二平面金属护罩。所述第二平面金属护罩可以在所述漏极延伸区上延伸。所述第二平面金属护罩可以不沿所述漏极指状物的长度延伸。所述第二平面金属护罩可以只形成于所述漏极指状物的尖端处。所述第二平面金属护罩可以形成于所述漏极指状物的尖端附近。让所述第二场板包括第二平面金属护罩具有以下技术效果：由所述第二平面金属形成的附加电容板的相对朝向也最优地进行了对齐，用于减小在所述第二平面金属护罩附近的漏极区域中局部击穿的击穿电压。
在本发明的典型实施例中，所述第二平面金属护罩设置在所述漏极指状物中所包括的金属互连层的叠层的最下面金属互连层和所述外延层之间，并且通过氧化层与所述最下面金属互连层分离。所述第二平面金属护罩也可以通过四乙基原硅酸酯(TEOS)层与所述最下面金属互连层分离。所述第二平面金属护罩可以通过二氧化硅(SiO2)层与所述最下面金属互连层分离。
附图说明
图1是示出了包括根据现有技术的金属互连层的叠层的漏极指状物的顶视图的示意图；
图2是沿漏极指状物长度的示意性截面图，示出了包括根据现有技术的金属互连层的叠层和漏极接触区的漏极指状物；
图3是示出了根据现有技术的实际击穿电压和电流与所需击穿电压和电流的示意图；
图4是示出了包括根据本发明的金属互连层的叠层的典型漏极指状物的顶视图的示意图；以及
图5是沿漏极指状物长度的示意性截面图，示出了包括根据本发明的金属互连层的叠层和漏极接触区的典型漏极指状物。
具体实施方式
图1示出了包括根据现有技术的RF-LDMOS金属互连层的叠层的漏极指状物的顶视图。示出了包括具有带5’、7’以及两个栅电极1’、3’的金属互连层的叠层的漏极指状物。所述金属互连层的叠层包括在作为所述金属互连层的叠层的下部金属互连层的第一金属互连层上的第一带5’以及作为所述金属互连层的叠层的顶部金属互连层的第二金属互连层上的第二带7’。所述第一带5’由所述第一金属互连层上的金属形成，而所述第二带7’由所述第二金属互连层上的金属形成。所述第一带5’(即，所述下部金属互连层上的带)全部由所述第二带7’(即所述较高金属互连层上的带7’)覆盖。所述第一带5’和所述第二带7’通过通孔(未示出)相连。通孔是不同金属互连层之间的垂直电学连接。在所述带5’、7’下面也存在漏极区(也未示出)。所述衬底形成对于所述带5’、7’和所述栅电极1’、3’的外延层(也未示出)下面的衬垫层。所述衬底也自然地延伸至未被所述带5’、7’和所述栅电极1’、3’覆盖的那部分RF-LDMOS。在图1中给出顶视图的RF-LDMOS中，所述源极与所述衬底电连接。因此，在所述衬底和所述漏极之间可以存在电势差，并且进而在衬垫衬底和所述带5’、7’之间存在电势差。因为所述带5’、7’在其尖端都是与所述漏极指状物的尖端相对应的矩形形状，所述电场可以在所述漏极指状物的尖端的角处或其附近达到最大幅度。因此，一旦达到局部击穿电压，在漏极衬底二极管中的击穿可以在所述漏极指状物的尖端处局部地开始，该尖端与所述带5’、7’的尖端相对应。所述局部击穿电压将比沿整个漏极指状物发生漏极衬底二极管击穿时的电压更低。所述漏极衬底二极管中的局部击穿将能够吸纳比沿整个漏极指状物的击穿更少的电流。
图2是示出了沿根据现有技术的漏极指状物长度的RF-LDMOS的漏极指状物的示意性截面图。所述示意性截面图是所述漏极指状物尖端附近的漏极指状物的截面。在p型硅衬底21’上的p型外延层23’之内的是n型漏极区25’。在所述外延层23’之内还存在所述漏极区25’周围的n型漏极延伸区27’。所述漏极延伸区27’具有比漏极区25’更低较低的掺杂水平(n型掺杂水平)，并且针对所示RF-LDMOS晶体管的最大输出功率进行了优化。此外，在所述外延层23’之内存在超出所述漏极指状物尖端的沟道停止区31’。在所述沟道停止区之上存在硅局部氧化(LOCOS)区29’。在所述外延层23’之上是第一TEOS层33’和第二TEOS层35’。
在所述第二TEOS层35’之上存在第一金属馈电条63’。所述第一金属馈电条63’可以包括在如图1所示的第一金属互连层上的第一带5’中。所述第一金属馈电条63’通过第一组通孔57’与所述漏极区25’相连。在所述第二TEOS层35’之上也存在第三TEOS层37’。
在所述第三TEOS层37’之上存在第二金属馈电条61’。所述第二金属馈电条61’通过第二组通孔55’与所述第一金属馈电条63’相连。在所述第二氧化层37’之上也存在第四TEOS层39’。
在所述第四TEOS层39’之上存在第三金属馈电条59’。所述第三金属馈电条59通过第三组通孔53’与所述第二金属馈电条61’相连。在所述第四TEOS层39’之上也存在第五TEOS层44’。
在所述第五TEOS层41’之上存在第四金属馈电条49’。所述第四金属馈电条63’可以包括在如图1所示的第二金属互连层上的第二带7’中。所述第四金属馈电条49’通过第四组通孔51’与所述第三金属馈电条59’相连。在所述第五TEOS层41’之上存在氮化物层43’。
当在根据现有技术的漏极指状物处发生击穿时，这种击穿可以是对于在一方面通过漏极区25’和漏极延伸区27’另一方面通过外延层23’和衬底21’形成的p-n结的漏极指状物而言局部的漏极衬底击穿。图2示出了根据现有技术的RF-LDMOS，当在所述漏极和所述源极之间存在电势差时，这将导致在所述漏极和所述衬底时间的电势差，所述电场将集中于刚好集中于漏极区25’下面的区域，具体地，集中于与金属馈电条63’、61’、59’和49’的尖端相对应的漏极区域25’的尖端下面和附近。这将是进一步远离漏极区域25’的尖端的显著降低的电场，例如在更靠近LOCOS区域29’的区域中。
图3示出了根据现有技术的RF-LDMOS晶体管的实际击穿电压和电流与RF-LDMOS晶体管的所需击穿电压和电流。
第一曲线83给出了通过第一RF-LSMOS晶体管衬底的漏极源极电流作为漏极源极电压的函数。第二曲线85给出了通过第二RF-LDMOS晶体管衬底的漏极源极电流作为漏极源极电压的函数。第一RF-LDMOS晶体管和第二RF-LDMOS晶体管两者都与图1和图2所示的RF-LDMOS晶体管结构类似，不同之处在于所述第二RF-LDMOS晶体管具有更长的漏极指状物长度。根据第一曲线83和第二曲线85两者，所述第一RF-LDMOS晶体管和所述第二RF-LDMOS晶体管两者的击穿均发生在第一电压91处。在位置87，第一曲线83和第二曲线85两者的斜率均增加。因此在位置87，例如在漏极指状物的尖端处，局部击穿对于所述第一RF-LDMOS和所述第二RF-LDMOS晶体管均开始。
对于所述第一RF-LDMOS晶体管和所述第二RF-LDMOS晶体管两者，硬击穿开始于第一曲线83和第二曲线85的位置89，位置89与第二电压93相对应。因此在位置89，可以理解为沿所述漏极指状物的长度的大部分或全部发生击穿。因为在所述硬击穿期间所述电流比所述电压增加的更快，器件在所述硬击穿器件可能吸纳明显更多的能量。然而，第三电压95是破坏性电压电平，在所述破坏性电压电平由于导通了寄生双极结型二极管，损坏了器件。
需要降低发生硬击穿时的电压，使得在达到破坏性的第三电压95之前，吸纳更多的电流、进而吸纳更多的能量。这将改进RF-LDMOS晶体管的耐久性。与此同时，必须仔细考虑在第四电压97以下将不会发生击穿。各个RF-LDMOS晶体管规范的一部分是不允许在这种第四电压97以下发生击穿。
因为击穿电压依赖于外延层的厚度，通过降低外延层的厚度，可以将曲线83、85的位置89移动到更低的电压，例如移动到电压91。然而，因为发生与位置87相对应的局部击穿的电压按照相同的方式依赖于所述外延层的厚度，这也将曲线83、85的位置87立即移动到较低的电压。然后，这种较低的电压可以下降到小于第四电压97，结果是导致与正在讨论的RF-LDMOS晶体管的规范相反的局部击穿电压。
因此，需要防止局部击穿，使得在硬击穿之前不会发生局部击穿。通过调节所述外延层的厚度，可以调节发生硬击穿的位置89。例如，可以将所述位置89移动到电压91，利用对于硬击穿的较低电压获得了所需曲线81，并且在开始硬击穿之前没有局部击穿。按照这样方式，在仍然遵循所述器件规范的同时改进了器件的耐久性。
图4和图5示出了实现这些优势的本发明的典型实施例。
图4是示出了包括根据本发明典型实施例的金属互连层的叠层的漏极指状物的顶视图的示意图。描述了具有带5、101的金属互连层的叠层的漏极指状物和两个栅电极1、3。所述金属互连层的叠层包括在作为所述金属互连层的叠层的下部金属互连层的第一金属互连层上的第一带5。所述第一带包括其尖端处的水滴形场板103。所述金属互连层的叠层还包括作为所述金属互连层的叠层的顶部金属互连层的第二金属互连层上的第二带101。所述第一带5和所述水滴形场板103由所述第一金属互连层上的金属形成。而所述第二带101由所述第二金属互连层上的金属形成。对所述第二带101整形以便完全覆盖所述第一带5以及所述第一带5的水滴形场板103。所述第一带5和所述场板103、所述第二带101通过通孔(未示出)相连。在所述带5、101下面也存在漏极区(也未示出)。所述衬底形成用于所述带5、101和所述栅电极1、3的外延层(也未示出)下面的衬垫层。所述衬底也自然地延伸至未被所述带5、101和所述栅电极1、3覆盖的那部分RF-LDMOS。在图4中给出顶视图的RF-LDMOS中，所述源极与所述衬底电连接。因此，在所述衬底和所述漏极之间可以存在电势差，并且进而在衬垫衬底和所述带5、101之间存在电势差，自然地在所述场板103和沉淀衬底之间存在电势差。
因为所述带5的场板103是水滴形的，与图1所示的RF-LDMOS晶体管的相应电场的最大幅度相反地减小了所述场板103和所述带5的周长周围的电场的最大幅度，因为所述尖端是在其中可以期待电场最大幅度的带5的区域。图4中的所述带101的锥形尖端增强了这种效果。因为击穿的发生依赖于所述电场幅度的最大值的发生，所述场板103可以整形以便确保所述漏极指状物尖端处的击穿只在与沿整个漏极指状物的击穿时相同的电压才发生。因此，可以实现在没有发生前次局部击穿的情况下开始击穿的如图3所示的效果。
图5示出了沿包括根据本方面典型实施例的RF-LDMOS的漏极指状物长度的示意性截面图。所述示意性横截面是所述漏极指状物尖端附近的漏极指状物的横截面。所述示意性横截面可以是如图4所示的漏极指状物的横截面。在p型硅衬底21上的p型外延层23之内的是n型漏极区25。在所述外延层23内，在所述漏极区域25周围还存在n型漏极延伸区27。所述漏极延伸区27具有比所述漏极区25较低的掺杂水平，这种掺杂水平是n型掺杂水平，并且针对所示RF-LDMOS晶体管的最大输出功率进行了优化。此外，在所述外延层23之内存在超过所述漏极指状物尖端的沟道停止区31。在所述沟道停止区上面存在LOCOS区。在所述外延层23上面是第一TEOS层33和第二TEOS层35。
在所述第二TEOS层35内存在另外的钨护罩121，覆盖一部分漏极区25以及一部分周围的漏极延伸区27。
所述第二TEOS层35上面存在形成第一金属护罩123的第一金属馈电条。所述第一金属护罩123可以包括在如图4所示的第一金属互连层上的场板103中。所述第一金属护罩123通过第一组通孔57与漏极区域25和钨护罩121相连。所述通孔57沿所述漏极指状物的长度并且因此沿所述第一金属护罩123的长度延伸。从在所述第一金属护罩123下面形成钨护罩121的观点来看，所述通孔57只将第一金属护罩123与钨护罩121相连。因此，所述漏极区域25尖端的紧邻附近中的通孔57将第一金属护罩123与钨护罩121相连，但是没有将这两个实体与漏极区域25相连。因此，在所述钨护罩121和漏极区域25与所述漏极指状物的尖端附近的漏极区27之间的区域中产生电场，在所述漏极区域27中钨护罩121没有通过通孔57与漏极区域25相连。因为所述电场在较大的体积上分布，所述电场的产生减小了在所述漏极指状物的尖端附近发生的电场的最大幅度。所述金属护罩123覆盖所述漏极25和漏极延伸区27。在所述第二TEOS层35上也存在第三TEOS层37。在所述第三TEOS层37上存在第二金属馈电条61。所述第二金属馈电条61通过第二组通孔55与所述第一金属馈电条63相连。在所述第三TEOS层37上也存在第四TEOS层39。
在所述第四TEOS层39上存在第三金属馈电条59。所述第三金属馈电条59通过第三组通孔53与所述第二金属馈电条61相连。在所述第四TEOS层39上也存在第五TEOS层41。
在所述第五TEOS层41上存在第二金属护罩125。所述第二金属护罩125可以包括在如图4所示的第二金属互连层上的第二带101中。所述第二金属护罩125通过第四组通孔51与所述第三金属馈电条59相连。在所述第二金属护罩125上存在氮化物层43。
与图2所示的现有技术相反，所述钨护罩121、所述第一金属护罩123和所述第二金属护罩125导致电场在漏极和衬底之间分布，由于所有金属馈电条49、59、61、63不具有如图2所示的彼此对齐的边缘，这不会导致峰值。在所述金属护罩123、125和钨护罩121之间、以及在所述金属护罩与衬底区域之间产生的电场结果是在较大的范围内分布所述电场，从而减小了最大幅度。因此对于漏极和源极之间任意给定的电势差，当与图2所示的情况比较时，减小了在漏极和源极之间发生的电场的幅度的最大值。因为如已经描述的，击穿的发生依赖于电场幅度所发生的最大值，可以设置钨护罩121、第一金属护罩123和第二金属护罩125，以便确保在所述漏极指状物尖端的击穿只按照与沿整个漏极指状物的击穿相同的电压发生。因此可以实现图3所示的所需效果，在没有前次局部击穿的情况下开始击穿。
Claims (10)
1.一种横向扩散金属氧化物半导体晶体管，用于射频功率放大器，包括衬底,漏极指状物，所述漏极指状物包括一个或多个金属互连层的叠层，其中一个或多个金属互连层的叠层中的金属互连层与所述衬底上的漏极区相连，其中所述漏极指状物的尖端包括场板，所述场板适用于减小所述漏极和所述衬底之间电场的最大幅度，其中所述场板包括平面金属护罩，其中所述平面金属护罩位于在所述漏极指状物中所包括的一个或多个金属互连层的叠层中所包括的金属互连层上，其特征在于所述一个或多个金属互连层的所述叠层是两个或多个金属互连层的蘑菇状叠层，并且在所述漏极指状物中所包括的两个或多个金属互连层的叠层中所包括的最上面金属互连层在所述平面金属护罩上延伸，在下部金属互连层上的最上面金属互连层的凸起部分将覆盖每一个金属互连层，以及外延层上的漏极指状物的凸起部分将覆盖所述漏极接触区。
2.根据权利要求1所述的横向扩散金属氧化物半导体晶体管，其中所述场板包括在所述漏极指状物的尖端处的圆边缘。
3.根据权利要求2所述的横向扩散金属氧化物半导体晶体管，其中所述场板的尖端包括在所述漏极指状物的尖端处的水滴形水平凸起部分。
4.根据任一前述权利要求所述的横向扩散金属氧化物半导体晶体管，其中所述漏极指状物的尖端包括第二场板，所述第二场板适用于减小所述漏极和所述衬底之间的电场的最大值。
5.根据权利要求4所述的横向扩散金属氧化物半导体晶体管，其中所述第二场板与所述漏极指状物的尖端附近的漏极区相隔离。
6.根据权利要求4所述的横向扩散金属氧化物半导体晶体管，其中所述第二场板包括第二平面金属。
7.根据权利要求6所述的横向扩散金属氧化物半导体晶体管，其中所述第二平面金属护罩设置在所述漏极指状物中所包括的金属互连层的叠层的最下面金属互连层和外延层之间，并且通过氧化层与所述最下面金属互连层分离。
8.根据权利要求4所述的横向扩散金属氧化物半导体晶体管，其中所述第二场板包含钨。
9.一种功率放大器，包括根据权利要求1-8中任一项所述的横向扩散金属氧化物半导体晶体管。
10.一种基站，用于个人通信系统、雷达系统、或者广播系统，包括根据权利要求1-8中任一项所述的横向扩散金属氧化物半导体晶体管。
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Citations (2)
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|---|---|---|---|---|
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1467411A2 (en) * | 1999-02-05 | 2004-10-13 | Power Integrations, Inc. | High-voltage field-effect transistor |
| US7109562B2 (en) * | 2005-02-07 | 2006-09-19 | Leadtrend Technology Corp. | High voltage laterally double-diffused metal oxide semiconductor |
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