KR20220062212A - 디스플레이 장치 - Google Patents

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KR20220062212A
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disposed
gate
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KR1020200148131A
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방기호
여인혁
이지선
이필석
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삼성디스플레이 주식회사
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Abstract

본 발명은 기판 상에 배치되는, 제1 액티브 패턴; 상기 제1 액티브 패턴 상에 배치되는, 제1 게이트 전극; 상기 제1 게이트 전극 상에 배치되는, 제2 액티브 패턴; 상기 제2 액티브 패턴 상에 배치되는, 제2 게이트 전극; 상기 제1 게이트 전극과 상기 제2 액티브 패턴 사이에 개재되며, 제1 방향으로 연장된, 제1 게이트 배선;을 구비하고, 상기 제2 게이트 전극은 상기 제2 게이트 전극과 상기 제1 게이트 배선 사이에 개재된 절연층을 관통하는 콘택부를 통해 상기 제1 게이트 배선과 전기적으로 연결되고, 평면 상에서, 상기 콘택부를 둘러싸는 상기 제2 게이트 전극의 폭은 1.5㎛이상인, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 박막트랜지스터를 포함하는 회로의 특성이 향상된 디스플레이 장치에 관한 것이다.
각종 전기적 신호정보를 시각적으로 표현하는　디스플레이　분야가 급속도로 발전함에 따라, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한　디스플레이　장치가 소개되고 있다. 디스플레이 장치들 중 특히 유기발광 디스플레이 장치는 시야각이 넓고 컨트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어 차세대 디스플레이 장치로서 주목을 받고 있다.
이와 같은 디스플레이　장치는 구동을 위한 회로로서 박막트랜지스터(Thin Film Transistor, TFT), 커패시터 등을 포함한다. 여기서, 박막트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층(active layer)과, 게이트 절연층에 의해 활성층과 전기적으로 절연되는 게이트 전극을 포함할 수 있다. 일반적으로, 박막트랜지스터의 활성층은 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)으로 형성될 수 있다.
박막트랜지스터의 활성층이 비정질 실리콘으로 형성되면 전하의 이동도(mobility)가 낮아 고속으로 동작하는 구동 회로의 구현이 어려울 수 있다. 또한, 활성층이 폴리 실리콘으로 형성되면 전하의 이동도는 향상될 수 있지만, 박막트랜지스터의 문턱전압(Vth)이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 박막트랜지스터를 포함하는 회로의 특성이 향상된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판 상에 배치되는, 제1 액티브 패턴; 상기 제1 액티브 패턴 상에 배치되는, 제1 게이트 전극; 상기 제1 게이트 전극 상에 배치되는, 제2 액티브 패턴; 상기 제2 액티브 패턴 상에 배치되는, 제2 게이트 전극; 상기 제1 게이트 전극과 상기 제2 액티브 패턴 사이에 개재되며, 제1 방향으로 연장된, 제1 게이트 배선;을 구비하고, 상기 제2 게이트 전극은 상기 제2 게이트 전극과 상기 제1 게이트 배선 사이에 개재된 절연층을 관통하는 콘택부를 통해 상기 제1 게이트 배선과 전기적으로 연결되고, 평면 상에서, 상기 콘택부를 둘러싸는 상기 제2 게이트 전극의 폭은 1.5㎛이상인, 디스플레이 장치가 제공된다.
본 실시예에 있어서, 상기 제2 게이트 전극은 상기 제1 방향으로 연장되고, 상기 제2 액티브 패턴은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 상기 제2 액티브 패턴과 상기 제2 게이트 전극은 적어도 일부 중첩되며, 평면 상에서, 상기 콘택부와 상기 제2 액티브 패턴 사이의 거리는 1.3㎛이상일 수 있다.
본 실시예에 있어서, 상기 제1 방향과 교차하는 제2 방향을 따르는 상기 콘택부의 폭은 상기 콘택부를 둘러싸는 상기 제2 게이트 전극의 폭보다 클 수 있다.
본 실시예에 있어서, 상기 절연층은 적어도 2개 이상의 절연층을 포함할 수있다.
본 실시예에 있어서, 상기 기판은 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하고, 상기 표시영역 상에 상호 인접하여 배치되는, 제1 화소회로를 포함하는 제1 화소 및 제2 화소회로를 포함하는 제2 화소;를 더 포함하고, 상기 제1 화소회로는 상기 제1 액티브 패턴, 상기 제1 게이트 전극, 상기 제2 액티브 패턴 및 상기 제2 게이트 전극을 포함하고, 상기 제1 화소회로 및 상기 제2 화소회로는 상기 콘택부를 기준으로 대칭적 형상으로 구비될 수 있다.
본 실시예에 있어서, 상기 제2 화소회로는, 기판 상에 배치되는, 제3 액티브 패턴; 상기 제3 액티브 패턴 상에 배치되는, 제3 게이트 전극; 상기 제3 게이트 전극 상에 배치되는, 제4 액티브 패턴; 및 상기 제4 액티브 패턴 상에 배치되는, 제4 게이트 전극;을 포함하고, 상기 제2 게이트 전극과 상기 제4 게이트 전극은 일체(一體)로 구비된 게이트 패턴일 수 있다.
본 실시예에 있어서, 상기 게이트 패턴은 동일 층에 배치되는 다른 패턴들과는 고립된(isolated) 형태일 수 있다.
본 실시예에 있어서, 상기 콘택부는 상기 게이트 패턴의 중앙부에 위치할 수 있다.
본 실시예에 있어서, 상기 제1 방향과 교차하는 제2 방향으로 연장된 전원배선을 더 포함하고, 상기 전원배선은 상기 제1 화소회로 및 상기 제2 화소회로에서 공유될 수 있다.
본 실시예에 있어서, 상기 제1 액티브 패턴과 상기 제3 액티브 패턴은 동일 층에 배치되고, 실리콘 반도체 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 액티브 패턴과 상기 제4 액티브 패턴은 일체(一體)로 구비될 수 있다.
본 실시예에 있어서, 상기 제2 액티브 패턴과 상기 제4 액티브 패턴은 산화물 반도체 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 표시영역 상의 일부 영역을 우회하여 배치되며, 데이터 신호가 인가되는 데이터 전달 배선을 더 포함할 수 있다.
본 실시예에 있어서, 상기 데이터 전달 배선은, 상기 제2 게이트 전극 상에 배치되며 상기 제1 방향으로 연장되는, 제1 연결배선; 및 상기 제1 연결배선 상에 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장되는, 제2 연결배선;을 포함하고, 상기 제1 연결배선 및 상기 제2 연결배선은 연결콘택부를 통해 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 제1 연결배선 및 상기 제2 연결배선은 동일한 데이터신호가 인가될 수 있다.
본 실시예에 있어서, 상기 주변영역의 가장자리에서 상기 주변영역의 중앙방향으로 상기 주변영역 상에서 순차적으로 배치되는 제1 입력선, 제2 입력선 및 제3 입력선; 및 상기 제1 입력선에 연결된, 제1 데이터선; 상기 제1 데이터선의 일측에 배치되고, 상기 제3 입력선에 연결된, 제3 데이터선; 및 상기 제1 데이터선의 타측에 배치되고, 상기 제1 연결배선 및 상기 제2 연결배선을 통해 상기 제2 입력선에 전기적으로 연결된, 제2 데이터선;을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 연결배선은 상기 제1 데이터선과 전기적으로 연결되지 않되, 적어도 일부 영역에서 중첩할 수 있다.
본 실시예에 있어서, 상기 제1 데이터선 내지 상기 제3 데이터선과, 상기 제2 연결배선은 동일 층에 배치될 수 있다.
본 실시예에 있어서, 상기 제1 방향으로 연장되며, 상기 제2 액티브 패턴과 적어도 일부 중첩하는 제5 게이트 배선을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제5 게이트 배선은 상기 제2 게이트 전극과 동일 층에 배치될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 박막트랜지스터를 포함하는 회로의 특성이 향상된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이다.
도 2는 도 1의 디스플레이 장치를 개략적으로 도시하는 측면도이다.
도 3은 일 실시예에 따른 디스플레이 패널(10)을 개략적으로 나타내는 평면도이다.
도 4 및 도 5는 도 3의 A부분을 확대하여 개략적으로 도시한 평면도들이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치에 포함된 일 화소의 등가회로도이다.
도 7은 본 발명의 일 실시예에 따른 화소회로의 구조를 개략적으로 도시한 평면도이다.
도 8 내지 도 14는 도 7의 화소회로를 구성하는 도전패턴들을 층 별로 도시한 평면도들이다.
도 15는 본 발명의 일 실시예에 따른 화소회로의 구조의 일부를 개략적으로 도시한 단면도이다.
도 16은 본 발명의 일 실시예의 화소회로의 일부를 개략적으로 도시한 평면도이다.
도 17은 도 16의 변형예이다.
도 18은 도 16의 B-B'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 19는 도 16의 C-C'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 20은 본 발명의 실시예와 비교예들을 비교하여 수소 이온 농도를 측정한 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 명세서에서 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 명세서에서 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
본 명세서에서 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 명세서에서 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 평면도이고, 도 2는 도 1의 디스플레이 장치를 개략적으로 도시하는 측면도이다. 본 실시예에 따른 디스플레이 장치는 도 2와 같이 일부분이 벤딩되어 있지만, 도 1에서는 편의상 벤딩되지 않은 것으로 도시하고 있다.
도 1 및 도 2를 참조하면, 디스플레이 장치는 디스플레이 패널(10)을 포함한다. 이러한 디스플레이 장치는 디스플레이 패널(10)을 포함하는 것이라면 어떤 것이든 가능하다. 예컨대 디스플레이 장치는 스마트폰, 태블릿, 랩탑, 텔레비전 또는 광고판 등과 같은 다양한 제품일 수 있다.
디스플레이 패널(10)은 표시영역(DA)과 표시영역(DA) 외측의 주변영역(PA)을 포함한다. 표시영역(DA)은 이미지를 표시하는 부분으로, 복수의 화소들이 배치될 수 있다. 표시영역(DA)은 예컨대, 원형, 타원형, 다각형, 특정 도형의 형상 등 다양한 형상을 가질 수 있다. 도 1에서는 표시영역(DA)이 모서리가 둥근 대략 직사각형의 형상을 갖는 것을 도시한다.
주변영역(PA)은 표시영역(DA)의 외측에 배치될 수 있다. 주변영역(PA)은 표시영역(DA)의 적어도 일부를 둘러싸도록 배치된 제1 주변영역(PA1)과 표시영역(DA)의 일측(예, -y방향)으로 연장된 제2 주변영역(PA2)을 포함할 수 있다. 일 방향(예, x축 방향)을 따르는 제2 주변영역(PA2)의 폭은 표시영역(DA)의 폭보다 좁을 수 있다. 이러한 구조를 통해 제2 주변영역(PA2)의 적어도 일부의 벤딩하기에 용이할 수 있다.
물론 디스플레이 패널(10)은 기판(100, 도 3 참조)을 포함하므로, 기판(100)이 상술한 표시영역(DA) 및 주변영역(PA)을 갖는다고 할 수도 있다. 이하에서는 편의상 기판(100)이 표시영역(DA) 및 주변영역(PA)을 갖는 것으로 설명한다.
디스플레이 패널(10)은 또한 메인영역(MR), 메인영역(MR) 외측의 벤딩영역(BR), 그리고 벤딩영역(BR)을 중심으로 메인영역(MR)의 반대편에 위치하는 서브영역(SR)을 갖는다고 할 수 있다. 벤딩영역(BR)에서는 도 2에 도시된 것과 같이 디스플레이 패널(10)의 벤딩이 이루어져, z축 방향에서 바라볼 시 서브영역(SR)의 적어도 일부가 메인영역(MR)과 중첩되도록 할 수 있다. 물론 본 발명이 벤딩된 디스플레이 장치에 한정되는 것은 아니며, 벤딩되지 않는 디스플레이 장치에도 적용될 수 있다. 서브영역(SR)은 후술하는 것과 같이 비디스플레이영역일 수 있다. 디스플레이 패널(10)이 벤딩영역(BR)에서 벤딩되도록 함으로써, 디스플레이 장치를 전면(前面)에서 (-z 방향으로) 바라볼 시 비디스플레이영역이 시인되지 않도록 하거나 시인되더라도 그 시인되는 면적이 최소화되도록 할 수 있다.
디스플레이 패널(10)의 서브영역(BR)에는 데이터 패드부(20)가 배치될 수 있다. 데이터 패드부(20)는 디스플레이 패널(10)을 구동하는 집적회로(예컨대, 구동칩)를 포함할 수 있다. 이러한 집적회로는 데이터신호를 생성하는 데이터 구동 집적회로일 수 있지만, 본 발명이 이에 한정되는 것은 아니다.
데이터 패드부(20)는 디스플레이 패널(10)의 서브 영역(SR)에 실장될 수 있다. 데이터 패드부(20)는 표시영역(DA)의 표시면과 동일한 면 상에 실장되지만, 전술한 것과 같이 디스플레이 패널(10)이 벤딩영역(BR)에서 벤딩됨에 따라, 데이터 패드부(20)는 메인영역(MR)의 배면 상에 위치하게 될 수 있다. 데이터 패드부(20)는 복수의 패드들을 포함할 수 있다.
디스플레이 패널(10)의 서브영역(SR) 단부에는 인쇄회로기판(30) 등이 부착될 수 있다. 이러한 인쇄회로기판(30) 등은 패드들을 통해 데이터 패드부(20) 등에 전기적으로 연결될 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 3은 일 실시예에 따른 디스플레이 패널(10)을 개략적으로 나타내는 평면도이다.
도 3을 참조하면, 디스플레이 패널(10)은 기판(100)을 포함한다. 디스플레이 패널(10)을 이루는 각종 구성 요소들은 기판(100) 상에 배치된다. 기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 전술한 것과 같이 디스플레이 패널(10)이 벤딩영역(BR)에서 벤딩되는 경우, 기판(100)은 플렉서블 또는 벤더블 특성을 가질 필요가 있다. 이 경우, 기판(100)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 각각 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 무기물(예, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등)을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
표시영역(DA)에는 복수의 화소(P)가 배치된다. 각 화소(P)는 부화소(sub-pixel)를 의미하며, 유기발광다이오드(OLED)와 같은 표시요소에 의해서 구현될 수 있다. 화소(P)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다.
화소(P)는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 제1 스캔 구동회로(11), 제2 스캔 구동회로(12), 발광제어 구동회로(13), 단자(14), 제1 전원공급배선(15) 및 제2 전원공급배선(16)이 배치될 수 있다.
제1 스캔 구동회로(11)는 스캔선(SL)을 통해 화소(P)에 스캔 신호를 제공할 수 있다. 제2 스캔 구동회로(12)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(11)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(P) 중 일부는 제1 스캔 구동회로(11)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(12)에 연결될 수 있다. 다른 실시예로, 제2 스캔 구동회로(12)는 생략될 수 있다.
발광제어 구동회로(13)는 제1 스캔 구동회로(11) 측에 배치되며, 발광 제어선(EL)을 통해 화소(P)에 발광 제어 신호를 제공할 수 있다. 도 3에서는 발광제어 구동회로(13)가 표시영역(DA)의 일측에만 배치된 것을 도시하나, 발광제어 구동회로(13)는 제1 및 제2 스캔 구동회로(11, 12)와 마찬가지로 표시영역(DA)의 양측에 배치될 수도 있다.
단자(14)는 기판(100)의 제2 주변영역(PA2)에 배치될 수 있다. 단자(14)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(30)과 전기적으로 연결될 수 있다. 인쇄회로기판(30)의 단자(34)는 디스플레이 패널(10)의 단자(14)와 전기적으로 연결될 수 있다.
인쇄회로기판(30)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다. 제어부에서 생성된 제어 신호는 인쇄회로기판(30)을 통해 구동회로들(11, 12, 13)에 각각 전달될 수 있다. 또한, 제어부는 제1 및 제2 전원공급배선(15, 16)에 각각 제1 및 제2 전원전압(ELVDD, ELVSS, 도 4)을 제공할 수 있다. 제1 전원전압(ELVDD 또는 구동전압)은 제1 전원공급배선(15)과 연결된 구동전압선(PL)을 통해 각 화소(P)에 제공되고, 제2 전원전압(ELVSS 또는 공통전압)은 제2 전원공급배선(16)과 연결된 화소(P)의 대향전극에 제공될 수 있다. 제1 전원공급배선(15)은 제2 영역(DA2)의 하측에서 일 방향(예, x방향)으로 연장되어 구비될 수 있다. 제2 전원공급배선(16)은 일측이 개방된 루프 형상을 가져, 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
또한, 제어부는 데이터 신호를 생성하며, 생성된 데이터 신호는 데이터 패드부(20)를 통해 입력선(IL)에 전달되고, 입력선(IL)과 연결된 데이터선(DL)을 통해 화소(P)에 전달될 수 있다.
도 4 및 도 5는 도 3의 A부분을 확대하여 개략적으로 도시한 평면도들이다.
도 4를 참조하면, 표시영역(DA)에는 다양한 신호가 인가될 수 있다. 예컨대 각 화소에서의 밝기를 조절하기 위한 데이터신호 등이 표시영역(DA)에 인가될 수 있으며, 이를 위해 도 4에 도시된 것과 같이 기판(100) 상부에는 상호 대략 평행한 데이터선들(DL1 내지 DL6)이 표시영역(DA) 내에 위치할 수 있다. 물론 데이터선들(DL1 내지 DL6) 외의 전원배선(미도시)이나 스캔선(미도시) 등의 다양한 배선이 표시영역(DA) 내외에 위치할 수 있다.
주변영역(PA), 즉 제2 주변영역(PA2) 상에는 데이터 패드부(20)에 연결되어 데이터신호를 입력 받는 제1 내지 제6 입력선들(IL1 내지 IL6)이 배치될 수 있다. 제1 내지 제6 데이터선들(DL1 내지 DL6)은 제1 내지 제6 입력선들(IL1 내지 IL6)에 연결되어 데이터신호를 각 화소에 전달할 수 있다.
도 4 및 도 5에서는 설명의 편의를 위해 입력선들 및 데이터선들을 각 6개씩 도시하나, 실질적으로 입력선들 및 데이터선들의 수는 그 이상일 수 있다.
제1 내지 제6 입력선들(IL1 내지 IL6)은 제2 주변영역(PA2)의 가장자리에서 제2 주변영역(PA2)의 중앙 방향으로 순차적으로 배치될 수 있다. 일 실시예로, 홀수 번 째 위치한 제1, 3, 5 입력선(IL1, IL3, IL5)은 각각 서로 이웃하여 연속적으로 배치된 제1, 3, 5 데이터선(DL1, DL3, DL5)에 연결될 수 있다. 제1, 3, 5 입력선(IL1, IL3, IL5)은 제1, 3, 5 데이터선(DL1, DL3, DL5)에 일체로 형성될 수도 있고, 도 4와 같이 제1 콘택홀(CNT1)을 통해 연결될 수도 있다. 제1, 3, 5 데이터선(DL1, DL3, DL5)은 각각 제1, 3, 5 입력선(IL1, IL3, IL5)으로부터 데이터 신호를 입력 받을 수 있다.
한편, 짝수 번 째 위치한 제2, 4, 6 입력선(IL2, IL4, IL6)은 제1 내지 제3 데이터 전달 배선(DTL1 내지 DTL3)을 통해 각각 서로 이웃하여 연속적으로 배치된 제2, 4, 6 데이터선(DL2, DL4, DL6)에 연결될 수 있다. 즉, 제2, 4, 6 데이터선(DL2, DL4, DL6)은 제1 내지 제3 데이터 전달 배선(DTL1 내지 DTL3)을 매개로 하여 각각 제2, 4, 6 입력선(IL2, IL4, IL6)으로부터 데이터 신호를 입력 받을 수 있다.
제1 내지 제3 데이터 전달 배선(DTL1 내지 DTL3)은 주변영역(PA)과 인접한 표시영역(DA)의 일부분을 우회하여 표시영역(DA)을 경유하도록 배치될 수 있다. 제2 입력선(IL2)은 제1 데이터 전달 배선(DTL1)을 통해 제2 데이터선(DL2)에 전기적으로 연결되고, 제4 입력선(IL4)은 제2 데이터 전달 배선(DTL2)을 통해 제4 데이터선(DL4)에 전기적으로 연결되고, 제6 입력선(IL6)은 제3 데이터 전달 배선(DTL3)을 통해 제6 데이터선(DL6)에 전기적으로 연결된다.
제1 내지 제3 데이터 전달 배선(DTL1 내지 DTL3) 각각의 일단은 제2 콘택홀(CNT2)을 통해 제2, 4, 6 입력선(IL2, IL4, IL6)과 접속하고, 제1 내지 제3 데이터 전달 배선(DTL1 내지 DTL3) 각각의 타단은 제3 콘택홀(CNT3)을 통해 제2, 4, 6 데이터선(DL2, DL4, DL6)과 접속할 수 있다. 도 4 및 도 5에서는 제2 콘택홀(CNT2) 및 제3 콘택홀(CNT3)이 주변영역(PA)에 위치한 것으로 도시되나, 본 발명이 반드시 이에 한정되는 것은 아니다. 다른 실시예로, 제2 콘택홀(CNT2) 및/또는 제3 콘택홀(CNT3)은 표시영역(DA)에 위치할 수도 있다. 이를 통해, 제2 입력선(IL2)은 데이터 신호를 제2 데이터선(DL2)에 전달하고, 제4 입력선(IL4)은 데이터 신호를 제4 데이터선(DL4)에 전달하고, 제6 입력선(IL6)은 데이터 신호를 제6 데이터선(DL6)에 전달할 수 있다.
도 5를 참조하면, 제1 내지 제3 데이터 전달 배선(DTL1 내지 DTL3)이 배치된 표시영역(DA) 외곽의 연결관계를 도시한다. 도 5는 전술한 도 4를 구체화하여 도시한 것으로 이해될 수 있다.
도 5를 참조하면, 제2, 4, 6 입력선(IL2, IL4, IL6)은 각각 제1 내지 제3 데이터 전달 배선(DTL1 내지 DTL3)을 통해 제2, 4, 6 데이터선(DL2, DL4, DL6)과 전기적으로 연결될 수 있다.
일 실시예로, 제1 내지 제3 데이터 전달 배선(DTL1 내지 DTL3)은 각각 제1 연결배선(DH1 내지 DH3), 제2 연결배선(DV1 내지 DV3) 및 제3 연결배선(DV1' 내지 DV3')을 포함하는 것을 도시한다. 제1 연결배선(DH1 내지 DH3)은 제2 방향(예, y방향)과 교차하는 제1 방향(예, x방향)으로 연장되고, 제2 연결배선(DV1 내지 DV3) 및 제3 연결배선(DV1' 내지 DV3')은 데이터선과 대략 평행한 제2 방향(예, y방향)으로 연장될 수 있다.
제2, 4, 6 입력선(IL2, IL4, IL6) 각각은 제2 콘택홀(CNT2)을 통해 제2 연결배선(DV1 내지 DV3)과 연결되고, 제3 연결배선(DV1' 내지 DV3') 각각은 제3 콘택홀(CNT3)을 통해 제2, 4, 6 데이터선(DL2, DL4, DL6)과 연결될 수 있다. 제1 연결배선(DH1 내지 DH3)은 일단 및 타단에 각각 위치한 제1 연결콘택부(DH-CNT1) 및 제2 연결콘택부(DH-CNT2)을 통해 제2 연결배선(DV1 내지 DV3) 및 제3 연결배선(DV1' 내지 DV3')과 연결될 수 있다.
일 실시예로, 제1 연결배선(DH1 내지 DH3), 제2 연결배선(DV1 내지 DV3) 및 제3 연결배선(DV1' 내지 DV3') 중 서로 동일 층에 배치될 수도 있고, 적어도 일부가 다른 층에 배치될 수도 있다. 예를 들어, 제2 연결배선(DV1 내지 DV3)과 제3 연결배선(DV1' 내지 DV3')은 동일 층에 배치되고, 제1 연결배선(DH1 내지 DH3)은 다른 층에 배치될 수도 있다. 이때, 동일 층에 배치된다고 함은, 동일 마스크 공정을 통해 동시에 형성되며, 동일 물질을 포함하는 것을 의미할 수 있다. 상술한 것과 같이, 제2 연결배선(DV1 내지 DV3)과 제3 연결배선(DV1' 내지 DV3')이 동일 층에 배치되는 경우, 제2 연결배선(DV1 내지 DV3)과 제3 연결배선(DV1' 내지 DV3')은 데이터선(DL)과 동일 층에 배치될 수 있다.
제1 연결배선(DH1 내지 DH3)은 제1 내지 제6 데이터선(DL1 내지 DL6)의 일부와 중첩할 수 있다. 제1 연결배선(DH1 내지 DH3)은 제1 내지 제6 데이터선(DL1 내지 DL6)의 하부를 지나도록 배치될 수 있다. 예를 들어, 도 5에 도시된 것과 같이, 제2-1 연결배선(DH1)은 제1 데이터선(DL1)과 일부 중첩하고, 제2-2 연결배선(DH2)은 제1, 2, 3 데이터선(DL1, DL2, DL3)과 일부 중첩하고, 제2-3 연결배선(DH3)은 제1, 2, 3, 4, 5 데이터선(DL1, DL2, DL3, DL4, DL5)과 일부 중첩할 수 있다.
한편, 도시되지는 않았으나, 각 제1 연결배선(DH1 내지 DH3), 제2 연결배선(DV1 내지 DV3) 및 제3 연결배선(DV1' 내지 DV3')과 동일 층에 더미라인(미도시)이 더 배치될 수 있다. 더미라인은 각 제1 연결배선(DH1 내지 DH3), 제2 연결배선(DV1 내지 DV3), 및 제3 연결배선(DV1' 내지 DV3')와 연속적으로 형성되되, 제1 내지 제3 데이터 전달 배선(DTL1 내지 DTL3)을 구성하기 위해 일부 영역에서 전기적으로 단선되도록 구비된다. 단선된 부분은 상술한 제1 연결콘택부(DH-CNT1) 및 제2 연결콘택부(DH-CNT2) 주변에 위치할 수 있다. 더미라인은 다른 전극 및/또는 배선들과 고립된(isolated)된 플로팅 전극의 형태로 존재할 수 있고, 정전기 방지 등을 위해 신호 또는 정전압이 인가될 수도 있다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치에 포함된 일 화소의 등가회로도이다.
도 6을 참조하면, 일 화소(P)는 화소회로(PC) 및 유기발광다이오드(OLED)를 포함할 수 있다.
일 예로, 화소회로(PC)는, 도 2에 도시된 바와 같이, 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 제1 초기화전압선(VL1), 제2 초기화전압선(VL2)(또는, 애노드 초기화전압선) 및 구동전압선(PL)에 연결될 수 있다. 일 실시예로, 상술한 배선들 중 적어도 어느 하나, 예컨대, 구동전압선(PL)은 이웃하는 화소(P)들에서 공유될 수 있다.
복수의 박막트랜지스터들(T1 내지 T7)은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
유기발광다이오드(OLED)는 제1 전극(예를 들어, 애노드 전극) 및 제2 전극(예를 들어, 캐소드 전극)를 포함할 수 있으며, 유기발광다이오드(OLED)의 상기 제1 단자는 발광제어 박막트랜지스터(T6)을 매개로 구동 박막트랜지스터(T1)에 연결되어 구동 전류를 제공받고, 상기 제2 단자는 저전원 전압(ELVSS)을 제공받을 수 있다. 유기발광다이오드(OLED)는 구동 전류에 상응하는 휘도의 광을 생성할 수 있다.
복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예를 들어, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7)은 NMOS로 구비되며, 나머지는 PMOS으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS로 구비될 수 있다.
신호선은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1), 제2 스캔신호(Sn'')을 전달하는 제2 스캔선(SL2), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1 스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다.
구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 제1 초기화전압선(VL1)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트 전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스영역은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인영역은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트 전극은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스영역은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결될 수 있다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SL1)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스영역으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막트랜지스터(T3)의 보상 게이트 전극은 제2 스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인영역은 구동 박막트랜지스터(T1)의 구동 드레인영역에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 보상 소스영역은 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 또한, 보상 소스영역은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인영역에 연결될 수 있다.
보상 박막트랜지스터(T3)는 제2 스캔선(SL2)을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트 전극과 구동 드레인영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트 전극은 이전 스캔선(SLp)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스영역과 제1 초기화전압선(VL1)에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인영역은 스토리지 커패시터(Cst)의 제1 전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스영역 및 구동 박막트랜지스터(T1)의 구동 게이트 전극에 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트 전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트 전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트 전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스영역은 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역과 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트 전극은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스영역은 구동 박막트랜지스터(T1)의 구동 드레인영역 및 보상 박막트랜지스터(T3)의 보상 드레인영역에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결될 수 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트 전극은 이후 스캔선(SLn)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인영역은 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스영역은 제2 초기화전압선(VL2)에 연결되어, 애노드 초기화전압(Aint)을 제공받을 수 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
제2 초기화 박막트랜지스터(T7)는 도 2에 도시된 바와 같이 이후 스캔선(SLn)에 연결될 수 있다. 다른 실시예로, 제2 초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스영역들 및 드레인영역들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 전극(CE1)과 제2 전극(CE2)를 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트 전극과 연결되며, 스토리지 커패시터(Cst)의 제2 전극(CE2)은 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트 전극 전압과 구동전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스팅 커패시터(Cbs)는 제1 전극(CE1') 및 제2 전극(CE2')을 포함할 수 있다. 부스팅 커패시터(Cbs)의 제1 전극(CE1')은 스토리지 커패시터(Cst)의 제1 전극(CE1)에 연결되고, 부스팅 커패시터(Cbs)의 제2 전극(CE2')은 제1 스캔신호(Sn')를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1 스캔신호(Sn')의 제공이 중단되는 시점에서 구동 박막트랜지스터(T1)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압강하를 보상할 수 있다.
일 실시예에 따른 각 화소(P)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 제1 초기화전압선(VL1)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 스캔선(SL1) 및 제2 스캔선(SL2)을 통해 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')가 공급되면, 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트 전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트 전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.
본 실시예에서는 복수의 박막트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트 전극(G1)과 연결되는 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트 전극(G1)으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 7은 본 발명의 일 실시예에 따른 화소회로의 구조를 개략적으로 도시한 평면도이고, 도 8 내지 도 14는 도 7의 화소회로를 구성하는 도전패턴들을 층 별로 도시한 평면도들이고, 도 15는 본 발명의 일 실시예에 따른 화소회로의 구조의 일부를 개략적으로 도시한 단면도이다.
도 7, 도 15와 함께 도 8을 참조하면, 디스플레이 장치(1)는 서로 인접하는 제1 화소(P1) 및 제2 화소(P2)를 포함할 수 있다. 일 실시예로, 도 7 및 도 8과 같이, 제1 화소(P1) 및 제2 화소(P2)는 가상의 선을 기준으로 대칭시킨 구조일 수 있다. 다른 실시예로, 제1 화소(P1) 및 제2 화소(P2)는 대칭구조가 아닌 동일한 화소 구조가 연속적으로 반복되는 구조일 수도 있다. 제1 화소(P1)는 제1 화소회로(PC1)를 포함하고, 제2 화소(P2)는 제2 화소회로(PC2)를 포함할 수 있다.
이하에서는, 설명의 편의를 위해 일부 도전 패턴들에 대해서는 제1 화소회로(PC1)를 기준으로 설명하나, 상기 도전 패턴들은 제2 화소회로(PC2)에도 대칭적으로 구비됨은 물론이다.
기판(100)은 유리, 석영, 플라스틱 등을 포함할 수 있다. 일 실시예에서, 상기 기판(100)은 플라스틱을 포함할 수 있고, 이에 따라 디스플레이 장치(1)는 플렉서블한 특성을 가질 수 있다. 이 경우, 기판(100)은 적어도 하나의 유기 필름층 및 적어도 하나의 배리어층이 번갈아 가며 적층된 구조를 가질 수 있다. 예를 들면, 상기 유기 필름층은 폴리이미드와 같은 유기 물질을 사용하여 형성될 수 있고, 상기 배리어층은 무기 물질을 사용하여 형성될 수 있다
버퍼층(111)(도 15 참조)은 기판(100) 상에 배치될 수 있다. 버퍼층은 기판(100)으로부터 금속 원자들이나 불순물들이 제1 액티브 패턴(1100)으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층은 제1 액티브 패턴(1100)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 액티브 패턴(1100)이 균일하게 형성되도록 할 수 있다.
제1 액티브 패턴(1100)은 버퍼층 상에 배치될 수 있다. 일 실시예에서, 제1 액티브 패턴(1100)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 액티브 패턴(1100)은 저온 폴리 실리콘(LTPS)을 포함할 수 있다.
일 실시예로, 제1 액티브 패턴(1100)에는 이온이 주입될 수 있다. 예를 들어, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)이 상기 PMOS 트랜지스터들인 경우, 제1 액티브 패턴(1100)에는 보론(boron) 등의 이온이 주입될 수 있다.
일 실시예로, 제1 액티브 패턴(1100) 중 제2 화소영역(PC2)에 대응하는 부분은 제3 액티브 패턴(1100')으로 지칭될 수 있다. 제3 액티브 패턴(1100') 상에는 도 9와 같이 제3 게이트 전극(1220')이 배치될 수 있다.
제1 게이트 절연층(113)(도 15 참조)은 제1 액티브 패턴(1100)을 덮으며, 기판(100) 상에 배치될 수 있다. 제1 게이트 절연층(113)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
도 7, 도 15와 함께 도 9를 참조하면, 제1 도전 패턴(1200)은 상기 제1 게이트 절연층(113) 상에 배치될 수 있다. 제1 도전 패턴(1200)은 제1 게이트 배선(1210), 제1 게이트 전극(1220), 제2 게이트 배선(1230)을 포함할 수 있다.
제1 게이트 배선(1210)은 제1 방향(예, x방향)으로 연장될 수 있다. 제1 게이트 배선(1210)은 도 6의 제1 스캔선(SL1)에 대응될 수 있다. 제1 게이트 배선(1210)은 제1 액티브 패턴(1100)과 함께 스위칭 박막트랜지스터(T2)를 구성할 수 있다. 예를 들어, 제1 스캔신호(Sn)는 제1 게이트 배선(1210)으로 제공될 수 있다. 또한, 제1 게이트 배선(1210)은 제1 액티브 패턴(1100)과 함께 제2 초기화 박막트랜지스터(T7)을 구성할 수 있다. 예를 들어, 이후 스캔신호(Sn+1)는 제1 게이트 배선(1210)으로 제공될 수 있다. 제1 스캔신호(Sn)와 이후 스캔신호(Sn+1)는 시간차를 두고 실질적으로 동일한 파형을 가질 수 있다.
제1 게이트 전극(1220)은 섬(island) 형상으로 배치될 수 있다. 제1 게이트 전극(1220)은 제1 액티브 패턴(1100)과 함께 구동 박막트랜지스터(T1)를 구성할 수 있다.
제2 게이트 배선(1230)은 제1 방향(예, x방향)으로 연장될 수 있다. 제2 게이트 배선(1230)은 도 6의 발광제어선(EL)에 대응될 수 있다. 제2 게이트 배선(1230)은 제1 액티브 패턴(1100)과 함께 동작제어 및 발광제어 박막트랜지스터들(T5, T6)을 구성할 수 있다. 예를 들어, 발광 제어 신호(En)는 제2 게이트 배선(1230)으로 제공될 수 있다.
제1 도전 패턴(1200)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제1 도전 패턴은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
제2 게이트 절연층(115) (즉, 도 15의 제2 게이트 절연층(115))은 제1 도전 패턴을 덮으며, 제1 게이트 절연층(113) 상에 배치될 수 있다. 제2 게이트 절연층(115)은 제1 게이트 절연층(113)과 같이 절연 물질을 포함할 수 있다.
도 7, 도 15와 함께 도 10을 참조하면, 제2 도전 패턴(1300)은 제2 게이트 절연층 상에 배치될 수 있다. 제2 도전 패턴은 제3 게이트 배선(1310), 제4 게이트 배선(1320), 스토리지 커패시터 전극(1330)(즉, 도 6의 제2 전극(CE2)) 및 제1 초기화 전압선(1340)(즉, 도 6의 제1 초기화 전압선(VL1))을 포함할 수 있다.
제3 게이트 배선(1310)은 제1 방향(예, x방향)으로 연장될 수 있다. 제3 게이트 배선(1310)은 도 6의 이전 스캔선(SLp)에 대응될 수 있다. 제3 게이트 배선(1310)은 평면 상에서 볼 때 제1 게이트 배선(1210)과 이격될 수 있다. 이전 스캔신호(Sn-1)는 제3 게이트 배선(1310)으로 제공될 수 있다.
제4 게이트 배선(1320)은 제1 방향(예, x방향)으로 연장될 수 있다. 제4 게이트 배선(1320)은 도 6의 제2 스캔선(SL2)에 대응될 수 있다. 제4 게이트 배선(1320)은 평면 상에서 볼 때 제1 게이트 배선(1210) 및 제3 게이트 배선(1310)과 이격될 수 있다. 제2 스캔신호(Sn')는 제4 게이트 배선(1320)으로 제공될 수 있다.
스토리지 커패시터 전극(1330)은 제1 게이트 전극(1220)과 중첩하며, 제1 방향(예, x방향)으로 연장될 수 있다. 예를 들어, 스토리지 커패시터 전극(1330)은 제1 게이트 전극(1220)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다. 구동 전압(ELVDD)은 스토리지 커패시터 전극(1330)으로 제공될 수 있다. 또한, 스토리지 커패시터 전극(1330)에는 스토리지 커패시터 전극(1330)을 관통하는 홀이 형성될 수 있으며, 제1 게이트 전극(1220)은 상기 홀을 통해 노출될 수 있다.
제1 초기화 전압선(1340)은 제1 방향(예, x방향)으로 연장될 수 있다. 제1 초기화 전압선(1340)은 평면 상에서 볼 때 제3 게이트 배선(1310)과 이격될 수 있다. 제1 초기화 전압(Vint)은 제1 초기화 전압선(1340)을 통해 제공될 수 있다. 제1 초기화 전압선(1340)은 후술할 제2 액티브 패턴(1400)과 적어도 일부 중첩되며, 제1 초기화 전압(Vint)을 제2 액티브 패턴(1400)으로 전달할 수 있다. 제1 초기화 전압선(1340)은 후술할 도 13에 도시된 콘택부(1680CNT1, 1680CNT2, 1680CNT3)를 통해 제2 액티브 패턴(1400)과 전기적으로 연결될 수 있다. 제1 초기화 전압선(1340)은 도 6의 제1 초기화 전압선(VL1)일 수 있다.
제2 도전 패턴(1300)은 예컨대, 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다.
제1 층간절연층(117)(도 15 참조)은 제2 도전 패턴(1300)을 덮으며, 제2 게이트 절연층(115) 상에 배치될 수 있다. 제1 층간절연층(117)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간절연층(117)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
도 7, 도 15와 함께 도 11을 참조하면, 제2 액티브 패턴(1400)은 제1 층간절연층(117) 상에 배치될 수 있다. 본 실시예에서, 제2 액티브 패턴(1400)은 산화물 반도체를 포함할 수 있다. 제2 액티브 패턴(1400)은 제1 액티브 패턴(1100)과 다른 층에 배치되고, 제1 액티브 패턴(1100)과 중첩하지 않을 수 있다.
제3 게이트 절연층(118)은 제2 액티브 패턴(1400)을 덮으며, 제1 층간절연층(117) 상에 배치될 수 있다. 제3 게이트 절연층은 절연 물질을 포함할 수 있다.
한편, 일 실시예로, 도 15와 같이 제3 게이트 절연층(118)은 제2 액티브 패턴(1400)의 일부를 덮고, 나머지 부분은 노출시키도록 패터닝될 수 있다. 이때, 제3 게이트 절연층(118)은 후술할 도 12의 제2 게이트 전극(1520)과 동일 패턴으로 형성될 수 있다. 따라서, 제2 액티브 패턴(1400)은 제2 게이트 전극(1520)과 중첩하는 채널영역을 제외하고, 소스영역 및 드레인영역이 노출될 수 있다. 상기 소스영역 및 드레인영역은 도 15와 같이 제2 층간절연층(119)과 직접 접촉할 수 있다.
한편 일 실시예로, 도 11에서 제2 화소영역(PC2)에 대응하는 부분은 제4 액티브 패턴(1400')으로 지칭될 수 있다. 이 경우, 제1 화소회로(PC1)에 대응하는 부분을 제2 액티브 패턴(1400)이라 하고, 제2 화소회로(PC2)에 대응하는 부분을 제4 액티브 패턴(1400')이라 할 때, 제2 액티브 패턴(1400)과 제4 액티브 패턴(1400')은 서로 일체(一體)로 구비되는 것으로 볼 수 있다.
도 7, 도 15와 함께 도 12를 참조하면, 제3 도전 패턴(1500)은 제3 게이트 절연층(118) 상에 배치될 수 있다. 제3 도전 패턴은 제2 게이트 전극(1520), 제5 게이트 배선(1530) 및 제1 전달 패턴(1540)을 포함할 수 있다.
제2 게이트 전극(1520)(즉, 게이트 패턴)은 제3 게이트 배선(1310) 및 제2 액티브 패턴(1400)과 중첩할 수 있다. 본 실시예에서, 제2 게이트 전극(1520)은 제3 게이트 배선(1310)과 전기적으로 연결될 수 있다. 예를 들어, 제2 게이트 전극(1520)은 제3 게이트 배선(1310)과 콘택부(1520CNT)를 통해 접촉할 수 있다. 콘택부(1520CNT)는 제3 게이트 배선(1310)과 제2 게이트 전극(1520) 사이에 개재된 절연층들(예컨대, 제1 층간절연층(117) 및 제2 층간절연층(118))을 관통하는 콘택홀을 통해 형성될 수 있다.
제2 스캔신호(Sn')는 제2 게이트 전극(1520)으로 제공될 수 있다. 제3 게이트 배선(1310), 제2 액티브 패턴(1400) 및 제2 게이트 전극(1520)은 제1 초기화 박막트랜지스터(T4)를 구성할 수 있다. 예를 들어, 제3 게이트 배선(1310)은 제1 초기화 박막트랜지스터(T4)의 백-게이트 전극에 대응하고, 제2 게이트 전극(1520)은 제1 초기화 박막트랜지스터(T4)의 게이트 전극과 대응할 수 있다.
한편, 제2 게이트 전극(1520) 중 제2 화소회로(PC2)에 대응하는 부분은 제4 게이트 전극(1520')으로 지칭될 수 있다. 제4 게이트 전극(1520')은 제4 액티브 패턴(1400')과 중첩하여 제2 화소회로(PC2)에서 제1 초기화 박막트랜지스터(T4)를 구성할 수 있다.
제5 게이트 배선(1530)은 제1 방향(예, x방향)으로 연장될 수 있다. 제5 게이트 배선(1530)은 제4 게이트 배선(1320) 및 제2 액티브 패턴(1400)과 중첩할 수 있다. 일부 실시예에서, 제5 게이트 배선(1530)은 제4 게이트 배선(1320)과 전기적으로 연결될 수 있다. 예를 들어, 제5 게이트 배선(1530)은 제4 게이트 배선(1320)과 콘택을 통해 접촉할 수 있다.
제2 스캔신호(Sn')는 제5 게이트 배선(1530)으로 제공될 수 있다. 제4 게이트 배선(1320), 제2 액티브 패턴(1400) 및 제5 게이트 배선(1530)은 보상 박막트랜지스터(T3)를 구성할 수 있다. 예를 들어, 제4 게이트 배선(1320)은 보상 박막트랜지스터(T3)의 백-게이트 전극에 대응하고, 제5 게이트 배선(1530)은 보상 박막트랜지스터(T3)의 게이트 전극과 대응할 수 있다.
제1 전달 패턴(1540)은 스토리지 커패시터 전극(1330)의 개구(1330-OP)를 통해 노출된 제1 게이트 전극(1220)과 접촉할 수 있다. 제1 전달 패턴(1540)은 초기화 전압(Vint)을 제1 게이트 전극(1220)으로 전달할 수 있다.
제2 층간절연층(119)은 도 12의 제3 도전 패턴(1500)의 적어도 일부를 덮도록 배치될 수 있다. 제2 층간절연층(119)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간절연층(119)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
도 7, 도 15와 함께 도 13을 참조하면, 제4 도전 패턴(1600)은 제2 층간절연층(119) 상에 배치될 수 있다. 제4 도전 패턴(1600)은 제1 연결배선(1610), 제2 전달 패턴(1620), 제2 초기화 전압선(1630), 제3 전달 패턴(1640), 제4 전달 패턴(1650), 제5 전달 패턴(1660) 및 제6 전달 패턴(1670)을 포함할 수 있다.
제1 연결배선(1610)은 제1 방향(예, x방향)으로 연장될 수 있다. 데이터 신호(Dm)는 제1 연결배선(1610)으로 제공될 수 있다.
제2 전달 패턴(1620)은 콘택부(1620CNT)를 통해 제1 액티브 패턴(1100)과 접촉할 수 있다. 데이터 신호(Dm)는 제2 전달 패턴(1620)을 통해 제1 액티브 패턴(1100)으로 전달될 수 있다.
제2 초기화 전압선(1630)(즉, 도 6의 제2 초기화 전압선(VL2))은 제1 방향(예, x방향)으로 연장될 수 있다. 제2 초기화 전압(Aint)은 제2 초기화 전압선(1630)으로 제공될 수 있다. 제2 초기화 전압선(1630)은 콘택부(1630CNT)를 통해 제1 액티브 패턴(1100)과 접촉할 수 있으며, 제2 초기화 전압(Aint)을 제1 액티브 패턴(1100)으로 전달할 수 있다.
제3 전달 패턴(1640)은 일측 및 타측에 각각 형성된 콘택부(1640CNT1, 1640CNT2)를 통해 제2 액티브 패턴(1400) 및 제1 전달 패턴(1540)과 접촉할 수 있다. 제1 초기화 전압(Vint)은 제2 액티브 패턴(1400), 제3 전달 패턴(1640) 및 제1 전달 패턴(1540)을 통해 제1 게이트 전극(1220)으로 전달될 수 있다.
제4 전달 패턴(1650)은 일측 및 타측에 각각 형성된 콘택부(1650CNT1, 1650CNT2)를 통해 제2 액티브 패턴(1400) 및 제1 액티브 패턴(1100)과 접촉할 수 있다. 제4 전달 패턴(1650)은 제2 액티브 패턴(1400) 및 제1 액티브 패턴(1100)을 전기적으로 연결시킬 수 있다.
제5 전달 패턴(1660)은 제1 방향(예, x방향)으로 연장될 수 있다. 구동 전압(ELVDD)은 제5 전달 패턴(1660)으로 제공될 수 있다. 제5 전달 패턴(1660)은 콘택부(1660CNT)를 통해 제1 액티브 패턴(1100)과 접촉할 수 있으며, 구동 전압(ELVDD)을 상기 제1 액티브 패턴(1100)으로 전달할 수 있다.
제6 전달 패턴(1670)은 콘택부(1670CNT)를 통해 제1 액티브 패턴(1100)과 접촉할 수 있다. 제6 전달 패턴(1670)은 제1 액티브 패턴(1100)으로부터 구동 전류 또는 제2 초기화 전압(Aint)을 유기발광다이오드(OLED)로 전달할 수 있다.
제7 전달 패턴(1680)은 콘택부(1680CNT1, 1680CNT2, 1680CNT3)를 통해 제2 액티브 패턴(1400)과 접촉할 수 있다. 제7 전달 패턴(1680)은 콘택부(1680CNT1)를 통해 도 10의 제1 초기화 전압선(1340)과 접촉하고, 콘택부(1680CNT2, 1680CNT3)를 통해 도 11의 제2 액티브 패턴(1400)과 접촉함으로써, 제1 초기화 전압(Vint)을 제1 초기화 박막트랜지스터(T4)로 전달할 수 있다.
제1 평탄화 절연층(121)은 제4 도전 패턴(1600)을 덮으며, 제2 층간절연층(119) 상에 배치될 수 있다. 제1 평탄화 절연층(121)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 평탄화 절연층(121)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.
도 7, 도 15와 함께 도 14를 참조하면, 제5 도전 패턴(1700)은 제1 평탄화 절연층(121) 상에 배치될 수 있다. 제5 도전 패턴(1700)은 데이터 배선(1710), 제2 연결배선(1720), 전압 배선(1730) 및 제8 전달 패턴(1740)을 포함할 수 있다.
데이터 배선(1710)은 제2 방향(예, y방향)으로 연장될 수 있다. 데이터 배선(1710)은 도 6의 데이터선(DL)에 대응될 수 있다. 데이터 배선(1710)은 콘택부(1710CNT)를 통해 제2 전달 패턴(1620)에 접속될 수 있다. 데이터 신호(Dm)는 데이터 배선(1710) 및 제2 전달 패턴(1620)을 통해 제1 액티브 패턴(1100)으로 전달될 수 있다.
제2 연결배선(1720)은 제2 방향(예, y방향)으로 연장될 수 있다. 제2 연결배선(1720)은 제1 연결배선(1610)과 접촉할 수 있다.
일 실시예에서, 제1 연결배선(1610)은 도 5를 참조하여 설명한 제1 연결배선(DH1 내지 DH3)과 대응하고, 데이터 배선(1710)은 도 5를 참조하여 설명한 제1 내지 제6 데이터선들(DL1 내지 DL6)과 대응하며, 상기 제2 연결배선(1720)은 도 5를 참조하여 설명한 제2 연결배선(DV1 내지 DV3) 또는 제3 연결배선(DV1' 내지 DV3')과 대응할 수 있다.
예를 들어, 데이터 배선(1710) 및 제2 연결배선(1720)에는 서로 다른 데이터 전압들이 제공될 수 있다. 구체적으로, 제1 데이터 전압은 데이터 배선(1710)을 통해 제1 액티브 패턴(1100)으로 전달되고, 상기 제1 데이터 전압과 다른 제2 데이터 전압은 제2 연결배선(1720)을 통해 제1 연결배선(1610)으로 전달될 수 있다.
전압 배선(1730)은 제2 방향(예, y방향)으로 연장될 수 있다. 전압 배선(1730)은 도 6의 구동전압선(PL)에 대응할 수 있다. 전압 배선(1730)은 구동 전압(ELVDD)를 제공할 수 있다. 전압 배선(1730)은 콘택부(1730CNT)를 통해 제5 전달 패턴(1660)과 연결되고, 이를 스토리지 커패시터 전극(1330) 및 동작제어 박막트랜지스터(T5)로 제공할 수 있다.
한편, 전압 배선(1730)은 인접한 제1 화소회로(PC1) 및 제2 화소회로(PC2)에서 서로 공유될 수 있다. 다른 실시예로, 전압 배선(1730)은 제1 화소회로(PC1) 및 제2 화소회로(PC2)에 각각 구비될 수도 있다.
제8 전달 패턴(1740)은 콘택부(1740CNT1)을 통해 제6 전달 패턴(1670)과 접촉할 수 있다. 제8 전달 패턴(1740)은 제6 전달 패턴(1670)으로부터 구동 전류(IOLED) 또는 애노드 초기화 전압(Aint)을 유기발광다이오드(OLED)로 전달할 수 있다.
또한, 제8 전달 패턴(1740)은 콘택부(1740CNT2)을 통해 화소전극(210, 도 15 참조)과 접촉할 수 있다. 제8 전달 패턴(1740)을 통해 발광제어 박막트랜지스터(T6)가 화소전극(210)과 전기적으로 연결될 수 있다.
제2 평탄화 절연층(123)은 제5 도전 패턴(1700)을 덮으며, 제2 평탄화 절연층(123) 상에 배치될 수 있다. 제2 평탄화 절연층(123)은 유기 절연 물질을 포함할 수 있다. 예컨대, 제1 평탄화 절연층(121) 및 제2 평탄화 절연층(123)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
도 15를 참조하면, 제2 평탄화 절연층(123) 상에는 유기발광다이오드(OLED)가 배치된다. 유기발광다이오드(OLED)는 화소전극(210), 유기발광층을 포함하는 중간층(220) 및 대향전극(230)을 포함한다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 화소전극(210)은 ITO/Ag/ITO로 구비될 수 있다.
제2 평탄화 절연층(123) 상에는 화소정의막(125)이 배치될 수 있다. 화소정의막(125)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소정의막(125)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(220)은 화소정의막(125)에 의해 형성된 개구(OP) 내에 배치될 수 있다. 개구(OP)에 의해 유기발광다이오드(OLED)의 발광영역(EA)이 정의될 수 있다.
중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
유기발광층은 화소(P) 별로 구비된 화소전극(210)들 각각에 대응하여 배치될 수 있다. 중간층(220)은 유기발광층 이외에도 복수의 화소전극(210)들에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(230)은 표시영역(DA) 전면에 걸쳐 일체(一體)로 형성되어, 중간층(220)과 화소정의막(125)의 상부에 배치될 수 있다.
도 16은 본 발명의 일 실시예의 화소회로의 일부를 개략적으로 도시한 평면도이고, 도 17은 도 16의 변형예이다. 도 18은 도 16의 B-B'선을 따라 취한 단면을 개략적으로 도시한 단면도이고, 도 19는 도 16의 C-C'선을 따라 취한 단면을 개략적으로 도시한 단면도이다. 도 20은 본 발명의 실시예와 비교예들을 비교하여 수소 이온 농도를 측정한 그래프이다.
이하, 도 16 내지 도 19에서는 일체로 형성된 제2 액티브 패턴(1400) 및 제4 액티브 패턴(1400')을 제2 액티브 패턴(1400)으로 지칭한다. 또한, 일체로 형성된 제2 게이트 전극(1520) 및 제4 게이트 전극(1520')을 제2 게이트 전극(1520)으로 지칭한다. 상기 제2 게이트 전극(1520) 및 제4 게이트 전극(1520')을 이루는 도전 패턴은 '게이트 패턴'으로 명명될 수 있다. 상기 게이트 패턴은 섬(island) 형상으로 배치될 수 있다. 즉, 상기 게이트 패턴은 동일 층에 배치되는 다른 패턴들과는 고립된(isolated) 형상일 수 있다.
도 16, 도 18 및 도 19를 참조하면, 제2 액티브 패턴(1400)을 중심으로 상부 및 하부에 배치된 제2 게이트 전극(1520) 및 제3 게이트 배선(1310)을 도시한다. 제2 게이트 전극(1520) 및 제3 게이트 배선(1310)의 일부는 제2 액티브 패턴(1400)과 중첩하여 제1 초기화 박막트랜지스터(T4)를 형성할 수 있다.
전술한 것과 같이, 제2 게이트 전극(1520) 및 제3 게이트 배선(1310)은 게이트 싱크(gate-sync)를 위해 콘택부(1520CNT)를 통해 전기적으로 연결될 수 있다. 콘택부(1520CNT)는 도 18 및 도 19에 도시된 것과 같이, 제1 층간절연층(117) 및 제3 게이트 절연층(118)을 관통하는 콘택홀에 의해 정의될 수 있다. 콘택부(1520CNT)는 제2 게이트 전극(1520)(즉, 게이트 패턴)의 중앙부에 위치할 수 있다.
일 실시예로, 콘택부(1520CNT)를 둘러싸는 제2 게이트 전극(1520)의 폭(W)은 약 1.5㎛ 이상일 수 있다. 도 16에서는 상술한 폭(W)이 제2 방향(예, y방향)을 따르는 것으로 도시되나, 콘택부(1520CNT)를 둘러싸는 제2 게이트 전극(1520)의 폭(W)은 방향에 한정되지 않고, 콘택부(1520CNT)의 주변에서 1.5㎛ 이상의 폭을 갖는 것을 의미할 수 있다. 예를 들어, 제1 방향(예, x방향) 및 제2 방향(예, y방향)과 교차하는 대각선 방향을 따르는 제2 게이트 전극(1520)의 폭(W') 역시 약 1.5㎛ 이상으로 구비되는 것이 바람직하다. 콘택부(1520CNT)를 둘러싸는 제2 게이트 전극(1520)의 폭(W)의 상한은 제한이 없으나, 해상도 및 제2 게이트 전극(1520)과 동일 층에 배치된 다른 도전 패턴들과의 거리를 고려할 때, 10㎛이하, 또는 5㎛, 또는 2.5㎛ 이하로 형성되는 것이 바람직하다. 일 예로, 520ppi의 해상도인 경우, 콘택부(1520CNT)를 둘러싸는 제2 게이트 전극(1520)의 폭(W)은 약 2㎛ 내지 2.5㎛ 수준으로 형성될 수 있다.
비교예로, 콘택부(1520CNT)를 둘러싸는 제2 게이트 전극(1520)의 폭(W)은 약 1.5㎛ 보다 작은 수치로 형성되는 경우, 제2 게이트 전극(1520)의 가장자리에서 솔기(seam)가 형성되고, 이러한 솔기 부분을 통해 수소(H), 산소(O) 및 수분(H2O) 등이 확산되어 제1 초기화 박막트랜지스터(T4) 부분의 수소 농도가 과도하게 향상되는 불량이 발생할 수 있다. 일 실험예로서, 도 20의 그래프를 참조하면, 본 발명의 실시예에 따른 정상 영역의 수소 이온 농도가 1.08E+21 (단위: atom/cm3)인 반면, 비교예1의 불량 부분의 수소 이온 농도는 1.37E+21, 비교예2의 불량 부분의 수소 이온 농도는 1.54E+21로 약 40%이상 증가한 것을 확인할 수 있다.
따라서, 본 발명의 일 실시예에 따른 디스플레이 장치에서는, 상술한 것과 같은 콘택부(1520CNT)에서의 불량을 방지하기 위해 콘택부(1520CNT)를 둘러싸는 제2 게이트 전극(1520)의 폭(W)이 약 1.5㎛ 이상으로 구비된다. 이를 통해, 제2 게이트 전극(1520)과 제3 게이트 배선(1310)의 콘택을 더욱 안정적으로 구현할 수 있다.
또한, 평면 상에서 콘택부(1520CNT)와 제2 액티브 패턴(1400)이 중첩하는 부분까지의 거리(D)는 약 1.3㎛ 이상일 수 있다. 상기 거리(D)의 상한은 딱히 제한되지 않으나, 해상도 및 다른 도전 패턴들과의 배치를 고려할 때, 10㎛이하, 또는 5㎛, 또는 2.5㎛ 이하로 형성되는 것이 바람직하다.
이는 제1 층간절연층(117) 및 제3 게이트 절연층(118)을 관통하는 콘택홀을 형성하는 과정에서, 콘택홀과 제2 액티브 패턴(1400)과의 거리가 너무 가까운 경우 제2 액티브 패턴(1400)의 컨슘이 일어나기 때문에, 제1 초기화 박막트랜지스터(T4)의 성능이 저하되거나 불량이 발생하는 문제가 발생할 수 있다. 따라서, 본 실시예에서는 평면 상에서 콘택부(1520CNT)와 제2 액티브 패턴(1400)이 중첩하는 부분까지의 거리(D)를 약 1.3㎛ 이상으로 구현하여 콘택홀 형성 시 제2 액티브 패턴(1400)의 컨슘을 효율적으로 방지할 수 있다.
한편, 도 16을 참조하면, 제2 게이트 전극(1520)은 대략 '+' 형상을 가질 수 있다. 즉, 제2 게이트 전극(1520)은 중앙영역인 콘택부(1520CNT) 주변의 폭이 그 외 영역의 폭보다 크게 형성되도록 구비된다.
다른 실시예로, 도 17과 같이 제2 게이트 전극(1520)은 대략 직사각형 형상을 가져, 제2 방향(예, y방향)을 따르는 모든 영역에서의 폭이 동일할 수 있다. 이 경우에도, 콘택부(1520CNT)를 둘러싸는 제2 게이트 전극(1520)의 폭(W)은 약 1.5㎛ 이상일 수 있다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 형성하기 위한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
100: 기판
1100: 제1 액티브 패턴
1210: 제1 게이트 배선
1220: 제1 게이트 전극
1400: 제2 액티브 패턴
1520: 제2 게이트 전극
IL: 입력선
DL: 데이터선
DTL: 데이터 전달 배선
DH1, DH2 DH3: 제1 연결배선
DV1, DV2, DV3: 제2 연결배선
DV1', DV2', DV3': 제3 연결배선

Claims (20)

  1. 기판 상에 배치되는, 제1 액티브 패턴;
    상기 제1 액티브 패턴 상에 배치되는, 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되는, 제2 액티브 패턴;
    상기 제2 액티브 패턴 상에 배치되는, 제2 게이트 전극;
    상기 제1 게이트 전극과 상기 제2 액티브 패턴 사이에 개재되며, 제1 방향으로 연장된, 제1 게이트 배선;을 구비하고,
    상기 제2 게이트 전극은 상기 제2 게이트 전극과 상기 제1 게이트 배선 사이에 개재된 절연층을 관통하는 콘택부를 통해 상기 제1 게이트 배선과 전기적으로 연결되고,
    평면 상에서, 상기 콘택부를 둘러싸는 상기 제2 게이트 전극의 폭은 1.5㎛이상인, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제2 게이트 전극은 상기 제1 방향으로 연장되고, 상기 제2 액티브 패턴은 상기 제1 방향과 교차하는 제2 방향으로 연장되고,
    상기 제2 액티브 패턴과 상기 제2 게이트 전극은 적어도 일부 중첩되며,
    평면 상에서, 상기 콘택부와 상기 제2 액티브 패턴 사이의 거리는 1.3㎛이상인, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1 방향과 교차하는 제2 방향을 따르는 상기 콘택부의 폭은 상기 콘택부를 둘러싸는 상기 제2 게이트 전극의 폭보다 큰, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 절연층은 적어도 2개 이상의 절연층을 포함하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 기판은 표시영역 및 상기 표시영역 외곽의 주변영역을 포함하고,
    상기 표시영역 상에 상호 인접하여 배치되는, 제1 화소회로를 포함하는 제1 화소 및 제2 화소회로를 포함하는 제2 화소;를 더 포함하고,
    상기 제1 화소회로는 상기 제1 액티브 패턴, 상기 제1 게이트 전극, 상기 제2 액티브 패턴 및 상기 제2 게이트 전극을 포함하고,
    상기 제1 화소회로 및 상기 제2 화소회로는 상기 콘택부를 기준으로 대칭적 형상으로 구비되는, 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제2 화소회로는,
    기판 상에 배치되는, 제3 액티브 패턴;
    상기 제3 액티브 패턴 상에 배치되는, 제3 게이트 전극;
    상기 제3 게이트 전극 상에 배치되는, 제4 액티브 패턴; 및
    상기 제4 액티브 패턴 상에 배치되는, 제4 게이트 전극;을 포함하고,
    상기 제2 게이트 전극과 상기 제4 게이트 전극은 일체(一體)로 구비된 게이트 패턴인, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 게이트 패턴은 동일 층에 배치되는 다른 패턴들과는 고립된(isolated) 형태인, 디스플레이 장치.
  8. 제6항에 있어서,
    상기 콘택부는 상기 게이트 패턴의 중앙부에 위치한, 디스플레이 장치.
  9. 제6항에 있어서,
    상기 제1 방향과 교차하는 제2 방향으로 연장된 전원배선을 더 포함하고,
    상기 전원배선은 상기 제1 화소회로 및 상기 제2 화소회로에서 공유되는, 디스플레이 장치.
  10. 제6항에 있어서,
    상기 제1 액티브 패턴과 상기 제3 액티브 패턴은 동일 층에 배치되고, 실리콘 반도체 물질을 포함하는, 디스플레이 장치.
  11. 제6항에 있어서,
    상기 제2 액티브 패턴과 상기 제4 액티브 패턴은 일체(一體)로 구비된, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제2 액티브 패턴과 상기 제4 액티브 패턴은 산화물 반도체 물질을 포함하는, 디스플레이 장치.
  13. 제5항에 있어서,
    상기 표시영역 상의 일부 영역을 우회하여 배치되며, 데이터 신호가 인가되는 데이터 전달 배선을 더 포함하는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 데이터 전달 배선은,
    상기 제2 게이트 전극 상에 배치되며 상기 제1 방향으로 연장되는, 제1 연결배선; 및
    상기 제1 연결배선 상에 배치되며 상기 제1 방향에 교차하는 제2 방향으로 연장되는, 제2 연결배선;을 포함하고,
    상기 제1 연결배선 및 상기 제2 연결배선은 연결콘택부를 통해 전기적으로 연결되는, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 제1 연결배선 및 상기 제2 연결배선은 동일한 데이터신호가 인가되는, 디스플레이 장치.
  16. 제14항에 있어서,
    상기 주변영역의 가장자리에서 상기 주변영역의 중앙방향으로 상기 주변영역 상에서 순차적으로 배치되는 제1 입력선, 제2 입력선 및 제3 입력선; 및
    상기 제1 입력선에 연결된, 제1 데이터선;
    상기 제1 데이터선의 일측에 배치되고, 상기 제3 입력선에 연결된, 제3 데이터선; 및
    상기 제1 데이터선의 타측에 배치되고, 상기 제1 연결배선 및 상기 제2 연결배선을 통해 상기 제2 입력선에 전기적으로 연결된, 제2 데이터선;을 더 포함하는, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제1 연결배선은 상기 제1 데이터선과 전기적으로 연결되지 않되, 적어도 일부 영역에서 중첩하는, 디스플레이 장치.
  18. 제16항에 있어서,
    상기 제1 데이터선 내지 상기 제3 데이터선과, 상기 제2 연결배선은 동일 층에 배치되는, 디스플레이 장치.
  19. 제1항에 있어서,
    상기 제1 방향으로 연장되며, 상기 제2 액티브 패턴과 적어도 일부 중첩하는 제5 게이트 배선을 더 포함하는, 디스플레이 장치.
  20. 제19항에 있어서,
    상기 제5 게이트 배선은 상기 제2 게이트 전극과 동일 층에 배치되는, 디스플레이 장치.
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