KR20240044581A - 디스플레이 장치 - Google Patents

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KR20240044581A
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방기호
조승환
왕성민
손지원
최원석
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Abstract

본 발명은 주변영역의 면적을 줄이면서도 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치를 위하여, 디스플레이영역과 상기 디스플레이영역 외측의 주변영역을 갖는 기판과, 상기 디스플레이영역에 배치되며 제1방향으로 연장된 데이터라인과, 상기 디스플레이영역 내에서 상기 데이터라인에 연결되며 상기 제1방향과 교차하는 제2방향으로 연장된 제1수평연결라인과, 일단이 상기 제1수평연결라인에 전기적으로 연결되도록 상기 디스플레이영역 내에 위치하며 상기 제1방향으로 연장되어 타단이 상기 일단보다 상기 주변영역에 인접하여 위치하는 제1수직연결라인과, 일단이 상기 제1수직연결라인의 타단에 전기적으로 연결되도록 상기 디스플레이영역 내에 위치하며 상기 제2방향으로 연장되어 타단이 상기 일단보다 상기 데이터라인으로부터 멀리 위치하는 제2수평연결라인을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 주변영역의 면적을 줄이면서도 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 이미지를 디스플레이하는 디스플레이영역과, 디스플레이영역 외측의 주변영역을 갖는다. 이러한 디스플레이 장치에 있어서 주변영역의 면적을 줄여, 상대적으로 디스플레이영역이 차지하는 비율을 높이고 있다.
그러나 이러한 종래의 디스플레이 장치에는 주변영역의 면적을 줄이면서도 고품질의 이미지를 디스플레이하는 것이 용이하지 않다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 주변영역의 면적을 줄이면서도 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 디스플레이영역과 상기 디스플레이영역 외측의 주변영역을 갖는 기판과, 상기 디스플레이영역에 배치되며 제1방향으로 연장된 데이터라인과, 상기 디스플레이영역 내에서 상기 데이터라인에 연결되며 상기 제1방향과 교차하는 제2방향으로 연장된 제1수평연결라인과, 일단이 상기 제1수평연결라인에 전기적으로 연결되도록 상기 디스플레이영역 내에 위치하며 상기 제1방향으로 연장되어 타단이 상기 일단보다 상기 주변영역에 인접하여 위치하는 제1수직연결라인과, 일단이 상기 제1수직연결라인의 타단에 전기적으로 연결되도록 상기 디스플레이영역 내에 위치하며 상기 제2방향으로 연장되어 타단이 상기 일단보다 상기 데이터라인으로부터 멀리 위치하는 제2수평연결라인을 구비하는, 디스플레이 장치가 제공된다.
일단이 상기 제2수평연결라인의 타단에 전기적으로 연결되고, 상기 제1방향으로 연장되어 타단이 상기 제2수평연결라인을 기준으로 상기 제1수평연결라인 방향의 반대 방향에 위치하는, 제2수직연결라인을 더 구비할 수 있다.
상기 제2수직연결라인의 타단은 상기 주변영역 내에 위치할 수 있다.
일단이 상기 제2수평연결라인의 타단에 전기적으로 연결되고, 상기 제1방향으로 연장되어 타단이 상기 일단보다 상기 주변영역으로부터 멀리 위치하는, 제2수직연결라인을 더 구비할 수 있다.
일단이 상기 제2수직연결라인의 타단에 전기적으로 연결되도록 상기 디스플레이영역 내에 위치하며, 상기 제2방향으로 연장되어 타단이 상기 일단보다 상기 데이터라인으로부터 멀리 위치하는, 제3수평연결라인을 더 구비할 수 있다.
일단이 상기 제3수평연결라인의 타단에 전기적으로 연결되고, 상기 제1방향으로 연장되어 타단이 상기 제3수평연결라인을 기준으로 상기 제2수평연결라인 방향에 위치하는, 제3수직연결라인을 더 구비할 수 있다.
상기 제3수직연결라인의 타단은 상기 주변영역 내에 위치할 수 있다.
상기 데이터라인과 상기 제1수평연결라인은 상이한 층 상에 위치할 수 있다.
상기 제1수평연결라인과 상기 제2수평연결라인은 동일한 층 상에 위치할 수 있다.
상기 제2방향으로 연장된 복수개의 스캔라인들을 더 구비할 수 있다.
본 발명의 일 관점에 따르면, 디스플레이영역과 상기 디스플레이영역 외측의 주변영역을 갖는 기판과, 상기 디스플레이영역에 배치되며 제1방향으로 연장된 데이터라인과, 일단이 상기 디스플레이영역 내에서 상기 데이터라인에 연결되고 타단이 상기 주변영역 내에 위치하며 상기 제1방향과 교차하는 제2방향으로 연장된 복수개의 수평연결라인들과 상기 제1방향으로 연장된 복수개의 수직연결라인들을 포함하고 상기 복수개의 수평연결라인들 중 하나의 상기 제2방향으로의 제1길이는 상기 복수개의 수평연결라인들 중 다른 하나의 상기 제2방향으로의 제2길이와 상이한 연결라인을 구비하는, 디스플레이 장치가 제공된다.
상기 복수개의 수평연결라인들 중 상기 데이터라인에 연결된 것의 상기 타단이 위치한 상기 주변영역의 부분으로부터의 거리는, 상기 복수개의 수평연결라인들 중 나머지 것들의 상기 타단이 위치한 상기 주변영역의 부분으로부터의 거리들보다 멀 수 있다.
상기 복수개의 수평연결라인들의 상기 타단이 위치한 상기 주변영역의 부분으로부터의 거리들은 상기 제2방향을 따라 상기 디스플레이영역의 중앙으로 갈수록 줄어들 수 있다.
상기 복수개의 수평연결라인들의 상기 제2방향으로의 길이는 랜덤일 수 있다.
상기 디스플레이영역은 복수개의 화소영역들을 포함하고, 상기 제1길이는 상기 복수개의 화소영역들 중 일 화소영역의 상기 제2방향으로의 폭에 대응하며, n을 1보다 큰 자연수라 할 시 상기 제2길이는 상기 제1길이의 n배일 수 있다.
상기 n은 2 이상일 수 있다.
상기 복수개의 수평연결라인들은 상기 제2방향에 있어서, 상기 제1길이의 수평연결라인과 상기 제2길이의 수평연결라인을 교번하여 포함할 수 있다.
상기 복수개의 수직연결라인들은 상기 복수개의 수평연결라인들을 연결할 수 있다.
상기 데이터라인과 상기 복수개의 수평연결라인들은 상이한 층 상에 위치할 수 있다.
상기 제2방향으로 연장된 복수개의 스캔라인들을 더 구비할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 주변영역의 면적을 줄이면서도 고품질의 이미지를 디스플레이할 수 있는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치가 포함하는 디스플레이 패널을 개략적으로 도시하는 평면도이다.
도 2는 도 1의 A 부분을 개략적으로 도시하는 개념도이다.
도 3은 도 2의 B 부분을 개략적으로 도시하는 개념도이다.
도 4는 도 2의 C 부분을 개략적으로 도시한 개념도이다.
도 5는 도 1의 디스플레이 패널이 포함하는 일 화소의 등가회로도이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 패널이 포함하는 화소들에서 트랜지스터들 및 커패시터들 등의 위치를 개략적으로 도시하는 배치도이다.
도 7 내지 도 13은 도 6에 도시된 디스플레이 패널의 트랜지스터들 및 커패시터들 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다.
도 14는 도 6에 도시된 디스플레이 패널의 I-I', II-II' 및 III-III' 선을 따라 취한 단면들을 개략적으로 도시하는 단면도이다.
도 15 및 도 16은 도 4의 D 부분에서의 일부 층들을 개략적으로 도시하는 개념도들이다.
도 17 및 도 18은 도 4의 E 부분에서의 일부 층들을 개략적으로 도시하는 개념도들이다.
도 19는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 개념도이다.
도 20은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 개념도이다.
도 21은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 개념도이다.
도 22는 본 발명의 일 실시예에 따른 디스플레이 장치가 포함하는 디스플레이 패널을 개략적으로 도시하는 평면도이다.
도 23은 본 발명의 일 실시예에 따른 디스플레이 장치가 포함하는 디스플레이 패널을 개략적으로 도시하는 평면도이다.
도 24 및 도 25는 도 23의 F 부분에서의 일부 층들을 개략적으로 도시하는 개념도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치가 포함하는 디스플레이 패널(10)을 개략적으로 도시하는 평면도이고, 도 2는 도 1의 A 부분을 개략적으로 도시하는 개념도이며, 도 3은 도 2의 B 부분을 개략적으로 도시하는 개념도이고, 도 4는 도 2의 C 부분을 개략적으로 도시한 개념도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치가 구비하는 디스플레이 패널(10)은 이미지가 표시되는 디스플레이영역(DA)과, 디스플레이영역(DA) 외측에 위치하는 주변영역(PA)을 갖는다. 이는 디스플레이 패널(10)이 포함하는 기판(100)이 디스플레이영역(DA) 및 주변영역(PA)을 갖는 것으로 이해될 수도 있다.
기판(100)은 글라스, 금속 또는 고분자 수지를 포함할 수 있다. 만일 기판(100)이 플렉서블 또는 벤더블 특성을 가질 경우, 기판(100)은 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 물론 기판(100)은 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 (실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등의) 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다.
이러한 기판(100)이 포함하는 것으로 이해될 수 있는 디스플레이영역(DA)의 가장자리는 전체적으로는 직사각형 또는 정사각형과 동일 또는 유사한 형상을 가질 수 있다. 이러한 디스플레이영역(DA)의 가장자리의 코너는 라운드 형상을 가질 수 있다. 도 1 및 도 2에서는 디스플레이영역(DA)의 가장자리의 제1코너(CN1)가 라운드 형상을 갖는 것으로 도시하고 있다.
구체적으로, 디스플레이영역(DA)은 상호 마주보는 제1가장자리(E1)와 제2가장자리(E2)와, 제1가장자리(E1)와 제2가장자리(E2) 사이에 위치하고 상호 마주보는 제3가장자리(E3)와 제4가장자리(E4)를 포함할 수 있다. 주변영역(PA)에 위치하는 패드영역(PADA)은 제1가장자리(E1) 내지 제4가장자리(E4) 중 제4가장자리(E4)에 인접하도록 위치할 수 있다. 이때 라운드 형상을 갖는 제1코너(CN1)는 제1가장자리(E1)와 제4가장자리(E4)를 연결할 수 있다. 물론 디스플레이영역(DA)은 제1코너(CN1) 외에 가장자리의 제2코너(CN2)도 라운드 형상을 가질 수 있다. 제2코너(CN2)는 제2가장자리(E2)와 제4가장자리(E4)를 연결할 수 있다. 물론 디스플레이영역(DA)은 도 1 및 도 2에 도시된 것과 같이 가장자리의 그 외의 코너에서도 라운드 형상을 가질 수 있다.
디스플레이영역(DA)에는 복수개의 화소(PX)들과, 이 복수개의 화소(PX)들에게 전기적인 신호를 인가할 수 있는 배선들이 위치할 수 있다.
복수개의 화소(PX)들 각각은, 디스플레이 소자와 디스플레이 소자를 구동하기 위한 화소회로를 포함할 수 있다. 디스플레이 소자는 유기발광소자일 수 있으며, 화소회로는 복수개의 트랜지스터들과 커패시터 등을 포함할 수 있다.
복수개의 화소(PX)들로 전기적인 신호를 인가할 수 있는 신호라인들은, 복수개의 데이터라인(DL)들과 복수개의 스캔라인(SL)들 등을 포함할 수 있다. 복수개의 데이터라인(DL)들 각각은 제1방향(y축 방향)으로 연장되고, 복수개의 스캔라인(SL)들 각각은 제1방향과 교차하는 제2방향(x축 방향)으로 연장될 수 있다. 복수개의 데이터라인(DL)들은 데이터신호를 화소(PX)들에 인가할 수 있고, 복수개의 스캔라인(SL)들은 스캔신호를 화소(PX)들에 인가할 수 있다. 복수개의 화소(PX)들 각각은 복수개의 데이터라인(DL)들 중 대응하는 데이터라인(DL)과 복수개의 스캔라인(SL)들 중 대응하는 스캔라인(SL)에 연결될 수 있다.
데이터라인(DL)들은 제1데이터라인(DL1)들과 제2데이터라인(DL2)들을 포함할 수 있다. 제1데이터라인(DL1)들은 제2데이터라인(DL2)들보다 제1가장자리(E1) 또는 제2가장자리(E2)에 인접하여 위치할 수 있다. 도 1에서는 제1방향(y축 방향)으로 연장된 형상을 갖는 제2데이터라인 배치영역(DLA2)이 디스플레이영역(DA)의 대략 중앙에 위치하고, 제1데이터라인 배치영역(DLA1)들이 제2데이터라인 배치영역(DLA2)의 양측에 위치하는 것으로 도시하고 있다. 제1데이터라인(DL1)들이 패드영역(PADA)의 패드에 연결되는 방식은 제2데이터라인(DL2)들이 패드영역(PADA)의 패드에 연결되는 방식과 상이할 수 있다. 이에 대해서는 후술한다.
주변영역(PA)은 디스플레이영역(DA)을 둘러쌀 수 있다. 주변영역(PA)은 화소(PX)들이 배치되지 않은 영역으로, 각종 전자소자나 인쇄회로기판 등이 전기적으로 부착되는 영역인 패드영역(PADA)을 포함하고, 디스플레이 소자를 구동시키기 위한 전원을 공급하는 전압선 등이 위치할 수 있다. 패드영역(PADA)의 복수개의 패드들은 구동드라이버(D_IC)가 배치된 인쇄회로기판과 전기적으로 연결될 수 있다. 도 1은 기판(100) 상에 배치된 패드들과 전기적으로 연결된 인쇄회로기판 상에 구동드라이버(D_IC)가 위치하는 COF(Chip On Film) 방식을 도시하고 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 예컨대 구동드라이버(D_IC)는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 기판(100) 상에 직접 위치할 수도 있다.
도 2에 도시된 바와 같이, 주변영역(PA)은 벤딩영역(BA)을 포함할 수 있다. 벤딩영역(BA)은 패드영역(PADA)과 디스플레이영역(DA) 사이에 위치할 수 있다. 이 경우 벤딩영역(BA)에서 기판(100)이 벤딩되도록 하여, 패드영역(PADA)의 적어도 일부가 디스플레이영역(DA)과 중첩하여 위치하도록 할 수 있다. 물론 패드영역(PADA)이 디스플레이영역(DA)을 가리는 것이 아니라 패드영역(PADA)이 디스플레이영역(DA)의 뒤쪽에 위치하도록, 벤딩방향이 설정된다. 이에 따라 사용자가 인식하는 주변영역(PA)의 면적을 줄여, 사용자가 디스플레이영역(DA)이 디스플레이 패널(10)의 대부분을 차지하는 것으로 인식하도록 할 수 있다.
도 3은 도 2의 B 부분을 개략적으로 도시하는 개념도로서, 제1코너(CN1)의 일부를 보여주고 있다. 도 1 및 도 2에 도시된 것과 같이 본 실시예에 따른 디스플레이 장치 또는 이를 구비하는 전자장치를 사용하는 사용자가 통상적인 사용 환경에서 관찰할 시, 제1코너(CN1)는 라운드 형상, 즉 곡선 형상을 갖는 것으로 인식될 수 있다. 하지만 제1코너(CN1)를 확대하여 수 마이크로미터 또는 수십 마이크로미터의 폭을 갖는 배선들을 관찰할 수 있는 환경에서는, 도 3에 도시된 것과 같이 제1코너(CN1)가 제1방향(y축 방향) 및 제2방향(x축 방향)으로 복수회 절곡된 직선 형상을 갖는 것으로 나타날 수 있다. 이처럼 제1코너(CN1)를 확대하여 도 3에 도시된 것과 같이 제1코너(CN1)가 복수회 절곡된 직선 형상을 갖는 것으로 나타난다 하더라도, 통상적인 사용 환경에서는 제1코너(CN1)가 라운드 형상, 즉 곡선 형상을 갖는 것으로 인식되기에, 이하에서는 제1코너(CN1)가 라운드 형상을 갖는 것으로 설명한다.
디스플레이영역(DA)은 필요에 따라 더미영역(DMA)을 포함할 수 있다. 더미영역(DMA)은 디스플레이영역(DA)의 제1가장자리(E1), 제2가장자리(E2), 제3가장자리(E3), 제4가장자리(E4), 제1코너(CN1) 및 제2코너(CN2)를 따라 위치할 수 있으며, 주변영역(PA)에 인접하여 위치할 수 있다. 더미영역(DMA)에는 복수개의 더미화소(DPX)들이 배치될 수 있다. 더미화소(DPX)들은 화소(PX)들을 둘러싸며 주변영역(PA)에 인접하여 위치할 수 있다. 도 3에서는 편의상 디스플레이영역(DA) 내의 복수개의 화소(PX)들 중 일부 및 복수개의 더미화소(DPX)들 중 일부만을 표시하였다. 물론 경우에 따라 디스플레이영역(DA)은 더미영역(DMA)을 포함하지 않아, 주변영역(PA)에 인접한 부분에도 화소(PX)들이 위치할 수도 있다.
패드들로부터 공급되는 전기적 신호를 화소(PX)들과 연결된 신호라인들에 전달하기 위한 연결라인들이 기판(100) 상에 위치할 수 있다. 예컨대 신호라인들은 데이터라인(DL)들을 포함하고, 연결라인들은 패드영역(PADA)의 패드들로부터의 데이터 신호를 데이터라인(DL)들에 전달할 수 있다.
연결라인은 제1연결라인(201a, 201b, 202a, 202b), 제2연결라인(203) 및 제3연결라인(205)을 포함할 수 있다. 제1연결라인(201a, 201b, 202a, 202b)의 대부분은 디스플레이영역(DA) 내에 위치되고, 제2연결라인(203)과 제3연결라인(205)은 주변영역(PA)에 위치할 수 있다. 제1연결라인(201a, 201b, 202a, 202b)의 일부분은 더미영역(DMA)에 위치할 수 있다. 제2연결라인(203)들 및 제3연결라인(205)들은 주변영역(PA) 내에 위치하는 팬아웃영역(FOA)에 위치할 수 있다. 팬아웃영역(FOA)은 패드영역(PADA)과 디스플레이영역(DA) 사이에 위치할 수 있다.
디스플레이 패널(10)의 제2방향(x축 방향)에 있어서의 중심을 지나는 제1중심선(CL1)의 좌측에 배열된 제1연결라인(201a, 201b, 202a, 202b)과 제1중심선(CL1)의 우측에 배열된 제1연결라인(201a, 201b, 202a, 202b)은 제1중심선(CL1)을 기준으로 대략 대칭일 수 있다.
제1연결라인(201a, 201b, 202a, 202b)의 적어도 일부는 화소(PX)의 스캔라인(SL)들 및 데이터라인(DL)들이 위치한 층과 상이한 층에 위치할 수 있다. 제1연결라인(201a, 201b, 202a, 202b)은 제2방향(x축 방향)으로 연장된 제1수평연결라인(201a)과 제2수평연결라인(201b), 그리고 제1방향(y축 방향)으로 연장된 제1수직연결라인(202a) 및 제2수직연결라인(202b)을 포함할 수 있다.
제1수평연결라인(201a)은 디스플레이영역(DA) 내에 위치하며, 스캔라인(SL)과 평행하게 제2방향(x축 방향)으로 연장된다. 이러한 제1수평연결라인(201a)의 (-x 방향의) 일단은 디스플레이영역(DA) 내에서 제1데이터라인(DL1)에 연결된다. 제1수평연결라인(201a)이 위치한 층은 제1데이터라인(DL1)이 위치한 층과 상이할 수 있다. 이에 따라 제1수평연결라인(201a)과 제1데이터라인(DL1)은 그 사이에 개재된 절연층에 형성된 제1컨택홀(CNT1)을 통해 상호 전기적으로 연결될 수 있다.
제1수직연결라인(202a)은 디스플레이영역(DA) 내에 위치하며, 제1데이터라인(DL1)과 평행하게 제1방향(y축 방향)으로 연장된다. 이러한 제1수직연결라인(202a)의 (+y 방향의) 일단은 제1수평연결라인(201a)의 (+x 방향의) 타단에 전기적으로 연결된다. 제1수직연결라인(202a)이 위치하는 층은 제1수평연결라인(201a)이 위치하는 층과 상이할 수 있다. 이에 따라 제1수직연결라인(202a)과 제1수평연결라인(201a)은 그 사이에 개재된 절연층에 형성된 제2컨택홀(CNT2)을 통해 상호 전기적으로 연결될 수 있다. 제1수직연결라인(202a)의 (-y 방향의) 타단은 (+y 방향의) 일단보다 주변영역(PA)에 인접하여 위치한다. 구체적으로, 제1수직연결라인(202a)의 (-y 방향의) 타단은 (+y 방향의) 일단보다 패드영역(PADA)에 인접하여 위치한다.
제2수평연결라인(201b)은 디스플레이영역(DA) 내에 위치하며, 스캔라인(SL)과 평행하게 제2방향(x축 방향)으로 연장된다. 이러한 제2수평연결라인(201b)의 (-x 방향의) 일단은 제1수직연결라인(202a)의 (-y 방향의) 타단에 연결된다. 제2수평연결라인(201b)이 위치하는 층은 제1수직연결라인(202a)이 위치하는 층과 상이할 수 있다. 이에 따라 제2수평연결라인(201b)과 제1수직연결라인(202a)은 그 사이에 개재된 절연층에 형성된 제2컨택홀(CNT2)을 통해 상호 전기적으로 연결될 수 있다. 제2수평연결라인(201b)의 (+x 방향의) 타단은 (-x 방향의) 일단보다 데이터라인(DL)으로부터 멀리 위치할 수 있다. 물론 제2수평연결라인(201b)이 위치하는 층은 제1수평연결라인(201a)이 위치하는 층과 동일할 수 있다.
제2수직연결라인(202b)은 제1데이터라인(DL1)과 평행하게 제1방향(y축 방향)으로 연장된다. 이러한 제2수직연결라인(202b)의 (+y 방향의) 일단은 제2수평연결라인(201b)의 (+x 방향의) 타단에 전기적으로 연결된다. 제2수직연결라인(202b)이 위치하는 층은 제2수평연결라인(201b)이 위치하는 층과 상이할 수 있다. 이에 따라 제2수직연결라인(202b)과 제2수평연결라인(201b)은 그 사이에 개재된 절연층에 형성된 제2컨택홀(CNT2)을 통해 상호 전기적으로 연결될 수 있다. 물론 제2수직연결라인(202b)이 위치하는 층은 제1수직연결라인(202a)이 위치하는 층과 동일할 수 있다. 제2수직연결라인(202b)의 (-y 방향의) 타단은 제2수평연결라인(201b)을 기준으로 제1수평연결라인(201a) 방향의 반대 방향(-y 방향)에 위치할 수 있다. 특히 제2수직연결라인(202b)의 (-y 방향의) 타단은 도 1 및 도 4에 도시된 것과 같이 주변영역(PA) 내에 위치할 수도 있다. 이에 따라 도 1에 도시된 것과 같이, 제1연결라인(201a, 201b, 202a, 202b)은 기판(100)에 수직인 방향에서 바라볼 시 1회 만입된 형상을 가질 수 있다.
참고로 제1수평연결라인(201a)과 제2수평연결라인(201b)은 동일한 물질로 형성되어 동일한 층에 위치할 수 있고, 제1수직연결라인(202a)과 제2수직연결라인(202b)은 동일한 물질로 형성되어 동일한 층에 위치할 수 있다.
제2수직연결라인(202b)의 (-y 방향의) 타단이 도 1 및 도 4에 도시된 것과 같이 주변영역(PA) 내에 위치할 시, 제2수직연결라인(202b)은 주변영역(PA)에서 제2연결라인(203)의 (+y 방향의) 일단에 연결될 수 있다. 제2연결라인(203)은 필요에 따라 제2수직연결라인(202b)과 일체(一體)일 수도 있다. 물론 제2연결라인(203)이 위치하는 층이 제2수직연결라인(202b)이 위치하는 층과 상이할 경우, 제2연결라인(203)과 제2수직연결라인(202b)은 컨택홀을 통해 전기적으로 연결될 수 있다. 제2연결라인(203)의 (-y 방향의) 타단은 패드영역(PADA)의 패드와 연결될 수 있다. 필요하다면 제2연결라인(203)과 패드는 일체일 수도 있다.
주변영역(PA)에 위치하는 제3연결라인(205)은 (+y 방향의) 일단이 제2데이터라인(DL2)과 연결될 수 있다. 제3연결라인(205)의 (-y 방향의) 타단은 패드영역(PADA)의 패드와 연결될 수 있다. 필요하다면 제3연결라인(205)과 패드는 일체일 수도 있다.
전술한 것과 같이 데이터라인(DL)들은 제1데이터라인(DL1)들과 제2데이터라인(DL2)들을 포함할 수 있다. 제1데이터라인(DL1)들 각각은 제1연결라인(201a, 201b, 202a, 202b)과 제2연결라인(203)을 통해 대응하는 패드에 전기적으로 연결되고, 제2데이터라인(DL2)들 각각은 제3연결라인(205)을 통해 대응하는 패드에 전기적으로 연결될 수 있다. 참고로 제2연결라인(203)과 제3연결라인(205)은 동일한 물질로 형성되어 동일한 층에 위치할 수 있다.
이러한 구성을 통해, 제1데이터라인 배치영역(DLA1)에 위치하는 제1데이터라인(DL1)들 각각이 대응하는 제2연결라인(203)에 전기적으로 연결될 시, 주변영역(PA)을 통과하지 않고 디스플레이영역(DA)을 통과하는 제1연결라인(201a, 201b, 202a)을 통해 제2연결라인(203)에 전기적으로 연결될 수 있다. 그 결과, 제1데이터라인 배치영역(DLA1)의 적어도 일부에 대응하는 주변영역(PA)의 면적을 줄여, 도 1 및 도 2에 도시된 것과 같이 A 부분에서 기판(100)의 제2방향(x축 방향)으로의 폭을 줄일 수 있다. 기판(100)의 폭을 이와 같이 줄임으로써, 벤딩영역(BA)에서 기판(100)이 용이하게 벤딩되도록 할 수 있다.
참고로 제2데이터라인 배치영역(DLA2)에 위치하는 제2데이터라인(DL2)들은 제3연결라인(205)에 직접 연결될 수 있다. 이는 제2데이터라인(DL2)들이 디스플레이영역(DA)의 제1가장자리(E1) 또는 제2가장자리(E2)에 인접하여 위치하지 않기 때문이다.
도 5는 도 1의 디스플레이 패널이 포함하는 일 화소(PX)의 등가회로도이다.
도 5에 도시된 것과 같이, 일 화소(PX)는 화소회로(PC) 및 이에 전기적으로 연결된 유기발광다이오드(OLED)를 포함할 수 있다.
화소회로(PC)는 도 5에 도시된 것과 같이 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호라인들(SL1, SL2, SLp, SLn, EL, DL), 제1초기화전압라인(VL1), 제2초기화전압라인(VL2) 및 구동전압라인(PL)에 연결될 수 있다. 이러한 배선들 중 적어도 어느 하나, 예컨대, 구동전압라인(PL)은 이웃하는 화소(PX)들에서 공유될 수 있다.
복수의 박막트랜지스터들(T1 내지 T7)은 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)를 포함할 수 있다.
유기발광다이오드(OLED)는 화소전극 및 대향전극을 포함할 수 있으며, 유기발광다이오드(OLED)의 화소전극은 발광제어 트랜지스터(T6)을 매개로 구동 트랜지스터(T1)에 연결되어 구동 전류를 제공받고, 대향전극은 제2전원전압(ELVSS)을 제공받을 수 있다. 유기발광다이오드(OLED)는 구동 전류에 상응하는 휘도의 광을 생성할 수 있다.
복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)이고 나머지는 PMOS(p-channel MOSFET)일 수 있다. 예컨대, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)일 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4) 및 제2초기화 트랜지스터(T7)은 NMOS이고, 나머지는 PMOS일 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS이거나 모두 PMOS일 수 있다. 복수의 박막트랜지스터들(T1 내지 T7)는 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 필요에 따라, NMOS인 박막트랜지스터는 산화물 반도체를 포함할 수 있다. 이하에서는 편의상 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 산화물 반도체를 포함하는 NMOS(n-channel MOSFET)이고, 나머지는 PMOS(p-channel MOSFET)인 경우에 대해 설명한다.
신호라인은 제1스캔신호(Sn)를 전달하는 제1스캔라인(SL1), 제2스캔신호(Sn')를 전달하는 제2스캔라인(SL2), 제1초기화 트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(SLp), 제2초기화 트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔라인(SLn), 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어라인(EL), 그리고 제1스캔라인(SL1)과 교차하며 데이터 신호(Dm)를 전달하는 데이터라인(DL)을 포함할 수 있다.
구동전압라인(PL)은 구동 트랜지스터(T1)에 구동전압(ELVDD)을 전달하고, 제1초기화전압라인(VL1)은 구동 트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 전달하며, 제2초기화전압라인(VL2)은 유기발광다이오드(OLED)의 제1전극을 초기화하는 제2초기화전압(Vint2)을 전달할 수 있다.
구동 트랜지스터(T1)의 구동 게이트전극은 제2노드(N2)를 통해 스토리지 커패시터(Cst)와 연결되어 있고, 구동 트랜지스터(T1)의 소스영역과 드레인영역 중 어느 하나는 제1노드(N1)를 통해 동작제어 트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결되어 있으며, 구동 트랜지스터(T1)의 소스영역과 드레인영역 중 다른 하나는 제3노드(N3)를 통해 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 제1전극(화소전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류를 공급할 수 있다. 즉, 구동 트랜지스터(T1)는 데이터 신호(Dm)에 의해 달라지는 제2노드(N2)에 인가된 전압에 대응하여, 구동전압라인(PL)과 전기적으로 접속된 제1노드(N1)로부터 유기발광 다이오드(OLED)로 흐르는 전류량을 제어할 수 있다.
스위칭 트랜지스터(T2)의 스위칭 게이트전극은 제1스캔신호(Sn)를 전달하는 제1스캔라인(SL1)에 연결되어 있고, 스위칭 트랜지스터(T2)의 소스영역과 드레인영역 중 어느 하나는 데이터라인(DL)에 연결되어 있으며, 스위칭 트랜지스터(T2)의 소스영역과 드레인영역 중 다른 하나는 제1노드(N1)를 통해 구동 트랜지스터(T1)에 연결되면서 동작제어 트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결될 수 있다. 스위칭 트랜지스터(T2)는 제1스캔라인(SL1)에 인가된 전압에 대응하여, 데이터라인(DL)으로부터의 데이터 신호(Dm)를 제1노드(N1)로 전달할 수 있다. 즉, 스위칭 트랜지스터(T2)는 제1스캔라인(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터 신호(Dm)를 제1노드(N1)를 통해 구동 트랜지스터(T1)로 전달하는 스위칭 동작을 수행할 수 있다.
보상 트랜지스터(T3)의 보상 게이트전극은 제2스캔라인(SL2)에 연결되어 있다. 보상 트랜지스터(T3)의 소스영역과 드레인영역 중 어느 하나는 제3노드(N3)를 통해 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 제1전극에 연결될 수 있다. 보상 트랜지스터(T3)의 소스영역과 드레인영역 중 다른 하나는 제2노드(N2)를 통해 스토리지 커패시터(Cst)의 제1커패시터 전극(CE1) 및 구동 트랜지스터(T1)의 구동 게이트전극에 연결될 수 있다. 이러한 보상 트랜지스터(T3)는 제2스캔라인(SL2)을 통해 전달받은 제2스캔신호(Sn')에 따라 턴-온되어 구동 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1초기화 트랜지스터(T4)의 제1초기화 게이트전극은 이전 스캔라인(SLp)에 연결될 수 있다. 제1초기화 트랜지스터(T4)의 소스영역과 드레인영역 중 어느 하나는 제1초기화전압라인(VL1)에 연결될 수 있다. 제1초기화 트랜지스터(T4)의 소스영역과 드레인영역 중 다른 하나는 제2노드(N2)를 통해 스토리지 커패시터(Cst)의 제1커패시터 전극(CE1)과 구동 트랜지스터(T1)의 구동 게이트전극 등에 연결될 수 있다. 제1초기화 트랜지스터(T4)는 이전스캔라인(SLp)에 인가된 전압에 대응하여, 제1초기화전압라인(VL1)으로부터의 제1초기화전압(Vint1)을 제2노드(N2)에 인가할 수 있다. 즉, 제1초기화 트랜지스터(T4)는 이전 스캔라인(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 제1초기화전압(Vint1)을 구동 트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 트랜지스터(T5)의 동작제어 게이트전극은 발광제어라인(EL)에 연결되어 있으며, 동작제어 트랜지스터(T5)의 소스영역과 드레인영역 중 어느 하나는 구동전압라인(PL)과 연결되어 있고 다른 하나는 제1노드(N1)를 통해 구동 트랜지스터(T1) 및 스위칭 트랜지스터(T2)에 연결될 수 있다.
발광제어 트랜지스터(T6)의 발광제어 게이트전극은 발광제어라인(EL)에 연결되어 있고, 발광제어 트랜지스터(T6)의 소스영역과 드레인영역 중 어느 하나는 제3노드(N3)를 통해 구동 트랜지스터(T1) 및 보상 트랜지스터(T3)에 연결되어 있으며, 발광제어 트랜지스터(T6)의 소스영역과 드레인영역 중 다른 하나는 유기발광다이오드(OLED)의 제1전극(화소전극)에 전기적으로 연결될 수 있다.
동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류가 흐르도록 한다.
제2초기화 트랜지스터(T7)의 제2초기화 게이트전극은 이후 스캔라인(SLn)에 연결되어 있고, 제2초기화 트랜지스터(T7)의 소스영역과 드레인영역 중 어느 하나는 유기발광다이오드(OLED)의 제1전극(화소전극)에 연결되어 있으며, 제2초기화 트랜지스터(T7)의 소스영역과 드레인영역 중 다른 하나는 제2초기화전압라인(VL2)에 연결되어, 제2초기화전압(Vint2)을 제공받을 수 있다. 제2초기화 트랜지스터(T7)는 이후 스캔라인(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 제1전극(화소전극)을 초기화시킨다. 이후 스캔라인(SLn)은 제1스캔라인(SL1)과 동일할 수 있다. 이 경우 해당 스캔라인은 동일한 전기적 신호를 시간차를 두고 전달하여, 제1스캔라인(SL1)으로 기능하기도 하고 다음 스캔라인(SLn)으로 기능할 수도 있다. 즉, 이후 스캔라인(SLn)은 도 5에 도시된 화소(PX)에 인접한 화소로서 데이터라인(DL)에 전기적으로 연결된 화소의 제1스캔라인일 수 있다.
제2초기화 트랜지스터(T7)는 도 5에 도시된 바와 같이 제1스캔라인(SL1)에 연결될 수 있다. 하지만 본 발명이 이에 한정되는 것은 아니며, 제2초기화 트랜지스터(T7)는 발광제어라인(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수도 있다.
스토리지 커패시터(Cst)는 제1커패시터 전극(CE1)과 제2커패시터 전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1커패시터 전극(CE1)은 제2노드(N2)를 통해 구동 트랜지스터(T1)의 구동 게이트전극과 연결되며, 스토리지 커패시터(Cst)의 제2커패시터 전극(CE2)은 구동전압라인(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 구동 게이트전극 전압과 구동전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔라인(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화전압라인(VL1)으로부터 공급되는 제1초기화전압(Vint1)에 의해 구동 트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔라인(SL1) 및 제2스캔라인(SL2)을 통해 제1스캔신호(Sn) 및 제2스캔신호(Sn')가 공급되면, 제1스캔신호(Sn) 및 제2스캔신호(Sn')에 대응하여 스위칭 트랜지스터(T2) 및 보상 트랜지스터(T3)가 턴-온된다. 이 때, 구동 트랜지스터(T1)는 턴-온된 보상 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터라인(DL)으로부터 공급된 데이터 신호(Dm)에서 구동 트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다. 스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어라인(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)가 턴-온된다. 구동 트랜지스터(T1)의 구동 게이트전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류가 발생하고, 발광제어 트랜지스터(T6)를 통해 구동 전류가 유기발광다이오드(OLED)에 공급된다.
전술한 것과 같이 복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 산화물 반도체를 포함할 수 있다. 예컨대 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 산화물 반도체를 포함할 수 있다.
폴리실리콘의 경우 높은 신뢰성을 갖기에, 정확하게 의도된 전류가 흐르도록 제어할 수 있다. 따라서 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 폴리실리콘으로 구성된 반도체층을 포함하도록 하여, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다. 한편 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 산화물 반도체의 경우 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 따라서 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 산화물 반도체를 포함하도록 하여, 누설전류의 발생을 방지하는 동시에 소비전력이 줄어든 디스플레이 장치를 구현할 수 있다.
한편, 이러한 산화물 반도체는 광에 민감하여, 외부로부터의 광에 의해 전류량 등에 변동이 발생할 수 있다. 따라서 산화물 반도체 하부에 금속층을 위치시켜 외부로부터의 광을 흡수 또는 반사시킬 수 있다. 이에 따라 도 5에 도시된 것과 같이, 산화물 반도체를 포함하는 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4) 각각은 산화물 반도체층 상부와 하부 각각에 게이트전극이 위치할 수 있다. 즉, 기판(100)의 상면에 수직인 방향(z축 방향)에서 바라볼 시, 산화물 반도체 하부에 위치하는 금속층은 산화물 반도체와 중첩할 수 있다.
도 6은 도 1의 디스플레이 장치가 포함하는 화소들에서 트랜지스터들 및 커패시터들 등의 위치를 개략적으로 도시하는 배치도이고, 도 7 내지 도 13은 도 6에 도시된 디스플레이 장치의 트랜지스터들 및 커패시터들 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이며, 도 14는 도 6에 도시된 디스플레이 장치의 I-I', II-II' 및 III-III' 선을 따라 취한 단면들을 개략적으로 도시하는 단면도이다.
이 도면들에 도시된 것과 같이, 디스플레이 장치는 서로 인접하는 제1화소(P1) 및 제2화소(P2)를 포함할 수 있다. 제1화소(P1)와 제2화소(P2)는 도 6 등에 도시된 것과 같이 가상의 선을 기준으로 대칭일 수 있다. 물론 이와 달리 제1화소(P1)와 제2화소(P2)는 대칭구조가 아닌 동일한 구조를 가질 수도 있다. 제1화소(P1)는 제1화소회로(PC1)를 포함하고, 제2화소(P2)는 제2화소회로(PC2)를 포함할 수 있다. 이하에서는, 설명의 편의를 위해 일부 도전 패턴들에 대해서는 제1화소회로(PC1)를 기준으로 설명하나, 이 도전 패턴들은 제2화소회로(PC2)에도 대칭적으로 배치될 수 있다. 제1화소회로(PC1)나 제2화소회로(PC2)는 도 1에서 참조기호 PCm으로 표시한 화소회로를 의미한다. 이러한 제1화소회로(PC1)와 제2화소회로(PC2) 각각에는 유기발광소자(OLED)가 전기적으로 연결되는데, 유기발광소자(OLED)는 도 1에서 참조기호 EDm으로 표시한 디스플레이소자를 의미한다.
기판(100) 상에는 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드를 포함하는 버퍼층(111, 도 14 참조)이 위치할 수 있다. 버퍼층(111)은 기판(100)으로부터 금속 원자들이나 불순물 등이 그 상부에 위치한 제1반도체층(1100)으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(111)은 제1반도체층(1100)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1반도체층(1100)이 균일하게 결정화되도록 할 수 있다.
도 7에 도시된 것과 같은 제1반도체층(1100)은 버퍼층(111) 상에 배치될 수 있다. 제1반도체층(1100)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 제1반도체층(1100)은 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 구체적으로, 제1반도체층(1100)은 저온에서 결정화된 폴리실리콘을 포함할 수 있다. 필요에 따라, 제1반도체층(1100)의 적어도 일부에는 이온이 주입될 수 있다.
구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)는 전술한 것과 같이 PMOS일 수 있는바, 이 경우 이 박막트랜지스터들은 도 7에 도시된 것과 같은 제1반도체층(1100)을 따라 위치하게 된다.
제1게이트 절연층(113, 도 14 참조)은 제1반도체층(1100)을 덮으며, 기판(100) 상에 배치될 수 있다. 제1게이트 절연층(113)은 절연 물질을 포함할 수 있다. 예를 들어, 제1게이트 절연층(113)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 8에 도시된 것과 같은 제1게이트층(1200)은 제1게이트 절연층(113) 상에 위치할 수 있다. 도 8에서는 편의상 제1게이트층(1200)을 제1반도체층(1100)과 함께 도시하였다. 제1게이트층(1200)은 제1게이트라인(1210), 제1게이트전극(1220) 및 제2게이트라인(1230)을 포함할 수 있다.
제1게이트라인(1210)은 제2방향(x축 방향)으로 연장될 수 있다. 제1게이트라인(1210)은 도 1의 스캔라인(SL), 그리고 도 5의 제1스캔라인(SL1) 또는 이후 스캔라인(SLn)일 수 있다. 즉, 도 8에 도시된 것과 같은 제1화소(P1)에 대해서는 제1게이트라인(1210)은 도 5의 제1스캔라인(SL1)에 대응하고, (+y 방향으로) 제1화소(P1)에 인접한 화소에 대해서는 제1게이트라인(1210)은 도 5의 이후 스캔라인(SLn)에 대응할 수 있다. 이에 따라, 제1스캔신호(Sn)와 이후 스캔신호(Sn+1)는 제1게이트라인(1210)을 통해 화소들에 인가될 수 있다. 제1게이트라인(1210)의 제1반도체층(1100)과 중첩하는 부분들은, 스위칭 트랜지스터(T2)의 스위칭 게이트전극과 제2초기화 트랜지스터(T7)의 제2초기화 게이트전극일 수 있다.
제1게이트전극(1220)은 고립된(isolated) 형상을 가질 수 있다. 제1게이트전극(1220)은 구동 트랜지스터(T1)의 구동 게이트전극이다. 참고로 제1반도체층(1100)의 제1게이트전극(1220)과 중첩되는 부분과 그 근방의 부분은, 구동 반도체층이라 할 수 있다.
제2게이트라인(1230)은 제2방향(x축 방향)으로 연장될 수 있다. 제2게이트라인(1230)은 도 5의 발광제어라인(EL)에 대응할 수 있다. 제2게이트라인(1230)의 제1반도체층(1100)과 중첩하는 부분들은 동작제어 트랜지스터(T5)의 동작제어 게이트전극과 발광제어 트랜지스터(T6)의 발광제어 게이트전극일 수 있다. 발광 제어 신호(En)는 제2게이트라인(1230)을 통해 화소들에 인가될 수 있다.
제1게이트층(1200)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제1게이트층(1200)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제1게이트층(1200)은 다층구조를 가질 수 있는데, 예컨대 제1게이트층(1200)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다.
제2게이트 절연층(115, 도 14 참조)은 제1게이트층(1200)을 덮으며, 제1게이트 절연층(113) 상에 위치할 수 있다. 제2게이트 절연층(115)은 제1게이트 절연층(113)과 동일/유사한 절연물질을 포함할 수 있다.
도 9에 도시된 것과 같은 제2게이트층(1300)은 제2게이트 절연층(115) 상에 위치할 수 있다. 제2게이트층(1300)은 제3게이트라인(1310), 제4게이트라인(1320), 커패시터 상부전극(1330) 및 제1초기화전압라인(1340)(즉, 도 5의 제1초기화전압라인(VL1))을 포함할 수 있다.
제3게이트라인(1310)은 제2방향(x축 방향)으로 연장될 수 있다. 제3게이트라인(1310)은 도 5의 이전 스캔라인(SLp)에 대응할 수 있다. 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제3게이트라인(1310)은 제1게이트라인(1210)으로부터 이격될 수 있다. 이전 스캔신호(Sn-1)는 제3게이트라인(1310)을 통해 화소들에 인가될 수 있다. 제3게이트라인(1310)의 후술하는 제2반도체층(1400)과 중첩하는 부분은, 제1초기화 트랜지스터(T4)의 제1초기화 하부 게이트전극일 수 있다.
제4게이트라인(1320)도 제2방향(x축 방향)으로 연장되되 고립된 형상을 가질 수 있다. 제4게이트라인(1320)은 후술하는 것과 같은 제6게이트라인(1530)에 전기적으로 연결되어, 도 5의 제2스캔라인(SL2)에 대응할 수 있다. 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제4게이트라인(1320)은 제1게이트라인(1210) 및 제3게이트라인(1310)으로부터 이격될 수 있다. 제2스캔신호(Sn')는 제4게이트라인(1320)을 통해 화소들에 인가될 수 있다. 제4게이트라인(1320)의 후술하는 제2반도체층(1400)과 중첩하는 부분은, 보상 트랜지스터(T3)의 보상 하부 게이트전극일 수 있다.
제3게이트라인(1310)과 제4게이트라인(1320)은 도 10을 참조하여 후술하는 제2반도체층(1400) 하부에 위치하여, 게이트전극들의 역할을 하는 것 외에, 제2반도체층(1400)의 제3게이트라인(1310) 및 제4게이트라인(1320)과 중첩하는 부분들을 보호하는 하부보호메탈 역할을 할 수 있다.
커패시터 상부전극(1330)은 제1게이트전극(1220)과 중첩하며, 제2방향(x축 방향)으로 연장될 수 있다. 이러한 커패시터 상부전극(1330)은 도 5의 제2커패시터 전극(CE2)에 대응하여, 제1게이트전극(1220)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다. 구동 전압(ELVDD)은 커패시터 상부전극(1330)으로 인가될 수 있다. 또한, 커패시터 상부전극(1330)에는 커패시터 상부전극(1330)을 관통하는 홀이 형성될 수 있으며, 제1게이트전극(1220)의 적어도 일부분은 이 홀과 중첩할 수 있다.
도 5의 제1초기화전압라인(VL1)에 대응하는 제1초기화전압라인(1340)은 제2방향(x축 방향)으로 연장될 수 있다. 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제1초기화전압라인(1340)은 제3게이트라인(1310)으로부터 이격될 수 있다. 제1초기화전압(Vint1)은 제1초기화전압라인(1340)을 통해 화소들에 인가될 수 있다. 제1초기화전압라인(1340)은 후술할 제2반도체층(1400)과 적어도 일부 중첩되며, 제1초기화전압(Vint1)을 제2반도체층(1400)으로 전달할 수 있다. 제1초기화전압라인(1340)은 도 11을 참조하여 후술할 컨택홀들(1680CNT1, 1680CNT2 및 1680CNT3)을 통해 제2반도체층(1400)에 전기적으로 연결될 수 있다.
제2게이트층(1300)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제2게이트층(1300)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제2게이트층(1300)은 다층구조를 가질 수 있는데, 예컨대 제2게이트층(1300)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다.
제1층간절연층(117, 도 14 참조)은 제2게이트층(1300)을 덮으며, 제2게이트 절연층(115) 상에 위치할 수 있다. 제1층간절연층(117)은 절연물질을 포함할 수 있다. 예컨대, 제1층간절연층(117)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 10에 도시된 것과 같은 제2반도체층(1400)은 제1층간절연층(117) 상에 위치할 수 있다. 전술한 것과 같이 제2반도체층(1400)은 산화물 반도체를 포함할 수 있다. 제2반도체층(1400)은 제1반도체층(1100)과 다른 층에 배치되고, 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시 제1반도체층(1100)과 중첩하지 않을 수 있다.
제3게이트 절연층은 제2반도체층(1400)을 덮으며, 제1층간절연층(117) 상에 배치될 수 있다. 제3게이트 절연층은 절연 물질을 포함할 수 있다. 물론 도 14에 도시된 것과 같이, 제3게이트 절연층은 제2반도체층(1400)의 일부분 상에만 위치하고, 제1층간절연층(117) 상에는 위치하지 않을 수도 있다. 후자의 경우, 제3게이트 절연층은 도 11을 참조하여 후술할 제3게이트층(1500)과 동일한 패턴을 가질 수 있다. 즉, 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제3게이트 절연층은 제3게이트층(1500)과 완벽하게 또는 거의 완벽하게 중첩할 수 있다. 이는 제3게이트 절연층과 제3게이트층(1500)을 동시에 패터닝하기 때문이다. 따라서, 제2반도체층(1400)은 제3게이트층(1500)과 중첩하는 채널영역들을 제외하고, 소스영역들 및 드레인영역들이 제3게이트 절연층으로 덮이지 않을 수 있다. 이러한 소스영역들 및 드레인영역들은 도 14에 도시된 것과 같이 제2층간절연층(119)과 직접 접촉할 수 있다. 제3게이트 절연층은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 11에 도시된 것과 같은 제3게이트층(1500)은 제3게이트 절연층 상에 위치할 수 있다. 제3게이트층(1500)은 제5게이트라인(1520), 제6게이트라인(1530) 및 제1전달라인(1540)을 포함할 수 있다.
제5게이트라인(1520)은 제2방향(x축 방향)으로 연장되되, 고립된 형상을 가질 수 있다. 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제5게이트라인(1520)은 제3게이트라인(1310)과 중첩할 수 있다. 제5게이트라인(1520)의 제2반도체층(1400)과 중첩하는 부분은, 제1초기화 트랜지스터(T4)의 제1초기화 상부 게이트전극일 수 있다. 제2반도체층(1400)의 제5게이트라인(1520)과 중첩되는 부분과 그 근방의 부분은, 제1초기화 반도체층이라 할 수 있다. 제5게이트라인(1520)은 제3게이트라인(1310)과 전기적으로 연결될 수 있다. 예컨대, 제5게이트라인(1520)은 제5게이트라인(1520)과 제3게이트라인(1310) 사이의 절연층에 형성된 컨택홀(1520CNT)을 통해 제3게이트라인(1310)에 전기적으로 연결될 수 있다. 이에 따라, 제5게이트라인(1520)은 제3게이트라인(1310)과 함께 도 5의 이전 스캔라인(SLp)에 대응할 수 있다. 이에 따라 이전 스캔신호(Sn-1)는 제5게이트라인(1520) 및/또는 제3게이트라인(1310)을 통해 화소들에 인가될 수 있다.
제6게이트라인(1530)은 제2방향(x축 방향)으로 연장될 수 있다. 기판(100)에 수직인 방향(z축 방향)에서 바라볼 시, 제6게이트라인(1530)은 제4게이트라인(1320)과 중첩할 수 있다. 제6게이트라인(1530)의 제2반도체층(1400)과 중첩하는 부분은, 보상 트랜지스터(T3)의 보상 상부 게이트전극일 수 있다. 제6게이트라인(1530)은 제4게이트라인(1320)과 전기적으로 연결될 수 있다. 예컨대, 제6게이트라인(1530)은 제6게이트라인(1530)과 제4게이트라인(1320) 사이의 절연층에 형성된 컨택홀(1530CNT)을 통해 제4게이트라인(1320)에 전기적으로 연결될 수 있다. 이에 따라, 제6게이트라인(1530)은 제4게이트라인(1320)과 함께 도 5의 제2스캔라인(SL2)에 대응할 수 있다. 이에 따라 제2스캔신호(Sn')는 제6게이트라인(1530) 및/또는 제4게이트라인(1320)을 통해 화소들에 인가될 수 있다.
제1전달라인(1540)은 커패시터 상부전극(1330)의 개구(1330-OP)를 통과하는 컨택홀(1540CNT)을 통해, 구동 게이트전극인 제1게이트전극(1220)에 전기적으로 연결될 수 있다. 제1전달라인(1540)은 제1초기화 트랜지스터(T4)를 통해 전달된 제1초기화전압(Vint1)을 제1게이트전극(1220)으로 전달할 수 있다.
제3게이트층(1500)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제3게이트층(1500)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제3게이트층(1500)은 다층구조를 가질 수 있는데, 예컨대 제3게이트층(1500)은 Mo/Al의 2층구조를 갖거나 Mo/Al/Mo의 3층구조를 가질 수 있다.
제2층간절연층(119, 도 14 참조)은 도 11의 제3게이트층(1500)의 적어도 일부를 덮을 수 있다. 제2층간절연층(119)은 절연 물질을 포함할 수 있다. 예컨대, 제2층간절연층(119)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다.
도 12에 도시된 것과 같은 제1연결전극층(1600)은 제2층간절연층(119) 상에 위치할 수 있다. 제1연결전극층(1600)은 수평연결라인(1610), 제2전달라인(1620), 제2초기화전압라인(1630), 제3전달라인(1640), 제4전달라인(1650), 제5전달라인(1660), 제6전달라인(1670) 및 제7전달라인(1680)을 포함할 수 있다.
수평연결라인(1610)은 제2방향(x축 방향)으로 연장될 수 있다. 도 1 등을 참조하여 전술한 제1수평연결라인(201a)과 제2수평연결라인(201b)은 도 12의 수평연결라인(1610)을 통해 구현될 수 있다.
제2전달라인(1620)은 컨택홀(1620CNT)을 통해 제1반도체층(1100)에 전기적으로 연결될 수 있다. 도 13을 참조하여 후술하는 데이터라인(1810)으로부터의 데이터 신호(Dm)는 제2전달라인(1620)을 통해 제1반도체층(1100)으로 전달되어 스위칭 트랜지스터(T2)에 인가될 수 있다.
제2초기화전압라인(1630)은 제2방향(x축 방향)으로 연장될 수 있다. 도 5의 제2초기화전압라인(VL2)에 대응하는 제2초기화전압라인(1630)은 제2초기화전압(Vint2)을 화소들에 인가할 수 있다. 이러한 제2초기화전압라인(1630)은 컨택홀(1630CNT)을 통해 제1반도체층(1100)에 전기적으로 연결되어, 제2초기화전압(Vint2)는 제1반도체층(1100)으로 전달되어 제2초기화 트랜지스터(T7)에 인가될 수 있다.
제3전달라인(1640)은 일측 및 타측에 형성된 컨택홀(1640CNT1, 1640CNT2)들을 통해 제2반도체층(1400)과 제1전달라인(1540)을 전기적으로 연결할 수 있다. 제1전달라인(1540)은 구동 게이트전극인 제1게이트전극(1220)에 전기적으로 연결되므로, 제3전달라인(1640)은 결과적으로 제2반도체층(1400)의 일부인 제1초기화 반도체층을 구동 게이트전극에 전기적으로 연결할 수 있다. 제1초기화전압(Vint1)은 제2반도체층(1400), 제3전달라인(1640) 및 제1전달라인(1540)을 통해 구동 게이트전극인 제1게이트전극(1220)으로 전달될 수 있다.
제4전달라인(1650)은 일측 및 타측에 형성된 컨택홀들(1650CNT1, 1650CNT2)을 통해 제2반도체층(1400)과 제1반도체층(1100)을 전기적으로 연결할 수 있다. 즉, 제4전달라인(1650)은 보상 트랜지스터(T3)와 구동 트랜지스터(T1)를 전기적으로 연결시킬 수 있다.
제5전달라인(1660)은 제2방향(x축 방향)으로 연장될 수 있다. 도 13을 참조하여 후술하는 구동전압라인(1830)으로부터의 일정한 전압인 구동 전압(ELVDD)은 제5전달라인(1660)으로 전달되며, 제5전달라인(1660)은 컨택홀(1660CNT1)를 통해 제1반도체층(1100)에 전기적으로 연결되어 구동 전압(ELVDD)을 제1반도체층(1100)으로, 구체적으로는 동작제어 트랜지스터(T5)로 전달할 수 있다. 또한, 컨택홀(1660CNT2)을 통해 커패시터 상부전극(1330)(즉, 도 5의 제2커패시터 전극(CE2))에 전기적으로 연결된 제5전달라인(1660)은 구동 전압(ELVDD)을 커패시터 상부전극(1330)으로 전달할 수 있다.
제6전달라인(1670)은 컨택홀(1670CNT)을 통해 제1반도체층(1100)에 전기적으로 연결될 수 있다. 제6전달라인(1670)은 제1반도체층(1100)으로부터의 구동 전류 또는 제2초기화전압(Vint2)을 유기발광다이오드(OLED)로 전달할 수 있다.
제7전달라인(1680)은 컨택홀들(1680CNT2 및 1680CNT3)을 통해 제2반도체층(1400)에 전기적으로 연결될 수 있다. 그리고 제7전달라인(1680)은 컨택홀(1680CNT1)를 통해 도 9의 제1초기화전압라인(1340)에 전기적으로 연결될 수 있다. 이를 통해, 제7전달라인(1680)은 제1초기화전압라인(1340)으로부터의 제1초기화전압(Vint1)을 제1초기화 트랜지스터(T4)로 전달할 수 있다.
제1연결전극층(1600)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제1연결전극층(1600)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제1연결전극층(1600)은 다층구조를 가질 수 있는데, 예컨대 제1연결전극층(1600)은 Ti/Al의 2층구조를 갖거나 Ti/Al/Ti의 3층구조를 가질 수 있다.
제3층간절연층(121)은 제1연결전극층(1600)을 덮으며, 제2층간절연층(119) 상에 위치할 수 있다. 제3층간절연층(121)은 절연 물질을 포함할 수 있다. 예컨대, 제3층간절연층(121)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 또는 알루미늄옥사이드 등을 포함할 수 있다. 물론 필요에 따라 제3층간절연층(121)은 유기 절연 물질을 포함할 수 있다. 예컨대, 제3층간절연층(121)은 포토레지스트, BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA), 폴리스티렌(Polystyrene), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 혼합물 등을 포함할 수 있다.
도 13에 도시된 것과 같은 제2연결전극층(1800)은 제3층간절연층(121) 상에 위치할 수 있다. 제2연결전극층(1800)은 데이터라인(1810), 수직연결라인(1820), 구동전압라인(1830) 및 제10전달라인(1840)을 포함할 수 있다.
데이터라인(1810)은 제1방향(y축 방향)으로 연장될 수 있다. 데이터라인(1810)은 도 5의 데이터라인(DL)에 대응할 수 있다. 그리고 데이터라인(1810)은 화소의 위치에 따라, 도 1에 도시된 제1데이터라인(DL1) 또는 제2데이터라인(DL2)일 수 있다. 데이터라인(1810)은 컨택홀(1810CNT)을 통해 제2전달라인(1620)에 전기적으로 연결되어, 데이터라인(1810)으로부터의 데이터 신호(Dm)는 제2전달라인(1620)을 통해 제1반도체층(1100)으로 전달되어 스위칭 트랜지스터(T2)에 인가될 수 있다.
수직연결라인(1820)은 대략 제1방향(y축 방향)으로 연장될 수 있다. 도 1 등을 참조하여 전술한 제1수직연결라인(202a)과 제2수직연결라인(202b)은 도 13의 수직연결라인(1820)을 통해 구현될 수 있다.
구동전압라인(1830)은 대략 제1방향(y축 방향)으로 연장될 수 있다. 구동전압라인(1830)은 도 5의 구동전압라인(PL)에 대응할 수 있다. 구동전압라인(1830)은 화소들에 구동 전압(ELVDD)을 인가할 수 있다. 구동전압라인(1830)은 컨택홀(1830CNT)을 통해 제5전달라인(1660)과 전기적으로 연결되어, 전술한 것과 같이 구동 전압(ELVDD)이 동작제어 트랜지스터(T5) 및 커패시터 상부전극(1330)으로 전달되도록 할 수 있다. 이러한 제1화소회로(PC1)의 구동전압라인(1830)은 인접한 제2화소회로(PC2)의 구동전압라인(1830)과 일체(一體)일 수 있다.
제10전달라인(1840)은 컨택홀(1840CNT1)을 통해 제6전달라인(1670)에 전기적으로 연결되어, 제1반도체층(1100)으로부터의 구동 전류 또는 제2초기화전압(Vint2)을 제6전달라인(1670)으로부터 전달받을 수 있다. 그리고 제10전달라인(1840)은 그 상부에 위치하는 절연층에 형성된 컨택홀(1840CNT2)을 통해 제1반도체층(1100)으로부터의 구동 전류 또는 제2초기화전압(Vint2)을 유기발광다이오드(OLED)의 제1전극(화소전극)으로 전달할 수 있다.
제2연결전극층(1800)은 금속, 합금, 도전 금속 산화물 또는 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제2연결전극층(1800)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO) 또는 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 이러한 제2연결전극층(1800)은 다층구조를 가질 수 있는데, 예컨대 제2연결전극층(1800)은 Ti/Al의 2층구조를 갖거나 Ti/Al/Ti의 3층구조를 가질 수 있다.
도 14에 도시된 것과 같은 평탄화 절연층(125)은 제2연결전극층(1800)을 덮으며, 제3층간절연층(121) 상에 배치될 수 있다. 평탄화 절연층(125)은 유기 절연 물질을 포함할 수 있다. 예컨대, 평탄화 절연층(125)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA), 폴리스티렌(Polystyrene), 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 혼합물 등을 포함할 수 있다.
도 14에 도시된 것과 같이, 평탄화 절연층(125) 상에는 유기발광다이오드(OLED)가 위치할 수 있다. 유기발광다이오드(OLED)는 화소전극(310), 발광층을 포함하는 중간층(320) 및 대향전극(330)을 포함할 수 있다.
화소전극(310)은 (반)투광성 전극 또는 반사 전극일 수 있다. 예컨대 화소전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사층과, 반사층 상에 위치하는 투명 또는 반투명 전극층을 포함할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO: indium tin oxide), 인듐징크옥사이드(IZO: indium zinc oxide), 징크옥사이드(ZnO 또는 ZnO2: zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO: indium gallium oxide) 및 알루미늄징크옥사이드(AZO: aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 화소전극(310)은 ITO/Ag/ITO의 3층구조를 가질 수 있다.
평탄화 절연층(125) 상에는 화소정의막(127)이 배치될 수 있다. 화소정의막(127)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소정의막(127)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(320)의 적어도 일부는 화소정의막(127)에 의해 형성된 개구(OP) 내에 위치할 수 있다. 개구(OP)에 의해 유기발광다이오드(OLED)의 발광영역(EA)이 정의될 수 있다.
중간층(320)은 발광층을 포함할 수 있다. 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
발광층은 화소전극(310)들 각각에 대응하여 패터닝된 형상을 가질 수 있다. 중간층(320)이 포함하는 발광층 이외의 층은, 복수개의 화소전극(310)들에 걸쳐서 일체(一體)일 수 있는 등 다양한 변형이 가능하다.
대향전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 예컨대 대향전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF, Al, Ag, Mg 및 이들의 화합물을 포함할 수 있다. 또한, 대향전극(330)은 금속 박막 위에 위치하는 ITO, IZO, ZnO, ZnO2 또는 In2O3 등의 TCO(transparent conductive oxide)막을 더 포함할 수도 있다. 대향전극(330)은 디스플레이영역(DA) 전면에 걸쳐 일체(一體)로 형성되어, 중간층(320)과 화소정의막(127)의 상부에 배치될 수 있다.
유기발광다이오드(OLED)는 박막봉지층(미도시)으로 커버되거나, 또는 밀봉기판으로 커버될 수 있다. 일 실시예로, 박막봉지층은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 예컨대, 박막봉지층은 제1무기봉지층 및 제2무기봉지층과 이들 사이의 유기봉지층을 포함할 수 있다.
제1무기봉지층 및 제2무기봉지층은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)과 같은 하나 이상의 무기 절연물을 포함할 수 있으며, 화학기상증착법(CVD) 등에 의해 형성될 수 있다. 유기봉지층은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지(예컨대, 폴리메틸메타크릴레이트, 폴리아크릴산 등), 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
제1무기봉지층, 유기봉지층 및 제2무기봉지층 각각은 디스플레이영역(DA)을 커버하도록 일체(一體)로 형성될 수 있다.
한편, 필요에 따라 제1화소회로(PC1) 및 제2화소회로(PC2)의 하부에 하부금속층(BML: bottom metal layer)이 배치될 수 있다. 하부금속층은 제1화소회로(PC1) 및 제2화소회로(PC2)를 보호하기 위해 제1화소회로(PC1) 및 제2화소회로(PC2)와 중첩하도록 제1화소회로(PC1) 및 제2화소회로(PC2)와 기판(100) 사이에 배치될 수 있다. 이러한 하부금속층은 외부 광 또는 기판에서 형성된 전계가 제1화소회로(PC1) 및 제2화소회로(PC2)에 도달하여 이들에 영향을 미치는 것을 방지하거나 최소화할 수 있다.
도 15 및 도 16은 도 4의 D 부분에서의 일부 층들, 구체적으로 제1연결전극층(1600)과 제2연결전극층(1800)을 개략적으로 도시하는 개념도들이다. 도 4의 D 부분에서는 제1수직연결라인(202a)과 제2수평연결라인(201b)이 전기적으로 연결되어 있다. 도 4의 D 부분에서의 제1수직연결라인(202a)은 도 16에 도시된 것과 같은 수직연결라인(1820)에 의해 구현되고, 도 4의 D 부분에서의 제2수평연결라인(201b)은 도 15에 도시된 것과 같은 수평연결라인(1610)에 의해 구현된다.
도 15에 도시된 것과 같이 제2방향(x축 방향)으로 연장된 수평연결라인(1610)은 제1불연속 지점을 가지며, 제1불연속 지점의 (+x 방향) 일측에 위치한 부분이 제2수평연결라인(201b) 역할을 할 수 있다. 그리고 도 16에 도시된 것과 같이 제1방향(y축 방향)으로 연장된 수직연결라인(1820)도 불연속 지점을 가지며, 불연속 지점의 (+y 방향) 일측에 위치한 부분이 제1수직연결라인(202a) 역할을 할 수 있다. 참고로 수평연결라인(1610)에 있어서 제1불연속 지점의 (-x 방향) 타측에 위치한 부분에는 전기적 신호가 인가되지 않거나 제2전원전압(ELVSS)과 같은 정전압이 인가될 수 있다. 마찬가지로 수직연결라인(1820)에 있어서 불연속 지점의 (-y 방향) 타측에 위치한 부분에도 전기적 신호가 인가되지 않거나 제2전원전압(ELVSS)과 같은 정전압이 인가될 수 있다.
도 16에 도시된 컨택홀(1820CNT)은 도 1에 도시된 것과 같은 제2컨택홀(CNT2)로서, 수직연결라인(1820)과 수평연결라인(1610) 사이에 개재되는 제3층간절연층(121)에 형성될 수 있다. 이 컨택홀(1820CNT)을 통해 제1수직연결라인(202a)과 제2수평연결라인(201b)이 전기적으로 연결될 수 있다.
도 17 및 도 18은 도 4의 E 부분에서의 일부 층들, 구체적으로 제1연결전극층(1600)과 제2연결전극층(1800)을 개략적으로 도시하는 개념도들이다. 도 4의 E 부분에서는 제2수평연결라인(201b)과 제2수직연결라인(202b)이 전기적으로 연결되어 있다. 도 4의 E 부분에서의 제2수평연결라인(201b)은 도 17에 도시된 것과 같은 수평연결라인(1610)에 의해 구현되고, 도 4의 E 부분에서의 제2수직연결라인(202b)은 도 18에 도시된 것과 같은 수직연결라인(1820)에 의해 구현된다.
제2방향(x축 방향)으로 연장된 수평연결라인(1610)은 도 15에 도시된 것과 같은 제1불연속 지점 외에 도 17에 도시된 것과 같이 제2불연속 지점을 가지며, 제2불연속 지점의 (-x 방향) 일측에 위치한 부분이 제2수평연결라인(201b) 역할을 할 수 있다. 그리고 도 18에 도시된 것과 같이 제1방향(y축 방향)으로 연장된 수직연결라인(1820)도 불연속 지점을 가지며, 불연속 지점의 (-y 방향) 일측에 위치한 부분이 제2수직연결라인(202b) 역할을 할 수 있다. 참고로 수평연결라인(1610)에 있어서 불연속 지점의 (+x 방향) 타측에 위치한 부분에는 전기적 신호가 인가되지 않을 수 있다. 마찬가지로 수직연결라인(1820)에 있어서 불연속 지점의 (+y 방향) 타측에 위치한 부분에도 전기적 신호가 인가되지 않거나 제2전원전압(ELVSS)과 같은 정전압이 인가될 수 있다.
도 18에 도시된 컨택홀(1820CNT)은 도 1에 도시된 것과 같은 제2컨택홀(CNT2)로서, 수직연결라인(1820)과 수평연결라인(1610) 사이에 개재되는 제3층간절연층(121)에 형성될 수 있다. 이 컨택홀(1820CNT)을 통해 제2수직연결라인(202b)과 제2수평연결라인(201b)이 전기적으로 연결될 수 있다.
전술한 것과 같이 제1데이터라인(DL1)들은 제1연결라인(201a, 201b, 202a, 202b)에 의해 제2연결라인(203)에 전기적으로 연결된다. 특히 제2수직연결라인(202b)의 (-y 방향의) 타단이 도 1 및 도 4에 도시된 것과 같이 주변영역(PA) 내에 위치할 수도 있다. 이에 따라 도 1에 도시된 것과 같이, 제1연결라인(201a, 201b, 202a, 202b)은 기판(100)에 수직인 방향에서 바라볼 시 1회 만입된 형상을 가질 수 있다. 그러한 만입된 형상은 제1수직연결라인(202a)과 제2수평연결라인(201b)에 의해 형성될 수 있다.
물론 그러한 만입된 형상 없이 제1데이터라인(DL1)이 제2연결라인(203)에 전기적으로 연결되도록 하는 것을 고려할 수도 있다. 즉 비교예에 따른 디스플레이 장치의 경우, 제1데이터라인(DL1)에 제1컨택홀(CNT1)에 의해 연결된 하나의 긴 수평연결라인과 이 수평연결라인에 제2컨택홀(CNT2)에 의해 연결된 하나의 긴 수직연결라인만 구비하며, 그 하나의 수직연결라인이 제2연결라인(203)에 연결되도록 할 수도 있다. 하지만 그러한 경우, 제2방향(x축 방향)으로 연장된 하나의 긴 수평연결라인과, 마찬가지로 제2방향(x축 방향)으로 연장된 인접한 하나의 스캔라인(SL) 사이에서, 전기적 신호 간섭이 발생할 수 있다. 수평연결라인은 제1데이터라인(DL1)에 인가될 데이터신호를 전달하기에, 수평연결라인과 스캔라인(SL) 사이에 전기적 신호 간섭이 발생하게 되면, 제1데이터라인(DL1)에 정확한 데이터신호가 전달되지 않아 고품질의 이미지를 디스플레이할 수 없게 될 수 있다.
본 실시예에 따른 디스플레이 장치의 경우, 제1연결라인(201a, 201b, 202a, 202b)은 기판(100)에 수직인 방향에서 바라볼 시 1회 만입된 형상을 가질 수 있다. 그러한 만입된 형상은 제1수직연결라인(202a)과 제2수평연결라인(201b)에 의해 형성될 수 있다. 이에 따라 제1수평연결라인(201a)과 제2수평연결라인(201b) 각각의 제2방향(x축 방향)으로의 길이는, 비교예에 따른 디스플레이 장치의 제2방향(x축 방향)으로 연장된 하나의 수평연결라인의 길이보다 짧아지도록 할 수 있다. 따라서 제1수평연결라인(201a)과 이에 인접한 스캔라인(SL) 사이의 전기적 신호 간섭을 획기적으로 줄일 수 있고, 마찬가지로 제2수평연결라인(201b)과 이에 인접한 스캔라인(SL) 사이의 전기적 신호 간섭을 획기적으로 줄일 수 있다. 이를 통해 고품질의 이미지를 디스플레이하는 디스플레이장치를 구현할 수 있다.
물론 제1데이터라인(DL1)과 제2연결라인(203) 사이에 제1수평연결라인(201a)과 제2수평연결라인(201b)과 같은 2개의 수평연결라인들이 아니라 더 많은 개수의 수평연결라인들이 존재하도록 하고, 이 수평연결라인들을 2개가 아닌 더 많은 개수의 수직연결라인들이 많은 개수의 제2컨택홀(CNT2)들을 통해 연결하도록 하여, 수평연결라인들 각각의 제2방향(x축 방향)으로의 길이가 더 짧아지도록 하는 것을 고려할 수도 있다. 하지만 제1데이터라인(DL1)과 제2연결라인(203) 사이에 존재하는 제2컨택홀(CNT2)들의 개수가 증가함에 따라 접촉저항 등이 크게 증가할 수도 있다. 따라서 본 실시예에 따른 디스플레이 장치는 제1연결라인(201a, 201b, 202a, 202b)이 기판(100)에 수직인 방향에서 바라볼 시 1회 만입된 형상을 갖도록 하여, 저항 증가가 최소화되고 고품질의 이미지를 디스플레이하는 디스플레이장치를 구현할 수 있다.
도 19는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 개념도이다. 본 실시예에 따른 디스플레이 장치는 제1데이터라인(DL1)과 제2연결라인(203)을 연결하는 제1연결라인(201a, 201b, 202)을 구비한다. 즉, 제1연결라인(201a, 201b, 202)은 일단이 디스플레이영역(DA) 내에서 제1데이터라인(DL1)에 연결되고 타단이 주변영역(PA) 내에 위치하여 제2연결라인(203)에 연결된다.
이러한 제1연결라인(201a, 201b, 202)은 제2방향(x축 방향)으로 연장된 복수개의 수평연결라인들과 제1방향(y축 방향)으로 연장된 복수개의 수직연결라인(202)들을 포함한다. 복수개의 수직연결라인(202)들은 복수개의 수평연결라인들을 연결한다. 복수개의 수평연결라인들은 제1수평연결라인(201a)과 제2수평연결라인(201b)을 포함할 수 있다. 이때, 제1수평연결라인(201a)의 제2방향(x축 방향)으로의 제1길이가 제2수평연결라인(201b)의 제2방향(x축 방향)으로의 제2길이와 상이할 수 있다. 이처럼 제1수평연결라인(201a)의 제1길이와 제2수평연결라인(201b)의 제2길이를 상이하게 함으로써, 제2방향(x축 방향)으로 연장된 복수개의 스캔라인(SL)에 의해 영향받는 정도를 분산시킬 수 있다.
예컨대 어느 한 스캔라인(SL)에 있어서, 어느 일 제1데이터라인(DL1)에 전기적으로 연결된 제1연결라인(201a, 201b, 202)의 경우 제1길이의 제1수평연결라인(201a)이 그 스캔라인(SL)에 인접하도록 하고, 다른 일 제1데이터라인(DL1)에 전기적으로 연결된 다른 제1연결라인(201a, 201b, 202)의 경우 제2길이의 제2수평연결라인(201b)이 그 스캔라인(SL)에 인접하도록 할 수 있다. 이에 따라 제1데이터라인(DL1)들에 있어서 그 스캔라인(SL)에 의해 영향받는 정도를 상이하게 함으로써, 전체적으로 고품질의 이미지가 디스플레이되도록 할 수 있다.
제1연결라인(201a, 201b, 202)이 포함하는 수평연결라인들에 있어서, 제1데이터라인(DL1)에 연결된 수평연결라인이 다른 수평연결라인들보다 주변영역(PA)으로부터 가장 멀리 떨어지도록 할 수 있다. 즉, 제1연결라인(201a, 201b, 202)이 포함하는 수평연결라인들에 있어서, 제2연결라인(203)과 연결되는 제1연결라인(201a, 201b, 202)의 타단이 위치한 주변영역(PA)의 부분으로부터 제1데이터라인(DL1)에 연결된 수평연결라인까지의 거리가, 그 주변영역(PA)의 부분으로부터 나머지 수평연결라인들까지의 거리들보다 멀도록 할 수 있다.
나아가, 디스플레이영역(DA)의 제1가장자리(E1)에서 디스플레이영역의 중앙으로 갈수록, 주변영역(PA)으로부터 수평연결라인들까지의 거리들이 줄어들도록 할 수 있다. 즉, 제1연결라인(201a, 201b, 202)이 포함하는 복수개의 수평연결라인들에 있어서, 제2연결라인(203)과 연결되는 제1연결라인(201a, 201b, 202)의 타단이 위치한 주변영역(PA)의 부분으로부터의 수평연결라인들까지의 거리들은, 제2방향(x축 방향)을 따라 디스플레이영역(DA)의 중앙으로 갈수록 줄어들도록 할 수 있다. 이를 통해 제1연결라인(201a, 201b, 202)의 총 길이를 줄임으로써, 저항에 의한 전압강하 등이 발생하지 않도록 할 수 있다.
한편, 화소(PX)들 각각이 위치하는 영역을 화소영역이라고 정의할 수 있는데, 제1길이는 도 19에 도시된 것과 같이 복수개의 화소영역들 중 일 화소영역의 제2방향(x축 방향)으로의 폭에 대응할 수 있다. 제2길이는 n을 1보다 큰 자연수라고 할 시, 제1길이의 n배가 되도록 할 수 있다. 도 19에서는 n=2이어서 제2길이가 제1길이의 2배인 경우를 도시하고 있다. 물론 n은 2 이상일 수 있다.
한편, 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 개념도인 도 20에 도시된 것과 같이, 복수개의 수평연결라인들은 제2방향(x축 방향)에 있어서, 제1길이의 제1수평연결라인(201a)과 제2길이의 제2수평연결라인(201b)을 교번하여 포함할 수도 있다. 나아가 본 발명의 일 실시예에 따른 디스플레이 장치의 일부분을 개략적으로 도시하는 개념도인 도 21에 도시된 것과 같이, 복수개의 수평연결라인들의 제2방향으로(x축 방향)의 길이는 랜덤일 수도 있다. 예컨대 어느 일 제1연결라인은 제1길이의 제1수평연결라인(201a), 제1길이의 제1수평연결라인(201a), 제2길이의 제2수평연결라인(201b) 및 제1길이의 제1수평연결라인(201a)을 순차로 포함하고, 다른 제1연결라인은 제1길이의 제1수평연결라인(201a), 제2길이의 제2수평연결라인(201b), 제2길이의 제2수평연결라인(201b) 및 제1길이의 제1수평연결라인(201a)을 순차로 포함할 수도 있다. 이에 따라 제1데이터라인(DL1)들에 있어서 스캔라인(SL)에 의해 영향받는 정도를 상이하게 함으로써, 전체적으로 고품질의 이미지가 디스플레이되도록 할 수 있다.
도 22는 본 발명의 일 실시예에 따른 디스플레이 장치가 포함하는 디스플레이 패널(10)을 개략적으로 도시하는 평면도이다. 본 실시예에 따른 디스플레이 장치는, 도 1 등을 참조하여 전술한 것과 같은 제1수평연결라인(201a), 제1수직연결라인(202a) 및 제2수평연결라인(201b)을 구비한다. 아울러 제2수직연결라인(202b), 제3수평연결라인(201c) 및 제3수직연결라인(202c)를 구비한다.
디스플레이영역(DA) 내에 위치하는 제2수직연결라인(202b)은 도 1 등을 참조하여 전술한 실시예에 따른 디스플레이 장치에서와 달리, 그 (-y 방향의) 일단이 제2수평연결라인(201b)의 (+x 방향의) 타단에 전기적으로 연결되고, 제1방향(y축 방향)으로 연장되어 (+y 방향의) 타단이 일단보다 주변영역(PA)으로부터 멀리 위치할 수 있다. 그리고 제3수평연결라인(201c)은 (-x 방향의) 일단이 제2수직연결라인(202b)의 (+y 방향의) 타단에 전기적으로 연결되도록 디스플레이영역(DA) 내에 위치하며, 제2방향(x축 방향)으로 연장되어 (+x 방향의) 타단이 일단보다 제1데이터라인(DL1)으로부터 멀리 위치할 수 있다. 제3수직연결라인(202c)은 (+y 방향의) 일단이 제3수평연결라인(201c)의 타단에 전기적으로 연결되고, 제1방향(y축 방향)으로 연장되어 (-y 방향의) 타단이 제3수평연결라인(201c)을 기준으로 제2수평연결라인(201b) 방향(-y 방향)에 위치할 수 있다. 이 제3수직연결라인(202c)의 (-y 방향의) 타단은 주변영역(PA)에 위치하여 제2연결라인(203)에 연결될 수 있다.
도 23은 본 발명의 일 실시예에 따른 디스플레이 장치가 포함하는 디스플레이 패널(10)을 개략적으로 도시하는 평면도이고, 도 24 및 도 25는 도 23의 F 부분에서의 일부 층들을 개략적으로 도시하는 개념도들이다.
도 23에 도시된 것과 같이, 제1데이터라인(DL1)을 제2연결라인(203)에 연결하는 제1연결라인(201a, 202a)은 제2방향(x축 방향)으로 연장된 제1수평연결라인(201a)과 제1방향(y축 방향)으로 연장된 제1수직연결라인(202a)을 포함할 수 있다. 도 24에 도시된 것과 같이 제2방향(x축 방향)으로 연장된 수평연결라인(1610)은 불연속 지점을 가지며, 불연속 지점의 (-x 방향) 일측에 위치한 부분이 제1수평연결라인(201a) 역할을 할 수 있다. 이때, 수평연결라인(1610)의 불연속 지점은 도 25에 도시된 수직연결라인(1820)의 컨택홀(1820CNT)에 대응하는 지점 근방이 아닌, 그보다 +x 방향으로 치우쳐서 위치할 수 있다.
이는 도 25에 도시된 것과 같이 수직연결라인(1820)에 있어서도 마찬가지이다. 수직연결라인(1820)은 수직연결라인(1820)의 컨택홀(1820CNT)의 +y 방향 근방에서 불연속 지점을 갖지 않고, 도 25에 도시되지 않은 +y 방향으로 인접한 화소 내에서 수직연결라인(1820)이 불연속 지점을 가질 수 있다. 이에 따라 도 13의 F 부분에 도시된 것과 같이, 제1수평연결라인(201a)과 제1수직연결라인(202a)이 전기적으로 연결되는 제2컨택홀(CNT2)을 지나쳐서, 제1수평연결라인(201a)과 제1수직연결라인(202a)이 존재할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 디스플레이 패널 100: 기판
1100: 제1반도체층 1200: 제1게이트층
1300: 제2게이트층 1400: 제2반도체층
1500: 제2게이트층 1600: 제1연결전극층
1610: 수평연결배선 1800: 제2연결전극층
1810: 데이터라인 1820: 수직연결배선
1830: 구동전압라인 DL1: 제1데이터라인
DL2: 제2데이터라인 201a: 제1수평연결라인
201b: 제2수평연결라인 202a: 제1수직연결라인
202b: 제2수직연결라인 203: 제2연결라인
205: 제3연결라인

Claims (20)

  1. 디스플레이영역과 상기 디스플레이영역 외측의 주변영역을 갖는 기판;
    상기 디스플레이영역에 배치되며 제1방향으로 연장된 데이터라인;
    상기 디스플레이영역 내에서 상기 데이터라인에 연결되며 상기 제1방향과 교차하는 제2방향으로 연장된 제1수평연결라인;
    일단이 상기 제1수평연결라인에 전기적으로 연결되도록 상기 디스플레이영역 내에 위치하며, 상기 제1방향으로 연장되어 타단이 상기 일단보다 상기 주변영역에 인접하여 위치하는, 제1수직연결라인; 및
    일단이 상기 제1수직연결라인의 타단에 전기적으로 연결되도록 상기 디스플레이영역 내에 위치하며, 상기 제2방향으로 연장되어 타단이 상기 일단보다 상기 데이터라인으로부터 멀리 위치하는, 제2수평연결라인;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    일단이 상기 제2수평연결라인의 타단에 전기적으로 연결되고, 상기 제1방향으로 연장되어 타단이 상기 제2수평연결라인을 기준으로 상기 제1수평연결라인 방향의 반대 방향에 위치하는, 제2수직연결라인을 더 구비하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제2수직연결라인의 타단은 상기 주변영역 내에 위치하는, 디스플레이 장치.
  4. 제1항에 있어서,
    일단이 상기 제2수평연결라인의 타단에 전기적으로 연결되고, 상기 제1방향으로 연장되어 타단이 상기 일단보다 상기 주변영역으로부터 멀리 위치하는, 제2수직연결라인을 더 구비하는, 디스플레이 장치.
  5. 제4항에 있어서,
    일단이 상기 제2수직연결라인의 타단에 전기적으로 연결되도록 상기 디스플레이영역 내에 위치하며, 상기 제2방향으로 연장되어 타단이 상기 일단보다 상기 데이터라인으로부터 멀리 위치하는, 제3수평연결라인을 더 구비하는, 디스플레이 장치.
  6. 제5항에 있어서,
    일단이 상기 제3수평연결라인의 타단에 전기적으로 연결되고, 상기 제1방향으로 연장되어 타단이 상기 제3수평연결라인을 기준으로 상기 제2수평연결라인 방향에 위치하는, 제3수직연결라인을 더 구비하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제3수직연결라인의 타단은 상기 주변영역 내에 위치하는, 디스플레이 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 데이터라인과 상기 제1수평연결라인은 상이한 층 상에 위치하는, 디스플레이 장치.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1수평연결라인과 상기 제2수평연결라인은 동일한 층 상에 위치하는, 디스플레이 장치.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2방향으로 연장된 복수개의 스캔라인들을 더 구비하는, 디스플레이 장치.
  11. 디스플레이영역과 상기 디스플레이영역 외측의 주변영역을 갖는 기판;
    상기 디스플레이영역에 배치되며 제1방향으로 연장된 데이터라인; 및
    일단이 상기 디스플레이영역 내에서 상기 데이터라인에 연결되고, 타단이 상기 주변영역 내에 위치하며, 상기 제1방향과 교차하는 제2방향으로 연장된 복수개의 수평연결라인들과 상기 제1방향으로 연장된 복수개의 수직연결라인들을 포함하고, 상기 복수개의 수평연결라인들 중 하나의 상기 제2방향으로의 제1길이는 상기 복수개의 수평연결라인들 중 다른 하나의 상기 제2방향으로의 제2길이와 상이한, 연결라인;
    을 구비하는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 복수개의 수평연결라인들 중 상기 데이터라인에 연결된 것의 상기 타단이 위치한 상기 주변영역의 부분으로부터의 거리는, 상기 복수개의 수평연결라인들 중 나머지 것들의 상기 타단이 위치한 상기 주변영역의 부분으로부터의 거리들보다 먼, 디스플레이 장치.
  13. 제11항에 있어서,
    상기 복수개의 수평연결라인들의 상기 타단이 위치한 상기 주변영역의 부분으로부터의 거리들은 상기 제2방향을 따라 상기 디스플레이영역의 중앙으로 갈수록 줄어드는, 디스플레이 장치.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 복수개의 수평연결라인들의 상기 제2방향으로의 길이는 랜덤인, 디스플레이 장치.
  15. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 디스플레이영역은 복수개의 화소영역들을 포함하고, 상기 제1길이는 상기 복수개의 화소영역들 중 일 화소영역의 상기 제2방향으로의 폭에 대응하며, n을 1보다 큰 자연수라 할 시 상기 제2길이는 상기 제1길이의 n배인, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 n은 2 이상인, 디스플레이 장치.
  17. 제15항에 있어서,
    상기 복수개의 수평연결라인들은 상기 제2방향에 있어서, 상기 제1길이의 수평연결라인과 상기 제2길이의 수평연결라인을 교번하여 포함하는, 디스플레이 장치.
  18. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 복수개의 수직연결라인들은 상기 복수개의 수평연결라인들을 연결하는, 디스플레이 장치.
  19. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 데이터라인과 상기 복수개의 수평연결라인들은 상이한 층 상에 위치하는, 디스플레이 장치.
  20. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2방향으로 연장된 복수개의 스캔라인들을 더 구비하는, 디스플레이 장치.
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